CN118265289A - 半导体结构的形成方法及半导体结构 - Google Patents

Abstract

本申请提供一种半导体结构的形成方法及半导体结构，所述半导体结构的形成方法包含形成多个条状图案于半导体基底之上，形成硬遮罩层于条状图案之上，形成具有多个第一开口的图案化光刻胶层于硬遮罩层之上，以及使用图案化光刻胶层刻蚀硬遮罩层。硬遮罩层的剩余部分形成彼此隔开的多个柱状图案。此方法还包含沉积介电层沿着柱状图案，刻蚀介电层以形成多个第二开口，移除柱状图案以形成多个第三开口，以及使用介电层作为遮罩，刻蚀条状图案。利用本申请，可以降低半导体存储器装置的制造成本，且提升半导体存储器装置的制造良率。

Description

半导体结构的形成方法及半导体结构

技术领域

本发明是有关于一种半导体结构的形成方法，且特别是有关于半导体结构的主动区的形成方法。

背景技术

为了增加动态随机存取存储器(Dynamic Random Access Memory，DRAM)装置内的元件密度以及改善其整体表现，目前DRAM装置的制造技术持续朝向元件尺寸的微缩化而努力。

发明内容

本发明实施例提供半导体结构的形成方法。此方法包含形成多个条状图案于半导体基底之上，形成硬遮罩层(hard mask layer)于条状图案之上，形成具有多个第一开口的图案化光刻胶层于硬遮罩层之上，以及使用图案化光刻胶层刻蚀硬遮罩层。硬遮罩层的剩余部分形成彼此隔开的多个柱状图案。此方法还包含沉积介电层沿着柱状图案，刻蚀介电层以形成多个第二开口于介电层中，移除柱状图案以形成多个第三开口于介电层中，以及使用介电层作为遮罩，刻蚀条状图案。

本发明实施例提供半导体结构的形成方法，此方法包含形成多个条状图案于半导体基底之上，形成第一硬遮罩层于条状图案之上，图案化第一硬遮罩层，以形成对应于条状图案的多个柱状图案。柱状图案具有似菱形轮廓。此方法还包含形成间隔物层围绕柱状图案。间隔物层具有与柱状图案错开的多个第一开口，且第一开口具有似菱形轮廓。此方法还包含移除柱状图案以形成多个第二开口，以及使用间隔物层作为遮罩，刻蚀条状图案以及半导体基底。

本发明实施例提供半导体结构，半导体结构基底、以及位于基底之上的间隔物层。间隔物层具有成阵列排列的多个开口，开口包含排列于阵列的第一列的多个第一开口、以及排列于阵列的第二列的多个第二开口，第一开口与第二开口错开，且第一开口和第二开口都具有似菱形轮廓。

根据本发明实施例，通过微影和刻蚀工艺形成具有似菱形或菱形轮廓的柱状图案以作为核心图案。之后通过形成间隔物层围绕柱状图案，以定义出同样具有似菱形或菱形轮廓的间隙图案。由于核心图案与间隙图案具有近似轮廓，可以提升量测设备对于图案的检测能力。因此，降低半导体存储器装置的制造成本，且提升半导体存储器装置的制造良率。

附图说明

让本发明的特征和优点能更明显易懂，下文特举不同实施例，并配合附图作详细说明如下：

图1A至图8A是根据本发明的一些实施例，显示形成半导体结构在不同阶段的平面示意图。

图1B至图8B是根据本发明的一些实施例，显示半导体结构在沿着图1A至图9A的线A-A和线B-B撷取的剖面示意图。

图9A和图9B说明柱状图案的一些细节。

图10A和图10B说明间隙图案的一些细节。

符号说明：

102:半导体基底

102A:主动区

104:第一硬遮罩层

106:第二硬遮罩层

108:第三硬遮罩层

110:图案化遮罩层

110A:岛状图案

112:第四硬遮罩层

114:第五硬遮罩层

116:第六硬遮罩层

118:第七硬遮罩层

120:图案化光刻胶层

122:介电层

122H1:第一水平部分

122H2:第二水平部分

122N:缺口

122V:垂直部分(或间隔物层)

D1,D2,D3,D4,D5,D6:尺寸

E,G:尖角

F,H:角度

O1,O1’,O2,O3,O4:开口

P_A_110,P_B_110,P_A_O1,P_B_O1:节距

S1,S2,S3,S4:侧边

T1:沟槽

具体实施方式

图1A至图8A是根据本发明的一些实施例，显示形成半导体结构在不同阶段的平面示意图。为了简洁明确，这些平面示意图仅显示半导体结构的部分组件，半导体结构的其他组件可见于图1B至图8B的剖面示意图。

为了易于说明，图1A至图8A标示参考方向。方向A、B、C和D是水平方向。第一方向A平行于核心图案所构成的阵列的列(row)方向。第二方向B平行于核心图案所构成的阵列的行(column)方向。第一方向A大致上垂直于第二方向B。第三方向C平行于核心图案所构成的阵列的对角线方向，第三方向C与第二方向B之间夹一锐角。第四方向D平行于主动区延伸的方向。第四方向D与第二方向B之间夹一锐角，其小于第三方向C与第二方向B之间的锐角。

图1A至图8A也标示参考剖面。剖面A-A是平行第一方向A且通过一列核心图案的面。剖面C-C是平行第三方向C且通过位于阵列对角线上的核心图案的面。图1B至图8B显示半导体结构沿着图1A至图8A的剖面A-A和剖面C-C撷取的剖面示意图。

提供半导体基底102，如图1B所示。在一些实施例中，半导体基底102是元素半导体基底，例如硅基底、或锗基底；或化合物半导体基底，例如碳化硅基底、或砷化镓基底。

依序形成第一硬遮罩层104、第二硬遮罩层106、第三硬遮罩层108、图案化遮罩层110、第四硬遮罩层112、第五硬遮罩层114、第六硬遮罩层116、和第七硬遮罩层118于半导体基底102之上，如图1A和图1B所示。

在一些实施例中，第一硬遮罩层104、第三硬遮罩层108、第五硬遮罩层114、和第七硬遮罩层118由含硅介电材料形成，例如氧化硅(SiO)、氮氧化硅(SiON)、富硅氮氧化硅(Si-SiON)、富氧氮氧化硅(O-SiON)、及/或氮化硅(SiN)。第一硬遮罩层104、第三硬遮罩层108、第五硬遮罩层114、和第七硬遮罩层118可以由不同材料行形成。

在一些实施例中，第二硬遮罩层106、第四硬遮罩层112和第六硬遮罩层116由富碳材料制成，例如碳(carbon)，非晶碳(amorphous carbon)、类金刚石碳(diamond-likecarbon，DLC)、高选择性透明(High selectivity Transparency，HST)膜、及/或旋转涂布碳(spin-on carbon，SOC)。第二硬遮罩层106、第四硬遮罩层112和第六硬遮罩层116可以由不同材料行形成。

在一些实施例中，图案化遮罩层110由半导体材料形成，例如多晶硅(polysilicon)。图案化遮罩层110包含彼此大致等距地间隔开的多个条状图案，如图1A所示。条状图案之间具有沟槽T1，沟槽T1暴露出第三硬遮罩层108。图案化遮罩层110的条状图案与沟槽T1在第四方向D上延伸。可通过沉积半导体材料，之后进行图案化工艺(包含微影与刻蚀工艺)，形成图案化遮罩层110。第四硬遮罩层112形成于图案化遮罩层110之上，且填充条状图案之间的沟槽T1。

图案化遮罩层110的条状图案具有在第一方向A上的节距(pitch)PA_110、以及在第二方向B上的节距PB_110。在一些实施例中，节距PB_110大于节距PA_110。如本文所述，节距指的是在特定方向上一个图案本身的尺寸与相邻图案之间的距离的总和。

形成图案化光刻胶层120于第七硬遮罩层118之上，如图2A和图2B所示。图案化光刻胶层120具有彼此隔开的多个开口O1，开口O1暴露出第七硬遮罩层118。可以通过旋转涂布工艺形成光刻胶，之后对光刻胶材料进行微影工艺，形成图案化光刻胶层120。

图案化光刻胶层120的开口O1在第一方向A(即列方向)和第二方向B(即行方向)上排列成阵列。开口O1重叠(或对准于)图案化遮罩层110的条状图案。开口O1具有在第一方向A上的节距PA_O1、以及在第二方向B上的节距PB_O1。节距PB_O1可大于节距PA_O1。节距PB_O1大致上等于条状图案的节距PB_110。节距PA_O1大于条状图案的节距PA_110，例如，节距PA_O1是节距PA_110的大约两倍。节距PA_O1对节距PB_O1的比值可以范围在约0.75至约0.95。

开口O1具有椭圆形轮廓，如图2A所示。开口O1具有在第一方向A上的尺寸D1、以及在第二方向B上的尺寸D2。尺寸D1对尺寸D2的比值可以范围在约0.65至约0.9。在其他一些实施例中，开口O1可具有圆形轮廓。

使用图案化光刻胶层120对图2A与图2B的半导体结构进行刻蚀工艺，以移除开口O1正下方的第七硬遮罩层118和第六硬遮罩层116，直到第五硬遮罩层114暴露出来，如图3A和图3B所示。图案化光刻胶层120和第七硬遮罩层118可以在刻蚀工艺中移除，或是通过额外工艺移除。

刻蚀工艺包含刻蚀步骤和修整步骤。刻蚀步骤将图案化光刻胶层120的开口O1垂直地转移至第六硬遮罩层116中，而修整步骤横向刻蚀第五硬遮罩层114，以扩大第六硬遮罩层116中的开口O1。扩大的开口O1标示为O1’，如图3A和图3B所示。进行修整步骤直到同一列及/或同一行中的相邻两个开口O1’彼此连接(或桥接)。

连接的开口O1’将第六硬遮罩层116切割为彼此隔开的多个柱状图案116P。每一个柱状图案116P位于相邻两行与相邻两列交会点上的四个开口O1’之间，如图3A所示。柱状图案116P也可称为核心图案。

柱状图案116P在第一方向A(即列方向)和第二方向B(即行方向)上排列成阵列。柱状图案116P重叠(或对准于)图案化遮罩层110的条状图案。柱状图案116P具有与开口O1相同的节距PA_O1和节距PB_O1。

图9A和图9B说明柱状图案116P的一些细节。如图9A所示，柱状图案116P可具有似菱形轮廓。柱状图案116P的轮廓可具有凹形的四个侧边(或侧壁)S1。两个侧边S1相交于一尖角E。在一些实施例中，柱状图案116P可具有菱形轮廓，如图9B所示。柱状图案116P的轮廓具有线形的四个侧边S2。两个侧边S2相交的角度F可以范围在约60度至约120度。柱状图案116P具有在第一方向A上的尺寸D3、以及在第二方向B上的尺寸D4。尺寸D3对尺寸D4的比值可以范围在约0.6至约1.7。尽管图9A和图9B说明柱状图案116P的轮廓，但不限于此。举例而言，通过调整刻蚀工艺的参数，柱状图案116P的似菱形轮廓也可具有凸形的四个侧边。

之后，形成介电层122沿着柱状图案116P的侧壁和上表面、以及沿着第五硬遮罩层114的上表面，如图4A和图4B所示。在一些实施例中，介电层122由介电材料形成，例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)。可使用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、或其他适合技术，沉积介电层122。

介电层122包含沿着柱状图案116P上表面的第一水平部分122H1、沿着第五硬遮罩层114上表面的第二水平部分122H2、以及沿着柱状图案116P侧壁的垂直部分122V。进行沉积工艺直到相邻两个垂直部分122V彼此合并(或桥接)。具体而言，垂直部分122V的合并发生在第一方向A上及第二方向B上，但在第三方向C上的垂直部分122V并未合并。为了说明的目的，图4A图显示垂直部分122V之间的界面。然而，垂直部分122V之间可以是没有实质界面。

在沉积工艺完成时，这些柱状图案116P之间的空间被切割为彼此隔开的多个缺口122N。每一个缺口122N位于相邻两行与相邻两列交会点上的四个柱状图案116P之间，且位于第二水平部分122H2上方。缺口122N在第一方向A(即列方向)和第二方向B(即行方向)上排列成阵列。缺口122N可具有菱形或似菱形轮廓。

对介电层122进行刻蚀工艺，以移除介电层122的第一水平部分122H1以及第二水平部分122H2，直到暴露出柱状图案116P和第五硬遮罩层114，如图5A和图5B所示。在刻蚀工艺之后，介电层122的垂直部分122V留下来，以作为间隔物层。刻蚀工艺垂直地扩大缺口122N，从而形成暴露出第五硬遮罩层114开口O2。开口O2也可称为间隙(gap)图案。

开口O2在第一方向A(即列方向)和第二方向B(即行方向)上排列成阵列。开口O2重叠(或对准于)图案化遮罩层110的条状图案。开口O2具有与开口O1相同的节距P_A_O1和节距P_B_O1。

图10A和图10B说明开口O2的一些细节。如图10A所示，开口O2可具有似菱形轮廓。开口O2的轮廓具有凹形的四个侧边S3。两个侧边S3相交于一尖角G。在一些实施例中，开口O2可具有菱形轮廓，如图10B所示。开口O2的轮廓具有线形的四个侧边S4。两个侧边S4相交的角度H可以范围在约60度至约120度。开口O2具有在第一方向A上的尺寸D5、以及在第二方向B上的尺寸D6。尺寸D5对尺寸D6的比值可以范围在约0.6至约1.7。尽管图10A和图10B说明开口O2的轮廓，但不限于此。举例而言，通过调整刻蚀工艺的参数，开口O2的似菱形轮廓可具有凸形的四个侧边。

之后，进行刻蚀工艺移除柱状图案116P，从而形成开口O3，如图6A和图6B所示。开口O3暴露出第五硬遮罩层114。开口O3在第一方向A(即列方向)和第二方向B(即行方向)上排列成阵列。开口O3与开口O2在第二方向上B交替排列且错开。开口O3的轮廓、尺寸和配置与柱状图案116P的轮廓、尺寸和配置大致上相同，因此不再赘述。尽管图6A显示开口O2的尺寸小于开口O3的尺寸。在一些实施例中，开口O2的尺寸可以等于或大于开口O3的尺寸。在移除柱状图案116P之后，间隔物层122V具有核心图案(即开口O3)和间隙图案(即开口O2)。间隔物层122V配置为用于后续形成主动区的刻蚀遮罩的刻蚀遮罩。

根据本发明实施例，核心图案与间隙图案具有近似轮廓，例如皆为似菱形或菱形轮廓。如此，核心图案与间隙图案之间的图案平衡性较佳，这有助于提升在刻蚀后检测(AEI)期间，量测设备对于图案的检测能力。因此，可在半导体制造工艺早期就检测出具有不符合管制规范的图案的晶片，从而降低半导体存储器装置的制造成本，且提升半导体存储器装置的制造良率。此外，柱状图案116P由硬遮罩材料(例如，碳)形成，其具有比光刻胶材料更好的刚性。因此，可降低核心图案遭遇剥离或扭曲的风险。

再者，核心图案的尺寸是由柱状图案116P所定义，而间隙图案的尺寸是取决由间隔物层122V的厚度。相较于通过形成间隔物层来同时产生具有核心图案与间隙图案的开口的情况，本发明实施例的方法可独立调整间隙图案的尺寸(通过调整间隔物层122V的厚度)，而不会影响核心图案的尺寸。因此，可降低半导体存储器装置的工艺难度。

使用间隔物层122V对图6A与图6B的半导体结构进行一或多道刻蚀工艺，以移除开口O2和O3正下方的第五硬遮罩层114、第四硬遮罩层112、以及图案化遮罩层110，直到第三硬遮罩层108暴露出来，如图7A和图7B所示。间隔物层122V、第五硬遮罩层114和第四硬遮罩层112可以在刻蚀工艺中移除，或是通过额外工艺移除。刻蚀工艺将间隔物层122V的开口O2和O3转移至图案化遮罩层110中，以形成开口O4。开口O4将图案化遮罩层110的条状图案截断为多个岛状图案110A。

使用岛状图案110A对图7A与图7B的半导体结构进行一或多道刻蚀工艺，以移除第三硬遮罩层108、第二硬遮罩层106、第一硬遮罩层104、和半导体基底102在沟槽T1和开口O4正下方的部分，如图8A和图8B所示。第三硬遮罩层108、第二硬遮罩层106和第一硬遮罩层104可以在刻蚀工艺中移除，或是通过额外工艺移除。刻蚀工艺将岛状图案110A转移至半导体基底102，以形成主动区102A。

可形成额外组件于图8A和图8B的半导体结构之上，从而制得半导体存储器装置。举例而言，可形成延伸通过主动区102A的埋入式字元线、形成于主动区102A之上的位元线、形成于位元线之上的电容器结构、及/或其他适用组件。在一些实施例中，半导体存储器装置是动态随机存取存储器(DRAM)。

根据上述，本发明实施例的半导体结构的形成方法涉及自对准双图案化技术。根据本发明实施例，通过微影和刻蚀工艺形成具有似菱形或菱形轮廓的柱状图案以作为核心图案。之后通过形成间隔物层围绕柱状图案，以定义出同样具有似菱形或菱形轮廓的间隙图案。由于核心图案与间隙图案具有近似轮廓，可以提升量测设备对于图案的检测能力。因此，降低半导体存储器装置的制造成本，且提升半导体存储器装置的制造良率。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：

形成多个条状图案于一半导体基底之上；

形成一硬遮罩层于所述条状图案之上；

形成一图案化光刻胶层于所述硬遮罩层之上，其中所述图案化光刻胶层具有多个第一开口；

使用所述图案化光刻胶层，刻蚀所述硬遮罩层，其中所述硬遮罩层的剩余部分形成彼此隔开的多个柱状图案；

沉积一介电层沿着所述柱状图案；

刻蚀所述介电层以形成多个第二开口于所述介电层中；

移除所述柱状图案以形成多个第三开口于所述介电层中；以及

使用所述介电层作为遮罩，刻蚀所述条状图案。

2.根据权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述硬遮罩层的步骤包括：

将所述第一开口转移至所述硬遮罩层中；以及

扩大所述硬遮罩层中的所述第一开口，直到扩大的所述第一开口中的相邻两者彼此合并。

3.根据权利要求1所述的半导体结构的形成方法，其特征在于，包括：

所述柱状图案排列成一阵列，所述阵列的一第一列包含依序排列的一第一柱状图案和一第二柱状图案，所述阵列的一第二列包含依序排列一第三柱状图案和一第四柱状图案，所述阵列的一第一行包含依序排列所述第一柱状图案和所述第三柱状图案，以及所述阵列的一第二行包含依序排列所述第二柱状图案和所述第四柱状图案；以及

进行沉积所述介电层直到所述介电层沿着所述第一柱状图案的侧壁的一第一部分与所述介电层沿着所述第二柱状图案的侧壁的一第二部分彼此合并。

4.根据权利要求3所述的半导体结构的形成方法，其特征在于，包括:

所述介电层沿着所述第一柱状图案的侧壁的所述第一部分与所述介电层沿着所述第三柱状图案的侧壁的一第三部分彼此合并，

所述介电层沿着所述第二柱状图案的侧壁的所述第二部分与所述介电层沿着所述第四柱状图案的侧壁的一第四部分彼此合并，以及

所述介电层沿着所述第三柱状图案的侧壁的所述第三部分与所述介电层沿着所述第四柱状图案的侧壁的所述第四部分彼此合并。

5.根据权利要求4所述的半导体结构的形成方法，其特征在于，一缺口形成于所述介电层的所述第一部分与所述介电层的所述第四部分之间，且刻蚀所述介电层包括：扩大所述缺口以形成所述第二开口中的一者。

6.根据权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述条状图案，以截断所述条状图案为多个岛状图案，所述方法还包括：使用所述多个岛状图案对所述半导体基底进行刻蚀工艺，以形成多个主动区。

7.一种半导体结构的形成方法，其特征在于，包括：

形成多个条状图案于一半导体基底之上；

形成一第一硬遮罩层于所述条状图案之上；

图案化所述第一硬遮罩层，以形成对应于所述条状图案的多个柱状图案，其中所述柱状图案具有似菱形轮廓；

形成一间隔物层围绕所述柱状图案，其中所述间隔物层具有与所述柱状图案错开的多个第一开口，且所述第一开口具有似菱形轮廓；

移除所述柱状图案以形成多个第二开口；以及

使用所述间隔物层作为遮罩，刻蚀所述条状图案。

8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一开口对准于所述条状图案之上，且所述第二开口对准于所述条状图案之上，其中所述条状图案在一第一方向上具有一第一节距，所述柱状图案在所述第一方向上具有一第二节距，且所述第二节距大于所述第一节距。

9.根据权利要求7所述的半导体结构的形成方法，其特征在于，图案化所述第一硬遮罩层的步骤包括：

使用一图案化光刻胶层刻蚀所述第一硬遮罩层，其中所述图案化光刻胶层具有多个第三开口，其中所述第三开口具有椭圆形轮廓。

10.根据权利要求9所述的半导体结构的形成方法，其特征在于，图案化所述第一硬遮罩层的步骤还包括：

所述第三开口延伸至所述第一硬遮罩层中且横向扩大。

11.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述柱状图案的似菱形轮廓具有凹形的侧边。

12.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一开口排列成一第一阵列，所述第二开口排列成一第二阵列，所述第一阵列的多个列与所述第二阵列的多个列交替排列。

13.一种半导体结构，其特征在于，包括：

一基底；以及

一间隔物层，位于所述基底之上，其中所述间隔物层具有成阵列排列的多个开口，所述开口包括：排列于所述阵列的一第一列的多个第一开口、以及排列于所述阵列的一第二列的多个第二开口，所述第一开口与所述第二开口错开，且所述第一开口和所述第二开口都具有似菱形轮廓。

14.根据权利要求13所述的半导体结构，其特征在于，还包括：

多个条状图案，位于所述基底之上且位于所述间隔物层下方，其中所述开口包括：排列于所述阵列的一第三列的多个第三开口，所述第一开口与所述第三开口对准，在所述阵列的一行方向上，所述第三开口与所述第一开口之间的节距等于所述条状图案之间的节距，且在所述阵列的一列方向上，所述第一开口之间的节距是所述条状图案之间的节距的两倍。

15.根据权利要求13所述的半导体结构，其特征在于，所述第二开口的尺寸小于所述第一开口的尺寸。

16.根据权利要求13所述的半导体结构，其特征在于，所述第一开口中的一者具有凹形的侧边，且所述第一开口中的一者的两个侧边相交于范围在约60度至约120度的一角度。