KR100512685B1

KR100512685B1 - 반도체 구조의 제조 방법

Info

Publication number: KR100512685B1
Application number: KR10-2003-0085342A
Authority: KR
Inventors: 디르크 에페른; 한스-피터 몰
Original assignee: 인피니온 테크놀로지스 아게
Priority date: 2002-11-28
Filing date: 2003-11-28
Publication date: 2005-09-06
Also published as: DE10255686B3; KR20040047708A; US6964912B2; JP2004179665A; US20040157390A1

Abstract

본 발명은 반도체 기판(10)을 제공하는 단계; 제1하드 마스크(50)를 이용하여 상기 반도체 기판(10)에 다수의 트렌치(G11, G12; G21)를 형성하되, 이 트렌치들이 횡렬(r1,r2) 및 종렬(s1,s2,s3)을 따라 서로에 관하여 오프셋(offset)으로 배열되도록 한 단계; 후퇴 감소되어진 제1하드마스크(50')를 얻어내기 위한 목적을 위하여 상기 하드 마스크(50)를 상기 반도체 기판(10)의 상면(OS)에 형성된 트렌치 벽에 대하여 미리 설정된 거리(Δ)만큼 후퇴 감소시키는 단계; 제2하드 마스크(HM)를 이용하여 반도체 기판(10)에 절연 트렌치 구조(ST)를 형성하되, 상기 절연 트렌치 구조(ST)는 상기 하드 마스크(50')를 횡렬(r1),(r2)를 따라 후퇴시켜 스트립부(50₁'),(50₂'),(50₃')로 분할 형성시키고, 서로 인접된 상기 횡렬(r1),(r2)의 스트립부(50₁')과 스트립부(50₃')가 서로에 대하여 엇갈리게(offset) 배열되도록 한 단계; 후퇴공정없이 출현된 오버랩 영역(KB)에 비하여, 상기 두 개의 스트립부(50₁'),(50₃')간의 오버랩 영역(KB')의 감소를 얻기 위하여 후퇴 공정을 실시하는 단계; 상기 제2 하드마스크(HM)를 제거하는 단계; 스트립부(50₁'),(50₂'),(50₃')로 분할 형성된 상기 제1하드 마스크(50')를 이용하여 상기 절연 트렌치 구조(ST)에 충진재(FI)를 평평하게 채우는 단계를 포함하여 이루어진 반도체 구조의 제조 방법을 제공한다.

Description

반도체 구조의 제조 방법{Method for fabricating a semiconductor structure}

본 발명은 반도체 구조의 제조 방법에 관한 것이다.

어떤 원하는 집적회로에 주로 적용 가능하지만, 본 발명과 본 발명이 기반으로 하는 문제점은 실리콘 기술에서 트렌치 캐패시터를 갖는 메모리 셀 반도체 구조에 관하여 설명된다.

도 2는 실리콘 기술에서 MINT 셀 설계로 언급되고 있는 트렌치 캐패시터를 갖는 메모리 셀 반도체 구조[sic]에 대한 공지된 배열을 나타내는 개략도이다.

도 2에서, 참조부호 G1에서 G8은 종횡방향으로 서로 한쌍을 이루며 이격 배열된 트렌치 캐패시터를 지시한다. 상기 트렌치 캐패시터(G1∼G8) 사이에는 활성영역(AA1∼AA7) 또는 협소한 두께의 트렌치 절연구조물(STI)이 배열되고, 이 절연구조물에는 통상의 절연방식으로 상기 활성영역(AA1∼AA7)를 둘러싸게 되는 절연재가 채워져 있다.

상기 활성영역(AA1∼AA7)에는 상기 트렌치 캐패시터(G1∼G8)에 적용되는 선택 트랜지스터(미도시됨)가 수용되어 있다. 이러한 경우를 예를들면 설명하면, 상기 두 개의 트렌치 캐패시터(G4),(G5)의 선택 트렌지스터는 활성영역(AA4)의 중앙부에 배치되는 커먼 비트라인 터미널을 갖는다. 상기 각각의 트렌치 캐패시터와 비트라인 터미널 사이에는 각각의 워드라인과 연결된 게이트 라인 터미널이 위치된다. 이러한 배열의 경우, 상기 비트라인(미도시됨)은 종방향으로 연장되고 상기 워드라인(미도시됨)은 횡방향으로 연장된다. 상기 셀은 커먼 비트라인에 대하여 대칭을 이루며 형성된다.

대개 실리콘 옥사이드로 구성된 절연 충진재가 채워진 절연 트렌치 구조는 트렌치 캐패시터를 갖는 메모리 셀 반도체 구조에 상기 배열을 적용함에 문제점으로 작용되어 왔다.

그 이유는 상기 반도체 구조는 서로 인접된 열간의 절연 트렌치에 높은 가로세로비를 가지고, 각 열간의 절연 트렌치에 포함된 절연 충진재에 수축홀이 형성되기 때문이다. 두 개의 인접된 활성영역에 오버랩(overlap)되며 충진된 상기 트렌치 절연구조물(STI)의 가로세로비가 매우 높고, 이에 수축홀 형성의 위험성이 매우 높은 점에 주된 문제점이 있다.

대체로, 상기 수축홀 형성은 다단의 증착과 상기 절연 충진재의 백면에 대하여 습식-화학적 에칭을 실시하여 방지시킬 수는 있다.

본 발명은 상기한 문제점을 기반으로 하여 절연 트렌치의 충진시 수축홀의 형성을 감소시킬 수 있도록 한 반도체 구조의 제조 방법을 제공하는데 있다.

본 발명에 따르면, 상기한 문제점은 청구항 1에 명시된 제조 방법에 의하여 해결된다.

본 발명에 따른 제조 방법의 잇점은 가로세로비가 임계 오버랩 영역에서 경감될 수 있고, 특정의 임계 가로세로비를 갖는 영역이 제거되거나 적어도 그 크기가 크게 감소될 수 있도록 한 점에 있다. 이에 상기 절연 트렌치의 충진시 수축홀의 형성이 본 발명의 방법으로 감소된다.

본 발명이 기반으로 하는 주안점은 경감 공정없이 출현될 수 있는 오버랩 영역과 비교하여, 서로 인접된 열중에서 두 개의 스트립 사이의 오버랩 영역을 제거 또는 감소시킬 수 있도록 한 경감 공정에 있다

본 발명에 따른 다른 종속적 사항에 대한 개선점과 유리한 점들은 종속항에 명기된 바와 같다.

바람직한 일구현예로서, 상기 트렌치는 충진재를 갖는 트렌치 캐패시터를 포함하고, 상기 충진재는 상기 반도체 기판의 상면에 가라앉듯이 도포되어진다.

더욱 바람직한 구현예에 따르면, 상기 후퇴 공정은 등방성, 바람직하게는 습식-화학적 에칭 공정에 의하여 실시되고, 그 결과 후퇴된 상기 하드 마스크의 두께가 본래의 하드 마스크의 두께에 비하여 감소된다. 그 결과 가로세로비가 더 효율적이며 유리하게 개선되어진다.

본 발명의 바람직한 구현예에 따르면, 상기 제1하드 마스크는 실리콘 니트라이드로 구성된다.

본 발명의 바람직한 구현예에 따르면, 상기 제2하드 마스크는 실리콘 옥사이드로 구성된다.

본 발명의 바람직한 구현예에 따르면, 상기 충진재는 실리콘 옥사이드로 구성된다.

본 발명의 바람직한 구현예에 따르면, 상기 후퇴공정으로 인하여 서로 인접된 횡렬의 스트립부 간의 오버랩 영역을 완전하게 제거될 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명한다.

도 1a-1f에서 기능적으로 동일한 구성요소에 대해서 동일한 참조번호를 지시한다.

도 1a-1f에 도시된 실시예는 도 2를 참조로 상술된 공지된 배열에 관한 것이다.

도 1a에서, 도면부호 r1 및 r2는 메오리 셀 배열에서 서로 인접된 횡렬을, s1 및 s2는 메모리 셀 배열에서 서로 인접된 종렬을 지시하고, 상기 횡렬(r1)에는 트렌치(G11),(G12)가 배열되며, 이 트렌치는 커먼 터미널을 갖는 선택 트렌지스터[sic]가 포함되지 않은 트렌치 캐패시터의 기능을 수행한다. 상기 트렌치(21)은 횡렬(r2)에 오프셋 방식(offset fashion)으로 형성된다.

도 1a-1f의 각 우측도면은 좌측도면의 점선을 따라 단면한 단면도이다.

도 1a의 단면도는 실리콘 니트라이드로 이루어진 마스크(50)가 트렌치(G11,G12,G21)을 갖는 반도체 기판상에 제공되는 공정 상태를 나타내는 바, 상기 마스크는 실리콘 에칭 공정에 의하여 트렌치(G11,G12,G21)를 에칭하는데 사용되어진다.

도 1a에서 볼 수 있듯이, 상기 트렌치(G11,G12,G21)의 상부에 폴리실리콘(20)으로 만들어진 충진재가 제공되는 바, 이 충진재는 상기 반도체 기판(10)의 상면(OS)에 가라앉듯이 도포된다. 상기 충진재(20)는 폴리실리콘으로 구성되어 상기 트렌치에 위치된 트렌치 캐패시터에 포함된 캐패시터 구조의 일부분이 되며, 즉 후공정 단계에서 인너 캐패시터 플레이트를 위하여 매립된 형태의 연결 스트립이 해당 확산영역을 관통하여 상기 활성영역의 관련 선택 트랜지스터와 연결된다.

최종적으로, 도 1a에서 도면부호 UC로 지시된 언더컷 영역이 상기 반도체 기판(10)과 실리콘 니트라이드로 만들어진 하드 마스크(50) 사이에 형성되고, 이는 캐패시터 구조의 제조 형성시 패드 옥사이드(미도시됨)사 언더컷되어 생성된다.

도 1b를 참조로 하면, 다음 공정으로서 선택적인 습식-화학적 에칭이 실리콘 니트라이드로 만들어진 하드 마스크의 백면에 실시됨에 따라, 하드 마스크(50')가 트렌치 벽에 대하여 감소(후퇴)되어 그 두께가 얇아지게 되도록 하는 포밍 목적이 달성된다. 이러한 구현예에서, 상기 감소(후퇴)된 거리 Δ는 40nm에서 50nm이고, 그 두께는 140nm에서 90nm 또는 100nm로 감소된다. 이러한 백면 에칭은 인산(phosphoric acid)으로 신속하게 실시되어진다.

도 1c에 나타낸 다음 공정에 있어서, 실리콘 옥사이드로 만들어진 하드 마스크(HM)가 전단계를 마친 구조상에 도포된 다음 리소그래피로 패턴화된다.

상기 하드 마스크(HM)는 실리콘 에칭액에 의하여 제조되는 최종 절연 트렌치 구조(ST)에 대한 경계를 규정하는 기능을 한다.

전술한 경우(도 2 참조)와 같이 에칭 처리되지 않는 상기 실리콘 반도체 기판(10)은 소위 활성영역(active regions)으로 형성되어진다.

도 1d에서 보는 바와 같이, 상기 반도체 기판(10)의 절연 트렌치 구조(ST)에서 상기 하드 마스크(50')는 횡렬(r1),(r2)를 따라 후퇴(receding)되면서 상기 횡렬(r1)에 스트립부(50₁'),(50₂')로, 상기 횡렬(r2)에는 스트립부(50₃')로 분할 형성되며, 여기서 횡렬에 서로 인접되게 배열된 스트립부(50₁')과 스트립부(50₃')은 서로에 대하여 엇갈리게(offset) 배열된다. 도 1d에 수직 연결라인(V)을 나타낸 바와 같이, 상기 후퇴 영역Δ의 제공으로 인하여 상기 스트립부(50₁')과 스트립부(50₃')는 실질적으로 서로 겹쳐지지 않게 되고, 결과적으로 상기 임계 위치의 가로세로비는 현저하게 감소하게 된다.

도 1e를 참조로 최종 공정 단계를 설명하면, 그 크기가 감소된 오버랩 영역(KB')에서 가로세로비도 감소됨에 따라 수축홀의 형성없이, 상기 절연 트렌치 구조(ST)에 절연 충진재(FI)로서 실리콘 옥사이드가 예를들어, 고밀도의 플라즈마 공정에 의하여 평평하게 채워지게 된다. 따라서, 실리콘 옥사이드로 만들어진 절연충진재(FI)에 대한 반복된 증착과 백면 에칭이 필요없어진다.

도 1e 및 도 1f는 각각 임계 오버랩 영역(KB),(KB')을 비교하여 나타낸 도면으로서, 실리콘 니트라이드로 만들어진 하드 마스크(50)가 후퇴(감소)되도록 한 경우와, 별도의 후퇴(감소) 공정의 수행이 수행되지 않은 경우를 각각 나타낸다.

상기 후퇴 공정에 의한 오버랩(KB')은 후퇴 공정이 실시되지 않은 오버랩 영역(KB)보다 현저하게 작음을 알 수 있다.

공지된 구조에 있어서, 본 발명에 따른 방법에 의하여 상기 임계 오버랩 영역(KB)의 가로세로비는 4.2에서 2.9로 감소되어진다.

비록 본 발명은 바람직한 실시예를 근거로 상기와 같이 기술하였지만, 여기에 국한되지 않고 여러가지 방법으로 수정 가능하다.

특히, 상기 마스크와 기판 재료[lacuna]의 선택과 그 배열은 일실시예일 뿐, 여러 다른 방법으로 변경 가능하다.

상술한 실시예에서, 상기 실리콘 니트라이드로 만들어진 하드 마스크(50)는 작은 오버랩 영역(50')으로 남도록 후퇴(경감)되었지만, 이 후퇴 공정은 다른 방법으로 상기 오버랩 영역을 완전하게 제거할 수 있도록 수행될 수 있다.

도 1은 본 발명에 따른 실시예로서, 반도체 구조의 제조 방법을 각 단계를 연속적으로 나타내는 단면도,

도 2는 실리콘 기술에서 트렌치 캐패시터를 갖는 메모리 셀 반도체 구조[sic]의 공지된 배열을 나타내는 개략도.

<도면의 주요 부분에 대한 부호의 설명>

G1-G8 : 트렌치 캐패시터 AA1-7 : 활성영역

STI : 좁은 트렌치 절연층 r1,r2 : 횡렬

s1,s2,s3 : 종렬 10 : Si 반도체 기판

20 : 폴리실리콘 충진재 OS : 상면

G11,G12,G21 : 트렌치 UC : 언더컷 영역

V : 연결라인 Δ : 후퇴 거리

50,50' : 실리콘 니트라이드 하드마스크

HM : 실리콘 옥사이드로 구성된 하드마스크

ST : 절연 트렌치 구조

50₁', 50₂', 50₃' : 스트립부

FI : 실리콘 옥사이드로 제조된 절연 충진재

KB : 오버랩 영역 KB' : 감소된 오버랩 영역

Claims

반도체 구조의 제조 방법에 있어서,

반도체 기판(10)을 제공하는 단계;

제1하드 마스크(50)를 이용하여 상기 반도체 기판(10)에 다수의 트렌치(G11, G12; G21)를 형성하되, 이 트렌치들이 횡렬(r1,r2) 및 종렬(s1,s2,s3)을 따라 서로에 관하여 오프셋(offset)으로 배열되도록 한 단계;

후퇴 감소되어진 제1하드마스크(50')를 얻어내기 위한 목적을 위하여 상기 하드 마스크(50)를 상기 반도체 기판(10)의 상면(OS)에 형성된 트렌치 벽에 대하여 미리 설정된 거리(Δ)만큼 후퇴 감소시키는 단계;

제2하드 마스크(HM)를 이용하여 반도체 기판(10)에 절연 트렌치 구조(ST)를 형성하되, 상기 절연 트렌치 구조(ST)는 상기 하드 마스크(50')를 횡렬(r1),(r2)를 따라 후퇴시켜 스트립부(50₁'),(50₂'),(50₃')로 분할 형성시키고, 동시에 서로 인접된 상기 횡렬(r1),(r2)의 스트립부(50₁')과 스트립부(50₃')가 서로에 대하여 엇갈리게(offset) 배열되도록 한 단계;

후퇴 공정없이 출현된 오버랩 영역(KB)에 비하여, 상기 두 개의 스트립부(50₁'),(50₃') 간의 오버랩 영역(KB')의 감소를 얻기 위하여 후퇴 공정을 실시하는 단계;

상기 제2하드 마스크(HM)를 제거하는 단계;

스트립부(50₁'),(50₂'),(50₃')로 분할 형성된 상기 제1하드 마스크(50')를 이용하여 상기 절연 트렌치 구조(ST)에 충진재(FI)를 평평하게 채우는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 구조의 제조 방법
청구항 1에 있어서, 상기 트렌치(G11, G12; G21)는 충진재(20)를 갖는 트렌치 캐패시터를 포함하고, 상기 충진재는 상기 반도체 기판(10)의 상면(OS)에 가라앉듯이 도포되는 것을 특징으로 하는 반도체 구조의 제조 방법.
청구항 1 또는 2에 있어서, 상기 후퇴 공정은 등방성, 바람직하게는 습식-화학적 에칭 공정에 의하여 실시되고, 그 결과 후퇴된 상기 하드 마스크(50')의 두께가 상기 하드 마스크(50)의 두께에 비하여 감소된 것을 특징으로 하는 반도체 구조의 제조 방법.
청구항 1에 있어서, 상기 제1하드 마스크(50)는 실리콘 니트라이드로 구성된 것을 특징으로 하는 반도체 구조의 제조 방법.
청구항 1에 있어서, 상기 제2하드 마스크(HM)는 실리콘 옥사이드로 구성된 것을 특징으로 하는 반도체 구조의 제조 방법.
청구항 1에 있어서, 상기 충진재(FI)는 실리콘 옥사이드로 구성된 것을 특징으로 하는 반도체 구조의 제조 방법.
청구항 1에 있어서, 상기 후퇴공정으로 인하여 서로 인접된 횡렬(r1,r2)의 스트립부(50₁'),(50₃') 간의 오버랩 영역(KB')을 완전하게 제거될 수 있도록 한 것을 특징으로 하는 반도체 구조의 제조 방법.