KR20150058556A - 스트레인-완화된 tsv에 대한 구조 및 방법 - Google Patents

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Abstract

기판 관통 비아(TSV)들에 대한 스트레인 완화를 포함하는 반도체 다이가 기재된다. 반도체 다이는 활성면을 갖는 반도체 기판을 포함한다. 반도체 기판은 활성면에 접속되는 전도성층들을 포함한다. 반도체 다이는 기판을 통해서만 연장되는 기판 관통 비아를 또한 포함한다. 기판 관통 비아는, 기판 관통 비아의 길이에 걸쳐 실질적으로 일정한 직경을 포함할 수도 있다. 기판 관통 비아는 전도성 충진 재료로 충진될 수도 있다. 반도체 다이는 기판 관통 비아를 둘러싸는 분리층을 또한 포함한다. 분리층은 2개의 부분들, 즉, 전도성 충진 재료로부터의 응력을 완화시킬 수 있는 기판의 활성면에 가까운 리세스된 부분, 및 유전체 부분을 포함할 수도 있다. 리세스된 부분의 조성은 유전체 부분과 상이할 수도 있다.

Description

스트레인-완화된 TSV에 대한 구조 및 방법{STRUCTURE AND METHOD FOR STRAIN-RELIEVED TSV}
본 발명은 일반적으로 집적 회로(IC)들에 관한 것이다. 더 상세하게는, 본 발명은 기판 관통 비아(through substrate via)(TSV)들에 대한 스트레인 완화에 관한 것이다.
TSV(기판 관통 비아)가 자신의 기판(예를 들어, 실리콘)에 관해 열팽창 계수(CTE) 미스매치를 갖는 재료로 충진(fill)된 경우, TSV는 높은 압축 응력을 초래한다. 특히, 압축 응력은 이웃하는 디바이스들에 주변 기판을 통해 전달될 수도 있다. 전달된 압축 응력은, TSV를 둘러싸는 디바이스들의 파라미터들에서 시프트를 야기할 수도 있다.
압축 응력을 해결하기 위한 종래의 기술들은 TSV를 둘러싸는 "금지 영역(Keep-out Region)"을 포함한다. 금지 영역은, 민감한 디바이스들이 배치될 수 없는 TSV를 둘러싸는 영역을 정의한다. 불운하게도, 금지 영역은 회로 레이아웃 영역 패널티를 초래한다. 예를 들어, 금지 영역은, 특정한 디바이스 민감도에 의존하여 반경 5 내지 10 마이크로-미터(5-10um)만큼 클 수 있다.
구리는 실리콘에 대해 CTE 미스매치를 갖는 충진 재료(filling material)의 일 예이다. 실리콘에 의해 한정된 TSV가 열 사이클링되는 경우, TSV들 내의 구리 충진 재료는 상향으로 그리고 TSV 외부로 팽창할 수도 있다. 상향으로 그리고 TSV 외부로의 구리의 펌핑은 TSV에 인접한 임의의 회로들을 붕괴(disrupt)시킬 수도 있다. 구리를 참조하여 설명되었지만, 자신의 기판에 대하여 CTE 미스매치를 갖는 임의의 충진 재료의 팽창은, TSV를 충진하도록 사용되는 경우 상술된 문제들을 야기한다.
본 발명의 일 양상에 따르면, 기판 관통 비아(TSV)들에 대한 스트레인 완화를 포함하는 반도체 다이가 설명된다. 반도체 다이는 활성면을 갖는 반도체 기판을 포함한다. 반도체 기판은 활성면에 접속되는 전도성층들을 포함한다. 반도체 다이는 기판을 통해서만 연장되는 기판 관통 비아를 또한 포함한다. 일 구성에서, 기판 관통 비아는, 기판 관통 비아의 길이에 걸쳐 실질적으로 일정한 직경을 포함한다. 기판 관통 비아는 전도성 충진제 재료로 충진될 수도 있다. 반도체 다이는 기판 관통 비아를 둘러싸는 분리층을 또한 포함한다. 이러한 구성에서, 분리층은 2개의 부분들, 즉, 전도성 충진제 재료로부터의 응력을 완화시킬 수 있는 기판의 활성면에 인접한 리세스(recess)된 부분, 및 유전체 부분을 포함한다. 리세스된 부분의 조성은 유전체 부분과 상이할 수도 있다.
본 발명의 추가적인 양상에서, 기판 관통 비아(TSV)들의 스트레인 완화를 위한 방법이 설명된다. 방법은 기판에 기판 관통 비아 캐비티를 정의하는 단계를 포함한다. 또한, 방법은 캐비티에 분리층을 증착하는 단계를 포함한다. 방법은 전도성 재료로 캐비티를 충진하는 단계를 더 포함한다. 또한, 방법은 리세스된 부분을 생성하기 위해 분리층의 일 부분을 제거하는 단계를 포함한다.
본 발명의 다른 양상에서, 기판 관통 비아(TSV)들의 스트레인 완화를 제공하기 위한 수단을 포함하는 반도체 다이가 설명된다. 반도체 다이는 반도체 기판을 포함한다. 또한, 반도체 다이는 기판을 통해서만 연장되는 기판 관통 비아를 포함한다. 일 구성에서, 기판 관통 비아는, 기판 관통 비아의 길이에 걸쳐 실질적으로 동일한 직경을 포함한다. 기판 관통 비아는 전도성 충진제 재료로 충진될 수도 있다. 또한, 반도체 다이는 전도성 충진제 재료로부터의 응력을 완화시키기 위한 수단을 포함한다.
본 발명의 추가적인 양상에서, 기판 관통 비아(TSV)들의 스트레인 완화를 위한 방법이 설명된다. 방법은 기판에 기판 관통 비아 캐비티를 정의하는 단계를 포함한다. 또한, 방법은 캐비티에 분리층을 증착하는 단계를 포함한다. 방법은 전도성 재료로 캐비티를 충진하는 단계를 더 포함한다. 또한, 방법은 리세스된 부분을 생성하기 위해 분리층의 일 부분을 제거하는 단계를 포함한다.
본 발명의 부가적인 특성들 및 이점들이 후술될 것이다. 본 발명의 동일한 목적들을 수행하기 위해 다른 구조들을 변형 또는 설계하기 위한 기반으로서 본 발명이 용이하게 이용될 수도 있음이 당업자들에 의해 인식되어야 한다. 또한, 그러한 등가 구성들이, 첨부된 청구항들에 기재된 바와 같은 본 발명의 교시들을 벗어나지 않는다는 것이 당업자들에 의해 인지되어야 한다. 추가적인 이점들과 함께, 본 발명의 구성 및 동작 방법 둘 모두에 대해 본 발명의 특징인 것으로 믿어지는 신규한 특성들은, 첨부된 도면들과 관련하여 고려될 경우 다음의 설명으로부터 더 양호하게 이해될 것이다. 그러나, 도면들 각각이 단지 예시 및 설명의 목적을 위해 제공되며, 본 발명의 제한들의 정의로서 의도되지 않음이 명백히 이해될 것이다.
본 발명의 더 완전한 이해를 위해, 첨부된 도면들과 함께 취해진 다음의 설명에 대한 참조가 이제 이루어진다.
도 1은 본 발명의 일 양상에 따른 활성 디바이스들을 포함하는 집적 회로(IC) 디바이스를 도시하는 단면도를 도시한다.
도 2는, 본 발명의 일 양상에 따른 기판 관통 비아(TSV)에 대해 증가된 사이즈의 개구부를 제공하기 위한 포토 레지스트층을 포함하는, 도 1의 IC 디바이스를 도시하는 단면도를 도시한다.
도 3은, 본 발명의 일 양상에 따른 라이너 분리층을 포함하는, 도 2의 IC 디바이스를 도시하는 단면도를 도시한다.
도 4는, 본 발명의 일 양상에 따른 라이너 분리층에 의해 둘러싸인 기판 관통 비아(TSV)를 도시하는, 도 3의 IC 디바이스의 단면도를 도시한다.
도 5는, 본 발명의 일 양상에 따른 라이너 분리층 내에 형성되는 분리 리세스를 포함하는, 도 4의 IC 디바이스를 도시하는 단면도를 도시한다.
도 6은, 본 발명의 일 양상에 따른 TSV 캐비티의 측벽 상에 형성되는 분리 리세스 및 라이너 분리층을 포함하는, 도 5의 IC 디바이스를 도시하는 단면도를 도시한다.
도 7은, 본 발명의 일 양상에 따른 BEOL(back-end of line) 스택 제조에 후속하는, 도 6의 IC 디바이스를 도시하는 단면도를 도시한다.
도 8은, 본 발명의 일 양상에 따른 측벽 분리 리세스 내의 라이너 분리층 및 후면-충진 재료를 갖는 기판 관통 비아를 포함하는, 도 7의 IC 디바이스를 도시하는 단면도를 도시한다.
도 9는, 본 발명의 일 양상에 따른 제 1 및 제 2 라이너 분리층들을 도시하는, 도 1의 IC 디바이스를 도시하는 단면도를 도시한다.
도 10은, 본 발명의 일 양상에 따른 제 1 및 제 2 라이너 분리층들에 의해 둘러싸인 기판 관통 비아(TSV)를 도시하는, 도 9의 IC 디바이스를 도시하는 단면도를 도시한다.
도 11은, 본 발명의 일 양상에 따른 제 2 라이너 분리층 내에 형성되는 분리 리세스를 포함하는, 도 10의 IC 디바이스를 도시하는 단면도를 도시한다.
도 12는, 본 발명의 일 양상에 따른 BEOL(back-end of line) 스택 제조에 후속하는, 도 11의 IC 디바이스를 도시하는 단면도를 도시한다.
도 13은, 본 발명의 일 양상에 따른 멀티-층 라이너 분리의 분리 리세스 내에 후면-충진 재료를 포함하는, 도 12의 IC 디바이스를 도시하는 단면도를 도시한다.
도 14는, 본 발명의 일 양상에 따른 제 1, 제 2, 및 제 3 라이너 분리층들에 의해 둘러싸인 기판 관통 비아(TSV)를 포함하는, 도 9의 IC 디바이스를 도시하는 단면도를 도시한다.
도 15는, 본 발명의 일 양상에 따른 제 2 라이너 분리층 내에 형성되는 분리 리세스를 포함하는, 도 14의 IC 디바이스를 도시하는 단면도를 도시한다.
도 16은, 본 발명의 일 양상에 따른 BEOL(back-end of line) 스택 제조에 후속하는, 도 15의 IC 디바이스를 도시하는 단면도를 도시한다.
도 17은, 본 발명의 일 양상에 따른 멀티-층 라이너 분리의 분리 리세스 내에 후면-충진 재료를 포함하는, 도 16의 IC 디바이스를 도시하는 단면도를 도시한다.
도 18은, 본 발명의 일 양상에 따른, TSV의 측벽 상의 하나 또는 그 초과의 라이너 분리층들 및 분리 리세스를 포함하는 기판 관통 비아(TSV)들을 형성하기 위한 방법을 도시하는 블록도이다.
도 19는 본 발명의 구성이 유리하게 이용될 수도 있는 무선 통신 시스템을 도시하는 블록도이다.
본 발명의 다양한 양상들은, 이웃하는 디바이스들 상의 TSV(기판 관통 비아) 응력의 영향에 관한 문제들을 완화시키기 위한 기술들을 제공한다. 본 발명의 일 양상에 따르면, 기판(예를 들어, 실리콘)층으로부터 기판 관통 비아(TSV)의 전도성 부분을 분리시키는 라이너 분리막이 설명된다. 일 구성에서, 라이너 분리층은 TSV 주변에 수 마이크론 범위의 깊이로 리세스(recess)된다. 다른 구성에서, 분리 리세스 보이드(void)는 컴플라이언트(compliant) 재료로 후면-충진된다. 예시적인 컴플라이언트 재료들은 폴리이미드 및 다른 유사한 컴플라이언트 재료들을 포함하지만 이에 제한되지 않는다. 본 발명의 다른 양상에서, TSV 형성 프로세스에 후속하여, IC 디바이스를 완성하기 위해 BEOL(back-end of line) 상호접속층들이 웨이퍼 상에 제조된다.
유리하게, TSV와 기판층 사이의 개방된 리세스는, TSV의 스트레인 완화를 허용하고 기판 내의 이웃하는 디바이스들로 전달되는 스트레인을 감소시킨다. 유사하게, TSV 충진 재료가 리세스 캐비티 내로 팽창하게 하기 위한 통로를 허용함으로써, 충진제 재료 펌프-아웃(pump-out)이 감소될 수 있다. 라이너 분리층의 조성을 변화시키는 것은 상이한 이점들을 제공한다. 컴플라이언트 재료로 리세스를 후면-충진하는 것은 더 강건한 집적 방식과 유사한 이점들을 제공할 수도 있다.
도 1은 본 발명의 일 양상에 따른 활성 디바이스들(112-116)을 포함하는 집적 회로(IC) 디바이스(100)를 도시하는 단면도를 도시한다. 대표적으로, IC 디바이스(100)는 STI(shallow trench isolation) 영역(130)을 포함하는 기판(예를 들어, 실리콘 웨이퍼)(102)을 포함한다. 이러한 구성에서, STI 영역(130)은 반-금속(semi-metallic) 재료 또는 다른 유사한 재료이다. 상기 STI 영역(130)은 FEOL(front-end of line) 상호접속층(110)을 포함하는 층간 유전체(inter-layer dielectric)(ILD)층(120)이다. ILD(120)는 활성 디바이스들(112-116) 및 전도성 와이어들(예를 들어, 비아들)(121-128)을 포함할 수도 있다. 이러한 구성에서, ILD층(120)은, 전도성 와이어들(121-128) 사이의 단락을 방지하기 위해 실리콘 산화물 또는 다른 유사한 재료로 형성되는 접촉(contact) ILD이다. 대안적인 구성에서, ILD층(120)은 낮은-K 유전체 또는 다른 유사한 재료이다.
도 2는, 본 발명의 일 양상에 따른 하나 또는 그 초과의 분리층들 및 TSV(기판-관통 비아)에 대해 증가된 사이즈의 TSV 캐비티(236)(예를 들어, 50 마이크론)를 제공하기 위한 포트 레지스트층(234)을 포함하는, 도 1의 IC 디바이스(200)를 도시하는 단면도를 도시한다. 도 2에 도시된 바와 같이, ILD층(120)의 표면 상에 폴리싱 저지층(polish stop layer)(132)을 증착한 후에, 리소그래피는 실제의 최종 TSV(도 4-8 참조)보다 약간 더 큰 TSV(기판-관통 비아) 캐비티(236)를 정의한다. 이러한 구성에서, TSV의 사이즈는 대략 0.25-0.5 마이크로-미터(μm)이다. 폴리싱 저지층(132)은 실리콘 탄화물, 실리콘 질화물, 또는 다른 유사한 보호용 재료로 형성될 수도 있다.
도 3은, 본 발명의 일 양상에 따른 라이너 분리층(340)을 갖는, 도 2의 IC 디바이스(300)를 도시하는 단면도를 도시한다. 이러한 구성에서, 에칭 및/또는 리소그래픽 프로세스는, ILD층(120), STI 영역(130), 및 실리콘 웨이퍼(102)를 통해 에칭한다. 에칭이 완료된 후, 라이너 분리 증착은 폴리싱 저지층(132) 및 TSV 캐비티(236)의 측벽들 상에 라이너 분리층(340)을 형성한다. 라이너 분리층(340)은, 비불소화(unfluorinated) 실리카 글래스(USG), 테트라에틸 오르토실리케이트(TEOS), 실리콘 산화물, 실리콘 질화물, 또는 산화막을 형성하기 위한 다른 유사한 전구체(precursor)의 층을 이용하여 형성될 수도 있다. 또한, 라이너 분리층(340)은 유기 절연체와 같은 유기 재료의 층을 이용하여 형성될 수도 있다. 라이너 분리층(340)은 1/4 마이크론의 두께를 가질 수도 있다.
도 4는, 본 발명의 일 양상에 따른 라이너 분리층(340)에 의해 둘러싸인 기판 관통 비아(TSV)(450)를 포함하는, 도 3의 IC 디바이스(400)를 도시하는 단면도를 도시한다. 도 4에 도시된 바와 같이, TSV 충진 및 폴리싱 프로세스는, 라이너 분리층(340)에 의해 둘러싸인 TSV(450)를 형성하기 위해 충진제 재료로 TSV 캐비티를 충진하도록 수행된다. 도시된 예에서, 충진제 재료는 구리이다. 라이너 분리층(340)은 TSV(450)내의 충진제 재료가 실리콘 웨이퍼(102)에 접촉하는 것을 방지한다. 충진제 재료는 기판 재료에 대하여 열팽창 계수(CTE) 미스매치를 갖는 구리, 텅스텐, 또는 다른 유사한 충진제 재료를 포함할 수도 있지만 이에 제한되지 않으며, 이러한 예에서 기판 재료는 실리콘이다. 도 4에 도시된 바와 같이, 압축 응력(452)은 ILD층(120) 내의 활성 디바이스들(112-116), 및/또는 실리콘 웨이퍼(102)에 영향을 줄 수도 있다.
도 5는, 본 발명의 일 양상에 따른 라이너 분리층(440) 내에 형성되는 분리 리세스(542)를 포함하는, 도 4의 IC 디바이스(500)를 도시하는 단면도를 도시한다. 도 5에 도시된 바와 같이, 라이너 분리층(440)의 화학적으로 선택적인 에칭이 수행된다. 대표적으로, 화학적으로 선택적인 에칭은, 라이너 분리층(440) 위에 있는 폴리싱 저지층(132)을 제거하고, 1 내지 2 마이크론의 깊이로 분리 리세스(542)를 형성한다. 본 발명의 일 양상에서, 분리 리세스의 깊이는, 디바이스들(예를 들어, 활성 디바이스들(112-116))이 얼마나 깊이 실리콘 웨이퍼(102) 내로 연장되는지에 기초하며, 이는 트랜지스터 기술에 따라 결정될 수도 있다. 도 5에 도시된 바와 같이, 화학적으로 선택적인 에칭 프로세스는, TSV(450)의 충진제 재료에 대한 응력 완화를 제공하기 위해 분리 리세스(542)의 형성을 야기한다.
도 6은, 본 발명의 일 양상에 따른 TSV(450)의 측벽 상에 형성되는 분리 리세스(542) 및 라이너 분리층(440)을 포함하는, 도 5의 IC 디바이스(600)를 도시하는 단면도를 도시한다. 대표적으로, 도 7에 도시된 바와 같이, 폴리싱 저지 제거는 BEOL(back-end of line) 상호접속 스택의 형성을 위한 준비에서 폴리싱 저지층(132)을 제거하도록 수행된다.
도 7은, 본 발명의 일 양상에 따른 BEOL(back-end of line) 스택 제조에 후속하는, 도 6의 IC 디바이스(700)를 도시하는 단면도를 도시한다. 대표적으로, TSV 프로세싱이 완료된 후, IC 디바이스(700)의 형성을 완성하기 위해 BEOL 상호접속 스택(790)의 BEOL 상호접속층들이 웨이퍼(102) 상에 제조된다. 이러한 구성에서, 분리 리세스(542)는, 충진제 재료가 상향으로 그리고 TSV의 외부로 펌핑되는 것을 감소시키거나 그리고/또는 방지하기 위하여 TSV 충진제 재료에 대해 스트레인 완화를 제공한다.
도 8은, 본 발명의 일 양상에 따른 측벽 분리 리세스(542) 내의 라이너 분리층(440) 및 컴플라이언트 후면-충진 재료(860)를 갖는 TSV(450)를 포함하는, 도 7의 IC 디바이스(800)를 도시하는 단면도를 도시한다. 본 발명의 이러한 양상에서, 컴플라이언트 후면-충진 재료(860)는 폴리이미드 또는 다른 유사한 재료일 수도 있다. 이러한 구성에서, 컴플라이언트 후면-충진 재료(860)는, TSV(450) 및/또는 주변 디바이스들로부터의 압축 응력(554)을 흡수한다.
도 9는, 본 발명의 일 양상에 따른 제 1 라이너 분리층(940) 및 제 2 라이너 분리층(970)을 갖는, 도 1의 IC 디바이스(900)를 도시하는 단면도를 도시한다. 일 구성에서, 제 1 라이너 분리층(940) 및 제 2 라이너 분리층(970)은 화학적으로 별개이다. 대표적으로, 도 9는, 멀티-층 라이너 분리가 폴리싱 저지층(132) 및 TSV 캐비티(936)의 측벽들 상에 형성되는 라이너 분리 증착의 변화를 도시한다. 이러한 구성에서, 멀티-라이너 분리층들은 산화물, 질화물 또는 다른 유사한 유전 재료를 포함할 수도 있다.
도 10은, 본 발명의 일 양상에 따른 제 1 라이너 분리층(940) 및 제 2 라이너 분리층(970)에 의해 둘러싸인 기판 관통 비아(TSV)(950)를 갖는, 도 9의 IC 디바이스(1000)를 도시하는 단면도를 도시한다. 도 10에 도시된 바와 같이, TSV 충진 및 폴리싱 프로세스들은, TSV 측벽들 상의 멀티-층 라이너 분리(940, 970)를 포함하는 TSV(950)를 제공한다. 도 10에 도시된 바와 같이, 화살표들(1052)은 구리 충진된 TSV(950)에 의해 야기되는 압축 응력을 도시한다.
도 11은, 본 발명의 일 양상에 따른 제 2 라이너 분리층(970) 내에 형성되는 분리 리세스(1172)를 포함하는, 도 10의 IC 디바이스(1100)를 도시하는 단면도를 도시한다. 대표적으로, 라이너 분리 리세스 에칭이 수행된다. 이러한 구성에서, 라이너 분리 리세스 에칭은, 2개의 라이너 분리층들(940/970) 중 하나의 분리층의 일 부분만을 제거하는 화학적으로 선택적인 에칭이다. 도 11에 도시된 바와 같이, 분리 리세스(1172)는 TSV 충진제 재료와 웨이퍼(102)의 실리콘 사이에 부가적인 분리 장벽을 제공할 수도 있다.
도 12는, 본 발명의 일 양상에 따른 BEOL(back-end of line) 스택 제조에 후속하는, 도 11의 IC 디바이스(1200)를 도시하는 단면도를 도시한다. 대표적으로, TSV 프로세싱이 완료된 후, IC 디바이스(1200)의 형성을 완성하기 위해 BEOL 상호접속 스택(1290)의 BEOL 상호접속층들이 실리콘 웨이퍼(102) 상에 제조된다. 이러한 구성에서, 분리 리세스(1172)는, 충진제 재료가 상향으로 그리고 TSV(950)의 외부로 펌핑되는 것을 감소시키거나 그리고/또는 방지하기 위하여 TSV 충진제 재료에 대해 스트레인 완화를 제공한다.
도 13은 본 발명의 일 양상에 따른 멀티-층 라이너 분리(940, 970)의 분리 리세스 내에 컴플라이언트 후면-충진 재료(1360)를 포함하는, 도 12의 IC 디바이스(1300)를 도시하는 단면도를 도시한다. 도 13에 도시된 바와 같이, TSV(950)는, 제 1 라이너 분리층(940), 제 2 라이너 분리층(970), 및 본 발명의 일 양상에 따른 측벽 분리 리세스(1142) 내의 컴플라이언트 후면-충진 재료(1360)를 포함한다. 본 발명의 이러한 양상에서, 컴플라이언트 후면-충진 재료는 폴리이미드 또는 다른 유사한 재료일 수도 있다. 이러한 구성에서, 컴플라이언트 후면-충진 재료(1360)는 TSV(950) 및/또는 주변 디바이스들로부터의 압축 응력(1054)을 흡수한다.
도 14는 본 발명의 일 양상에 따른 제 1, 제 2, 및 제 3 라이너 분리층들(1440, 1470, 1480)에 의해 둘러싸인 기판 관통 비아(TSV)(1450)를 포함하는, 도 9의 IC 디바이스(1400)를 도시하는 단면도를 도시한다. 일 구성에서, 제 1 라이너 분리층(1440), 제 2 라이너 분리층(1470), 및 제 3 라이너 분리층(1480)은 화학적으로 별개이다. 대표적으로, 도 14는, 멀티-층 라이너 분리가 폴리싱 저지층(132) 및 TSV 캐비티(1450)의 측벽들 상에 형성되는, 라이너 분리 증착의 변화를 도시한다. 도 14에 도시된 바와 같이, 화살표들(1452)은 구리 충진된 TSV(1450)에 의해 야기되는 압축 응력을 도시한다. 이러한 구성에서, 멀티-라이너 분리층들은 산화물, 질화물 또는 다른 유사한 유전 재료를 포함할 수도 있다.
도 15는 본 발명의 일 양상에 따른 제 2 라이너 분리층(1470) 내에 형성되는 분리 리세스(1582)를 포함하는, 도 14의 IC 디바이스(1500)를 도시하는 단면도를 도시한다. 대표적으로, 라이너 분리 리세스 에칭이 수행된다. 이러한 구성에서, 라이너 분리 리세스 에칭은, 3개의 라이너 분리층들(1440/1470/1480) 중 하나의 분리층의 일 부분만을 제거하는 화학적으로 선택적인 에칭이다. 도 15에 도시된 바와 같이, 분리 리세스(1582)는, TSV 충진제 재료와 웨이퍼(102)의 재료 사이에 부가적인 분리 장벽을 제공할 수도 있다.
도 16은, 본 발명의 일 양상에 따른 BEOL(back-end of line) 스택 제조에 후속하는, 도 15의 IC 디바이스(1600)를 도시하는 단면도를 도시한다. 대표적으로, TSV 프로세싱이 완료된 후, IC 디바이스(1600)의 형성을 완성하기 위해 BEOL 상호접속 스택(1690)의 BEOL 상호접속층들이 웨이퍼(102) 상에 제조된다. 이러한 구성에서, 분리 리세스(1582)는 충진제 재료가 상향으로 그리고 TSV(1450)의 외부로 펌핑되는 것을 감소시키거나 그리고/또는 방지하기 위하여 TSV 충진제 재료에 대해 스트레인 완화를 제공한다.
도 17은 본 발명의 일 양상에 따른 멀티-층 라이너 분리(1440, 1470, 1480)의 분리 리세스 내에 컴플라이언트 후면-충진 재료(1760)를 포함하는, 도 16의 IC 디바이스(1700)를 도시하는 단면도를 도시한다. 도 17에 도시된 바와 같이, TSV(1450)는, 제 1 라이너 분리층(1440), 제 2 라이너 분리층(1470), 제 3 라이너 분리층(1480), 및 본 발명의 일 양상에 따른 측벽 분리 리세스(1582)(도 16) 내의 컴플라이언트 후면-충진 재료(1760)를 포함한다. 본 발명의 이러한 양상에서, 컴플라이언트 후면-충진 재료(1760)는 폴리이미드 또는 다른 유사한 재료일 수도 있다. 이러한 구성에서, 컴플라이언트 후면-충진 재료(1760)는 TSV(1450) 및/또는 주변 디바이스들로부터의 압축 응력(1454)을 흡수한다.
도 18은, 본 발명의 일 양상에 따른, TSV의 측벽 상에 하나 또는 그 초과의 라이너 분리층들 및 분리 리세스를 포함하는 기판 관통 비아(TSV)를 형성하기 위한 방법(1800)을 도시하는 블록도이다. 블록(1810)에서, 예를 들어 도 2, 3, 및 9에 도시된 바와 같이, TSV 캐비티(236/936)가 기판을 통해 정의된다. 본 발명의 설명이 주로 실리콘 기판에 대하여 이루어지지만, 다른 기판 재료들이 또한 고려된다. 블록(1812)에서, 예를 들어 도 3, 9, 및 14에 도시된 바와 같이, 라이너 분리층이 TSV 캐비티에 그리고 폴리싱 저지층 상에 증착된다. 블록(1814)에서, 도 4, 10, 14에 도시된 바와 같이, 기판 관통 비아(450/1050/1450)가 전도성 재료로 충진된다. 본 발명의 설명이 주로 구리 충진제에 관하여 이루어지지만, 다른 충진제 재료들이 또한 고려된다. 블록(1816)에서, 리세스된 부분을 생성하기 위해 라이너 분리층이 에칭된다. 예를 들어, 도 5, 11, 15에 도시된 바와 같이, 라이너 분리층의 에칭은 TSV(450/950/1450)의 측벽 상에 라이너 분리 리세스(542/1172/1582)를 남긴다.
도 19는 본 발명의 구성이 유리하게 이용될 수도 있는 예시적인 무선 통신 시스템(1900)을 도시하는 블록도이다. 예시의 목적들을 위해, 도 19는 3개의 원격 유닛들(1920, 1930, 및 1950) 및 2개의 기지국들(1940)을 도시한다. 무선 통신 시스템들이 더 많은 원격 유닛들 및 기지국들을 가질 수도 있음이 인지될 것이다. 원격 유닛들(1920, 1930, 및 1950)은 라이너 분리층에 의해 둘러싸인 기재된 기판 관통 비아(TSV)를 포함하는 IC 디바이스들(1925A, 1925C 및 1925B)을 포함한다. 기지국들, 스위칭 디바이스들, 및 네트워크 장비를 포함하여 IC를 포함하는 임의의 디바이스가 본 명세서에 기재된 라이너 분리층에 의해 둘러싸인 TSV를 또한 포함할 수도 있음이 인지될 것이다. 도 19는 기지국(1940)으로부터 원격 유닛들(1920, 1930, 및 1950)로의 순방향 링크 신호들(1980) 및 원격 유닛들(1920, 1930, 및 1950)로부터 기지국들(1940)로의 역방향 링크 신호들(1990)을 도시한다.
도 19에서, 원격 유닛(1920)은 모바일 전화로서 도시되고, 원격 유닛(1930)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(1950)은 무선 로컬 루프 시스템 내의 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 모바일 전화들, 핸드-헬드 개인용 통신 시스템(PCS) 유닛들, 개인 휴대 정보 단말들과 같은 휴대용 데이터 유닛들, GPS 인에이블된 디바이스들, 내비게이션 디바이스들, 셋 톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 검침 장비(meter reading equipment)와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스들, 또는 이들의 임의의 결합일 수도 있다. 도 19가 본 발명의 교시들에 따른 원격 유닛들을 도시하지만, 본 발명은 이들 예시적인 도시된 유닛들로 제한되지 않는다. 본 발명의 양상들은 라이너 분리층에 의해 둘러싸인 TSV를 포함하는 임의의 디바이스에서 적절히 이용될 수도 있다.
펌웨어 및/또는 소프트웨어 구현에 대해, 방법들은 본 명세서에 설명된 기능들을 수행하는 모듈들(예를 들어, 절차들, 함수들 등)을 이용하여 구현될 수도 있다. 명령들을 유형으로 구현하는 임의의 머신-판독가능 매체는, 본 명세서에 설명된 방법들을 구현할 시에 사용될 수도 있다. 예를 들어, 소프트웨어 코드들은 메모리에 저장되고 프로세서 유닛에 의해 실행될 수도 있다. 메모리는 프로세서 유닛의 내부에 또는 프로세서 유닛의 외부에 구현될 수도 있다. 본 명세서에 사용된 바와 같이, 용어 "메모리"는 장기, 단기, 휘발성, 비휘발성, 또는 다른 메모리의 임의의 타입을 지칭하며, 임의의 특정한 타입의 메모리 또는 메모리들의 수, 또는 메모리가 저장되는 매체들의 타입에 제한되지 않는다.
본 발명 및 본 발명의 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같은 본 발명의 기술을 벗어나지 않으면서 다양한 변화들, 치환들 및 수정들이 본 명세서에서 행해질 수 있음이 이해되어야 한다. 예를 들어, "위" 및 "아래"와 같은 상관적 용어들이 기판 또는 전자 디바이스에 대하여 사용된다. 물론, 기판 또는 전자 디바이스가 반전되면, 위가 아래가 되고, 아래가 위가 된다. 부가적으로, 옆으로 배향되면, 위 및 아래는 기판 또는 전자 디바이스의 측면들을 지칭할 수도 있다. 또한, 본 출원의 범위는 본 명세서에서 설명된 프로세스, 머신, 제작물, 물질의 구성, 수단, 방법들 및 단계들의 특정 실시예들에 제한되도록 의도되지 않는다. 당업자가 본 발명으로부터 용이하게 인식할 바와 같이, 본 명세서에 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 또는 추후에 개발될 프로세스들, 머신들, 제작물, 물질의 구성들, 수단, 방법들, 또는 단계들은 본 발명에 따라 이용될 수도 있다. 따라서, 첨부된 청구항들은 그들의 범위 내에 그러한 프로세스들, 머신들, 제작물, 물질의 구성들, 수단, 방법들 또는 단계들을 포함하도록 의도된다.

Claims (9)

  1. 기판 관통 비아(through substrate via)를 제조하기 위한 방법으로서,
    기판에 기판 관통 비아 캐비티를 정의하는 단계;
    상기 캐비티에 제 1 분리층을 증착하는 단계 － 상기 제 1 분리층은 상기 기판의 표면 상의 제 1 표면을 가짐 －;
    전도성 재료로 상기 캐비티를 충진하는 단계; 및
    상기 기판 관통 비아를 둘러싸는 제 2 분리층을 증착하는 단계
    를 포함하고,
    상기 제 2 분리층은 상기 전도성 재료로부터의 응력을 완화시키기 위해 상기 기판의 활성 부분에 인접한 비어있는 공간을 포함하는 리세스(recess)된 부분, 및 유전체 부분을 포함하고, 상기 리세스된 부분은 상기 기판의 상기 활성 부분에 인접하며(close proximity), 상기 제 1 분리층의 제 2 표면은 상기 제 2 분리층 상에 있고, 상기 리세스된 부분은 상기 제 1 분리층과 상기 전도성 재료 사이에 형성되는,
    기판 관통 비아를 제조하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 리세스된 부분을 컴플라이언트(compliant) 후면-충진 재료로 충진하는 단계를 더 포함하는,
    기판 관통 비아를 제조하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 캐비티를 충진한 이후에 상기 캐비티에 적어도 하나의 추가적인 분리층을 적층하는 단계를 더 포함하는,
    기판 관통 비아를 제조하기 위한 방법.
  4. 제 3 항에 있어서,
    상기 적어도 하나의 추가적인 분리층은 복수의 추가적인 분리층들을 포함하는,
    기판 관통 비아를 제조하기 위한 방법.
  5. 제 4 항에 있어서,
    상기 리세스된 부분을 형성하기 위해서 상기 캐비티를 충진한 이후에 상기 복수의 추가적인 분리층들 중 적어도 하나의 부분을 선택적으로 제거하는 단계를 더 포함하는,
    기판 관통 비아를 제조하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 제 2 분리층은, 비불소화(unfluorinated) 실리카 글래스(USG), 테트라에틸 오르토실리케이트(TEOS), 실리콘 산화물, 실리콘 질화물, 및 유기 절연체로 이루어지는 그룹으로부터 선택되는 재료로 구성되는,
    기판 관통 비아를 제조하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 리세스된 부분을 형성하기 위해서 상기 제 2 분리층의 일부를 제거하도록 화학적으로 선택적 에칭을 수행하는 단계를 더 포함하는,
    기판 관통 비아를 제조하기 위한 방법.
  8. 제 1 항에 있어서,
    상기 리세스된 부분을 갖는 상기 제 2 분리층을 포함하는 상기 기판 관통 비아를 반도체 다이에 포함시키는 단계(incorporate)를 더 포함하는,
    기판 관통 비아를 제조하기 위한 방법.
  9. 제 8 항에 있어서,
    상기 반도체 다이를 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터 중 적어도 하나에 통합하는 단계를 더 포함하는,
    기판 관통 비아를 제조하기 위한 방법.
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