KR100494118B1 - 반도체 소자의 커패시터 형성방법 - Google Patents

Abstract

본 발명은 누설전류의 발생을 방지하는 반도체 소자의 커패시터 형성방법을 개시한다. 개시된 본 발명은 금속-절연체-금속의 구조를 갖는 반도체 소자의 커패시터 형성방법에 있어서, 반도체 기판의 상부에 절연막을 형성하는 단계와, 상기 산화막의 상부에 포토레지스트를 도포하고, 패터닝하여 실리더 형태의 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 절연막을 건식식각함에 의해 중심부에 섬을 갖는 제 1절연막 패턴을 형성하는 단계와, 상기 제 1절연막 패턴의 상부에 소정의 도전성 금속재료를 증착 및 연마하여 상기 제 1절연막 패턴의 내부에 제 1금속막을 형성하는 단계와, 상기 결과물의 상부에 상기 섬의 간격보다 보다 상대적으로 넓은 제 1트랜치를 갖는 제 2절연막 패턴을 형성하는 단계; 상기 제 1금속막 및 제 2절연막 패턴을 마스크로 하고, 상기 섬을 식각하여 제 2트랜치를 갖는 제 3산화막 패턴을 형성하는 단계와, 상기 결과물의 상부에 제 2금속막, 절연체막 및 제 3금속막을 순차적으로 형성하는 단계와, 상기 절연체막이 노출되도록 상기 결과물을 연마하여 평탄화하는 단계를 구비하는 것을 특징으로 한다.

Description

반도체 소자의 커패시터 형성방법{The method for forming capacitor in semiconductor device}

본 발명은 반도체 소자의 커패시터 형성방법에 관한 것으로, 특히, 금속-절연체-금속(Metal-Insulator-Metal: 이하 MIM이하 함.) 구조를 갖는 커패시터를 형성하는 방법에 관한 것이다.

반도체 집적회로의 제조에 있어, RF 대역의 아날로그 회로의 구현시 MIM 커패시터가 일반적으로 적용되고 있다. MIM 커패시터는 절연체를 개재하여 상부 및 하부전극이 형성된 금속-절연체-금속 구조를 갖고 있으며, 상부 및 하부전극으로서 공핍이 거의 없고 저항이 낮은 금속 재료를 사용하기 때문에 PIP(Poly-Insulator-Poly) 및 PIM(Poly-Insulator-Metal) 구조의 커패시터에 비해 높은 Q(Quality Factor) 값을 갖는다.

도 1a 내지 도 1g은 종래 기술에 따른 MIM 커패시터 형성방법을 설명하기 위한 단면도이다.

도 1a를 참조하면, 종래의 방법에서는 MIM 커패시터를 형성하기 위해 먼저, 반도체 기판의 상부에 제 1금속막(100), 절연체막(102) 및 제 2금속막(104)을 순차적으로 형성한다.

상기 제 1금속막(100)은 Ti/TiN막(100a), Al막(100b) 및 Ti/TiN막(100c)이 반도체 기판의 상부에 순차적으로 적막된 구조를 갖고, 제 2금속막(104)은 단일 구조의 TiN막이 절연체막(102)의 상부에 적막된 구조를 갖는다.

상기 제 1금속막(100)은 Ti/TiN/Al/Ti/TiN 또는 TiN/Al/Ti/TiN 구조로 형성될 수 있으며, 제 2금속막(104)은 Ti/TiN, TiN, Al, W 및 특정금속 등을 조합한 구조 또는 Ti/TiN, TiN, Al, W 및 특정금속 각각에 대해 단일 구조로 형성될 수 있다.

상기 Al막(100a)는 저항이 낮아 실질적인 전기신호를 전달하는 역할을 수행하며, 텅스텐(W)으로 대체되어 사용될 수 있다. 상기 Ti/TiN막(100c)에 있어 티타늄(Ti)는 서로 다른 재료로 형성되는 상하부층간의 접착력을 높이기 위한 접착막으로서 역할을 수행하며, 티타늄나이트라이드(TiN)는 포토레지스트의 패터닝시 빛을 흡수하여 빛의 반사를 줄여주는 반사방지막(Anti-reflective coat layer)으로서의 역할을 수행한다.

한편, 절연체막(102)은 고유전상수를 갖는 산화물을 사용하여 형성되며, 일반적으로 실리콘옥시나이트라이드(SiO_XN_Y) 및 실리콘나이트라이드(Si₃N ₄) 재료의 막 또는 PECVD(Plasma-Enhanced Chemical Vapor Deposition) 방식에 의해 형성된 산화막으로 이루어진다.

한편, 도면에 도시되지는 않았지만, 층간절연막 즉, PMD(Pre Metal Dielectric) 또는 IMD(Inter Metal Dielectric)을 개재하여 반도체 소자가 집적된 반도체 기판과 제 1금속막(100)을 전기적으로 연결시키기 위해 제 1금속막(100)의 하부에 컨택 플러그가 형성되어 있음을 주의하여야 한다.

도 1b를 참조하면, 제 2금속막(104)의 상부에 포토레지스트를 도포한 후 패터닝하여 MIM 커패시터의 상부전극을 정의하는 포토레지스트 패턴(106)을 형성한다.

도 1c를 참조하면, 상기 제 2금속막(104)의 상부에 형성된 포토레지스트 패턴(106)을 마스크로 하고 Cl₂/BCL₃/N₂ 가스의 조합으로 활성화된 플라즈마를 이용하여 제 2금속막(104)을 건식 식각함으로써, MIM 커패시터의 상부전극(104a)을 형성한다.

그 다음, 포토레지스트 패턴(106)을 제거한 후 상부전극(104a)를 마스크로 하고 'C' 및 'F'를 주성분으로 하는 가스, 예컨대, CF₄, C₂F₆, C₄ F₈, C₅F₈ 등과 같은 CxFy 가스의 조합으로 활성화시킨 플라즈마를 이용하여 절연체막(102)을 건식 식각함으로써, 잔류된 절연체막(102a)을 형성한다. 이 때, 도 1c의 A에서와 같이 제 2금속막(104)의 하부에 언더컷(Under cut)이 발생한다.

이러한 언더컷이 발생되는 이유는 플라즈마 식각시 플라즈마 이온들이 제 1금속막(100)과 접촉했을 때 이온 스퍼터링 현상이 발생되고, 이에 의해 제 2금속막(104) 하부의 절연체막(102)이 식각되기 때문이다.

도 1d 및 도 1e를 참조하면, 상기 결과물의 전면에 포토레지스트를 도포한 후 포토레지스트 패턴(108)을 형성한 후 포토레지스트 패턴(106)을 마스크로 하고 Cl₂/BCL₃/N₂ 가스의 조합으로 활성화된 플라즈마를 이용하여 제 1금속막(100)을 식각함으로써, 하부금속배선막(110a)과 MIM 커패시터의 하부전극(110b)을 형성한다. 이에 따라 제 1금속막(100)은 하부 금속배선영역(R1)과 MIM 커패시터영역(R2)으로 분할된다.

도 1f참조하면, 상기 결과물의 상부에 층간절연막(112)을 형성한 후 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정을 통해 그 표면을 평탄화시킴과 동시에 그 두께를 조절한다. 이 때, 상기 층간절연막(112)을 형성하기 위해 산화막 재료의 단일막을 적용하는 경우 하부금속배선영역(R1)과 MIM 커패시터영역(R2)의 표면 토폴로지(surface topology)로 인해 층간절연막(112)의 완전한 평탄화가 이루어지지 못한다.

따라서, 상기 층간절연막(112)은 완전한 평탄화를 위해 BPSG막으로 이루어지 단일막이나, SOG, FOX 및 FSG와 같은 평탄화막(112a)과 PE-TEOS막(112b)의 이중막 또는 그 이상의 적층막으로 구성된다.

도 1g를 참조하면, 상기 층간절연막(112)의 소정 부분들을 선택적으로 식각하여 하부금속배선막(110a)과 MIM 커패시터의 하부전극(110b) 및 상부전극(104a)의 일부분을 각각 노출시키는 비아홀을 형성하고, 이어, 상기 노출된 비아홀 내에 텅스텐(W) 또는 구리(Cu)와 같은 도전성 재료를 매립시켜 컨택플러그(114a,114b,114c)를 형성한다.

그 다음, 상기 결과물의 전면에 상기 제 1 및 제 2금속막(100,104)과 마찬가지로 Ti/TiN/Al/Ti/TiN의 적막구조를 갖는 금속막을 형성한 후 패터닝하여 상부금속배선막(116a,116b,116c)을 형성한다. 이에 따라 컨택플러그(114a,114b,114c)는 대응하는 상부금속배선막(116a,116b,116c)에 전기적으로 결합된다.

그런데, 종래의 MIM 커패시터 제조방법에서는 상부전극 형성시 발생되는 언더컷이 MIM 커패시터의 하부전극(110b) 및 상부전극(104a)을 상부금속배선막(116b,116c)에 전기적으로 연결할 때 누설전류의 소스로 작용하게 된다.

이러한 문제점을 해결하기 위해 플라즈마 건식식각의 진행을 조절하여 절연체막(102)의 식각량을 낮추면, 상부금속배선막을 형성하였을 때 MIM 커패시터의 상부전극과 하부전극간에 브릿지가 발생하게 된다.

따라서, 본 발명은 상기 문제점을 해결하기 위해 상부전극이 절연체로 둘러싸이는 실리더 형태로 MIM 커패시터를 형성하여 그 상부전극과 하부전극을 전기적으로 절연시킴으로써, 누설절류를 방지할 수 있는 반도체 소자의 커패시터 형성방법을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 커패시터 형성방법은, 금속-절연체-금속의 구조를 갖는 반도체 소자의 커패시터 형성방법에 있어서, 반도체 기판의 상부에 절연막을 형성하는 단계; 상기 산화막의 상부에 포토레지스트를 도포하고, 패터닝하여 실리더 형태의 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 상기 절연막을 건식식각함에 의해 중심부에 섬을 갖는 제 1절연막 패턴을 형성하는 단계; 상기 제 1절연막 패턴의 상부에 소정의 도전성 금속재료를 증착 및 연마하여 상기 제 1절연막 패턴의 내부에 제 1금속막을 형성하는 단계; 상기 결과물의 상부에 상기 섬의 간격보다 보다 상대적으로 넓은 제 1트랜치를 갖는 제 2절연막 패턴을 형성하는 단계; 상기 제 1금속막 및 제 2절연막 패턴을 마스크로 하고, 상기 섬을 식각하여 제 2트랜치를 갖는 제 3산화막 패턴을 형성하는 단계; 상기 결과물의 상부에 제 2금속막, 절연체막 및 제 3금속막을 순차적으로 형성하는 단계; 및 상기 절연체막이 노출되도록 상기 결과물을 연마하여 평탄화하는 단계를 구비하는 것을 특징으로 한다.

바람직하게, 본 발명은 상기 평탄화된 결과물의 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 적어도 둘 이상의 비아홀을 형성하는 단계; 상기 적어도 둘 이상의 비아홀 내부에 도전성 금속재료를 매립하여 컨택플러그를 형성하는 단계; 및 상기 결과물의 상부에 적어도 둘 이상의 상부금속배선막을 형성하는 단계를 더 구비하는 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 MIM 커패시터 형성방법을 설명하기 위한 단면도이다.

도 2a를 참조하면, 본 발명의 일 실시예에서는 실리더 구조의 MIM 커패시터를 형성하기 위해 먼저, 반도체 기판의 상부에 절연막(200)을 형성하고, 이어 절연막(200)의 상부에 포토레지스트를 도포한 후 패터닝하여 실리더 형상을 갖는 포토레지스트 패턴(202)을 형성한다. 이 때, 절연막(200)은 상기 반도체 기판의 상부에 산화물을 증착함에 의해 형성되며, 포토레지스트 패턴(202)은 사각형 및 원통형 중 하나로 선택적으로 형성될 수 있다.

여기서 주의할 점은, 도면에 도시되지는 않았지만, 층간절연막 즉, PMD(Pre Metal Dielectric) 또는 IMD(Inter Metal Dielectric)을 개재하여 반도체 소자가 집적된 반도체 기판과 MIM 커패시터의 하부전극을 전기적으로 연결시키기 위해 절연막(200)의 하부에 컨택플러그가 형성되어 있다는 것이다.

도 2b를 참조하면, 상기 절연막(200)의 상부에 형성된 포토레지스트 패턴(202)을 마스크로 하고 건식식각을 진행함으로써, 중심부에는 섬(island)을 갖는 제 1절연막 패턴(204)을 형성한다. 이 때, 제 1절연막 패턴(204)을 형성하기 위한 건식식각은 CHF₃/CF₄/Ar 가스 또는 C_XF_Y/Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 진행하는 것이 바람직며, CHF₃/CF₄/Ar 가스 또는 C_XF_Y/Ar 가스에 O₂, N₂, He 등의 가스를 추가하여 진행할 수도 있다.

그 다음, 상기 포토레지스트 패턴(202)을 제거한 후 제 1절연막 패턴(204)의 상부에 소정의 도전성 금속재료를 증착하고, 이어 화화기계적연마(CMP) 공정을 진행하여 상기 증착된 도전성 금속재료를 연마함으로써 제 1금속막(206)을 형성한다.

도 2c를 참조하면, 상기 결과물의 전면에 절연막을 형성한 후 상기 절연막의 상부에 포토레지스트(미도시)를 도포하여 패터닝함으로써 포토레지스트 패턴(미도시)을 형성한다. 이 때, 상기 절연막은 산화물의 증착에 의해 형성될 수 있다.

그 다음, 상기 포토레지스트 패턴(미도시)을 마스크로 하여 건식식각을 진행함으로써, 제 1트랜치를 갖는 제 2절연막 패턴(208)을 형성한다. 이 때, 제 2절연막 패턴(208)의 제 1트랜치는 섬의 간격(d1)보다 상대적으로 넓은 간격(d2)으로 형성된다.

그 다음, 상기 포토레지스트 패턴(미도시)과 제 1금속막(206)을 마스크로 하고 제 1절연막 패턴(204)의 섬을 건식식각하여 제 2트랜치를 갖는 제 2절연막 패턴(204a)을 형성한다. 이 때, 본 발명의 일 실시예에 따라 제 1 및 제 2트랜치 형성을 위한 건식식각 공정은 CHF₃/CF₄/Ar 가스 또는 C_XF_Y/Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 진행하는 것이 바람직며, CHF₃/CF₄/Ar 가스 또는 C_X F_Y/Ar 가스에 O₂, N₂, He 등의 가스를 추가하여 진행할 수도 있다.

여기서, 상기 제 1 및 제 2트랜치를 형성하는 공정은 주지된 듀얼 다마신(Dual Damascene) 공정을 응용한 것이다.

도 2d를 참조하면, 상기 결과물의 전면에 소정의 도전성 금속재료를 증착하여 제 2금속막(210)을 형성한다. 이에 따라, 제 2금속막(210)의 일부분이 제 1금속막(206)과 전기적으로 결합된다. 여기서, 제 2금속막(210)은 MIM 커패시터의 하부전극으로 사용하기 위해 형성된다.

그 다음, 제 2금속막(210)의 전면에 절연체를 증착하여 절연체막(212)을 형성한다. 이 때, 절연체막(212)은 고유전 상수를 갖는 산화물 예컨대, 실리콘옥시나이트라이드(SiO_XN_Y) 및 실리콘나이트라이드(Si₃N₄) 재료의 막 또는 PECVD(Plasma-Enhanced Chemical Vapor Deposition) 방식에 의해 형성된 산화막으로 형성되는 것이 바람직하다.

그 다음, 절연체막(212)의 상부에 소정의 도전성 금속재료를 증착하여 제 3금속막(214)을 형성한다. 여기서, 제 3금속막(214)는 MIM 커패시터의 상부전극으로 사용하기 위해 사용된다.

도 2e를 참조하면, 제 3금속막(214)의 증착이 완료된 후 화학기계적연마(CMP)공정을 통해 상기 결과물을 연마하여 평탄화시킨다. 이 때, 상기 CMP공정은 단차를 게거한 후 절연체가 노출될 때까지 진행되는 것이 바람직하다.

이러한 CMP 공정이 완료되면, 본 발명의 일실시예에 따른 MIM 커패시터는 상부전극이 절연체막에 둘러싸이는 실리더 구조를 갖게 되며, 이에 따라 절연체에 의해 상부전극이 하부전극과 완전한 절연이 이루어지므로, 누설전류의 발생이 방지될 수 있다.

도 2e에서 참조부호 208a는 CMP 후 잔류된 제 2절연막 패턴을, 210a는 CMP 후 잔류된 절연체막을, 214a는 CMP 후 잔류된 제 3금속막을 각각이 나타낸다.

도 2f를 참조하면, 상기 결과물의 전면에 층간절연막(216)을 형성한 후 CMP 공정을 통해 층간절연막(216)을 평탄화하고, 이어 MIM 커패시터의 하부전극과 상부전극에 해당하는 잔류된 제 2금속막(210a)과 잔류된 제 3금속막(214a)을 후속공정에서 형성될 상부금속배선막에 전기적으로 결합시키기 위해 층간절연막(216)을 식각하여 비아홀을 형성한다.

그 다음, 상기 비아홀 내에 텅스텐(W) 또는 구리(Cu)와 같은 도전성 재료를 매립하여 컨택플러그(218a,218b)를 형성한다.

그 다음, 상기 결과물의 전면에 도전성 금속재료를 증착 및 패터닝하여 상부금속배선막(220a, 220b)을 형성한다. 이에 따라 컨택플러그(218a,218b)는 대응하는 상부금속배선막(220a, 220b)에 전기적으로 결합된다.

도 3은 본 발명의 일 실시예에 따른 사각 형태의 포토레지스트 패턴을 나타낸 평면도이다.

도 3을 참조하면, 본 발명의 일 실시예에서는 실린더 구조의 MIM 커패시터를 형성하기 위해 사각형의 패턴(202a)과 섬 형태의 패턴(202b)으로 이루어진 포토레지스트 패턴(202)을 절연막(200)의 상부에 형성한다.

한편, 본 발명의 일 실시예에 따른 포토레지스트 패턴(202)은 상술한 바와 같이, 사각형 및 원통형 중 하나로 선택적으로 형성될 수 있는 데, 사각형으로 형성되는 경우 노광에너지에 의해 가장자리 영역이 다른 영역에 비해 상대적으로 많이 노광 되므로 원형에 가까운 포토레지스트 패턴을 얻을 수 있다.

상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.

이상에서와 같이, 본 발명은 듀얼 다마신 공정을 적용하여 실린더 구조의 MIM 커패시터를 형성하고, 그 상부전극이 절연체막에 의해 둘러싸여 하부전극으로부터 전기적으로 절연되도록 함으로써, 브리지의 발생의 발생이 없이 누설전류의 발생을 방지할 수 있는 효과가 있다.

또한, 본 발명은 MIM 커패시터를 실리더 구조로 형성하기 때문에 커패시터의 유효단면적이 늘어나 커패시터 용량을 증가시킬 수 있는 다른 효과가 있다.

도 1a 내지 도 1g은 종래 기술에 따른 MIM 커패시터 형성방법을 설명하기 위한 단면도.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 MIM 커패시터 형성방법을 설명하기 위한 단면도.

도 3은 본 발명의 일 실시예에 따른 사각 형태의 포토레지스트 패턴을 나타낸 평면도.

Claims (6)

1. 금속-절연체-금속의 구조를 갖는 반도체 소자의 커패시터 형성방법에 있어서,

   반도체 기판의 상부에 절연막을 형성하는 단계;

   상기 산화막의 상부에 포토레지스트를 도포하고, 패터닝하여 실리더 형태의 포토레지스트 패턴을 형성하는 단계;

   상기 포토레지스트 패턴을 마스크로 하여 상기 절연막을 건식식각함에 의해 중심부에 섬을 갖는 제 1절연막 패턴을 형성하는 단계;

   상기 제 1절연막 패턴의 상부에 소정의 도전성 금속재료를 증착 및 연마하여 상기 제 1절연막 패턴의 내부에 제 1금속막을 형성하는 단계;

   상기 결과물의 상부에 상기 섬의 간격보다 보다 상대적으로 넓은 제 1트랜치를 갖는 제 2절연막 패턴을 형성하는 단계;

   상기 제 1금속막 및 제 2절연막 패턴을 마스크로 하고, 상기 섬을 식각하여 제 2트랜치를 갖는 제 3산화막 패턴을 형성하는 단계;

   상기 결과물의 상부에 제 2금속막, 절연체막 및 제 3금속막을 순차적으로 형성하는 단계; 및

   상기 절연체막이 노출되도록 상기 결과물을 연마하여 평탄화하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
2. 제 1 항에 있어서,

   상기 포토레지스트 패턴은 사각형 및 원형 중 하나로 선택적으로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
3. 제 1 항에 있어서,

   상기 제 1절연막 패턴의 건식식각은 CHF₃/CF₄/Ar 가스 또는 C_XF_Y/Ar 가스의 조합으로 활성화된 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
4. 제 1 항에 있어서,

   상기 2절연막 패턴은 산화물의 증착한 후 패터닝함에 의해 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
5. 제 1 항에 있어서,

   상기 절연체막은 실리콘옥시나이트라이드 및 실리콘나이트라이드 재료의 막 또는 PECVD방식에 의해 증착된 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
6. 제 1 항에 있어서,

   상기 평탄화된 결과물의 전면에 층간절연막을 형성하는 단계;

   상기 층간절연막을 식각하여 적어도 둘 이상의 비아홀을 형성하는 단계;

   상기 적어도 둘 이상의 비아홀 내부에 도전성 금속재료를 매립하여 컨택플러그를 형성하는 단계; 및

   상기 결과물의 상부에 적어도 둘 이상의 상부금속배선막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.