CN105990350A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的实施例涉及半导体器件及其制造方法。本发明的目标是提供一种具有较少开裂或剥离的半导体器件及其制造方法。半导体器件的熔丝部分具有被电耦合至SRAM存储器单元的位线。位线由层间绝缘膜覆盖。作为层间绝缘膜，形成掺杂硼的BPTEOS膜。位线在其上方具有熔丝。熔丝和位线经由接触插塞彼此电耦合。覆盖位线的层间绝缘膜与接触插塞隔开。

Description

半导体器件及其制造方法
相关申请交叉引用
2015年3月17日提交的日本专利申请No.2015-053255的包括了说明书、附图和摘要的公开全部通过引用合并于此。
技术领域
本发明涉及适合于在例如配备有存储器单元和熔丝的半导体器件中使用的半导体器件及其制造方法。
背景技术
SRAM(静态随机存储存储器)是半导体存储器中的一种。单一个SRAM存储器单元包括两个存取晶体管、两个驱动晶体管和两个负载晶体管。作为SRAM中的一种，存在有具有薄膜晶体管作为这六个晶体管中的两个以便实现小型化的SRAM，并且该SRAM被称为“先进的SRAM”。
在先进的SRAM中，下层间绝缘膜覆盖存取晶体管和驱动晶体管并且该下层间绝缘膜在其上具有位线等。上层间绝缘膜覆盖该位线等。上层间绝缘膜在其中具有作为薄膜晶体管的负载晶体管和电容器。上层间绝缘膜在其上具有预定布线，包括用于在存储器单元之间电耦合的布线和用于将存储器单元与外围电路电耦合的布线。这些预定布线由例如铝等等制成。
先进的SRAM的存储器单元等配备有用于将被确定会有缺陷的存储器单元切换至正常存储器单元的熔丝。该熔丝是被围绕存储器单元部分放置的熔丝部分。熔丝被形成为预定布线中的一个并且被电耦合至从存储器单元等等延伸的位线。
这意味着在熔丝部分中，熔丝和位线经由贯穿上层间绝缘膜和下层间绝缘膜的接触插塞(contact plug)彼此电耦合。切换至正常存储器单元通过使预定熔丝暴露于激光以将熔丝完全融化切割(fusion-cut)而进行。这种熔丝尤其被称为“LT(激光修调)熔丝”。
在先进的SRAM的存储器单元等等中，不仅被确定会有缺陷的存储器单元的至正常单元的切换使用熔丝来执行，而且功率源等等的切换也使用熔丝来执行。已经公开了配备有熔丝的半导体器件的专利文献是例如专利文献1和专利文献2。
[专利文献1]日本未经审查的专利申请公开No.2005-32916。
[专利文献2]日本未经审查的专利申请公开No.2000-294648。
发明内容
为了小型化，要求配备有先进的SRAM的存储器单元等等的半导体器件包括具有减小长度的熔丝并由此具有占据面积较小的熔丝部分。另外，含有硼(B)的BPTEOS(硼-磷-正硅酸乙酯)膜等应该被形成作为下层间绝缘膜以便完全填充存储器单元的位线之间的变窄的空间。
如上面所描述的，预定熔丝通过激光被完全融化切割以便将被确定会有缺陷的存储器单元切换成正常存储器单元。从其现象的角度出发，熔丝由于暴露于激光而蒸发并消失。与熔丝的蒸发的同时，将熔丝与位线耦合的接触插塞在熔丝具有相对短的长度时有时也蒸发。当接触插塞蒸发时，尽管取决于它是如何发生的，但BPTEOS膜可能会从在其中具有接触插塞的接触孔的侧壁露出。
在配备有存储器单元的半导体器件上进行称为“HAST”(高度加速的温度与湿度应力测试)的环境测试以便评鉴其可靠性。在该环境测试中，半导体器件被暴露于高温度和高湿度环境。本发明人已确认：在具有从接触孔的侧壁露出的BPTEOS膜的半导体器件中，在该环境下的BPTEOS膜归因于由水与BPTEOS膜中的硼之间的反应产生的其膨胀而开裂或剥离。
另一目的和新颖的特征将从这里的描述和附图中变得显而易见。
在发明的一个实施例中，提供有一种配备有半导体衬底、布线、熔丝、接触插塞和层间绝缘膜的半导体器件。布线在半导体衬底的主表面上并且包括在一个方向上延伸的第一布线。熔丝被放置成在与主表面隔开的方向上与布线具有距离。接触插塞包括与第一布线和熔丝中的每一个接触并且将第一布线电耦合至熔丝的第一接触插塞。层间绝缘膜覆盖半导体衬底并且包括在与第一接触插塞隔开的状态下覆盖第一布线并且含有第一硼的第一层间绝缘膜。
在另一实施例中，提供有一种配备有半导体衬底、布线、熔丝、接触插塞和层间绝缘膜的半导体器件。布线在半导体衬底的主表面上并且包括在一个方向上延伸的第一布线。熔丝被放置成在与主表面隔开的方向上与布线具有距离。接触插塞包括与第一布线和熔丝中的每一个接触并且将第一布线电耦合至熔丝的第一接触插塞。层间绝缘膜覆盖半导体衬底并且包括覆盖第一布线并且含有硼的第一层间绝缘膜。第一层间绝缘膜具有第一部分和第二部分，第一部分具有第一膜厚度，覆盖第一布线，并且第二部分具有小于第一膜厚度的第二膜厚度，覆盖第一布线。第一接触插塞在贯穿第二部分的状态下与第一布线接触。
在进一步的实施例中，提供有一种制造半导体器件的方法，包括：在半导体衬底的主表面上形成包括在一个方向上延伸的第一布线的布线的步骤；形成层间绝缘膜的步骤，包括形成含有第一硼的第一层间绝缘膜以便以其覆盖半导体衬底的子步骤；形成包括贯通层间绝缘膜并且与第一布线接触的第一接触插塞的接触插塞的步骤；在层间绝缘膜的表面上形成与第一接触插塞接触的熔丝的步骤；和在使第一层间绝缘膜与第一接触插塞隔开的状态下将第一层间绝缘膜的包括了第一接触插塞与第一布线接触的位置的区域中的一部分去除的步骤。
根据该一个实施例，可以提供具有较少开裂、剥离等等的半导体器件。
根据该另一实施例，可以提供具有较少开裂、剥离等等的半导体器件。
根据该进一步的实施例，可以提供能够制造出具有较少开裂、剥离等等的半导体器件的制造半导体器件的方法。
附图说明
图1示出各实施例的半导体器件的先进的SRAM存储器单元的等效电路；
图2是示出各实施例的半导体器件中的在其中具有先进的SRAM存储器单元的存储器单元部分和在其中具有熔丝的熔丝部分的布置图案的一个示例的平面图；
图3是示出第一实施例的第一示例的半导体器件中的存储器单元部分和外围电路部分的结构的截面图；
图4是示出第一实施例的第一示例的半导体器件中的熔丝部分的结构的截面图；
图5是示出制造第一实施例的第一示例的半导体器件的方法的步骤的存储器单元部分和外围电路部分的截面图；
图6是第一实施例中的在图5所示步骤中的熔丝部分的截面图；
图7是示出第一实施例中的在图5和图6所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图8是第一实施例中的在图7所示步骤中的熔丝部分的截面图；
图9是示出第一实施例中的在图7和图8所示步骤之后执行的步骤的熔丝部分的平面图；
图10是第一实施例中的沿着图9中的截面线X-X截取的熔丝部分的截面图；
图11是示出第一实施例中的在图9和图10所示步骤之后执行的步骤的熔丝部分的截面图；
图12是示出第一实施例中的在图11所示步骤之后执行的步骤的熔丝部分的截面图；
图13是示出第一实施例中的在图12所示步骤之后执行的步骤的熔丝部分的截面图；
图14是示出第一实施例中的在图13所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图15是第一实施例中的在图14所示步骤中的熔丝部分的截面图；
图16是示出第一实施例中的在图14和图15所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图17是第一实施例中的在图16所示步骤中的熔丝部分的平面图；
图18是第一实施例中的沿着图17中示出的截面线XVIII-XVIII截取的熔丝部分的截面图；
图19是示出第一实施例中的在图16至图18所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图20是第一实施例中的在图19所示步骤中的熔丝部分的截面图；
图21是示出第一实施例中的在图19和图20所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图22是第一实施例中的在图21所示步骤中的熔丝部分的平面图；
图23是第一实施例中的沿着图22中示出的截面线XIII-XIII截取的熔丝部分的截面图；
图24是示出第一实施例中的在图21至图23所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图25是第一实施例中的在图24所示步骤中的熔丝部分的截面图；
图26是示出第一实施例中的在图24和图25所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图27是第一实施例中的在图26所示步骤中的熔丝部分的截面图；
图28是示出第一实施例中的在图26和图27所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图29是第一实施例中的在图28所示步骤中的熔丝部分的截面图；
图30是示出第一实施例中的在图28和图29所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图31是第一实施例中的在图30所示步骤中的熔丝部分的截面图；
图32是示出制造比较例的半导体器件的方法的步骤的存储器单元部分和外围电路部分的截面图；
图33是图32所示步骤中的熔丝部分的截面图；
图34是示出在图32和图33所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图35是图34所示步骤中的熔丝部分的截面图；
图36是示出在图34和图35所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图37是图36所示步骤中的熔丝部分的截面图；
图38是用于描述比较例的半导体器件的问题的熔丝部分的截面图；
图39是用于描述第一实施例的优点的熔丝部分的截面图；
图40示出第一实施例中的HAST故障与BPTEOS膜的硼浓度之间的关系；
图41示出第一实施例中的HAST故障与BPTEOS膜的厚度之间的关系；
图42是示出第一实施例中的将位线电耦合至熔丝的接触插塞的一个模式的部分平面图；
图43是示出第一实施例中的将位线电耦合至熔丝的接触插塞的另一模式的部分平面图；
图44是示出第一实施例的第二示例的半导体器件中的存储器单元部分和外围电路部分的结构的截面图；
图45是示出第一实施例的第二示例的半导体器件中的熔丝部分的结构的截面图；
图46是示出制造第一实施例的第二示例的半导体器件的方法的步骤的存储器单元部分和外围电路部分的截面图；
图47是第一实施例的在图46所示步骤中的熔丝部分的截面图；
图48是示出第一实施例中的在图46和图47所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图49是第一实施例中的在图48所示步骤中的熔丝部分的截面图；
图50是示出第一实施例中的在图48和图49所示步骤之后执行的步骤的熔丝部分的截面图；
图51是示出第一实施例中的在图50所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图52是第一实施例中的在图51所示步骤中的熔丝部分的截面图；
图53是示出第一实施例中的在图51和图52所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图54是第一实施例中的在图53所示步骤中的熔丝部分的截面图；
图55是示出第一实施例中的在图53和图54所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图56是第一实施例中的在图55所示步骤中的熔丝部分的截面图；
图57是示出第一实施例中的在图55和图56所示步骤之后执行的步骤的存储器单元部分和外围电路部分的截面图；
图58是示出第二实施例的第一示例的半导体器件中的存储器单元部分和外围电路部分的结构的截面图；
图59是示出第二实施例的第一示例的半导体器件的熔丝部分的结构的截面图；
图60是示出制造第二实施例的第一示例的半导体器件的方法的步骤的存储器单元部分和外围电路部分的截面图；
图61是第二实施例中的在图60所示步骤中的熔丝部分的截面图；
图62是示出第二实施例的第二示例的半导体器件的存储器单元部分和外围电路部分的结构的截面图；
图63是示出第二实施例的第二示例的半导体器件的熔丝部分的结构的截面图；
图64是示出制造第二实施例的第二示例的半导体器件的方法的步骤的存储器单元部分和外围电路部分的截面图；
图65是第二实施例中的在图64所示步骤中的熔丝部分的截面图；
图66是示出第三实施例的第一示例的半导体器件的存储器单元部分和外围电路部分的结构的截面图；
图67是第三实施例的第一示例的半导体器件的熔丝部分的截面图；
图68是示出制造第三实施例的第一示例的半导体器件的方法的步骤的存储器单元部分和外围电路部分的截面图；
图69是第三实施例中的在图68所示步骤中的熔丝部分的截面图；
图70是示出第三实施例的第二示例的半导体器件的存储器单元部分和外围电路部分的结构的截面图；
图71是示出第三实施例的第二示例的半导体器件的熔丝部分的结构的截面图；
图72是示出制造第三实施例的第二示例的半导体器件的方法的步骤的存储器单元部分和外围电路部分的截面图；和
图73是第三实施例中的在图72所示步骤中的熔丝部分的截面图。
具体实施方式
各实施例描述了配备有作为存储器单元的一个示例的先进的SRAM的半导体器件。首先，因此描述SRAM存储器单元的电路。
如图1所示，先进的SRAM存储器单元SMC配备有位线BL和/BL、字线WL、一对存取晶体管ATR1和ATR2、一对驱动晶体管DTR1和DTR2、一对负载晶体管LTR1和LTR2和一对电容器C1和C2。在先进的SRAM存储器单元中，p沟道型薄膜晶体管(TFT)被用作负载晶体管LTR1和LTR2。作为驱动晶体管DTR1和DTR2及存取晶体管ATR1和ATR2，使用n沟道型MOS(金属氧化物半导体)晶体管。
驱动晶体管DTR1和负载晶体管LTR1配置一个反相器。驱动晶体管DTR2和负载晶体管LTR2配置另一个反相器。一个反相器和另一个反相器配置触发器电路，使得“刷新”、也就是用于以预定循环将作为数据的电荷恢复至其原始水平的处理变得不必要。另外，作为数据的电荷由电容器C1和C2保持，借此可以防止所谓的软错误。
驱动晶体管DTR1和负载晶体管LTR1中的每一个的栅极电极和电容器C1的电极中的一个被电耦合至存取晶体管ATR2的源极。存取晶体管ATR2的源极被电耦合至驱动晶体管DTR2和负载晶体管LTR2中的每一个的漏极并且它们彼此耦合的区域起到一个存储器节点的功能。
驱动晶体管DTR2和负载晶体管LTR2中的每一个的栅极电极和电容器C2的电极中的一个被电耦合至存取晶体管ATR1的源极。存取晶体管ATR1的元件被电耦合至驱动晶体管DTR1和负载晶体管LTR1中的每一个的漏极并且它们彼此耦合的区域起到另一个存储器节点的功能。
驱动晶体管DTR1和DTR2中的每一个的源极被电耦合至GND电位。负载晶体管LTR1和LTR2中的每一个的源极被电耦合至施加电压Vcc的Vcc布线(功率供给布线)。电容器C1和C2中的每一个的另一个电极被电耦合至施加电压Vcc/2、也就是电压Vcc的一半电压的Vcc/2布线。一对位线BL和/BL中的位线BL被电耦合至存取晶体管ATR1的漏极，而位线/BL被电耦合至存取晶体管ATR2的漏极。
接下来，将描述配备有SRAM存储器单元的半导体器件的平面图案的示例。如图2所示，在半导体器件的单一个芯片中，在其中具有SRAM存储器单元SMC的四个存储器单元部分MR分别被放置成在它们中的任何两个之间都具有距离。存储器单元部分MR在其外周处具有熔丝部分FR。熔丝部分FR具有熔丝FUS，根据其功能诸如用于将被确定会有缺陷的存储器单元切换至正常存储器单元的熔丝(LT熔丝)或者用于切换功率源的熔丝等。如在这里所使用的术语“熔丝FUS”意味着LT熔丝。
接下来将详细地描述在各实施例中存储器单元部分MR等及熔丝部分FR的结构。关于熔丝部分FR的熔丝的附图标记用“BL”代表。
第一实施例
(第一示例)
首先，包括存储器单元部分MR和外围电路部分PR的结构被示出在图3中。如图3所示，在半导体衬底SUB的主表面中，SRAM存储器单元待形成在其中的存储器单元部分MR和外围电路待形成在其中的外围电路部分被限定出并且通过元件隔离绝缘膜SI彼此电隔离。存储器单元部分MR在其中具有例如p阱PWL。p阱PWL在其中具有SRAM存储器单元SMC的各包括源极/漏极区域SD的驱动晶体管DTR1和DTR2与存取晶体管ATR1和ATR2。外围电路部分PR另一方面具有例如n阱NWL。n阱NWL在其中具有包括源极/漏极区域SD的用于外围电路的晶体管PTR。
SRAM存储器单元的驱动晶体管DTR1和DTR2与存取晶体管ATR1和ATR2及用于外围电路的晶体管PTR由层间绝缘膜UDZ1、层间绝缘膜UDZ2等覆盖。层间绝缘膜UDZ1、UDZ2等是例如未掺杂杂质的氧化硅膜。层间绝缘膜UDZ2在其表面上具有位线BL等。位线BL等用氮化硅膜SN1覆盖。位线BL等与存取晶体管ATR1或ATR2经由多晶硅插塞BS和接触导电层CTC彼此电耦合。
层间绝缘膜BPZH和层间绝缘膜UDZ3覆盖位线BL等。层间绝缘膜BPZH是掺杂硼的BPTEOS膜并且层间绝缘膜UDZ3是未掺杂杂质的TEOS膜。层间绝缘膜UDZ3在其表面上具有局部布线2G。局部布线2G经由多晶硅插塞SC和BS被电耦合至驱动晶体管DTR1和DTR2及存取晶体管ATR1和ATR2。多晶硅插塞SC处于在其间具有氮化硅膜SN2的状态下贯穿层间绝缘膜UDZ3、层间绝缘膜BPZH和层间绝缘膜UDZ2的接触孔CH中。
层间绝缘膜UDZ4、层间绝缘膜UDZ5和层间绝缘膜UDZ6覆盖局部布线2G。层间绝缘膜UDZ4至UDZ6分别是例如未掺杂杂质的氧化硅膜。层间绝缘膜UDZ4至UDZ6在其中具有薄膜晶体管作为负载晶体管LTR。负载晶体管LTR(栅极)经由多晶硅插塞DB被电耦合至局部布线2G。
层间绝缘膜UDZ7、层间绝缘膜BPZL、层间绝缘膜UDZ8和层间绝缘膜UDZ9覆盖层间绝缘膜UDZ6。层间绝缘膜UDZ7至UDZ9分别是例如未掺杂杂质的氧化硅膜。层间绝缘膜BPZL例如是掺杂硼的BPTEOS膜。层间绝缘膜UDZ7、BPZL、UDZ8和UDZ9在其中具有电容器CAP。电容器CAP经由多晶硅插塞DBU被电耦合至负载晶体管LTR(栅极)。
层间绝缘膜UDZ9在其表面上具有第一布线ML1、也就是含势垒金属的铝膜。在这些第一布线ML1中，第一布线ML1中的一个经由导电插塞MCT中的一个被电耦合至电容器CAP并且另一第一布线ML1经由另一导电插塞MCT被电耦合至外围电路部分PR的晶体管PTR。
层间绝缘膜UDZ10、层间绝缘膜UDZ11和层间绝缘膜UDZ12覆盖第一布线ML1。层间绝缘膜UDZ10例如是例如通过HDP(高密度等离子体)工艺形成的未掺杂杂质的氧化硅膜。层间绝缘膜UDZ11和UDZ12例如分别是例如通过等离子体CVD(化学气相沉积)形成的未掺杂杂质的氧化硅膜。
层间绝缘膜UDZ12在其表面上具有各由含势垒金属的铝膜制成的第二布线ML2。在这些第二布线ML2中，第二布线ML2中的一个经由导电插塞MCT被电耦合至预定的第一布线ML1。层间绝缘膜UDZ13和层间绝缘膜UDZ14覆盖第二布线ML2。层间绝缘膜UDZ13是例如通过HDP工艺形成的未掺杂杂质的氧化硅膜。层间绝缘膜UDZ14例如是例如通过等离子体CVD形成的氮化硅膜。
聚酰亚胺膜PID覆盖层间绝缘膜UDZ14。用于使焊盘(第二布线ML2中的一个)从中露出的焊盘开口部分PKP贯通聚酰亚胺膜PID和层间绝缘膜UDZ14。
接下来，熔丝部分FR的结构被示出在图4中。与存储器单元部分MR等的那些构件类似的构件用同样的附图标记表示并且对它们的详细描述被省略，除非另有必要。如图4所示，在熔丝部分FR中，层间绝缘膜UDZ2在其表面上具有各在一个方向上延伸的位线BL和位线BL。位线BL中的一个和另一个位线BL被放置成使得一个位线BL的端部和另一个位线BL的端部在一个方向上在其间具有距离的状态彼此面对。在熔丝部分FR中，各在一个方向上延伸的多个这样成对的位线BL和位线BL在基本上垂直于一个方向的方向上具有距离的状态被放置(参见图9)。
层间绝缘膜BPZH和UDZ3覆盖位线BL。特别地，这些层间绝缘膜BPZH和UDZ3在与稍后将描述的接触插塞CPG隔开的状态下覆盖位线BL。层间绝缘膜BPZH的一部分剩余在位于一个位线BL和另一个位线BL之间的区域中。层间绝缘膜BPZH的该剩余部分与接触插塞CPG隔开。层间绝缘膜UDZ4、UDZ5、UDZ6、UDZ7、BPZL、UDZ8和UDZ9覆盖层间绝缘膜BPZH、UDZ3等。
两个接触插塞CPG贯通层间绝缘膜UDZ4、UDZ5、UDZ6、UDZ7、BPZL、UDZ8和UDZ9，并且一个与位线BL中的一个的端部接触，而另一个接触插塞CPG与另一个位线BL的端部接触。层间绝缘膜UDZ9在其表面上具有熔丝FUS。熔丝FUS由含势垒金属的铝膜制成，作为第一布线ML1中的一个。熔丝FUS在其一端处与接触插塞CPG中的一个接触并且在其另一端处与另一个接触插塞CPG接触。以这样的方式，熔丝FUS在其一端处被电耦合至位线BL中的一个并且在熔丝FUS的另一端处被电耦合至另一个位线BL。
层间绝缘膜UDZ10覆盖熔丝FUS。层间绝缘膜UDZ11、UDZ12和UDZ13覆盖层间绝缘膜UDZ10。熔丝开口部分FKP贯通层间绝缘膜UDZ13、UDZ12和UDZ11并且到达层间绝缘膜UDZ10。熔丝开口部分FKP在其侧壁上具有层间绝缘膜UDZ14作为侧壁绝缘膜。
因此，在第一示例的半导体器件的熔丝部分FR中，掺杂硼的层间绝缘膜BPZH在与接触插塞CPG隔开的状态下覆盖位线BL。另一方面，层间绝缘膜BPZH的留在了位于位线BL中的一个的端部与另一个位线BL的端部之间的区域中的一部分与接触插塞CPG中的每一个隔开。
接下来，将描述制造第一示例的上述半导体器件的方法。在该描述中，用于将位于熔丝部分FR中的层间绝缘膜BPZH部分地去除的一系列步骤在局部布线2G的形成之后但在覆盖局部布线2G的层间绝缘膜UDZ4的形成之前执行。
如图5和图6所示，由元件隔离绝缘膜SI限定出存储器单元部分MR、外围电路部分PR等。接下来，在存储器单元部分MR中形成各包括源极/漏极区域SD的驱动晶体管DTR1和DTR2及存取晶体管ATR1和ATR2，而在外围电路部分PR中形成用于外围电路的晶体管PTR。
接下来，形成层间绝缘膜UDZ1以便：在存储器单元部分MR中覆盖驱动晶体管DTR1和DTR2及存取晶体管ATR1和ATR2；在外围电路部分PR中覆盖晶体管PTR；并且在熔丝部分FR中覆盖半导体衬底SUB。接下来，在存储器单元部分MR中，形成贯穿层间绝缘膜UDZ1并且被电耦合至源极/漏极区域SD的多晶硅插塞BS。
接下来，形成层间绝缘膜UDZ2以便覆盖层间绝缘膜UDZ1等。接下来，在存储器单元部分MR中，形成贯穿层间绝缘膜UDZ2并且被电耦合至多晶硅插塞BS的接触导电层CTC。
接下来，在存储器单元部分MR和外围电路部分PR中，在层间绝缘膜UDZ2的表面上形成被电耦合至存取晶体管ATR1和ATR2的位线BL等。在熔丝部分FR中，在层间绝缘膜UDZ2的表面上形成两个位线BL，各待电耦合至存储器单元等并且在一个方向上延伸。位线BL中的一个和另一个位线BL被形成为使得位线BL中的一个的端部与另一个位线BL的端部在一个方向上在其间具有距离的状态彼此面对。
接下来，如图7和图8所示，在存储器单元部分MR、外围电路部分PR和熔丝部分FR中，相继地形成层间绝缘膜BPZH和层间绝缘膜UDZ3以便以其覆盖位线BL等。作为层间绝缘膜BPZH，形成掺杂硼的BPTEOS膜。层间绝缘膜BPZH的硼浓度(大约3.2wt％)被设定为高于稍后将描述的层间绝缘膜BPZL的硼浓度(大约2.3wt％)。作为层间绝缘膜UDZ3，形成未掺杂杂质的TEOS膜。
接下来，在存储器单元部分MR中，形成贯穿层间绝缘膜UDZ3、BPZH和UDZ2等并且使多晶硅插塞BS露出的接触孔CH。接下来，在接触孔CH的侧壁上形成氮化硅膜SN2之后，形成多晶硅膜(未示出)以便以其填充接触孔CH。接下来，通过多晶硅膜的预定的光刻和蚀刻，形成多晶硅插塞SC和局部布线2G。
接下来，如图9和图10所示，通过预定的光刻，形成使层间绝缘膜UDZ3的位于熔丝部分FR中的一部分露出并且覆盖存储器单元部分等(未示出)的光致抗蚀剂图案PR1。特别地，光致抗蚀剂图案PR1被形成为以便不覆盖包括了接触插塞CPG(参见图18)与位线BL接触的位置的区域。更具体地，光致抗蚀剂图案PR1被形成为以便不覆盖位线BL的位于与位线BL的端部相距预定距离L(延伸方向)内的一部分。
接下来，如图11所示，利用光致抗蚀剂图案PR1作为蚀刻掩模，执行蚀刻以在使层间绝缘膜BPZH的在位线BL中的一个的端部与另一个位线BL的端部之间的具有TH1的厚度的一部分留下的状态下将层间绝缘膜UDZ3的一部分和层间绝缘膜BPZH的一部分去除。
该蚀刻使覆盖位线BL的一部分但未用光致抗蚀剂图案PR1覆盖的氮化表面SN1露出。层间绝缘膜BPZH的覆盖位线BL的一部分于是与接触插塞CPG隔开(参见图18)。留下来的层间绝缘膜BPZH的上表面层级变得低于氮化硅膜SN1(或位线BL)的上表面层级，并且层间绝缘膜BPZH的留在位线BL之间的一部分与接触插塞CPG隔开(参见图18)。如图12所示，此后将光致抗蚀剂PR1去除。
接下来，如图13所示，形成层间绝缘膜UDZ4以便不仅覆盖熔丝部分FR而且覆盖存储器单元部分等(未示出)。接着使层间绝缘膜UDZ4经受化学机械抛光以使层间绝缘膜UDZ4平面化，如图14和图15所示。
接下来，相继地形成层间绝缘膜UDZ5和层间绝缘膜UDZ6以便覆盖层间绝缘膜UDZ4。在此时间期间，在存储器单元部分MR中，形成薄膜晶体管作为负载晶体管LTR(参见图16)。接下来，相继地形成层间绝缘膜UDZ7、层间绝缘膜BPZL、层间绝缘膜UDZ8和层间绝缘膜UDZ9以便以其覆盖层间绝缘膜UDZ6。特别地，作为层间绝缘膜BPZL，形成掺杂硼的BPTEOS膜。层间绝缘膜BPZL的硼浓度(大约2.3wt％)被设定为低于层间绝缘膜BPZH的硼浓度(大约3.2wt％)。在层间绝缘膜UDZ7、BPZL、UDZ8和UDZ9的形成期间，在存储器单元部分MR中形成电容器CAP(参见图16)。
接下来，使层间绝缘膜UDZ9、UDZ8、BPZL、UDZ7、UDZ6、UDZ5和UDZ4经受预定的蚀刻。在存储器单元部分MR中，形成使形成在层间绝缘膜UDZ2的表面上的布线从中露出的接触孔MCTH(参见图16)。在熔丝部分FR中，形成使位线BL从中露出的接触孔CPGH(参见图18)。
接下来，如图16、图17和图18所示，在存储器单元部分MR中，在接触孔MCTH中形成导电插塞MCT，并且在熔丝部分FR中，形成与位线BL接触的接触插塞CPG。此时，层间绝缘膜BPZH被形成为以便不覆盖包括了接触插塞CPG与位线BL接触的部分的区域，使得接触插塞CPG和层间绝缘膜BPZH彼此隔开。未掺杂有诸如硼等的杂质的层间绝缘膜UDZ4因此被定位在掺杂硼的层间绝缘膜BPZH与接触插塞CPG之间。
接下来，如图19和图20所示，例如通过溅射形成含势垒金属的铝膜ALB1以便覆盖层间绝缘膜UDZ9。接下来，如图21、图22和图23所示，执行预定的光刻以形成光致抗蚀剂图案PR2。利用光致抗蚀剂图案PR2作为蚀刻掩模，对铝膜ALB1进行蚀刻以在存储器单元部分和外围电路部分PR中形成第一布线ML1。在熔丝部分FR中，形成熔丝FUS。熔丝FUS在其一端侧上与接触插塞CPG中的一个接触并且在熔丝FUS的另一侧上与另一个接触插塞CPG接触。接着去除光致抗蚀剂图案PR2。
接下来，如图24和图25所示，通过HDP工艺形成层间绝缘膜UDZ10以便覆盖第一布线ML1和熔丝FUS。接下来，通过等离子体CVD形成层间绝缘膜UDZ11以便覆盖层间绝缘膜UDZ10。接下来，通过层间绝缘膜UDZ11的化学机械抛光使层间绝缘膜UDZ11平面化。接下来，通过等离子体CVD形成层间绝缘膜UDZ12以便覆盖层间绝缘膜UDZ11等。
接下来，通过溅射形成含势垒金属的铝膜(未示出)。通过使所得的铝膜经受预定的光刻和蚀刻在存储器单元部分MR和外围电路部分PR中形成第二布线ML2。第二布线ML2包括焊盘(电极)。接着通过HDP工艺形成层间绝缘膜UDZ13以便覆盖第二布线ML2等。
接下来，如图26和图27所示，通过使层间绝缘膜UDZ13经受预定的光刻和蚀刻在外围电路部分PR中形成用于使形成为第二布线ML2中的一个的焊盘露出的开口部分PK。在熔丝部分FR中，在使就在熔丝FUS的上面具有预定厚度的层间绝缘膜UDZ10等留下的状态下形成开口部分FK。
接下来，如图28和图29所示，通过等离子体CVD形成由氮化硅膜制成的层间绝缘膜UDZ14以便覆盖开口部分PK和开口部分FK的表面。接下来，如图30和图31所示，形成聚酰亚胺膜PID以便覆盖层间绝缘膜UDZ14。
接下来，执行聚酰亚胺膜PID的预定的光刻和蚀刻以形成用于使外围电路部分PR中的焊盘部分露出的焊盘开口部分PKP(参见图3)。在熔丝部分FR中，在使大约250nm的层间绝缘膜UDZ10等留下的状态下就在熔丝FUS的上面形成熔丝开口部分FK(参见图4)。以这样的方式，完成了配备有SRAM存储器单元的半导体器件的主要部分。
在第一示例的半导体器件的熔丝部分FR中，掺杂硼的层间绝缘膜BPZH在与接触插塞CPG隔开或者它被部分地留下的状态下形成。层间绝缘膜BPZH因此不从接触孔CPGH的侧壁露出，使得可以避免归因于硼与水之间的反应的问题。接下来将通过将第一示例的半导体器件与比较例的半导体器件进行比较来描述该优点。
在比较例的半导体器件中，为了使描述简化，与第一示例的半导体器件的构件类似的构件用同样的附图标记表示并且省略重复说明，除非另有必要。
在与图5和图6所示步骤类似的步骤之后，形成掺杂硼的层间绝缘膜BPZH以便覆盖位线BL等，并接着形成未掺杂有诸如硼等的杂质的层间绝缘膜UDZ3以便覆盖层间绝缘膜BPZH，如图32和图33所示。
接下来，如图34和图35所示，执行预定的光刻以形成光致抗蚀剂图案CRP。利用如此获得的光致抗蚀剂图案CRP作为蚀刻掩模，对层间绝缘膜UDZ3和BPZH等进行蚀刻以在存储器单元部分MR中形成接触孔CH。在接触孔CH的形成之后，将光致抗蚀剂图案CPR去除。
接下来，在与图7和图8所示步骤类似的步骤之后在存储器单元部分MR中形成局部布线2G(参见图36)。接下来，如图36和图37所示，形成层间绝缘膜UDZ4以便覆盖局部布线2G等，并接着将层间绝缘膜UDZ5至UDZ9相继堆叠起来。在此时间期间，在存储器单元部分MR中，形成负载晶体管LTR和电容器CAP。在这些步骤期间，层间绝缘膜BPZH的位于熔丝部分FR中的一部分未经受诸如蚀刻等的处理。
接下来，执行预定的光刻和蚀刻以在外围电路部分PR中形成接触孔MCTH。在熔丝部分FR中，形成使位线BL从中露出的接触孔CPGH。该接触孔CPGH贯通掺杂硼的层间绝缘膜BPZH。接下来，在接触孔MCTH中形成导电插塞MCT并且在接触孔CPGH中形成接触插塞CPG。
在与从图19和图20所示步骤到图30和图31所示步骤的那些类似的步骤之后，接着形成焊盘开口部分PKP和熔丝开口部分FKP并且完成比较例的半导体器件的主要部分。
当在比较例的半导体器件中时，特定的熔丝FUS是通过激光被完全融化切割出以便将被确定会有缺陷的存储器单元切换成正常存储器单元，熔丝FUS蒸发并且消失。在融化切割期间，与具有相对短的长度(从大约4μm至5μm)的熔丝FUS接触的接触插塞CPG有时会同时蒸发。
在比较例的半导体器件中，贯穿掺杂硼的层间绝缘膜BPZH的接触孔CPGH在其中具有接触插塞CPG。随着接触插塞CPG的蒸发，因此，层间绝缘膜BPZH(BPTEOS膜)不可避免地从接触孔CPGH的侧壁露出。
当执行这样的半导体器件的环境测试(HAST)时，半导体器件被暴露于高温度高湿度环境。本发明人已确认，如图38所示(在点线框P内)，在水(H2O)与从接触孔CPGH的侧壁露出的层间绝缘膜BPZH中所含有的硼之间发生反应，这会导致膨胀，并由此导致层间绝缘膜BPZH的开裂或剥离(HAST故障)。
在第一实施例的第一示例的半导体器件的熔丝部分FR中，与比较例的不同，掺杂硼的层间绝缘膜BPZH在与接触插塞CPG隔开的状态下覆盖位线BL。另外，层间绝缘膜BPZH的留在了位于位线BL中的一个的端部与另一个位线BL的端部之间的区域中的一部分与接触插塞CPG中的一个和另一个接触插塞CPG隔开。
即使当熔丝FUS和接触插塞CPG不可避免地由于如图39所示具有从大约4μm至5μm的长度的熔丝FUS的融化切割而同时蒸发时，未掺杂有诸如硼等的杂质的层间绝缘膜UDZ4从接触孔CPGH的侧壁露出并且掺杂硼的层间绝缘膜BPZH未露出(在虚线框E内)。
本发明人已最新确认，这使得能够防止水(H2O)与硼在环境测试中彼此反应并且能够完全防止归因于由水与硼之间的反应引起的层间绝缘膜BPZH的膨胀的开裂、剥离等等(HAST故障)。
此外，本发明人进行了关于掺杂硼的层间绝缘膜的各种评价并且获得了关于硼浓度与HAST故障之间的关系和层间绝缘膜的厚度与HAST故障之间的关系的各个发现。
首先，将描述硼浓度与HAST故障之间的关系。在比较例的半导体器件中，接触孔CPGH贯通作为掺杂硼的层间绝缘膜的层间绝缘膜BPZH并且还有层间绝缘膜BPZL。然而本发明人已确认，在环境测试中，层间绝缘膜BPZH的露出部分中发生了HAST故障，但是层间绝缘膜BPZL的露出部分中没有发生HAST故障。层间绝缘膜BPZH的硼浓度是大约3.2wt％，而层间绝缘膜BPZL的硼浓度是大约2.3wt％。
本发明人因此评价出层间绝缘膜的HAST故障的对硼浓度的依赖性。结果示出在图40中。如图40所示，已发现，当层间绝缘膜的硼浓度是大约2.5wt％或更小时没有发生HAST故障。
接下来，将描述层间绝缘膜的厚度与HAST故障之间的关系。从接触孔CPGH的侧壁露出的层间绝缘膜BPZH的厚度被设定为小于层间绝缘膜BPZL的厚度。
本发明人评价出HAST故障的对(在位线上的)层间绝缘膜的厚度的依赖性。硼浓度被设定处于大约3.2wt％。结果示出在图41中。已发现，如图41所示，当层间绝缘膜具有0的厚度、也就是层间绝缘膜BPZH未从接触孔CPGH的侧壁露出时，没有发生HAST故障并且随着层间绝缘膜的厚度的增加，HAST故障增加。
评价结果表明，即使当掺杂硼的层间绝缘膜从接触孔的侧壁露出时，也可以利用层间绝缘膜的厚度上的减小来抑制HAST故障的发生。基于该发现的半导体器件将在第三实施例中描述。
在关于第一示例的半导体器件的以上描述中，如图42所示，形成作为将熔丝FUS电耦合至位线BL的接触插塞CPG的示例的接触插塞的数量是一个。接触插塞CPG的数量不限于一个，而是例如，如图43所示可以形成两个接触插塞。
(第二示例)
在第一示例的描述中，用于将位于熔丝部分FR中的层间绝缘膜BPZH部分地去除的一系列步骤是在局部布线2G的形成之后但是在覆盖局部布线2G的层间绝缘膜UDZ4的形成之前执行。这里，作为制造方法的变型，将描述在局部布线2G的形成之前执行的一系列步骤。
在第二示例中，用于将位于熔丝部分FR中的层间绝缘膜BPZH部分地去除的一系列步骤是在局部布线2G的形成之前执行以另外地在熔丝部分FR中形成侧壁绝缘膜。如图44和图45所示，在半导体器件的熔丝部分FR中，氮化硅膜SN2作为侧壁绝缘膜覆盖剩余的层间绝缘膜BPZH和层间绝缘膜UDZ3的端表面。氮化硅膜SN2还存在于覆盖位线BL的氮化硅膜SN1的上端部上。
如稍后将描述的，该氮化硅膜SN2由与覆盖位于存储器单元部分MR中的接触孔CH的侧壁的氮化硅膜SN2类似的膜制成。其他配置与图3和图4所示的半导体器件(第一实施例的第一示例)的配置类似，从而同样的构件用同样的附图标记表示并且省略重复描述，除非另有必要。
接下来，将描述制造第二示例的半导体器件的方法。首先，在与图5和图6所示步骤类似的步骤之后，如图46和图47所示在存储器单元部分MR和外围电路部分PR中形成待电耦合至存取晶体管ATR1和ATR2的位线BL等。在熔丝部分FR中，形成位线BL和位线BL，它们各待电耦合至存储器单元等并且在一个方向上延伸。
接下来，如图48和图49所示，形成掺杂硼的层间绝缘膜BPZH以便覆盖位线BL等。接下来，形成未掺杂有诸如硼等的杂质的层间绝缘膜UDZ3。
接下来，通过预定的光刻，形成使层间绝缘膜UDZ3的位于熔丝部分FR中的一部分从中露出并覆盖存储器单元部分等的光致抗蚀剂图案(未示出)。该光致抗蚀剂图案与图10所示光致抗蚀剂图案PR1类似地形成以便不覆盖包括了接触插塞CPG(参见图45)与位线BL接触的位置的区域。
接下来，利用光致抗蚀剂图案作为蚀刻掩模，执行蚀刻以在使层间绝缘膜BPZH的在位线BL中的一个的端部与另一个位线BL的端部之间的具有预定厚度的一部分留下的状态下将层间绝缘膜UDZ3和层间绝缘膜BPZH部分地去除，如图50所示。
接下来，如图51和图52所示，执行预定的光刻以形成光致抗蚀剂图案PR3。利用光致抗蚀剂图案PR3作为蚀刻掩模，对层间绝缘膜UDZ5和UDZ4等进行蚀刻以在存储器单元部分MR中形成接触孔CH。接着将光致抗蚀剂图案PR3去除。
接下来，如图53和图54所示，形成氮化硅膜SN2以覆盖存储器单元部分MR中的接触孔CH的侧壁和留在了熔丝部分FR中的层间绝缘膜BPZH等。接下来，如图55和图56所示，将氮化硅膜SN2的整个表面进行各向异性蚀刻(回蚀)。
通过该蚀刻，氮化硅膜SN2被形成为存储器单元部分MR中的接触孔CH中的侧壁绝缘膜。在熔丝部分FR中，氮化硅膜SN2被形成为在覆盖位线BL的层间绝缘膜BPZH和UDZ3的端表面上的侧壁绝缘膜。此外，氮化硅膜SN2被形成为覆盖位线BL的氮化硅膜SN1的上端部上的侧壁绝缘膜。
接下来，通过与图7所示步骤类似的步骤，如图57所示在存储器单元部分MR中形成多晶硅插塞SC和局部布线2G。在与图13所示步骤与图30和图31所示步骤类似的步骤之后，在外围电路部分PR中形成焊盘开口部分PKP并且在熔丝部分FR中形成熔丝开口部分FKP。作为结果，完成了图44和图45所示的半导体器件的主要部分。
在第二示例的半导体器件中，与第一示例的半导体器件类似，掺杂硼的层间绝缘膜BPZH在与半导体器件的熔丝部分FR中的接触插塞CPG隔开的状态下覆盖位线BL。另一方面，层间绝缘膜BPZH的留在了位于位线BL中的一个的端部与另一个位线BL的端部之间的区域中的一部分与接触插塞CPG中的一个和另一个接触插塞CPG两者隔开。
即使当熔丝FUS和接触插塞CPG不可避免地由于熔丝FUS的融化切割而蒸发时，未掺杂有诸如硼等的杂质的层间绝缘膜UDZ4从接触孔CPGH的侧壁露出并且掺杂硼的层间绝缘膜BPZH决不会露出(参见图39)。
这使得能够防止水(H2O)与硼在环境测试中彼此反应并且完全防止了关归因于水与硼之间的反应引起的其膨胀的层间绝缘膜BPZH的开裂或剥离(HAST故障)。
第二实施例
在第一实施例的描述中，层间绝缘膜BPZH被留在位线BL中的一个的端部与另一个位线的端部之间，各位线位于熔丝部分FR中。在以下描述中，层间绝缘膜BPZH未留下。
(第一示例)
在第一示例的以下描述中，用将位于熔丝部分FR中的层间绝缘膜BPZH去除的一系列步骤在局部布线2G的形成之后但是在覆盖局部布线2G的层间绝缘膜UDZ4的形成之前执行。
如图58和图59所示，在半导体器件的熔丝部分FR中，首先，形成掺杂硼的层间绝缘膜BPZH以便在与接触插塞CPG隔开的状态下以其覆盖位线BL。在位线BL中的一个的端部与另一个位线BL的端部之间的区域中，层间绝缘膜BPZH未留下，并且未掺杂诸如硼等的杂质的层间绝缘膜UDZ4存在。半导体器件除了上述部分以外的配置都与图3和图4所示半导体器件(第一实施例的第一示例)类似，从而同样的构件用同样的附图标记表示并且省略重复描述，除非另有必要。
接下来，将描述制造第一示例的半导体器件的方法。首先，在与从图5和图6所示的那些到图10所示步骤的步骤类似的步骤之后，如图60和图61所示形成光致抗蚀剂图案PR1。接下来，利用光致抗蚀剂图案PR1作为蚀刻掩模，执行蚀刻。在该蚀刻期间，位于位线BL中的一个与另一个位线BL之间的层间绝缘膜BPZH几乎被完全去除而没有留下来。接着将光致抗蚀剂图案PR1去除。
接下来，在与图13和图15所示的那些类似的步骤之后，形成未掺杂诸如硼等的杂质的层间绝缘膜UDZ4以便覆盖掺杂硼的层间绝缘膜BPZH被从其上去除并且位于位线BL中的一个与另一个位线BL之间的区域(参见图59)。在与图16和图18所示步骤到图30和图31所示步骤的步骤类似的步骤之后，接着制造出如图58和图59所示的半导体器件。
在第一示例的半导体器件的熔丝部分FR中，掺杂硼的层级绝缘膜BPZH在与接触插塞CPG隔开的状态下覆盖位线BL。另外，在位于位线BL中的一个的端部与另一个位线BL的端部之间的区域中，掺杂硼的层间绝缘膜BPZH未留下，并且未掺杂诸如硼等的杂质的层间绝缘膜UDZ4存在。
即使当熔丝FUS和接触插塞CPG由于熔丝FUS的融化切割而不可避免地同时蒸发时，未掺杂诸如硼等的杂质的层间绝缘膜UDZ4从接触孔CPGH的侧壁露出并且掺杂硼的层间绝缘膜BPZH的露出可以被完全防止(参见图39)。因此在环境测试中，在(H2O)与硼之间的反应可以被进一步防止并且作为结果，可以更加完全地防止膜的开裂、剥离等等(HAST故障)。
(第二示例)
在第二示例中，将描述制造方法的变型中的一个，其中用于将位于熔丝部分FR中的层间绝缘膜BPZH去除的一系列步骤在局部布线2G的形成之后执行。
在第二示例中，用于将位于熔丝部分FR中的层间绝缘膜BPZH去除的一系列步骤在局部布线2G的形成之前执行以另外地在熔丝部分FR中形成侧壁绝缘膜。如图62和图63所示，氮化硅膜SN2作为侧壁绝缘膜覆盖半导体器件的熔丝部分FR中的残留层间绝缘膜BPZH和层间绝缘膜UDZ3中的每一个的端表面。氮化硅膜SN2还形成在覆盖位线BL的氮化硅膜SN1的端表面上，并且覆盖端表面。
该氮化硅膜SN2由与覆盖位于存储器单元部分MR中的接触孔CH的侧壁的氮化硅膜SN2相同的氮化硅膜制成。其他配置与图58和图59所示半导体器件(第二实施例的第一示例)的配置类似，从而同样的构件用同样的附图标记表示并且省略重复描述，除非另有必要。
接下来，将描述制造第二示例的半导体器件的方法。在与从图46和图47所示步骤到图48和图49所示步骤的那些类似的步骤之后，如图64和图65所示执行预定的光刻，以形成使位于熔丝部分FR中的层间绝缘膜UDZ3的一部分露出并覆盖存储器单元部分MR等的光致抗蚀剂图案。该光致抗蚀剂图案PR4与图10所示光致抗蚀剂图案PR1类似地形成以便不覆盖包括了接触插塞CPG(参见图63)与位线BL接触的位置的区域。
接下来，利用光致抗蚀剂图案PR4作为蚀刻掩模，执行蚀刻。通过该蚀刻，位于位线BL中的一个与另一个位线BL之间的层间绝缘膜BPZH几乎被完全去除而没有留下来。接着将光致抗蚀剂图案PR4去除。接下来，在与从图51和图2所示步骤到图57所示步骤的那些类似的步骤之后，执行与从图14和图15所示步骤到图30和图31所示步骤的那些类似的步骤以制造出如图62和图63所示的半导体器件。
在第二示例的半导体器件中，与第一示例的半导体器件类似，掺杂硼的层间绝缘膜BPZH被形成在半导体器件的熔丝部分FR中以便在与接触插塞CPG隔开的状态下以其覆盖位线BL。另外，在位于位线暴露中的一个的端部与另一个位线BL的端部之间的区域中，掺杂硼的层间绝缘膜BPZH未留下并且形成了未掺杂有诸如硼等的杂质的层间绝缘膜UDZ4。
即使当熔丝FUS的融化切割引起熔丝FUS和接触插塞CPG两者的同时蒸发时，未掺杂有诸如硼等的杂质的层间绝缘膜UDZ4从接触孔CPGH的侧壁露出并且掺杂硼的层间绝缘膜BPZH的露出被完全防止(参见图39)。在环境测试中，水(H2O)与硼之间的反应可以被进一步抑制并且开裂、剥离等等(HAST故障)可以被更加完全地防止。
第三实施例
在第三实施例和第二实施例的描述中，以其覆盖位线BL的层间绝缘膜BPZH与接触插塞隔开。在该实施例的以下描述的，另一方面，以其覆盖位线BL的层间绝缘膜BPZH具有有着相对薄的膜厚度的部分并且接触插塞被引起贯通该薄膜部分。
(第一示例)
在第一示例的以下描述中，用于将位于熔丝部分FR中的层间绝缘膜BPZH部分地去除的一系列步骤在局部布线2G的形成之后但是在覆盖局部布线2G的层间绝缘膜UDZ4的形成之前执行。
如图66和图67所示，在半导体器件的熔丝部分FR中，覆盖位线BL的掺杂硼的层间绝缘膜BPZH具有有着相对薄的膜厚度(膜厚度TH2)和相对厚的膜厚度(膜厚度TH3)的部分。接触插塞CPG贯通薄膜部分并且被耦合至位线BL。
其他配置与图3和图4所示半导体器件(第一实施例的第一示例)的类似，从而同样的构件用同样的附图标记表示并且省略重复描述，除非另有必要。
接下来，将描述制造第一示例的半导体器件的方法。在与从图5和图6所示步骤到图10所示步骤的那些类似的步骤之后，如图68和图69所示形成光致抗蚀剂图案PR1。接下来，利用光致抗蚀剂图案PR1作为蚀刻掩模，执行蚀刻。在蚀刻期间，层间绝缘膜BPZH的露出部分被去除以使得层间绝缘膜BPZH的露出部分的膜厚度TH2比层间绝缘膜BPZH的用光致抗蚀剂图案PR1覆盖的一部分的膜厚度TH3厚。接着将光致抗蚀剂图案PR1去除。
接下来，在与图13和图15所示的那些类似的步骤之后，形成未掺杂有诸如硼等的杂质的层间绝缘膜UDZ4(参见图66和图67)。接着执行与从图16和图18所示步骤到图30和图31所示步骤的那些类似的步骤，以制造出如图66和图67所示的半导体器件。
在第一示例的半导体器件的熔丝部分中，通过部分蚀刻形成的层间绝缘膜BPZH包括具有比原始膜厚度TH3薄的膜厚度TH2、覆盖位线BL的部分。接触插塞CPG贯通该薄部分并且被耦合至位线BL。
如上面第一实施例中所描述的，本发明人评价出了HAST故障的对(在位线上的)层间绝缘膜的厚度的依赖性并且发现HAST故障如图41所示随着掺杂硼的层间绝缘膜的厚度上的减小而减小。
这里，在接触插塞CPG贯通所穿过的层间绝缘膜BPZH的厚度上在第一示例的半导体器件与比较例的半导体器件(参见图36和图37)之间进行了比较。在比较例的半导体器件中，层间绝缘膜BPZH具有TH3的膜厚度，而第一示例的半导体器件的膜厚度TH2作为蚀刻的结果变得比膜厚度TH3薄。因此推测，与比较例的半导体器件相比，HAST故障可以在第一示例的半导体器件中被抑制。
另外，层间绝缘膜BPZH的剩余被允许在包括了接触插塞CPG与位线接触的位置的区域中，只要HAST故障可以被抑制，这有助于层间绝缘膜BPZH的蚀刻时的工艺控制。
(第二示例)
在第二示例中，将描述在局部布线2G的形成之前将位于熔丝部分FR中的层间绝缘膜BPZH部分地去除的一系列步骤，作为制造方法的变型。
在第二示例中，用于将位于熔丝部分FR中的层间绝缘膜BPZH部分地去除的一系列步骤在局部布线2G的形成之后执行，以另外地在熔丝部分FR中形成侧壁绝缘膜。如图70和图71所示，在半导体器件的熔丝部分FR中，作为侧壁绝缘膜形成氮化硅膜SN2以便覆盖残留的层间绝缘膜BPZH和层间绝缘膜UDZ3中的每一个的端表面。
该氮化硅膜SN2由与覆盖位于存储器单元部分MR中的接触孔CH的侧壁的氮化硅膜SN2相同的氮化硅膜制成。其他配置与图66和图67所示半导体器件(第三实施例的第一示例)的配置类似，从而同样的构件用同样的附图标记表示并且省略重复描述，除非另有必要。
接下来，将描述制造第二示例的半导体器件的方法。在与从图46和图47所示步骤到如图48和图49所示步骤的那些类似的步骤之后，如图72和图73所示执行预定的光刻，以形成使位于熔丝部分FR中的层间绝缘膜UDZ3的一部分露出并覆盖存储器单元部分MR等的光致抗蚀剂图案PR4。该光致抗蚀剂图案PR4与图10所示光致抗蚀剂图案PR1类似地形成以便不覆盖包括了接触插塞CPG(参见图71)与位线BL接触的位置的区域。
接下来，利用光致抗蚀剂图案PR4作为蚀刻掩模，执行蚀刻。层间绝缘膜BPZH的露出部分被去除使得层间绝缘膜BPZH的露出部分的膜厚度TH2变得比层间绝缘膜BPZH的用光致抗蚀剂图案PR4覆盖的一部分的膜厚度薄。接着将光致抗蚀剂图案PR4去除。
接下来，在与从图51和图52所示步骤到图57所示步骤的那些类似的步骤之后，执行与从图14和图15所示步骤到图30和图31所示步骤的那些类似的步骤，以制造出如图62和图63所示的半导体器件。
在第二示例的半导体器件的熔丝部分中，与第一示例的半导体器件的类似，层间绝缘膜BPZH包括覆盖位线BL的、具有作为部分蚀刻的结果比原始膜厚度TH3薄的膜厚度TH2的一部分。接触插塞CPG贯通该薄部分并且被耦合至位线BL。
与在上面所描述的第一示例的半导体器件类似，推测与比较例的半导体器件相比本示例的半导体器件更加能够抑制HAST故障。另外，层间绝缘膜BPZH被允许留在包括了接触插塞CPG与位线接触的位置的区域中，只要HAST故障可以被抑制，使得能够有助于层间绝缘膜BPZH的蚀刻时的工艺控制。
在各实施例的第二示例的半导体器件中，被形成为覆盖层间绝缘膜BPZH的端表面的侧壁绝缘膜可以完全禁止层间绝缘膜BPZH中的硼到层间绝缘膜UDZ4内的扩散。
已利用SRAM存储器单元作为存储器单元的示例描述了各实施例的半导体器件。上述技术也可以适用于例如配备有诸如DRAM(动态随机存取存储器)等的存储器单元的半导体器件。上面所描述的熔丝可以是LT熔丝，但它可以适用于用于切换功率源等等的熔丝。此外，它可以不仅适用于存储器单元而且适用于配备有具有被埋设在布线之间的掺杂硼的层间绝缘膜的结构的半导体器件。
上面各种实施例中所描述的半导体器件可以根据需要组合使用。
已基于实施例具体地描述了由本发明人做出的发明。毋庸置疑的是，发明不限于这些实施例或者不受其限制并且可以在不脱离发明的要旨的状态下进行改变。
上述第三实施例包括以下模式。
(附加模式1)
一种制造半导体器件的方法，包括以下步骤：
在半导体衬底的主表面上形成包括在一个方向上延伸的第一布线的布线；
形成层间绝缘膜，包括形成含有第一硼的第一层间绝缘膜以便覆盖半导体衬底的步骤，
形成包括贯通层间绝缘膜并且与第一布线接触的第一接触插塞的接触插塞；和
在层间绝缘膜的表面上形成与第一接触插塞接触的熔丝；
其中形成第一层间绝缘膜的步骤包括以下步骤：
形成第一层间绝缘膜以便以其第一膜厚度覆盖第一布线；和
将第一层间绝缘膜的位于包括了第一接触插塞与第一布线接触的位置的区域中的一部分去除，以形成具有小于第一膜厚度的第二膜厚度的、覆盖第一布线的一部分；和
其中形成接触插塞的步骤包括形成第一接触插塞使得它贯通第一层间绝缘膜的具有第二膜厚度的、覆盖第一布线的一部分的步骤。
(附加模式2)
如上面附加模式1中所描述的制造半导体器件的方法，包括在半导体衬底的主表面上形成多个存储器单元的步骤；
其中形成第一层间绝缘膜的步骤包括形成第一层间绝缘膜以便以其覆盖多个存储器单元的步骤；和
其中形成布线的步骤包括作为第一布线形成待电耦合至存储器单元中的一个的位线的步骤。

Claims (15)

1.一种半导体器件，包括
半导体衬底，具有主表面；
布线，被形成在所述半导体衬底的所述主表面之上并且包括在一个方向上延伸的第一布线；
熔丝，在与所述主表面隔开的方向上与所述布线隔开；
接触插塞，包括与所述第一布线和所述熔丝中的每一个接触并且将所述第一布线电耦合至所述熔丝的第一接触插塞；和
层间绝缘膜，包括被形成以便覆盖所述半导体衬底并且在与所述第一接触插塞隔开的状态下覆盖所述第一布线的含有第一硼的第一层间绝缘膜。
2.根据权利要求1所述的半导体器件，
其中所述布线包括在所述一个方向上延伸的第二布线，
其中所述第一布线和所述第二布线被放置成使得所述第一布线的端部与所述第二布线的端部被放置以便在所述一个方向上在具有距离的情况下彼此面对，
其中所述接触插塞包括与所述第二布线和所述熔丝中的每一个接触并且将所述第二布线电耦合至所述熔丝的第二接触插塞，
其中所述第一层间绝缘膜被形成以便在与所述第二接触插塞隔开的状态下覆盖所述第二布线并且被形成在位于所述第一布线的所述端部与所述第二布线的所述端部之间的区域中，和
其中所述第一层间绝缘膜的形成在位于所述第一布线的所述端部与所述第二布线的所述端部之间的区域中的一部分与所述第一接触插塞和所述第二接触插塞中的每一个隔开。
3.根据权利要求1所述的半导体器件，
其中所述布线包括在所述一个方向上延伸的第二布线，
其中所述第一布线和所述第二布线被放置使得所述第一布线的端部与所述第二布线的端部被放置以便在所述一个方向上在具有距离的情况下彼此面对，
其中所述接触插塞包括与所述第二布线和所述熔丝中的每一个接触并且将所述第二布线电耦合至所述熔丝的第二接触插塞，和
其中所述第一层间绝缘膜被形成以便在与所述第二接触插塞隔开的状态下覆盖所述第二布线并且未形成在位于所述第一布线的所述端部与所述第二布线的所述端部之间的区域中。
4.根据权利要求1所述的半导体器件，
其中所述层间绝缘膜包括被形成在所述第一层间绝缘膜与所述熔丝之间的含有第二硼的第二层间绝缘膜，和
其中所述第一层间绝缘膜中所含有的所述第一硼的浓度被设定为高于所述第二层间绝缘膜中所含有的所述第二硼的浓度。
5.根据权利要求1所述的半导体器件，
其中所述半导体衬底在其所述主表面之上具有多个存储器单元，
其中所述第一层间绝缘膜覆盖所述存储器单元，和
其中所述布线包括作为所述第一布线的、电耦合至所述存储器单元中的一个的位线。
6.根据权利要求5所述的半导体器件，
其中所述存储器单元包括静态随机存取存储器单元。
7.根据权利要求1所述的半导体器件，
其中侧壁绝缘膜被形成以便覆盖所述第一层间绝缘膜的端表面。
8.一种半导体器件，包括：
半导体衬底，具有主表面；
布线，被形成在所述半导体衬底的所述主表面之上并且包括在一个方向上延伸的第一布线；
熔丝，在与所述主表面隔开的方向上与所述布线隔开；
接触插塞，包括与所述第一布线和所述熔丝中的每一个接触并且将所述第一布线电耦合至所述熔丝的第一接触插塞；和
层间绝缘膜，被形成以便覆盖所述半导体衬底并且包括覆盖所述第一布线的含有硼的第一层间绝缘膜，
其中所述第一层间绝缘膜包括：
第一部分，具有第一膜厚度，覆盖所述第一布线；和
第二部分，具有比所述第一膜厚度薄的第二膜厚度，覆盖所述第一布线，和
其中所述第一接触插塞在贯穿所述第二部分的状态下与所述第一布线接触。
9.根据权利要求8所述的半导体器件，
其中所述半导体衬底在其所述主表面之上具有多个存储器单元，
其中所述第一层间绝缘膜覆盖所述存储器单元；和
其中所述布线包括作为所述第一布线的、被电耦合至所述存储器单元中的一个的位线。
10.根据权利要求9所述的半导体器件，
其中所述存储器单元包括静态随机存取存储器单元。
11.根据权利要求8所述的半导体器件，
其中侧壁绝缘膜覆盖所述第一层间绝缘膜的端表面。
12.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底的主表面之上形成包括在一个方向上延伸的第一布线的布线；
形成层间绝缘膜，包括形成含有第一硼的第一层间绝缘膜以便覆盖所述半导体衬底的步骤，
形成包括贯通所述层间绝缘膜并且与所述第一布线接触的第一接触插塞的接触插塞；和
在所述层间绝缘膜的表面之上形成与所述第一接触插塞接触的熔丝；
其中形成第一层间绝缘膜的所述步骤包括以下步骤：
在使所述第一层间绝缘膜与所述第一接触插塞隔开的状态下，将所述第一层间绝缘膜的位于包括了所述第一接触插塞与所述第一布线接触的位置的区域中的一部分去除。
13.根据权利要求12所述的制造半导体器件的方法，
其中所述布线形成步骤包括以下步骤：
与所述第一布线一起形成第二布线，所述第二布线在使所述第一布线的端部与所述第二布线的端部在所述一个方向上在其间具有距离的情况下彼此面对的状态下在所述一个方向上延伸，
其中所述接触插塞形成步骤包括以下步骤：
形成贯通所述层间绝缘膜并与所述第二布线接触的第二接触插塞，
其中所述熔丝形成步骤包括以下步骤：
在使所述第一接触插塞与所述熔丝的一端侧接触并且使所述第二接触插塞与所述熔丝的另一端侧接触的状态下形成所述熔丝，和
其中所述第一层间绝缘膜形成步骤包括以下步骤：
在使所述第一层间绝缘膜与所述第二接触插塞隔开的状态下，将所述第一层间绝缘膜的位于包括了所述第二接触插塞与所述第二布线接触的位置的区域中的一部分去除；和
使所述第一层间绝缘膜的位于所述第一布线的所述端部与所述第二布线的所述端部之间的一部分留下。
14.根据权利要求12所述的制造半导体器件的方法，
其中所述布线形成步骤包括以下步骤：
与所述第一布线一起形成第二布线，所述第二布线在使所述第一布线的端部与所述第二布线的端部在所述一个方向上在其间具有距离的情况下彼此面对的状态下在所述一个方向上延伸，
其中所述接触插塞形成步骤包括以下步骤：
形成贯通所述层间绝缘膜并与所述第二布线接触的第二接触插塞，
其中所述熔丝形成步骤包括以下步骤：
在使所述第一接触插塞与所述熔丝的一端侧接触并且使所述第二接触插塞与所述熔丝的另一端侧接触的状态下形成所述熔丝，和
其中所述第一层间绝缘膜形成步骤包括以下步骤：
在使所述第一层间绝缘膜与所述第二接触插塞隔开的状态下，将所述第一层间绝缘膜的位于包括了所述第二接触插塞与所述第二布线接触的位置的区域中的一部分去除；和
将所述第一层间绝缘膜的位于所述第一布线的所述端部与所述第二布线的所述端部之间的一部分去除。
15.根据权利要求12所述的制造半导体器件的方法，进一步包括以下步骤：
在所述半导体衬底的所述主表面之上形成多个存储器单元，
其中所述第一层间绝缘膜形成步骤包括以下步骤：
形成所述第一层间绝缘膜以便覆盖所述存储器单元，和
其中所述布线形成步骤包括以下步骤：
作为所述第一布线形成待电耦合至所述存储器单元中的一个的位线。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540096A (zh) * 2020-04-21 2021-10-22 力晶积成电子制造股份有限公司 静态随机存取存储器元件及其制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016213293A (ja) * 2015-05-01 2016-12-15 エスアイアイ・セミコンダクタ株式会社 半導体集積回路装置
US9825177B2 (en) 2015-07-30 2017-11-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a semiconductor device using multiple etching mask
KR102326820B1 (ko) * 2015-12-16 2021-11-16 에스케이하이닉스 주식회사 스위치드-커패시터 디시-디시 컨버터의 제조방법
KR102661930B1 (ko) * 2018-08-13 2024-04-29 삼성전자주식회사 집적회로 소자
JP2021118252A (ja) * 2020-01-24 2021-08-10 キオクシア株式会社 半導体装置およびその製造方法
JP2023088563A (ja) * 2021-12-15 2023-06-27 キオクシア株式会社 半導体装置およびその製造方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0969571A (ja) * 1995-08-31 1997-03-11 Seiko Epson Corp 半導体装置及びその製造方法
CN1574339A (zh) * 2003-06-03 2005-02-02 株式会社瑞萨科技 半导体装置
CN1719605A (zh) * 2004-07-06 2006-01-11 联华电子股份有限公司 半导体元件的熔丝结构
CN1893076A (zh) * 2005-07-06 2007-01-10 株式会社瑞萨科技 半导体器件及其制造方法
JP2008277412A (ja) * 2007-04-26 2008-11-13 Renesas Technology Corp ヒューズ素子
CN101645449A (zh) * 2008-08-07 2010-02-10 恩益禧电子股份有限公司 半导体器件及其制造方法
TWI326915B (en) * 2005-07-11 2010-07-01 Sandisk 3D Llc Nonvolatile memory cell and monolithic three dimensional memory array formed above a substrate
CN102646451A (zh) * 2011-02-21 2012-08-22 索尼公司 半导体装置及其操作方法
US20130147009A1 (en) * 2011-12-08 2013-06-13 SK Hynix Inc. Semiconductor device and method for manufacturing the same
US20140054712A1 (en) * 2012-08-22 2014-02-27 SK Hynix Inc. Semiconductor device and fabrication method
CN103855133A (zh) * 2012-12-04 2014-06-11 三星电子株式会社 具有熔丝图案的半导体器件
US20140225178A1 (en) * 2011-09-14 2014-08-14 Semiconductor Components Industries, Llc Electronic device including a nonvolatile memory structure having an antifuse component

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02215149A (ja) * 1989-02-16 1990-08-28 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP3667507B2 (ja) * 1997-10-27 2005-07-06 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP3965827B2 (ja) 1999-04-02 2007-08-29 富士通株式会社 半導体装置およびその製造方法
JP2005032916A (ja) 2003-07-10 2005-02-03 Renesas Technology Corp 半導体装置
KR100746226B1 (ko) * 2006-05-30 2007-08-03 삼성전자주식회사 콘택 스페이서를 구비하는 콘택 구조체를 갖는 반도체 소자및 그 제조방법
JP2012164869A (ja) * 2011-02-08 2012-08-30 Renesas Electronics Corp 半導体装置およびその製造方法
JP5923334B2 (ja) * 2012-02-22 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置
JP6040035B2 (ja) * 2013-01-18 2016-12-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0969571A (ja) * 1995-08-31 1997-03-11 Seiko Epson Corp 半導体装置及びその製造方法
CN1574339A (zh) * 2003-06-03 2005-02-02 株式会社瑞萨科技 半导体装置
CN1719605A (zh) * 2004-07-06 2006-01-11 联华电子股份有限公司 半导体元件的熔丝结构
CN1893076A (zh) * 2005-07-06 2007-01-10 株式会社瑞萨科技 半导体器件及其制造方法
TWI326915B (en) * 2005-07-11 2010-07-01 Sandisk 3D Llc Nonvolatile memory cell and monolithic three dimensional memory array formed above a substrate
JP2008277412A (ja) * 2007-04-26 2008-11-13 Renesas Technology Corp ヒューズ素子
CN101645449A (zh) * 2008-08-07 2010-02-10 恩益禧电子股份有限公司 半导体器件及其制造方法
CN102646451A (zh) * 2011-02-21 2012-08-22 索尼公司 半导体装置及其操作方法
US20140225178A1 (en) * 2011-09-14 2014-08-14 Semiconductor Components Industries, Llc Electronic device including a nonvolatile memory structure having an antifuse component
US20130147009A1 (en) * 2011-12-08 2013-06-13 SK Hynix Inc. Semiconductor device and method for manufacturing the same
US20140054712A1 (en) * 2012-08-22 2014-02-27 SK Hynix Inc. Semiconductor device and fabrication method
CN103855133A (zh) * 2012-12-04 2014-06-11 三星电子株式会社 具有熔丝图案的半导体器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SHIGEKI OHBAYASHI; MAKOTO YABUUCHI; KAZUSHI KONO: "A 65 nm Embedded SRAM With Wafer Level Burn-In Mode, Leak-Bit Redundancy and Cu E-Trim Fuse for Known Good Die", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540096A (zh) * 2020-04-21 2021-10-22 力晶积成电子制造股份有限公司 静态随机存取存储器元件及其制造方法
CN113540096B (zh) * 2020-04-21 2024-02-27 力晶积成电子制造股份有限公司 静态随机存取存储器元件及其制造方法

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Publication number Publication date
US20160276270A1 (en) 2016-09-22
JP2016174078A (ja) 2016-09-29
US9905512B2 (en) 2018-02-27
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