TW201703227A - 半導體裝置及其製造方法 - Google Patents

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瑞薩電子股份有限公司
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Abstract

本發明之課題在於提供一種可抑制破裂或剝離等之半導體裝置及其製造方法。 本發明之解決手段係在半導體裝置之熔線部FR中形成與SRAM記憶單元等電性連接之位元線BL。以覆蓋位元線BL等之方式形成層間絕緣膜BPZH等。形成添加有硼之BPTEOS膜作為層間絕緣膜BPZH。在位元線BL上方形成熔線FUS。熔線FUS及位元線BL藉由接觸插塞CPG電性連接。覆蓋位元線BL之層間絕緣膜BPZH與接觸插塞CPG隔著一距離。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造方法，例如，可適用於具有記憶單元及熔線之半導體裝置。
SRAM(靜態隨機存取記憶體(Static Random Access Memory))係一種半導體記憶體。1個SRAM係由2個存取電晶體、2個驅動電晶體及2個負載電晶體構成。為因應微細化，該SRAM係在6個電晶體中之2個負載電晶體使用了薄膜電晶體之SRAM，且該SRAM被稱為高階電晶體。
高階SRAM係以覆蓋存取電晶體及驅動電晶體之方式形成下層之層間絕緣膜，並在該下層之層間絕緣膜上形成位元線等。以覆蓋該位元線等之方式形成上層之層間絕緣膜。在上層之層間絕緣膜中形成薄膜電晶體之負載電晶體及電容器。該上層之層間絕緣膜上形成預定之配線，該預定配線包含電性連接在記憶單元間之配線及電性連接記憶單元與周邊電路之配線。該預定配線係由例如鋁等形成。
此外，在高階SRAM等之記憶單元中，為將判定為不良之記憶單元切換至正常之記憶單元，設有熔線。該熔線形成於配置於記憶單元部周圍之熔線部中。熔線形成為上述預定配線之一配線，並電性連接於由記憶單元等延伸出來之位元線。
因此，在熔線部中，熔線及位元線透過貫穿上層之層間絕緣膜及下層之層間絕緣膜的接觸插塞電性連接。切換至正常之記憶單元係藉由將雷射光照射在特定熔線上，使該熔線完全地熔斷來進行。此種熔線特別稱為LT(雷射修整(Laser Trimming))熔線。
此外，在高階SRAM等之記憶單元中，除了將判定為不良之記憶單元切換至正常之記憶單元外，亦對電源等進行適用熔線之切換。另外，揭露具有熔線之半導體裝置的專利文獻可舉專利文獻1及專利文獻2為例。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2005－32916號公報 [專利文獻2] 日本特開2000－294648號公報
[發明所欲解決的問題] 在具有高階SRAM等之記憶單元的半導體裝置中，為因應微細化，需要縮短熔線之長度以減少熔線部之占有面積。此外，為確實地埋入微細化之記憶單元的位元線間等，必須形成含有硼(B)等之BPTEOS(Boro Phospho Tetra Ethyl Ortho Silicate glass(硼磷正矽酸四乙酯玻璃))膜，作為下層之層間絕緣膜。
如上所述，為將判定為不良之記憶單元切換至正常之記憶單元，可藉由雷射光完全熔斷特定之熔線。在現象上，由於照射雷射光，熔線蒸發不見了。此時，在長度比較短之熔線中，除了熔線以外，連接熔線及位元線之接觸插塞亦同時蒸發。因此，由於接觸插塞蒸發之方法，有時BPTEOS膜會露出形成有接觸插塞之接觸孔的側壁。
另一方面，具有記憶單元之半導體裝置進行稱為HAST(Highly Accelerated temperature and humidity Stress Test(高加速之溫度及濕度應力測試))的環境測試，作為一可靠性評價。在該環境測試中，半導體裝置暴露於高溫高濕之環境中。此時，發明人確認在BPTEOS膜露出接觸孔之側壁的半導體裝置中，BPTEOS膜中之硼及水分反應，使BPTEOS膜膨脹而產生破裂或產生剝離。
其他課題及新特徵可由本說明書之記述及添附圖式了解。 [解決問題的手段]
一實施形態之半導體裝置包含半導體基板、配線、熔線、接觸插塞及層間絕緣膜。配線形成於半導體基板之主表面上，並包含沿一方向延伸的第一配線。熔線相對於配線，沿遠離主表面之方向隔著一距離而形成。接觸插塞包含分別接觸第一配線及熔線而電性連接第一配線及熔線之第一接觸插塞。層間絕緣膜以覆蓋半導體基板之方式形成並包含第一層間絕緣膜，而該第一層間絕緣膜含有以與第一接觸插塞隔著一距離之態樣覆蓋第一配線的第一硼。
另一實施形態之半導體裝置具有半導體基板、配線、熔線、接觸插塞及層間絕緣膜。配線形成於半導體基板之主表面上，並包含沿一方向延伸的第一配線。熔線相對於配線，沿遠離主表面之方向隔著一距離而形成。接觸插塞包含分別接觸第一配線及熔線而電性連接第一配線及熔線之第一接觸插塞。層間絕緣膜以覆蓋半導體基板之方式形成並包含第一層間絕緣膜，而該第一層間絕緣膜含有覆蓋第一配線的第一硼。該第一層間絕緣膜包含：第一部分，其具有第一膜厚並覆蓋第一配線；及一第二部分，其具有比第一膜厚薄之第二膜厚並覆蓋第一配線。第一接觸插塞以貫穿第二部分之態樣接觸第一配線。
又一實施形態之半導體裝置的製造方法具有以下之步驟。在半導體基板之主表面上形成配線，該配線包含沿一方向延伸之第一配線。形成層間絕緣膜，其包含以覆蓋半導體基板之方式，形成含有第一硼之第一層間絕緣膜的步驟。形成接觸插塞，該接觸插塞包含貫穿層間絕緣膜並接觸第一配線之第一接觸插塞。在層間絕緣膜之表面上形成熔線，該熔線接觸第一接觸插塞。形成第一層間絕緣膜之步驟具有以第一層間絕緣膜與第一接觸插塞隔著一距離之態樣，去除第一層間絕緣膜之部分的步驟，而該第一層間絕緣膜之部分位於包含第一接觸插塞接觸第一配線處之區域。 [發明的功效]
依據一實施形態之半導體裝置，可抑制破裂或剝離等。
依據另一實施形態之半導體裝置，可抑制破裂或剝離等。
依據又一實施形態之半導體裝置的製造方法，可製造抑制破裂或剝離等之半導體裝置。
在各實施形態中，說明具有高階SRAM作為記憶單元之一例的半導體裝置。在此，首先說明SRAM記憶單元之電路。
如圖1所示地，高階SRAM記憶單元SMC具有位元線BL、/BL、字線WL、一對存取電晶體ATR1、ATR2、一對汲極電晶體DTR1、DTR2、一對負載電晶體LTR1、LTR2、及一對電容器C1、C2。在高階SRAM記憶單元中，使用p通道型之薄膜電晶體(TFT)作為負載電晶體LTR1、LTR2。另外之汲極電晶體DTR1、DTR2及存取電晶體ATR1、ATR2分別使用n通道型MOS(Metal Oxide Semiconductor(金屬氧化物半導體))電晶體。
由汲極電晶體DTR1及負載電晶體LTR1構成一反向器。此外，由汲極電晶體DTR2及負載電晶體LTR2構成另一反向器。藉由一反向器及另一反向器，構成正反器電路，因此不需要稱為以預定周期使作為資訊之電荷返回原先狀態之更新的處理。另外，藉由電容器C1、C2保持該作為資訊之電荷，可防止所謂之軟性誤差。
汲極電晶體DTR1及負載電晶體LTR1之各閘極電極及電容器C1之其中一電極與存取電晶體ATR2之源極電性連接。存取電晶體ATR2之源極與汲極電晶體DTR2及負載電晶體LTR2之各汲極電性連接，且連接該等汲極之區域具有作為一記憶節點的機能。
汲極電晶體DTR2及負載電晶體LTR2之各個閘極電極及電容器C2之其中一電極與存取電晶體ATR1之源極電性連接。存取電晶體ATR1之源極與汲極電晶體DTR1及負載電晶體LTR1之各個汲極電性連接，且連接該等汲極之區域具有作為另一記憶節點的機能。
汲極電晶體DTR1、DTR2之各源極電性連接於GND電位。負載電晶體LTR1、LTR2之各源極電性連接於施加電壓Vcc之Vcc配線(電源供給配線)。各個電容器C1、C2之另一電極電性連接於施加電壓Vcc之1/2之電壓Vcc/2的Vcc/2配線。一對位元線BL、/BL中，位元線BL與存取電晶體ATR1之汲極電性連接，而位元線/BL與存取電晶體ATR2之汲極電性連接。
接著，說明具有SRAM記憶單元之半導體裝置的平面圖案的一例。如圖2所示地，半導體裝置中，在一晶片上分別形成有SRAM記憶單元SMC之4個記憶單元部MR配置成互相間隔一距離。在記憶單元部MR之周圍配置有熔線部FR。該熔線部FR形成有用以將判定為不良之記憶單元切換至正常記憶單元之熔線(LT熔線)、或用以切換電源等之熔線等因應機能的熔線FUS。在此，熔線FUS以LT熔線為對象。
以下，在各實施形態中，具體地說明記憶單元部MR等及熔線部FR的構造。此外，熔線部FR之熔線的參考符號以「BL」為代表。
[實施形態1] (第1例) 首先，圖3顯示包含記憶單元部MR及周邊電路部PR之構造。如圖3所示地，在半導體基板SUB之主表面上，藉由元件分離絕緣膜SI界定互相電性地分離之形成SRAM記憶單元的記憶單元部MR及形成周邊電路的周邊電路部PR。記憶單元部MR中形成，例如，p井PWL。p井PWL形成分別包含源極/汲極區域SD的SRAM記憶單元SMC之汲極電晶體DTR1、DTR2及存取電晶體ATR1、ATR2。另一方面，周邊電路部PR中形成，例如，n井NWL。n井NWL形成包含源極/汲極區域SD的周邊電路用之電晶體PTR。
以覆蓋SRAM記憶單元之汲極電晶體DTR1、DTR2及存取電晶體ATR1、ATR2及周邊電路用之電晶體PTR的方式，形成層間絕緣膜UDZ1及層間絕緣膜UDZ2等。層間絕緣膜UDZ1、UDZ2等形成，例如，未添加不純物之氧化矽膜。在該層間絕緣膜UDZ2之表面上形成位元線BL等。以覆蓋該位元線BL等之方式，形成氮化矽膜SN1。位元線BL等及存取電晶體ATR1、ATR2透過多晶矽插塞BS及接觸導電層CTC電性連接。
以覆蓋位元線BL等之方式，形成層間絕緣膜BPZH及層間絕緣膜UDZ3。層間絕緣膜BPZH形成添加有硼之BPTEOS膜。此外，層間絕緣膜UDZ3形成，例如，未添加不純物之TEOS膜。在該層間絕緣膜UDZ3之表面上形成局部配線2G。局部配線2G透過多晶矽插塞SC、BS與汲極電晶體DTR1、DTR2、存取電晶體ATR1、ATR2電性連接。多晶矽插塞SC形成於貫穿層間絕緣膜UDZ3、層間絕緣膜BPZH及層間絕緣膜UDZ2等之接觸孔CH內且氮化矽膜SN2介於其間。
以覆蓋局部配線2G之方式，形成層間絕緣膜UDZ4、層間絕緣膜UDZ5及層間絕緣膜UDZ6。層間絕緣膜UDZ4至UDZ6分別形成，例如，未添加不純物之氧化矽膜。該層間絕緣膜UDZ4至UDZ6中形成作為負載電晶體LTR之薄膜電晶體。負載電晶體LTR(閘極)透過多晶矽插塞DB電性連接於局部配線2G。
以覆蓋層間絕緣膜UDZ6之方式，形成層間絕緣膜UDZ7、層間絕緣膜BPZL、層間絕緣膜UDZ8及層間絕緣膜UDZ9。層間絕緣膜UDZ7至UDZ9分別形成，例如未添加不純物之氧化矽膜。層間絕緣膜BPZL形成未添加硼之BPTEOS膜。該層間絕緣膜UDZ7、BPZL、UDZ8、UDZ9中形成電容器CAP。電容器CAP透過多晶矽插塞DBU電性連接於負載電晶體LTR(閘極)。
層間絕緣膜UDZ9之表面上形成包含障壁金屬之鋁膜的第一配線ML1。該第一配線ML1中，一第一配線ML1透過導電性插塞MCT電性連接於電容器CAP，而另一第一配線ML1透過導電性插塞MCT電性連接於周邊電路部PR之電晶體PTR等。
以覆蓋該第一配線ML1之方式，形成層間絕緣膜UDZ10、層間絕緣膜UDZ11及層間絕緣膜UDZ12。層間絕緣膜UDZ10，例如，藉由HDP(High Density Plasma(高密度電漿))法形成未添加不純物之氧化矽膜。層間絕緣膜UDZ11、UDZ12，例如，藉由電漿CVD(Chemical Vapor Deposition(化學蒸氣沈積))法分別形成未添加不純物之氧化矽膜。
在該層間絕緣膜UDZ12之表面上形成包含障壁金屬之鋁膜的第二配線ML2。第二配線ML2中，一第二配線ML2透過導電性插塞MCT電性連接於預定之第一配線ML1。以覆蓋該第二配線ML2之方式，形成層間絕緣膜UDZ13及層間絕緣膜UDZ14。層間絕緣膜UDZ13，例如，藉由HDP法形成未添加不純物之氧化矽膜。層間絕緣膜UDZ14係，例如，藉由電漿CVD法形成氮化矽膜。
以覆蓋層間絕緣膜UDZ14之方式形成聚醯亞胺膜PID。貫穿該聚醯亞胺膜PID及層間絕緣膜UDZ14，形成露出墊(第二配線ML2之一部分)之墊開口部PKP。
接著，圖4中顯示熔線部FR之構造。此外，對與記憶單元部MR等相同之構件賦予相同之符號，且除了必要之情形以外不重複其詳細之說明。如圖4所示地，在熔線部FR中，在層間絕緣膜UDZ2之表面上分別形成沿一方向延伸之位元線BL及位元線BL。一位元線BL及另一位元線BL係配置成一位元線BL之端部及另一位元線BL之端部沿一方向隔著一距離而對向。在熔線部FR中，配置沿與一方向大致垂直之方向互相分開一間隔的如此分別沿一方向延伸的多數位元線BL與位元線BL對(請參照圖9)。
以覆蓋該位元線BL之方式形成層間絕緣膜BPZH、UDZ3。該層間絕緣膜BPZH、UDZ3特別以與後述之接觸插塞CPG隔著一距離之態樣覆蓋位元線BL。此外，層間絕緣膜BPZH之一部分殘留在位於一位元線BL與另一位元線BL間之區域中。殘留之層間絕緣膜BPZH的部分與接觸插塞CPG隔著一距離。以覆蓋該層間絕緣膜BPZH、UDZ3等之方式，形成層間絕緣膜UDZ4、UDZ5、UDZ6、UDZ7、BPZL、UDZ8、UDZ9。
貫穿層間絕緣膜UDZ4、UDZ5、UDZ6、UDZ7、BPZL、UDZ8、UDZ9，形成接觸一位元線BL之端部的接觸插塞CPG及接觸另一位元線BL之端部的接觸插塞CPG。層間絕緣膜UDZ9之表面上形成熔線FUS。熔線FUS由包含障壁金屬之鋁膜形成並作為第一配線ML1之一部分。熔線FUS之一端側接觸一接觸插塞CPG，而另一端側接觸另一接觸插塞CPG。如此，熔線FUS之一端側電性連接於一位元線BL，而熔線FUS之另一端側電性連接於另一位元線BL。
以覆蓋熔線FUS之方式，形成層間絕緣膜UDZ10。以覆蓋該層間絕緣膜UDZ10之方式，形成層間絕緣膜UDZ11、UDZ12、UDZ13。貫穿層間絕緣膜UDZ13、UDZ12、UDZ11，形成到達層間絕緣膜UDZ10之熔線開口部FKP。該熔線開口部FKP之側壁上形成層間絕緣膜UDZ14作為側壁絕緣膜。
如此，在第1例之半導體裝置的熔線部FR中，添加有硼之層間絕緣膜BPZH形成為以與接觸插塞CPG隔著一距離之態樣覆蓋位元線BL。此外，殘留在位於一位元線BL之端部與另一位元線BL之端部之間之區域中的層間絕緣膜BPZH之一部分與各個接觸插塞CPG隔著一距離。
接著，說明上述第1例之半導體裝置的製造方法。在此，說明形成局部配線2G後，形成覆蓋該局部配線2G之層間絕緣膜UDZ4前進行部分地去除位於熔線部FR之層間絕緣膜BPZH的一連串步驟的情形。
首先，如圖5及圖6所示地，藉由元件分離絕緣膜SI界定記憶單元部MR及周邊電路部PR等。接著，在記憶單元部MR中分別形成包含源極/汲極區域SD之汲極電晶體DTR1、DTR2、存取電晶體ATR1、ATR2，並在周邊電路部PR中形成周邊電路用之電晶體PTR。
接著，在記憶單元部MR中覆蓋汲極電晶體DTR1、DTR2、存取電晶體ATR1、ATR2，並在周邊電路部PR中覆蓋電晶體PTR，而在熔線部FR中，以覆蓋半導體基板SUB之方式形成層間絕緣膜UDZ1。接著，在記憶單元部MR中，形成貫穿層間絕緣膜UDZ1而電性連接於源極/汲極區域SD的多晶矽插塞BS。
接著，以覆蓋層間絕緣膜UDZ1等之方式，依序形成層間絕緣膜UDZ2。接著，在記憶單元部MR中，形成貫穿層間絕緣膜UDZ2而電性連接於多晶矽插塞BS的接觸導電層CTC。
接著，在記憶單元部MR及周邊電路部PR中，在層間絕緣膜UDZ2之表面上形成電性連接於存取電晶體ATR1、ATR2之位元線BL等。在熔線部FR中，在層間絕緣膜UDZ2之表面上形成分別電性連接於記憶單元等並分別沿一方向延伸之位元線BL及位元線BL。一位元線BL及另一位元線BL係形成為一位元線BL之端部及另一位元線BL之端部沿一方向隔著一距離而對向。
接著，如圖7及圖8所示地，在記憶單元部MR、周邊電路部PR及熔線部FR中，以覆蓋位元線BL等之方式依序形成層間絕緣膜BPZH及層間絕緣膜UDZ3。層間絕緣膜BPZH形成添加有硼之BPTEOS膜。層間絕緣膜BPZH之硼濃度(大約3.2wt%)設定為比後述層間絕緣膜BPZL之硼濃度(大約2.3wt%)高。層間絕緣膜UDZ3形成未添加不純物之TEOS膜。
接著，在記憶單元部MR中，貫穿層間絕緣膜UDZ3、BPZH、UDZ2等而形成露出多晶矽插塞BS之接觸孔CH。接著，在該接觸孔CH之側壁上形成氮化矽膜SN2後，以埋入接觸孔CH之方式形成多晶矽膜(未圖示)。接著，在該多晶矽膜上，藉由進行預定照相製版處理及蝕刻處理，形成多晶矽插塞SC及局部配線2G。
接著，如圖9及圖10所示地，藉由進行預定之照相製版處理，使位於熔線部FR的層間絕緣膜UDZ3之部分露出，形成覆蓋記憶單元部等(未圖示)之光阻圖案PR1。光阻圖案PR1特別形成為不覆蓋包含接觸插塞CPG(請參照圖18)接觸位元線BL處之區域。具體而言，光阻圖案PR1形成為不覆蓋位於由位元線BL之端部到超過該處預定距離L(延伸方向)間的位元線BL之部分。
接著，如圖11所示地，藉由以光阻圖案PR1作為蝕刻遮罩進行蝕刻處理，在一位元線BL之端部與另一位元線BL之端部之間殘留厚度TH1之層間絕緣膜BPZH的部分，並去除層間絕緣膜UDZ3之部分及層間絕緣膜BPZH之部分。
藉此，可露出覆蓋未被光阻圖案PR1覆蓋之位元線BL之部分的氮化矽膜SN1。覆蓋位元線BL之層間絕緣膜BPZH的部分與接觸插塞CPG(請參照圖18)隔著一距離。此外，殘留之層間絕緣膜BPZH上面比氮化矽膜SN1(或位元線BL)之上面低，且殘留在位元線BL間之層間絕緣膜BPZH的部分與接觸插塞CPG(請參照圖18)隔著一距離。然後，如圖12所示地，去除光阻圖案PR1。
接著，如圖13所示地，以覆蓋熔線部FR並且覆蓋記憶單元部等(未圖示)之方式，形成層間絕緣膜UDZ4。接著，藉由對該層間絕緣膜UDZ4進行化學機械研磨處理，如圖14及圖15所示地，使層間絕緣膜UDZ4平坦化。
接著，以覆蓋層間絕緣膜UDZ4之方式，依序形成層間絕緣膜UDZ5及層間絕緣膜UDZ6。在該期間，在記憶單元部MR中，形成作為負載電晶體LTR之薄膜電晶體(請參照圖16)。接著，以覆蓋層間絕緣膜UDZ6之方式，依序形成層間絕緣膜UDZ7、層間絕緣膜BPZL、層間絕緣膜UDZ8及層間絕緣膜UDZ9。層間絕緣膜BPZL特別地形成添加有硼之BPTEOS膜。層間絕緣膜BPZL之硼濃度(大約2.3wt%)設定為比層間絕緣膜BPZH之硼濃度(大約3.2wt%)低。在形成層間絕緣膜UDZ7、BPZL、UDZ8及UDZ9期間，在記憶單元部MR中形成電容器CAP(請參照圖16)。
接著，對層間絕緣膜UDZ9、UDZ8、BPZL、UDZ7、UDZ6、UDZ5進行預定之蝕刻處理。藉此，在記憶單元部MR中，形成接觸孔MCTH(請參照圖16)，該接觸孔MCTH使形成於層間絕緣膜UDZ2表面之配線露出。在熔線部FR中，形成使位元線BL露出之接觸孔CPGH(請參照圖18)。
接著，如圖16、圖17及圖18所示，在記憶單元部MR中，在接觸孔MCTH內形成導電性插塞MCT，而在熔線部FR中形成接觸位元線BL之接觸插塞CPG。此時，層間絕緣膜BPZH形成為不覆蓋包含接觸插塞CPG接觸位元線BL處之區域，因此接觸插塞CPG與層間絕緣膜BPZH隔著一距離。未添加硼等不純物之層間絕緣膜UDZ4位於添加有硼之層間絕緣膜BPZH與接觸插塞CPG之間。
接著，如圖19及圖20所示地，以覆蓋層間絕緣膜UDZ9之方式，例如，藉由濺鍍法形成包含障壁金屬之鋁膜ALB1。接著，如圖21、圖22及圖23所示地，藉由進行預定之照相製版處理，形成光阻圖案PR2。接著，藉由以光阻圖案PR2作為蝕刻遮罩對鋁膜ALB1進行蝕刻處理，在記憶單元部及周邊電路部PR中形成第一配線ML1。在熔線部FR中形成熔線FUS。熔線FUS之一端側接觸一接觸插塞CPG，而熔線FUS之另一端側接觸另一接觸插塞CPG。然後，去除光阻圖案PR2。
接著，如圖24及圖25所示地，以覆蓋第一配線ML1及熔線FUS之方式，藉由HDP法形成層間絕緣膜UDZ10。接著，以覆蓋層間絕緣膜UDZ10之方式，藉由電漿CVD法形成層間絕緣膜UDZ11。接著，藉由對層間絕緣膜UDZ11進行化學機械研磨處理，使層間絕緣膜UDZ11平坦化。接著，以覆蓋層間絕緣膜UDZ11等之方式，藉由電漿CVD法形成層間絕緣膜UDZ12。
接著，藉由濺鍍法，形成包含障壁金屬之鋁膜(未圖示)。藉由對該鋁膜進行預定之照相製版處理及蝕刻處理，在記憶單元部MR及周邊電路部PR中，形成第二配線ML2。第二配線ML2包含墊(電極)。接著，以覆蓋第二配線ML2之方式，藉由HDP法形成層間絕緣膜UDZ13。
接著，如圖26及圖27所示地，藉由對層間絕緣膜UDZ13進行預定之照相製版處理及蝕刻處理，在周邊電路部PR中形成開口部PK，該開口部PK露出作為第二配線ML2之一部分而形成的墊之部分。在熔線部FR中，在熔線FUS之正上方殘留預定膜厚之層間絕緣膜UDZ10，形成開口部FK。
接著，如圖28及圖29所示地，以覆蓋開口部PK及開口部FK之表面等的方式，藉由電漿CVD法形成氮化矽膜之層間絕緣膜UDZ14。接著，如圖30及圖31所示地，以覆蓋層間絕緣膜UDZ14之方式形成聚醯亞胺膜PID。
接著，藉由對聚醯亞胺膜PID進行預定之照相製版處理及蝕刻處理，在周邊電路部PR中形成露出墊之部分的墊開口部PKP(請參照圖3)。在熔線部FR中，在熔線FUS之正上方，例如，殘留大約250nm之層間絕緣膜UDZ10等，以形成熔線開口部FKP(請參照圖4)。如此，完成具有SRAM記憶單元之半導體裝置的主要部分。
在第1例之半導體裝置的熔線部FR中，添加有硼之層間絕緣膜BPZH以與接觸插塞CPG隔著一距離之態樣形成，或殘留其一部分。藉此，可在接觸孔CPGH之側壁上不露出層間絕緣膜BPZH，以回避起因於硼與水分反應之問題。與比較例之半導體裝置比較來說明此種情形。
在比較例之半導體裝置中，為簡化說明，對與第1例之半導體裝置相同之構件賦予相同之符號，且除了必要之情形以外不重複其說明。
首先，經過與圖5及圖6所示之步驟同樣之步驟後，如圖32及圖33所示地，以覆蓋位元線BL等之方式，形成添加有硼之層間絕緣膜BPZH，並以覆蓋該層間絕緣膜BPZH之方式，形成未添加硼等之不純物的層間絕緣膜UDZ3。
接著，如圖34及圖35所示地，藉由進行預定之照相製版處理，形成光阻圖案CPR。藉由以該光阻圖案CPR作為蝕刻遮罩，對層間絕緣膜UDZ3、BPZH等進行蝕刻處理，在記憶單元部MR中形成接觸孔CH。形成接觸孔CH後，去除光阻圖案CPR。
接著，經過與圖7及圖8所示之步驟同樣之步驟後，在記憶單元部MR中形成局部配線2G(請參照圖36)。接著，如圖36及圖37所示地，以覆蓋局部配線2G等之方式形成層間絕緣膜UDZ4，進一步，依序形成層間絕緣膜UDZ5至UDZ9。在該期間，在記憶單元部MR中形成負載電晶體LTR及電容器CAP。在至此為止之步驟中，未對位於熔線部FR之層間絕緣膜BPZH的部分，施加蝕刻處理等之加工。
接著，藉由進行預定之照相製版處理及蝕刻處理，在周邊電路部PR中形成接觸孔MCTH。在熔線部FR中形成露出位元線BL之接觸孔CPGH。此時，接觸孔CPGH係貫穿添加有硼之層間絕緣膜BPZH而形成。接著，在接觸孔MCTH內形成導電性插塞MCT，並在接觸孔CPGH內形成接觸插塞CPG。
然後，經過與由圖19及圖20所示之步驟到圖30及圖31所示之步驟同樣的步驟後，形成墊開口部PKP及熔線開口部FKP，完成比較例之半導體裝置的主要部分。
在比較例之半導體裝置中，為了將判定為不良之記憶單元切換至正常之記憶單元，若欲藉由雷射光完全熔斷特定之熔線FUS，則熔線FUS蒸發不見了。此時，在長度(大約4至5µm)比較短之熔線中，接觸熔線FUS之接觸插塞CPG亦同時蒸發。
在比較例之半導體裝置中，接觸插塞CPG係形成於接觸孔CPGH內，而接觸孔CPGH係貫穿添加有硼之層間絕緣膜BPZH而形成。因此，若接觸插塞CPG蒸發，該層間絕緣膜BPZH(BPTEOS膜)會露出接觸孔CPGH之側壁。
若對如此之半導體裝置進行環境測試(HAST)，半導體裝置會暴露於高溫高濕之環境中。如此，發明人確認：如圖38(虛線框P內)所示地，由於水分(H2 O)與露出接觸孔CPGH側壁之層間絕緣膜BPZH中包含的硼反應，使層間絕緣膜BPZH膨脹而產生破裂或產生剝離(HAST不良)。
相對於比較例，在實施形態1之第1例之半導體裝置的熔線部FR中，添加有硼之層間絕緣膜BPZH形成為以與接觸插塞CPG隔著一距離之態樣覆蓋位元線BL。此外，殘留在位於一位元線BL之端部與另一位元線BL之端部之間的區域中的層間絕緣膜BPZH的部分與兩接觸插塞CPG中之一及另一接觸插塞隔著一距離。
因此，如圖39所示地，即使因熔斷長度大約4至5µm之熔線FUS，熔線FUS與接觸插塞CPG同時蒸發，使未添加硼等不純物之層間絕緣膜UDZ4露出接觸孔CPGH之側壁，添加有硼之層間絕緣膜BPZH亦不露出(虛線框E內)。
藉此，此次發明人確認：在環境測試中，可阻止水分(H2 O)與硼反應，並可確實防止起因於層間絕緣膜BPZH因水分與硼之反應而膨脹的破裂或剝離等(HAST不良)。
此外，發明人對添加有硼之層間絕緣膜進行各種評價，分別知道了硼濃度與HAST不良之關係、及層間絕緣膜之膜厚與HAST不良之關係。
首先，說明硼濃度與HAST不良之關係。在比較例之半導體裝置中，接觸孔CPGH形成為除了貫穿添加有硼之層間絕緣膜的層間絕緣膜BPZH以外，亦貫穿層間絕緣膜BPZL。然而，發明人確認：在環境測試中，雖然在層間絕緣膜BPZH露出之部分中確認HAST不良，但在層間絕緣膜BPZL露出之部分則未產生HAST不良。相對於層間絕緣膜BPZH之硼濃度為大約3.2wt%，層間絕緣膜BPZL之硼濃度為大約2.3wt%。
在此，發明人對HAST不良與層間絕緣膜所添加之硼濃度的相關性進行評價。結果顯示於圖40中。如圖40所示地，可了解的是若層間絕緣膜所添加之硼濃度為大約2.5wt%以下，未產生HAST不良。
接著，說明層間絕緣膜之膜厚與HAST不良的關係。露出接觸孔CPGH側壁之層間絕緣膜BPZH的膜厚設定為比層間絕緣膜BPZL之膜厚薄。
在此，發明人對HAST不良與層間絕緣膜之膜厚(位元線上)的相關性進行評價。此外，硼濃度為大約3.2wt%。結果顯示於圖41中。如圖41所示地，可了解的是層間絕緣膜之膜厚為0時，即，層間絕緣膜BPZH未露出接觸孔CPGH之側壁時，未產生HAST不良，而隨著層間絕緣膜之膜厚增厚，HAST不良增加。
依據該評價結果，推測假設添加有硼之層間絕緣膜露出接觸孔的側壁，亦可獲得該層間絕緣膜之膜厚越薄，越抑制HAST不良之效果。依據該知識之半導體裝置在實施形態3中說明。
此外，在上述第1例之半導體裝置中，電性連接熔線FUS及位元線BL之接觸插塞CPG，如圖42所示地，舉一個接觸插塞為例來說明。接觸插塞CPG之數目不限於一個，例如，如圖43所示地，亦可形成兩個接觸插塞。
(第2例) 在第1例中，說明形成局部配線2G後，形成覆蓋該局部配線2G之層間絕緣膜UDZ4前進行部分地去除位於熔線部FR之層間絕緣膜BPZH的一連串步驟的情形。在此，說明形成局部配線2G前進行該一連串步驟的情形，作為製造方法之一評價。
在第2例中，藉由在形成局部配線2G前進行部分地去除位於熔線部FR之層間絕緣膜BPZH的一連串步驟，在熔線部FR中附加地形成側壁絕緣膜。如圖44及圖45所示地，在半導體裝置之熔線部FR中，以覆蓋殘留之層間絕緣膜BPZH及層間絕緣膜UDZ3的端面的方式，形成氮化矽膜SN2作為側壁絕緣膜。此外，在覆蓋位元線BL之氮化矽膜SN1上端部的部分亦形成氮化矽膜SN2。
如後述地，該氮化矽膜SN2係由膜形成，該膜與形成覆蓋位於記憶單元部MR之接觸孔CH側壁之氮化矽膜SN2時的氮化矽膜相同。另外，關於除此以外之結構，由於與圖3及圖4所示之半導體裝置(實施形態1之第1例)相同，對相同構件賦予相同符號，且除了必要之情形以外不重複其說明。
接著，說明第2例之半導體裝置的製造方法。首先，經過與圖5及圖6所示之步驟同樣的步驟，如圖46及圖47所示地，在記憶單元部MR及周邊電路部PR中，形成電性連接於存取電晶體ATR1、ATR2之位元配線BL等。在熔線部FR中，形成分別電性連接於記憶單元等並分別沿一方向延伸之位元線BL及位元線BL。
接著，如圖48及圖49所示地，以覆蓋位元線BL等之方式形成添加有硼之層間絕緣膜BPZH。接著，形成未添加硼等不純物之層間絕緣膜UDZ3。
接著，藉由進行預定之照相製版處理，使位於熔線部FR之層間絕緣膜UDZ3之部分露出，形成覆蓋記憶單元部等(未圖示)之光阻圖案。該光阻圖案與圖10所示之周邊電路部PR同樣地形成為未覆蓋包含接觸插塞CPG(請參照圖45)接觸位元線BL處之區域。
接著，藉由以該光阻圖案作為蝕刻遮罩進行蝕刻處理，如圖50所示地，在一位元線BL之端部與另一位元線BL之端部之間，殘留預定厚度之層間絕緣膜BPZH的部分，並去除層間絕緣膜UDZ3之部分及層間絕緣膜BPZH之部分。
接著，如圖51及圖52所示地，藉由進行預定之照相製版處理，形成光阻圖案PR3。接著，藉由以該光阻圖案PR3作為蝕刻遮罩，對層間絕緣膜UDZ5、UDZ4等進行蝕刻處理，在記憶單元部MR中形成接觸孔CH。然後，去除光阻圖案PR3。
接著，如圖53及圖54所示地，以覆蓋記憶單元部MR之接觸孔CH的側壁及熔線部FR之殘存層間絕緣膜BPZH等的方式，形成氮化矽膜SN2。接著，如圖55及圖56所示地，對氮化矽膜SN2之全面進行異向性蝕刻處理(全面蝕刻處理)。
藉此，在記憶單元部MR中，在接觸孔CH內形成氮化矽膜SN2作為側壁絕緣膜。此外，在熔線部FR中，在覆蓋位元線BL之層間絕緣膜BPZH、UZD3的端面上形成氮化矽膜SN2作為側壁絕緣膜。另外，在覆蓋位元線BL之氮化矽膜SN1的上端部形成氮化矽膜SN2作為側壁絕緣膜。
接著，與圖7所示之步驟同樣地，如圖57所示地，在記憶單元部MR中，形成多晶矽插塞SC及局部配線2G。然後，經過與圖13所示之步驟至圖30及圖31所示之步驟同樣的步驟後，在周邊電路部PR中形成墊開口部PKP，並在熔線部FR中形成熔線開口部FKP，藉此完成圖44及圖45所示之半導體裝置的主要部分。
在第2例之半導體裝置中，與第1例之半導體裝置同樣地，在半導體裝置之熔線部FR中，添加有硼之層間絕緣膜BPZH形成為以與接觸插塞CPG隔著一距離之態樣覆蓋位元線BL。此外，殘留在位於一位元線BL之端部與另一位元線BL之端部之間的區域中的層間絕緣膜BPZH的部分與兩接觸插塞CPG中之一及另一接觸插塞隔著一距離。
因此，即使因熔斷熔線FUS，熔線FUS與接觸插塞CPG同時蒸發，使未添加硼等不純物之層間絕緣膜UDZ4露出接觸孔CPGH之側壁，添加有硼之層間絕緣膜BPZH亦不露出(請參照圖39)。
藉此，在環境測試中，可阻止水分(H2 O)與硼反應，並可確實防止起因於層間絕緣膜BPZH因水分與硼之反應而膨脹的破裂或剝離等(HAST不良)。
[實施形態2] 在實施形態1中，說明在位於熔線部FR之一位元線BL的端部與另一位元線BL的端部之間，殘留層間絕緣膜BPZH之情形。在此，該明未殘留該層間絕緣膜BPZH之情形。
(第1例) 在第1例中，說明形成局部配線2G後，形成覆蓋該局部配線2G之層間絕緣膜UDZ4前進行去除位於熔線部FR之層間絕緣膜BPZH的一連串步驟的情形。
如圖58及圖59所示地，在半導體裝置之熔線部FR中，首先，添加有硼之層間絕緣膜BPZH形成為以與接觸插塞CPG隔著一距離之態樣覆蓋位元線BL。而且，層間絕緣膜BPZH未殘留在位於一位元線BL之端部與另一位元線BL之端部之間的區域中，並形成未添加硼等不純物之層間絕緣膜UDZ4。另外，關於除此以外之結構，由於與圖3及圖4所示之半導體裝置(實施形態1之第1例)相同，對相同構件賦予相同符號，且除了必要之情形以外不重複其說明。
接著，說明第1例之半導體裝置的製造方法。首先，經過與圖5及圖6所示之步驟至圖10所示之步驟同樣的步驟，如圖60及圖61所示地，形成光阻圖案PR1。接著，以光阻圖案PR1作為蝕刻遮罩進行蝕刻處理。此時，以未殘留之方式，大致完全地去除位於一位元線BL與另一位元線BL間之層間絕緣膜BPZH。然後，去除光阻圖案PR1。
接著，經過與圖13及圖15所示之步驟同樣的步驟，以覆蓋去除添加有硼之層間絕緣膜BPZH的位於一位元線BL與另一位元線BL間之區域等的方式，形成未添加硼等之不純物的層間絕緣膜UDZ4(請參照圖59)。然後，經過與圖16及圖18所示之步驟至圖30及圖31所示之步驟同樣的步驟，製造圖58及圖59所示之半導體裝置。
在第1例之半導體裝置中，半導體裝置之熔線部FR中，添加有硼之層間絕緣膜BPZH形成為以與接觸插塞CPG隔著一距離之態樣覆蓋位元線BL。此外，在位於一位元線BL之端部與另一位元線BL之端部之間的區域中，添加有硼之層間絕緣膜BPZH未殘留，並形成未添加硼等之不純物的層間絕緣膜UDZ4。
因此，即使因熔斷熔線FUS，熔線FUS與接觸插塞CPG同時蒸發，使未添加硼等不純物之層間絕緣膜UDZ4露出接觸孔CPGH之側壁，亦可確實阻止添加有硼之層間絕緣膜BPZH露出(請參照圖39)。藉此，在環境測試中，可進一步抑制水分(H2 O)與硼之反應，並可更確實防止破裂或剝離等(HAST不良)。
(第2例) 在第2例中，說明形成局部配線2G前進行去除位於熔線部FR之層間絕緣膜BPZH的一連串步驟的情形，作為製造方法之一評價。
在第2例中，藉由在形成局部配線2G前進行去除位於熔線部FR之層間絕緣膜BPZH的一連串步驟，在熔線部FR中附加地形成側壁絕緣膜。如圖62及圖63所示地，在半導體裝置之熔線部FR中，以覆蓋殘留之層間絕緣膜BPZH及層間絕緣膜UDZ3的端面的方式，形成氮化矽膜SN2作為側壁絕緣膜。此外，在覆蓋位元線BL之氮化矽膜SN1的端面亦以覆蓋該端面之方式形成氮化矽膜SN2。
該氮化矽膜SN2係由膜形成，該膜與形成覆蓋位於記憶單元部MR之接觸孔CH側壁之氮化矽膜SN2時的氮化矽膜相同。另外，關於除此以外之結構，由於與圖58及圖59所示之半導體裝置(實施形態2之第1例)相同，對相同構件賦予相同符號，且除了必要之情形以外不重複其說明。
接著，說明第2例之半導體裝置的製造方法。經過與圖46及圖47所示之步驟至圖48及圖49所示之步驟同樣的步驟後，如圖64及圖65所示地，藉由進行預定之照相製版處理，使位於熔線部FR之層間絕緣膜UDZ3的部分露出，並形成覆蓋記憶單元部MR等之光阻圖案PR4。該光阻圖案PR4與圖10所示之光阻圖案PR1同樣地形成為不覆蓋包含接觸插塞CPG(請參照圖63)接觸位元線BL處之區域。
接著，以該光阻圖案PR4作為蝕刻遮罩進行蝕刻處理。此時，以未殘留之方式，大致完全地去除位於一位元線BL與另一位元線BL間之層間絕緣膜BPZH。然後，去除光阻圖案PR4。接著，經過與圖51及圖52所示之步驟至圖57所示之步驟同樣的步驟，進一步，經過與圖14及圖15所示之步驟至圖30及圖31所示之步驟同樣的步驟，製造圖62及圖63所示之半導體裝置。
在第2例之半導體裝置中，與第1例之半導體裝置同樣地，半導體裝置之熔線部FR中，添加有硼之層間絕緣膜BPZH形成為以與接觸插塞CPG隔著一距離之態樣覆蓋位元線BL。此外，在位於一位元線BL之端部與另一位元線BL之端部之間的區域中，添加有硼之層間絕緣膜BPZH未殘留，並形成未添加硼等之不純物的層間絕緣膜UDZ4。
因此，即使因熔斷熔線FUS，熔線FUS與接觸插塞CPG同時蒸發，使未添加硼等不純物之層間絕緣膜UDZ4露出接觸孔CPGH之側壁，亦可確實阻止添加有硼之層間絕緣膜BPZH露出(請參照圖39)。藉此，在環境測試中，可進一步抑制水分(H2 O)與硼之反應，並可更確實防止破裂或剝離等(HAST不良)。
[實施形態3] 在實施形態1、2中，說明覆蓋位元線BL之層間絕緣膜BPZH與接觸插塞隔著一距離的情形。在此，說明對覆蓋位元線BL之層間絕緣膜BPZH，相對地形成膜厚薄之部分，並使接觸插塞貫穿該薄之部分的情形。
(第1例) 在第1例中，說明形成局部配線2G後，形成覆蓋該局部配線2G之層間絕緣膜UDZ4前進行部分地去除位於熔線部FR之層間絕緣膜BPZH的一連串步驟的情形。
如圖66及圖67所示地，在半導體裝置之熔線部FR中，覆蓋位元線BL之添加有硼的層間絕緣膜BPZH上相對地形成膜厚薄之部分(膜厚TH2)及厚之部分(膜厚TH3)。接觸插塞CPG貫穿該薄之部分而與位元線BL連接。
另外，關於除此以外之結構，由於與圖3及圖4所示之半導體裝置(實施形態1之第1例)相同，對相同構件賦予相同符號，且除了必要之情形以外不重複其說明。
接著，說明第1例之半導體裝置的製造方法。首先，經過與圖5及圖6所示之步驟至圖10所示之步驟同樣的步驟，如圖68及圖69所示地，形成光阻圖案PR1。接著，以光阻圖案PR1作為蝕刻遮罩進行蝕刻處理。此時，去除露出之層間絕緣膜BPZH的部分，使露出之層間絕緣膜BPZH的部分的膜厚TH2比被光阻圖案PR1覆蓋之層間絕緣膜BPZH的部分的膜厚TH3薄。然後，去除光阻圖案PR1。
接著，經過與圖13及圖15所示之步驟同樣的步驟，形成未添加硼等之不純物的層間絕緣膜UDZ4(請參照圖66、圖67)。然後，經過與圖16及圖18所示之步驟至圖30及圖31所示之步驟同樣的步驟，製造圖66及圖67所示之半導體裝置。
在第1例之半導體裝置的熔線部中，藉由對層間絕緣膜BPZH進行部分之蝕刻處理，形成具有比當初之膜厚TH3薄之膜厚TH2並覆蓋位元線BL的部分。接觸插塞CPG貫穿該薄之部分並與位元線BL連接。
如在實施形態1中說明地，發明人對HAST不良與層間絕緣膜之膜厚(位元線上)的相關性進行評價，如圖41所示地，獲得隨著添加有硼之層間絕緣膜的膜厚變薄，HAST不良減少的知識。
在此，藉由第1例之半導體裝置與比較例之半導體裝置(請參照圖36及圖37)，比較接觸插塞CPG貫穿之層間絕緣膜BPZH的膜厚。在比較例之半導體裝置中，相對於層間絕緣膜BPZH之膜厚為TH3，在第1例之半導體裝置中，由於進行蝕刻處理，膜厚TH2比膜厚TH3薄。藉此，推測相較於比較例之半導體裝置，第1例之半導體裝置更可抑制HAST不良。
此外，在包含接觸插塞CPG接觸處之區域中，可在可抑制HAST不良之範圍內殘存層間絕緣膜BPZH，因此可輕易地控制對層間絕緣膜BPZH進行蝕刻處理時之製程。
(第2例) 在第2例中，說明形成局部配線2G前進行部分地去除位於熔線部FR之層間絕緣膜BPZH的一連串步驟的情形，作為製造方法之一評價。
在第2例中，藉由在形成局部配線2G前進行部分地去除位於熔線部FR之層間絕緣膜BPZH的一連串步驟，在熔線部FR中附加地形成側壁絕緣膜。如圖70及圖71所示地，在半導體裝置之熔線部FR中，以覆蓋殘留之層間絕緣膜BPZH及層間絕緣膜UDZ3的端面的方式，形成氮化矽膜SN2作為側壁絕緣膜。
該氮化矽膜SN2係由膜形成，該膜與形成覆蓋位於記憶單元部MR之接觸孔CH側壁之氮化矽膜SN2時的氮化矽膜相同。另外，關於除此以外之結構，由於與圖66及圖67所示之半導體裝置(實施形態3之第1例)相同，對相同構件賦予相同符號，且除了必要之情形以外不重複其說明。
接著，說明第2例之半導體裝置的製造方法。經過與圖46及圖47所示之步驟至圖48及圖49所示之步驟同樣的步驟後，如圖72及圖73所示地，藉由進行預定之照相製版處理，使位於熔線部FR之層間絕緣膜UDZ3的部分露出，並形成覆蓋記憶單元部MR等之光阻圖案PR4。該光阻圖案PR4與圖10所示之光阻圖案PR1同樣地形成為不覆蓋包含接觸插塞CPG(請參照圖71)接觸位元線BL處之區域。
接著，以該光阻圖案PR4作為蝕刻遮罩進行蝕刻處理。此時，去除露出之層間絕緣膜BPZH的部分，使露出之層間絕緣膜BPZH的部分的膜厚TH2比被光阻圖案PR4覆蓋之層間絕緣膜BPZH的部分的膜厚TH3薄。然後，去除光阻圖案PR4。
接著，經過與圖51及圖52所示之步驟至圖57所示之步驟同樣的步驟，進一步，經過與圖14及圖15所示之步驟至圖30及圖31所示之步驟同樣的步驟，製造圖62及圖63所示之半導體裝置。
在第2例之半導體裝置的熔線部中，與第1例之半導體裝置同樣地，藉由對層間絕緣膜BPZH進行部分之蝕刻處理，形成具有比當初之膜厚TH3薄之膜厚TH2並覆蓋位元線BL的部分。接觸插塞CPG貫穿該薄之部分並與位元線BL連接。
藉此，推測與關於第1例之半導體裝置之說明同樣地，相較於比較例之半導體裝置，更可抑制HAST不良。此外，在包含接觸插塞CPG接觸處之區域中，可在可抑制HAST不良之範圍內殘存層間絕緣膜BPZH，因此可輕易地控制對層間絕緣膜BPZH進行蝕刻處理時之製程。
此外，在各實施形態之第2例的半導體裝置中，由於以覆蓋層間絕緣膜BPZH之端面的方式形成側壁絕緣膜，可確實地阻止層間絕緣膜BPZH中之硼擴散至層間絕緣膜UDZ4。
另外，在各實施形態之半導體裝置中，雖然舉SRAM記憶單元為例作為記憶單元，但例如，亦可適用於具有DRAM(Dynamic Random Access Memory(動態隨機存取記憶體))等之記憶單元的半導體裝置。此外，雖然熔線係以LT熔線為對象來說明，但亦可適用於切換電源等之熔線。再者，不限於記憶單元，亦可適用於具有添加有硼之層間絕緣膜埋入配線間之構造的半導體裝置。
在各實施形態中說明之半導體裝置可依需要進行各種組合。
以上，雖然依據實施形態具體地說明本發明人所作成之發明，但當然本發明不限於前述實施形態，在不偏離其主旨之範圍內可進行各種變更。
上述之實施形態3包含以下之態樣。 (附記1) 具有以下步驟： 在半導體基板之主表面上，形成包含沿一方向延伸之第一配線的配線； 形成層間絕緣膜，其包含以覆蓋前述半導體基板之方式，形成含有第一硼之第一層間絕緣膜的步驟； 形成接觸插塞，該接觸插塞包含貫穿前述層間絕緣膜並接觸第一配線之第一接觸插塞；及 在前述層間絕緣膜之表面上，形成接觸前述第一接觸插塞之熔線， 前述形成第一層間絕緣膜之步驟包含以下步驟： 以具有第一膜厚並覆蓋前述第一配線之方式形成前述第一層間絕緣膜；及 藉由去除位於包含前述第一接觸插塞接觸前述第一配線處之區域的前述第一層間絕緣膜的部分，形成具有比前述第一膜厚薄之前述第二膜厚並覆蓋前述第一配線之部分， 前述形成接觸插塞之步驟包含貫穿具有前述第二膜厚並覆蓋前述第一配線之前述第一層間絕緣膜的部分，形成前述第一接觸插塞的步驟。 (附記2) 附記1記載之半導體裝置的製造方法，具有在前述半導體基板之前述主表面上形成多數之記憶單元的步驟， 前述形成第一層間絕緣膜之步驟包含以覆蓋多數前述記憶單元之方式，形成前述第一層間絕緣膜的步驟， 前述形成配線之步驟包含形成電性連接於多數前述記憶單元中之一記憶單元的位元線，作為前述第一配線的步驟。
2G‧‧‧局部配線
ALB1‧‧‧鋁膜
ATR1‧‧‧存取電晶體
ATR2‧‧‧存取電晶體
BL‧‧‧位元線
/BL‧‧‧位元線
BPZH‧‧‧層間絕緣膜
BPZL‧‧‧層間絕緣膜
BS‧‧‧多晶矽插塞
C1‧‧‧電容器
C2‧‧‧電容器
CAP‧‧‧電容器
CH‧‧‧接觸孔
CPG‧‧‧接觸插塞
CPGH‧‧‧接觸孔
CPR‧‧‧光阻圖案
CTC‧‧‧接觸導電層
DB‧‧‧多晶矽插塞
DBU‧‧‧多晶矽插塞
DTR1‧‧‧汲極電晶體
DTR2‧‧‧汲極電晶體
E‧‧‧虛線框
FK‧‧‧開口部
FKP‧‧‧熔線開口部
FR‧‧‧熔線部
FUS‧‧‧熔線
L‧‧‧預定距離
LTR‧‧‧負載電晶體
LTR1‧‧‧負載電晶體
LTR2‧‧‧負載電晶體
MCT‧‧‧導電性插塞
MCTH‧‧‧接觸孔
ML1‧‧‧第一配線
ML2‧‧‧第二配線
MR‧‧‧記憶單元部
NWL‧‧‧n井
P‧‧‧虛線框
PID‧‧‧聚醯亞胺膜
PK‧‧‧開口部
PKP‧‧‧墊開口部
PR‧‧‧周邊電路部
PR1‧‧‧光阻圖案
PR2‧‧‧光阻圖案
PR3‧‧‧光阻圖案
PR4‧‧‧光阻圖案
PTR‧‧‧周邊電路用之電晶體
PWL‧‧‧p井
SC‧‧‧多晶矽插塞
SD‧‧‧源極/汲極區域
SI‧‧‧元件分離絕緣膜
SMC‧‧‧SRAM記憶單元
SN1‧‧‧氮化矽膜
SN2‧‧‧氮化矽膜
SUB‧‧‧半導體基板
TH1‧‧‧厚度
TH2‧‧‧膜厚
TH3‧‧‧膜厚
UDZ1‧‧‧層間絕緣膜
UDZ2‧‧‧層間絕緣膜
UDZ3‧‧‧層間絕緣膜
UDZ4‧‧‧層間絕緣膜
UDZ5‧‧‧層間絕緣膜
UDZ6‧‧‧層間絕緣膜
UDZ7‧‧‧層間絕緣膜
UDZ8‧‧‧層間絕緣膜
UDZ9‧‧‧層間絕緣膜
UDZ10‧‧‧層間絕緣膜
UDZ11‧‧‧層間絕緣膜
UDZ12‧‧‧層間絕緣膜
UDZ13‧‧‧層間絕緣膜
UDZ14‧‧‧層間絕緣膜
Vcc‧‧‧電壓
WL‧‧‧字線
[圖1]係顯示各實施形態之半導體裝置之高階SRAM記憶單元的等價電路的圖。 [圖2]係顯示在各實施形態之半導體裝置中，形成有高階SRAM記憶單元之記憶單元部等、及形成有熔線之熔線部的配置圖案一例的平面圖。 [圖3]係顯示實施形態1之第一例半導體裝置的記憶單元部及周邊電路部構造的剖面圖。 [圖4]係顯示實施形態1之第一例半導體裝置的熔線部構造的剖面圖。 [圖5]係顯示在相同實施形態中，第1例半導體裝置之製造方法的一步驟中，記憶單元部及周邊電路部之剖面圖。 [圖6]係顯示在相同實施形態中，圖5所示之步驟中的熔線部的剖面圖。 [圖7]係顯示在相同實施形態中，圖5及圖6所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖8]係顯示在相同實施形態中，圖7所示之步驟中的熔線部的剖面圖。 [圖9]係顯示在相同實施形態中，圖7及圖8所示之步驟後進行之步驟中，熔線部的平面圖。 [圖10]係顯示在相同實施形態中，圖9所示之剖面線X-X的熔線部的剖面圖。 [圖11]係顯示在相同實施形態中，圖9及圖10所示之步驟後進行之步驟中，熔線部的剖面圖。 [圖12]係顯示在相同實施形態中，圖11所示之步驟後進行之步驟中，熔線部的剖面圖。 [圖13]係顯示在相同實施形態中，圖12所示之步驟後進行之步驟中，熔線部的剖面圖。 [圖14]係顯示在相同實施形態中，圖13所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖15]係顯示在相同實施形態中，圖14所示之步驟中的熔線部的剖面圖。 [圖16]係顯示在相同實施形態中，圖14及圖15所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖17]係係顯示在相同實施形態中，圖16所示之步驟中的熔線部的平面圖。 [圖18]係顯示在相同實施形態中，圖17所示之剖面線XVIII-XVIII的熔線部的剖面圖。 [圖19]係顯示在相同實施形態中，圖16至圖18所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖20]係顯示在相同實施形態中，圖19所示之步驟中的熔線部的剖面圖。 [圖21]係顯示在相同實施形態中，圖19及圖20所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖22]係顯示在相同實施形態中，圖21所示之步驟中的熔線部的平面圖。 [圖23]係顯示在相同實施形態中，圖22所示之剖面線XXIII-XXIII的熔線部的剖面圖。 [圖24]係顯示在相同實施形態中，圖21至圖23所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖25]係顯示在相同實施形態中，圖24所示之步驟中的熔線部的剖面圖。 [圖26]係顯示在相同實施形態中，圖24及圖25所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖27]係在相同實施形態中，圖26所示之步驟中的熔線部的剖面圖。 [圖28]係顯示在相同實施形態中，圖26及圖27所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖29]係在相同實施形態中，圖28所示之步驟中的熔線部的剖面圖。 [圖30]係顯示在相同實施形態中，圖28及圖29所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖31]係在相同實施形態中，圖30所示之步驟中的熔線部的剖面圖。 [圖32]係顯示比較例之半導體裝置之製造方法的一步驟中，記憶單元部及周邊電路部的剖面圖。 [圖33]係圖32所示之步驟中的熔線部的剖面圖。 [圖34]係顯示圖32及圖33所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖35]係圖34所示之步驟中的熔線部的剖面圖。 [圖36]係顯示圖34及圖35所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖37]係圖36所示之步驟中的熔線部的剖面圖。 [圖38]係用以說明比較例之半導體裝置問題的熔線部的剖面圖。 [圖39]係在相同實施形態中，用以說明作用效果之熔線部的剖面圖。 [圖40]係顯示在相同實施形態中，HAST不良與BPTEOS膜之硼濃度之關係的圖。 [圖41]係顯示在相同實施形態中，HAST不良與BPTEOS膜之膜厚之關係的圖。 [圖42]係顯示在相同實施形態中，電性連接位元線及熔線之接觸插塞的一態樣的部分平面圖。 [圖43]係顯示在相同實施形態中，電性連接位元線及熔線之接觸插塞的另一態樣的部分平面圖。 [圖44]係顯示在相同實施形態中，第2例之半導體裝置之記憶單元部及周邊電路部構造的剖面圖。 [圖45]係顯示在相同實施形態中，第2例之半導體裝置之熔線部的構造的剖面圖。 [圖46]係顯示在相同實施形態中，第2例之半導體裝置之製造方法的一步驟中，記憶單元部及周邊電路部的剖面圖。 [圖47]係在相同實施形態中，圖46所示之步驟中的熔線部的剖面圖。 [圖48]係顯示在相同實施形態中，圖46及圖47所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖49]係在相同實施形態中，圖48所示之步驟中的熔線部的剖面圖。 [圖50]係顯示在相同實施形態中，圖48及圖49所示之步驟後進行之步驟中，熔線部的剖面圖。 [圖51]係顯示在相同實施形態中，圖50所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖52]係在相同實施形態中，圖51所示之步驟中的熔線部的剖面圖。 [圖53]係顯示在相同實施形態中，圖51及圖52所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖54]係在相同實施形態中，圖53所示之步驟中的熔線部的剖面圖。 [圖55]係顯示在相同實施形態中，圖53及圖54所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖56]係在相同實施形態中，圖55所示之步驟中的熔線部的剖面圖。 [圖57]係顯示在相同實施形態中，圖55及圖56所示之步驟後進行之步驟中，記憶單元部及周邊電路部的剖面圖。 [圖58]係顯示實施形態2之第1例之半導體裝置的記憶單元部及周邊電路部構造的剖面圖。 [圖59]係顯示實施形態2之第1例之半導體裝置的熔線部構造的剖面圖。 [圖60]係顯示在相同實施形態中，第1例之半導體裝置之製造方法的一步驟中，記憶單元部及周邊電路部之剖面圖。 [圖61]係在相同實施形態中，圖60所示之步驟中的熔線部的剖面圖。 [圖62]係顯示在相同實施形態中，第2例之半導體裝置的記憶單元部及周邊電路部構造的剖面圖。 [圖63]係在相同實施形態中，第2例之半導體裝置的熔線部構造的剖面圖。 [圖64]係顯示在相同實施形態中，第2例之半導體裝置之製造方法的一步驟中，記憶單元部及周邊電路部之剖面圖。 [圖65]係在相同實施形態中，圖64所示之步驟中的熔線部的剖面圖。 [圖66]係顯示實施形態3之第1例之半導體裝置的記憶單元部及周邊電路部構造的剖面圖。 [圖67]係顯示實施形態3之第1例之半導體裝置的熔線部構造的剖面圖。 [圖68]係顯示在相同實施形態中，第1例之半導體裝置之製造方法的一步驟中，記憶單元部及周邊電路部之剖面圖。 [圖69]係在相同實施形態中，圖68所示之步驟中的熔線部的剖面圖。 [圖70]係顯示在相同實施形態中，第2例之半導體裝置的記憶單元部及周邊電路部構造的剖面圖。 [圖71]係顯示在相同實施形態中，第2例之半導體裝置的熔線部構造的剖面圖。 [圖72]係顯示在相同實施形態中，第2例之半導體裝置之製造方法的一步驟中，記憶單元部及周邊電路部之剖面圖。 [圖73]係在相同實施形態中，圖72所示之步驟中的熔線部的剖面圖。
無
BL‧‧‧位元線
BPZH‧‧‧層間絕緣膜
BPZL‧‧‧層間絕緣膜
CPG‧‧‧接觸插塞
CPGH‧‧‧接觸孔
FKP‧‧‧熔線開口部
FR‧‧‧熔線部
FUS‧‧‧熔線
SN1‧‧‧氮化矽膜
SUB‧‧‧半導體基板
UDZ1‧‧‧層間絕緣膜
UDZ2‧‧‧層間絕緣膜
UDZ3‧‧‧層間絕緣膜
UDZ4‧‧‧層間絕緣膜
UDZ5‧‧‧層間絕緣膜
UDZ6‧‧‧層間絕緣膜
UDZ7‧‧‧層間絕緣膜
UDZ8‧‧‧層間絕緣膜
UDZ9‧‧‧層間絕緣膜
UDZ10‧‧‧層間絕緣膜
UDZ11‧‧‧層間絕緣膜
UDZ12‧‧‧層間絕緣膜
UDZ13‧‧‧層間絕緣膜
UDZ14‧‧‧層間絕緣膜

Claims (15)

  1. 一種半導體裝置，包含： 半導體基板，具有主表面； 配線，形成於該半導體基板之該主表面上配線並包含沿一方向延伸的第一配線； 熔線，其相對於該配線，沿遠離該主表面之方向隔著一距離而形成； 接觸插塞，其包含分別接觸該第一配線及該熔線而電性連接於該第一配線及該熔線的第一接觸插塞；及 層間絕緣膜，其以覆蓋該半導體基板之方式形成，並包含第一層間絕緣膜，而該第一層間絕緣膜含有以與該第一接觸插塞隔著一距離之態樣覆蓋於該第一配線的第一硼。
  2. 如申請專利範圍第1項之半導體裝置，其中： 該配線包含沿該一方向延伸之第二配線， 該第一配線及該第二配線係配置成該第一配線之端部與該第二配線之端部沿一方向隔著一距離而對向， 該接觸插塞包含第二接觸插塞，而該第二接觸插塞分別接觸該第二配線及該熔線而電性連接該第二配線及該熔線， 該第一層間絕緣膜係形成為以與該第二接觸插塞隔著一距離之態樣覆蓋該第二配線，並且形成於位在該第一配線之該端部與該第二配線之該端部之間的區域中， 形成於位在該第一配線之該端部與該第二配線之該端部之間的區域中的該第一層間絕緣膜之部分，係與該第一接觸插塞及該第二接觸插塞各自隔著一距離。
  3. 如申請專利範圍第1項之半導體裝置，其中： 該配線包含沿該一方向延伸之第二配線， 該第一配線及該第二配線係配置成該第一配線之端部與該第二配線之端部沿該一方向隔著一距離而對向， 該接觸插塞包含第二接觸插塞，該第二接觸插塞分別接觸該第二配線及該熔線而電性連接該第二配線及該熔線， 該第一層間絕緣膜係形成為以與該第二接觸插塞隔著一距離之態樣覆蓋該第二配線，且未形成於位於該第一配線之該端部與該第二配線之該端部之間的區域中。
  4. 如申請專利範圍第1至3項中任一項之半導體裝置，其中： 該層間絕緣膜包含第二層間絕緣膜，而該第二層間絕緣膜形成於該第一層間絕緣膜與該熔線間並含有第二硼， 該第一層間絕緣膜含有之該第一硼的濃度設定為比該第二層間絕緣膜含有之該第二硼的濃度高。
  5. 如申請專利範圍第1至3項中任一項之半導體裝置，其中： 該半導體基板之該主表面上形成多數之記憶單元， 該第一層間絕緣膜係以覆蓋多數之該記憶單元之方式形成， 該配線包含電性連接於多數之該記憶單元中之一記憶單元的位元線，作為該第一配線。
  6. 如申請專利範圍第5項之半導體裝置，其中該記憶單元包含靜態隨機存取記憶單元。
  7. 如申請專利範圍第1至3項中任一項之半導體裝置，其中以覆蓋該第一層間絕緣膜之端面的方式形成側壁絕緣膜。
  8. 一種半導體裝置，包含： 半導體基板，具有主表面； 配線，形成於該半導體基板之該主表面上，並包含沿一方向延伸的第一配線； 熔線，其相對於該配線，沿遠離該主表面之方向隔著一距離而形成； 接觸插塞，其包含分別接觸該第一配線及該熔線而電性連接該第一配線及該熔線之第一接觸插塞；及 層間絕緣膜，其以覆蓋該半導體基板之方式形成，並含有覆蓋該第一配線之硼， 該第一層間絕緣膜包含： 第一部分，其具有第一膜厚且覆蓋該第一配線；及 第二部分，其具有比該第一膜厚薄之第二膜厚且覆蓋該第一配線， 該第一接觸插塞以貫穿該第二部分之態樣接觸該第一配線。
  9. 如申請專利範圍第8項之半導體裝置，其中： 該半導體基板之該主表面上形成多數之記憶單元， 該第一層間絕緣膜係以覆蓋多數之該記憶單元之方式形成， 該配線包含電性連接於多數之該記憶單元中之一記憶單元的位元線，作為該第一配線。
  10. 如申請專利範圍第9項之半導體裝置，其中該記憶單元包含靜態隨機存取記憶單元。
  11. 如申請專利範圍第8至10項中任一項之半導體裝置，其中以覆蓋該第一層間絕緣膜之端面的方式形成側壁絕緣膜。
  12. 一種半導體裝置之製造方法，包含以下步驟： 在半導體基板之主表面上形成配線，該配線包含沿一方向延伸之第一配線； 形成層間絕緣膜，其包含以覆蓋該半導體基板之方式，形成含有第一硼之第一層間絕緣膜的步驟； 形成接觸插塞，該接觸插塞包含貫穿該層間絕緣膜並接觸該第一配線之第一接觸插塞；及 在該層間絕緣膜之表面上形成熔線，該熔線接觸該第一接觸插塞， 該形成第一層間絕緣膜之步驟包含以該第一層間絕緣膜與該第一接觸插塞隔著一距離之態樣，將位於包含該第一接觸插塞接觸該第一配線處之區域的該第一層間絕緣膜之部分加以去除的步驟。
  13. 如申請專利範圍第12項之半導體裝置之製造方法，其中： 該形成配線之步驟包含：以該第一配線之端部與該第二配線之端部沿該一方向隔著一距離而對向的態樣，將沿該一方向延伸之第二配線與該第一配線一起形成的步驟， 該形成接觸插塞之步驟包含形成第二接觸插塞之步驟，該第二接觸插塞貫穿該層間絕緣膜並接觸該第二配線， 該形成熔線之步驟包含：以該第一接觸插塞接觸該熔線之一端側且該第二接觸插塞接觸該熔線之另一端側的態樣，形成該熔線的步驟， 該形成第一層間絕緣膜之步驟包含以下步驟： 以該第一層間絕緣膜與該第二接觸插塞隔著一距離之態樣，將位於包含該第二接觸插塞接觸該第二配線處之區域的該第一層間絕緣膜之部分加以去除的步驟；及 殘留位於該第一配線之該端部與該第二配線之該端部之間的該第一層間絕緣膜之部分的步驟。
  14. 如申請專利範圍第12項之半導體裝置之製造方法，其中： 該形成配線之步驟包含：以該第一配線之端部與該第二配線之端部沿該一方向隔著一距離而對向的態樣，將沿該一方向延伸之第二配線與該第一配線一起形成的步驟， 該形成接觸插塞之步驟包含形成第二接觸插塞之步驟，該第二接觸插塞貫穿該層間絕緣膜並接觸該第二配線， 該形成熔線之步驟包含：以該第一接觸插塞接觸該熔線之一端側且該第二接觸插塞接觸該熔線之另一端側的態樣，形成該熔線的步驟， 該形成第一層間絕緣膜之步驟包含以下步驟： 以該第一層間絕緣膜與該第二接觸插塞隔著一距離之態樣，將位於包含該第二接觸插塞接觸該第二配線處之區域的該第一層間絕緣膜之部分加以去除的步驟；及 將位於該第一配線之該端部與該第二配線之該端部之間的該第一層間絕緣膜之部分加以去除的步驟。
  15. 如申請專利範圍第12至14項中任一項之半導體裝置之製造方法，包含以下步驟： 在該半導體基板之該主表面上形成多數之記憶單元的步驟， 該形成第一層間絕緣膜之步驟包含以覆蓋多數之該記憶單元之方式形成該第一層間絕緣膜的步驟， 該形成配線之步驟包含形成電性連接於多數之該記憶單元中之一記憶單元的位元線，作為該第一配線的步驟。
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