JP2008277412A - ヒューズ素子 - Google Patents

Abstract

【課題】微細化しても溶断位置の制御が容易なヒューズ素子を得ること。
【解決手段】半導体基板に形成された回路素子と、半導体基板上に形成された複数の層間絶縁膜と、複数の層間絶縁膜それぞれに設けられて層間接続された複数の配線とを有する半導体装置に設けられるヒューズ素子を構成するにあたり、半導体基板上に、または複数の層間絶縁膜ＩＬ₁〜ＩＬ₃のいずれかにヒューズ本体４３を配置すると共に、複数の層間絶縁膜のいずれかに電気伝導には寄与しない複数のダミービア４５ａ〜４５ｄを金属材料により形成し、複数のダミービアの各々は、ヒューズ本体に一端を接続してヒューズ本体での長手方向の一方の端部と他方の端部とに分けて配置する。
【選択図】 図３−２

Description

本発明はヒューズ素子に関し、特に半導体基板上に、または半導体基板上に形成された複数の層間絶縁膜のいずれかに設けられるヒューズ素子に関する。

今日では、電子機器の小型化、高性能化を図るために、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の記憶素子での大記憶容量化が進められている。また、大記憶容量の記憶素子を高い歩留りの下に得るために、冗長回路技術の向上も図られている。

冗長回路は、大記憶容量の記憶素子を製造する過程で不可避的に生じる不良のメモリセルを記憶素子から電気的に切り離し、予め余分に形成しておいて複数のメモリセルの中の良品のメモリセルを上記不良のメモリセルに代えて記憶素子の回路に組み込むものであり、一般に電気溶断型のヒューズ素子またはブロー型のヒューズ素子を用いて回路の切替えが行われる。

電気溶断型のヒューズ素子は、通電により生じるジュール熱によって溶断を起こさせるタイプのヒューズ素子であり、ブロー型のヒューズ素子は、レーザ光の照射によって加熱して溶断を起こさせるタイプのヒューズ素子である。電気溶断型のヒューズ素子は、記憶素子を構成している半導体基板上に電気絶縁膜（層間絶縁膜を除く）を介して、または当該記憶素子を構成している複数の層間絶縁膜のうちの所望の層間絶縁膜に配置される。また、ブロー型のヒューズ素子は、記憶素子を構成している複数の層間絶縁膜のうちの最上層の層間絶縁膜または最上層側の層間絶縁膜に配置される。これらのヒューズ素子を用いて冗長回路を構成すれば、例えば半導体基板上に所望のシステムを組み上げてシステムＬＳＩ（Large Scale Integration）を得た後であっても当該冗長回路に所定の電気信号を印加して、記憶素子での不良救済を行うことができる。

上記電気溶断型のヒューズ素子としては、例えば特許文献１に記載されているように金属シリサイド製のものが多用されているが、例えば非特許文献１に記載されているように、９０ｎｍノード世代以降の半導体装置では、信号線や電力線として用いられる金属配線層の膜厚や線幅が小さな値とされ、これに伴って電気抵抗値が比較的高い値となるので、当該金属配線層によって電気溶断型のヒューズ素子を構成することが可能である。また、上記の金属配線層によってブロー型のヒューズ素子を構成することも可能である。これら金属配線層によって構成されたヒューズ素子は、他の金属配線層の形成時に当該ヒューズ素子を一緒に形成することが可能であるので、工数を増加させることなく設けることができる。

ただし、電気溶断型のヒューズ素子の溶断時にはヒューズ素子を被覆している層間絶縁膜に変形やクラックが生じるので、電気溶断型のヒューズ素子を用いて冗長回路を構成した場合には、電気溶断型のヒューズ素子の溶断に伴って層間絶縁膜に変形やクラックが生じる可能性がある領域を「遊び領域」にして、当該遊び領域には回路素子や配線、ビアコンタクトを設けないようにすることが望まれる。

特開２０００−９１４３８号公報 上田等、「９０ｎｍノードから４５ｎｍノード以降に適用可能な新しい銅配線電気ヒューズ構造と書き込み手法（クラックアシストモード）」、ＶＬＳＩシンポジウム２００６、Volume 64.

例えば６５ｎｍ世代以降の半導体装置で用いられる金属配線層のように膜厚や線幅が小さな値の微細な金属配線層を用いてヒューズ素子を形成する場合、その膜厚や線幅の製造バラツキを抑えることは極めて困難である。このような金属配線層を電気溶断型のヒューズ素子として用いたときにはジュール熱の発生量が多い箇所で、換言すれば膜厚や線幅の製造バラツキによって電気抵抗値が他の箇所よりも高くなった箇所で溶断が起こるので、溶断位置を制御することも極めて困難である。その結果として、当該ヒューズ素子を用いたときには上述の「遊び領域」を比較的広くとらざるを得なくなり、冗長回路の小型化が妨げられる。ヒューズ素子としての金属配線層の線幅を広くすれば製造バラツキの影響を低減させることができるが、このようなヒューズ素子を溶断させるためには当該ヒューズ素子への電流の供給量を増大させなければならず、結果として冗長回路が大型化する。

本発明は上記の事情に鑑みてなされたものであり、微細化しても溶断位置の制御が容易なヒューズ素子を得ることを目的とする。

上記の目的を達成する本発明のヒューズ素子の一形態では、金属材料により形成されて電気伝導には寄与しない複数のダミービアが、ヒューズ本体における長手方向両端部に分散配置される。このヒューズ素子は、半導体基板に形成された回路素子と、半導体基板上に形成された複数の層間絶縁膜それぞれに設けられて層間接続された複数の配線とを有する半導体装置に設けられるものであり、ヒューズ本体は上記の半導体基板上に、または層間絶縁膜に配置される。また、ダミービアは層間絶縁膜に配置される。

上記の形態のヒューズ素子では、ヒューズ本体に通電したときに、またはヒューズ本体にレーザ光を照射したときに各ダミービアが放熱体として機能する。このため、ダミービアの近傍ではヒューズ本体の昇温が抑えられ、ダミービアから離れた領域ではヒューズ本体が昇温する。ダミービアの配置を適宜選定することにより、たとえヒューズ本体の微細化によって当該ヒューズ本体での膜厚や線幅の製造バラツキが比較的大きくなっても、ヒューズ本体での昇温位置を制御することができる。

すなわち、上記の形態のヒューズ素子では、微細化しても溶断位置の制御が容易である。このヒューズ素子を用いて冗長回路を構成すれば、前述した「遊び領域」を狭くすることができるので、当該冗長回路を備えた記憶素子の小型化、ひいては当該記憶素子を備えた半導体装置の小型化を図ることが容易になる。

以下、本発明のヒューズ素子の実施の形態について、図面を用いて詳細に説明する。なお、本発明は以下に説明する実施の形態に限定されるものではない。

実施の形態１．
図１は、冗長回路を有する記憶素子が設けられている半導体装置の一例を示す概念図であり、図２は、上記の冗長回路でのヒューズ素子の一例を概略的に示す平面図である。図１に示す半導体装置２０では、半導体基板１に所定数の回路素子を形成し、その上に所望数の層間絶縁膜と、各層間絶縁膜に設けられて層間接続された所定パターンの配線とを形成することで、ＣＰＵ（Central Processing Unit）コア部５、アナログ−ディジタル／ディジタル−アナログ変換部７、２つのランダムアクセスメモリ（ＲＡＭ）部９，１１、リードオンリーメモリ（ＲＯＭ）部１３、および論理回路部１５が形成されている。また、半導体装置２０での最上層上には、複数の入出力パッドＰが形成されている。

上記のＲＡＭ部９は、冗長回路が形成された領域である冗長回路部９ａを有し、ＲＡＭ部１１は、冗長回路が形成された領域である冗長回路部１１ａを有している。個々の冗長回路部９ａ，１１ａに形成されている冗長回路では、例えば電流供給線に複数のヒューズ素子それぞれの一端が接続され、各ヒューズ素子の他端はセレクタ回路に接続される。セレクタ回路により選択されたヒューズ素子にのみ電流供給線から電流が供給され、電流の供給に伴うジュール熱により当該ヒューズ素子が昇温して溶断を起こす。

図２には、１つの電流供給線ＥＳに接続された４つのヒューズ素子ＦＥ₁〜ＦＥ₄と、セレクタ回路（図示せず）からの４つの引出し配線ＯＬ₁〜ＯＬ₄とが示されている。個々のヒューズ素子ＦＥ₁〜ＦＥ₄に１つの引出し配線ＯＬ₁，ＯＬ₂，ＯＬ₃，またはＯＬ₄が対応し、接続されている。

図３−１は、本発明のヒューズ素子の一例を概略的に示す上面図であり、図３−２は、図３−１に示したヒューズ素子を概略的に示す断面図である。これらの図に示すヒューズ素子５０は、例えば冗長回路でのヒューズ素子として用いられるものであり、ヒューズ本体４３と４つのダミービア４５ａ〜４５ｄとを有している。冗長回路を構成する電流供給線およびセレクタ回路については図示を省略するが、これらは所望の層間絶縁膜に設けられて、ヒューズ本体４３に接続される。

上記のヒューズ本体４３は、ダマシン配線材料として用いられる銅やアルミニウム等の金属材料によって形成されたものであり、当該ヒューズ本体４３は、半導体基板１（図１参照）上に積層された層間絶縁膜ＩＬ₁に設けられている。層間絶縁膜ＩＬ₁は例えばシリコン酸化物やシリコン酸炭化物等によって形成され、この層間絶縁膜ＩＬ₁の上部にヒューズ本体４３が埋め込まれている。タンタル（Ｔａ）やチタン（Ｔｉ）等の金属あるいは当該金属の窒化物等により形成されたバリアメタル膜ＢＭ₁が、ヒューズ本体４３の側面および底面を覆っている。また、各ダミービア４５ａ〜４５ｄとの接続箇所を除き、シリコン炭窒化物等により形成されたライナー膜ＬＬ₁がヒューズ本体４３の上面を覆っている。

個々のダミービア４５ａ〜４５ｄは、ダマシン配線材料として用いられる銅やアルミニウム等の金属材料によって形成されたダミービア本体ＶＢと、ダミービア本体ＶＢの側面および底面を覆うバリアメタル膜ＢＭ₃とを有しているが、電気伝導には寄与しない。これらのダミービア４５ａ〜４５ｄは、ライナー膜ＬＬ₁上に積層された層間絶縁膜ＩＬ₂を貫通しており、個々のダミービア４５ａ〜４５ｄの一端はヒューズ本体４３の上面に接続されている。各ダミービア４５ａ〜４５ｄは、ヒューズ本体４３の長手方向両端に分散配置されており、ヒューズ本体４３における長手方向の一方の端部に２つのダミービア４５ａ，４５ｄが、また他方の端部に残り２つのダミービア４５ｃ，４５ｄが配置されている。

なお、各バリアメタル膜ＢＭ₃は、例えば上述したバリアメタル膜ＢＭ₁と同じ材料により形成され、層間絶縁膜ＩＬ₂は、シリコン酸化物やシリコン酸炭化物等によって形成される。この層間絶縁膜ＩＬ₂上には、例えば上述したライナー膜ＬＬ₁と同じ材料によって形成されて各ダミービア４５ａ〜４５ｄの上面を覆うライナー膜ＬＬ₂が設けられている。図示の例では、ライナー膜ＬＬ₂上に層間絶縁膜ＩＬ₃が設けられている。

上述の構成を有するヒューズ素子５０では、ヒューズ本体４３に通電したときに各ダミービア４５ａ〜４５ｄが放熱体として機能する。このため、個々のダミービア４５ａ〜４５ｄの近傍ではヒューズ本体４３の昇温が抑えられ、これらのダミービア４５ａ〜４５ｄから離れた領域では放熱が抑えられてヒューズ本体４３が昇温する。各ダミービア４５ａ〜４５ｄの配設位置を適宜選定することにより、たとえヒューズ本体４３の微細化によって当該ヒューズ本体４３での膜厚や線幅の製造バラツキが比較的大きくなっても、ヒューズ本体４３での昇温箇所、換言すれば溶断位置を制御することができる。図示の例では、ダミービア４５ｂとダミービア４５ｃとの間の領域において、ヒューズ本体４３の溶断が起こる。

このように、ヒューズ素子５０では微細化しても溶断位置の制御が容易であるので、当該ヒューズ素子５０を用いた冗長回路では、前述した「遊び領域」を狭くすることができる。その結果として、当該冗長回路を備えた記憶素子の小型化、ひいては当該記憶素子を備えた半導体装置の小型化を図ることが容易である。

また、ヒューズ本体４３は、層間絶縁膜ＩＬ₁にダマシン配線を形成する際に当該ダマシン配線と一緒に形成することができ、各ダミービア４５ａ〜４５ｄは、層間絶縁膜ＩＬ₂にダマシン配線を形成する際に当該ダマシン配線と一緒に形成することができるので、ヒューズ素子５０を有する半導体装置は、工数を増加させることなく作製することが可能である。すなわち、ヒューズ素子５０を有する半導体装置は、ダミービアを有していない以外はヒューズ素子５０と同じ構成のヒューズ素子を有する半導体装置と同じ工数の下に作製することが可能である。

実施の形態２．
図４は、本発明のヒューズ素子の他の例を概略的に示す断面図である。同図に示すヒューズ素子６０は、ヒューズ本体５３と４つのダミービア５５ａ〜５５ｄとを有している。図４に示す構成要素のうちの各層間絶縁膜および各ライナー膜については、図３−２で用いた参照符号と同じ参照符号を付してその説明を省略する。

上記のヒューズ本体５３は、層間絶縁膜ＩＬ₂の上部に埋め込まれている。また、個々のダミービア５５ａ〜５５ｄは、一端をヒューズ本体５３の下面に接続された状態で層間絶縁膜ＩＬ₂を貫通するダミービア本体ＶＢと、ダミービア本体ＶＢの側面および底面を覆うバリアメタル膜ＢＭ₅とを有しているが、電気伝導には寄与しない。ヒューズ本体５３における長手方向の一方の端部に２つのダミービア５５ａ，５５ｂが配置され、他方の端部に残り２つのダミービア５５ｃ，５５ｄが配置されている。なお、バリアメタル膜ＢＭ₅は、ヒューズ本体５３の側面および底面も覆っている。

上述のヒューズ本体５３および各ダミービア本体ＶＢは、例えば実施の形態１で説明したヒューズ本体４３の材料またはダミービア本体ＶＢ（図３−２参照）の材料と同じ材料により形成されて、互いにシングルダマシン構造またはデュアルダマシン構造を形成している。図４においては、ヒューズ本体５３と各ダミービア本体ＶＢとの境界を、便宜上、破線で示している（後掲の図５〜図７、図８−１、および図８−２においても同じ）。

上述の構成を有するヒューズ素子６０では、実施の形態１で説明したヒューズ素子５０（図３−２参照）と同様に、ヒューズ本体５３に通電したときに各ダミービア５５ａ〜５５ｄが放熱体として機能する。このため、ヒューズ素子５０における理由と同様の理由から、たとえヒューズ本体５３の微細化によって当該ヒューズ本体５３での膜厚や線幅の製造バラツキが比較的大きくなっても、ヒューズ本体５３での溶断位置を制御することができる。図示の例では、ダミービア５５ｂとダミービア５５ｃとの間の領域において、ヒューズ本体５３の溶断が起こる。

したがって、ヒューズ素子６０においては、ヒューズ本体５３を微細化したときでも当該ヒューズ本体５３での溶断位置を制御することが容易である。このため、ヒューズ素子６０を用いた冗長回路では前述した「遊び領域」を狭くすることができ、結果として、当該冗長回路を備えた記憶素子の小型化、ひいては当該記憶素子を備えた半導体装置の小型化を図ることが容易である。また、ヒューズ素子６０は、層間絶縁膜ＩＬ₂にダマシン配線を形成する際に当該ダマシン配線と一緒に形成することができるので、ヒューズ素子６０を有する半導体装置は、ダミービアを有していない以外はヒューズ素子６０と同じ構成のヒューズ素子を有する半導体装置と同じ工数の下に作製することが可能である。

実施の形態３．
図５は、本発明のヒューズ素子の更に他の例を概略的に示す断面図である。同図に示すヒューズ素子７０は、図４に示したヒューズ素子６０に４つのダミー配線６８ａ〜６８ｄを付加した構成を有している。また、ヒューズ本体５３と各ダミービア本体ＶＢとは、ビアファーストのデュアルダマシン加工により形成されており、ライナー膜ＬＬ₁はポイゾニングの原因となり得る物質を含有している。

ここで、「ビアファーストのデュアルダマシン加工」とは、層間絶縁膜にビアホールを先ず形成し、次いでダマシン配線が設けられるトレンチを当該層間絶縁膜に形成し後、ビアホールおよびトレンチを所望の導電材料で埋めることでデュアルダマシン配線を形成する加工方法を意味する。

また、「ポイゾニング」とは、層間絶縁膜上に有機感光性材料製のエッチングマスクを形成する際のプリベーク時に下地層で生じた物質が上記の感光性有機材料と反応して、エッチングマスク形成時のパターニング精度が低下する現象を意味する。例えば化学的気相蒸着（ＣＶＤ）法によりシリコン炭窒化物製のライナー膜を形成し、その上にＣＶＤ法によりシリコン酸炭化物製の層間絶縁膜を形成すると、当該層間絶縁膜にビアファーストのデュアルダマシン加工を施す過程で、特に層間絶縁膜に上記のトレンチを形成する際に用いるエッチングマスクの形成過程で、ポイゾニングが起こり易くなる。

図５に示したヒューズ素子７０では、ポイゾニングを防止するために、電気伝導に寄与しないダミー配線６８ａ〜６８ｄが各ダミービア５５ａ〜５５ｄの下方の層間絶縁膜ＩＬ₁に形成されている。１つのダミービアに１つのダミー配線が対応している。個々のダミー配線６８ａ〜６８ｄの側面および底面は、バリアメタル膜ＢＭ₇により覆われている。図５に示した構成要素のうちで図４に示した構成要素と共通するものについては、図４で用いた参照符号と同じ参照符号を付してその説明を省略する。

層間絶縁膜ＩＬ₁に上記のダミー配線６８ａ〜６８ｄを配置すると、ビアファーストのデュアルダマシン加工によりヒューズ本体５３と各ダミービア本体ＶＢとを形成する過程で、特にヒューズ本体５３が設けられるトレンチを形成する際に用いるエッチングマスクの形成過程で、ポイゾニングが起きてしまうのを防止することができる。また、ダミービア本体ＶＢが形成されるビアホールを層間絶縁膜ＩＬ₂に形成する際に各ダミー配線６８ａ〜５８ｄがエッチングストッパとして機能するので、ビアエッチングあるいはライナー膜のエッチングが層間絶縁膜ＩＬ₁にまで及ぶことに起因してダミービア本体ＶＢまたはヒューズ本体７３の形成時にこれらにボイドが生じるのを抑制することができる。これらの結果として、ヒューズ本体５３の膜厚や線幅の製造バラツキを抑え易くなる。

そのためヒューズ素子７０では、ヒューズ本体５３に通電したときに各ダミービア５５ａ〜５５ｄと各ダミー配線６８ａ〜６８ｄとが一体となって放熱体として機能することと相俟って、ヒューズ本体５３を微細化したときでも当該ヒューズ本体５３での溶断位置を制御することが容易である。当該ヒューズ素子７０を用いた冗長回路では前述した「遊び領域」を狭くすることができ、結果として、当該冗長回路を備えた記憶素子の小型化、ひいては当該記憶素子を備えた半導体装置の小型化を図ることが容易である。また、各ダミー配線６８ａ〜６８ｄおよび各バリアメタル膜ＢＭ₇は、層間絶縁膜ＩＬ₁にダマシン配線を形成する際に当該ダマシン配線と一緒に形成することができるので、ヒューズ素子７０を有する半導体装置は、ダミービアおよびダミー配線をそれぞれ有していない以外はヒューズ素子７０と同じ構成のヒューズ素子を有する半導体装置と同じ工数の下に作製することが可能である。

実施の形態４．
図６は、本発明のヒューズ素子の更に他の例を概略的に示す断面図である。同図に示すヒューズ素子８０は、ヒューズ本体７３と、４つのダミービア７５ａ〜７５ｄと、４つのダミー配線７８ａ〜７８ｄとを有している。ヒューズ本体７３における長手方向の一方の端部に２つのダミービア７５ａ，７５ｂが配置され、他方の端部に残り２つのダミービア７５ｃ，７５ｄが配置されている。また、各ダミー配線７８ａ〜７８ｄは、１つのダミービアに１つのダミー配線が対応するようにして層間絶縁膜ＩＬ₁に形成されて、対応するダミービアの下端に接続されている。

なお、図６に示す構成要素のうちのダミービア本体、ダミービア本体の側面および底面を覆うバリアメタル膜、ダミー配線の側面および底面を覆うバリアメタル膜、各層間絶縁膜、および各ライナー膜については、図５で用いた参照符号と同じ参照符号を付してその説明を省略する。

上述のヒューズ素子８０は、実施の形態３で説明したヒューズ素子７０（図５参照）の構成と同様の構成を有しており、ヒューズ本体７３および各ダミービア本体ＶＢは、例えば実施の形態１で説明したヒューズ本体４３の材料またはダミービア本体ＶＢ（図３−２参照）の材料と同じ材料により形成されて、互いにシングルダマシン構造またはデュアルダマシン構造を形成している。ただし、当該ヒューズ素子８０では、ダミービア７５ａとダミービア７５ｂとの間隔、およびダミービア７５ｃとダミービア７５ｄとの間隔が、図５に示したダミービア５５ａとダミービア５５ｂとの間隔、およびダミービア５５ｃとダミービア５５ｄとの間隔よりも狭くなっている。具体的には、ダミービア７５ａとダミービア７５ｂとの間隔、およびダミービア７５ｃとダミービア７５ｄとの間隔が、各ダミービア７５ａ〜７５ｄの外径寸法の２倍以下程度となっている。

このため、ダミービア７５ａ，７５ｂが形成されることになるビアホールを層間絶縁膜ＩＬ₂に形成する過程で、層間絶縁膜ＩＬ₂のうちでダミービア７５ａとダミービア７５ｂとの間に設計上介在する領域の上部がエッチングにより除去され、いわゆる「肩落ち」が生じる。同様に、層間絶縁膜ＩＬ₂のうちでダミービア７５ｃとダミービア７５ｄとの間に設計上介在する領域の上部も、ダミービア７５ａ，７５ｂが形成されることになるビアホールを層間絶縁膜ＩＬ₂に形成する過程でエッチングにより除去され、いわゆる「肩落ち」が生じる。

その結果として、最終的に得られるヒューズ素子８０では、ダミービア７５ａ，７５ｂ間でのヒューズ本体７３の実効膜厚Ｔ₁、およびダミービア７５ｃ，７５ｄ間でのヒューズ本体７３の実効膜厚Ｔ₂が、ヒューズ本体７３の長手方向中央部での平均膜厚Ｔ_aveよりも厚くなっている。

このような膜厚分布を有するヒューズ素子８０では、ヒューズ本体７３の長手方向中央部での電気抵抗よりもダミービア７５ａ，７５ｂ間でのヒューズ本体７３の電気抵抗、およびダミービア７５ａ，７５ｂ間でのヒューズ本体７３の電気抵抗の方が小さいことから、ヒューズ本体７３に通電したときには長手方向中央部でのジュール熱の発生量が相対的に多くなる。各ダミービア７５ａ〜７５ｄが放熱体として機能することと相俟って、ヒューズ本体７３に通電したときには、ダミービア７５ｂ，７５ｃの間で溶断が起こる。

したがって、ヒューズ素子８０では微細化しても溶断位置の制御が容易である。当該ヒューズ素子８０を用いた冗長回路では前述した「遊び領域」を狭くすることができ、結果として、当該冗長回路を備えた記憶素子の小型化、ひいては当該記憶素子を備えた半導体装置の小型化を図ることが容易である。また、実施の形態３で説明したヒューズ素子７０を有する半導体装置と同様に、ヒューズ素子８０を有する半導体装置は、ダミービアおよびダミー配線をそれぞれ有しておらず、かつヒューズ本体の実効膜厚が実質的に一様のヒューズ素子を有する半導体装置と同じ工数の下に作製することが可能である。

実施の形態５．
図７は、本発明のヒューズ素子の更に他の例を概略的に示す断面図である。同図に示すヒューズ素子９０は、ヒューズ本体８３と４つのダミービア８５ａ〜８５ｄとを有している。ヒューズ本体８３における長手方向の一方の端部に２つのダミービア８５ａ，８５ｂが配置され、他方の端部に残り２つのダミービア８５ｃ，８５ｄが配置されている。実施の形態４で説明したヒューズ素子８０におけるのと同様に、ダミービア８５ａ，８５ｂ間でのヒューズ本体８３の実効膜厚、およびダミービア８５ｃ，８５ｄ間でのヒューズ本体８３の実効膜厚は、ヒューズ本体８３の長手方向中央部での平均膜厚よりも厚くなっているが、各ダミービア８５ａ〜８５ｄの下方にダミー配線は配置されていない。

なお、図７に示す構成要素のうちのダミービア本体、ダミービア本体の側面および底面を覆うバリアメタル膜、各層間絶縁膜および各ライナー膜については、図５で用いた参照符号と同じ参照符号を付してその説明を省略する。

上述のヒューズ素子９０でのヒューズ本体８３および各ダミービア本体ＶＢは、例えば実施の形態１で説明したヒューズ本体４３の材料またはダミービア本体ＶＢ（図３−２参照）の材料と同じ材料により形成されて、互いにシングルダマシン構造またはデュアルダマシン構造を形成している。ただし、各ダミービア８５ａ〜８５ｄでのダミービア本体ＶＢの平面視上の外径寸法は、層間絶縁膜ＩＬ₂に形成されているダマシン配線９５でのビアコンタクト９２の外径寸法よりも所定の大きさだけ小さくなっている。

このため、ダミービア本体ＶＢが形成されることになる凹部とビアコンタクト９２が形成されることになるビアホールとをドライエッチングで層間絶縁膜ＩＬ₂に一緒に形成すると、ダミービア本体ＶＢが形成されることになる凹部では、その深さがある程深くなった時点で層間絶縁膜ＩＬ₂のエッチング量と反応生成物の付着量とが平衡状態に達し、エッチングが自ずと停止する。ビアコンタクト９２が形成されることになるビアホールの形成条件の下では、ダミービア本体ＶＢが形成されることになる凹部は層間絶縁膜ＩＬ₂を貫通しない。

結果として、各ダミービア本体ＶＢも層間絶縁膜ＩＬ₂を貫通しない。このため、各ダミービア８５ａ〜８５ｄの下方にダミー配線を配置しなくても前述のポイゾニングを防止することが可能になる。なお、図７中の参照符号「９３」はダマシン配線９５における配線部を示し、参照符号「９４」はビアコンタクト９２および配線部９３の周囲に形成されたバリアメタル膜を示す。また、参照符号「１００」は層間絶縁膜ＩＬ₁に設けられてダマシン配線９５に接続されたダマシン配線を示し、参照符号「９８」はダマシン配線１００での配線部を示し、参照符号「９９」は配線部９８の周囲に形成されたバリアメタル膜を示す。

このような構成を有するヒューズ素子９０では、実施の形態４で説明したヒューズ素子８０におけるのと同様の理由から、ヒューズ本体８３に通電したときには長手方向中央部でのジュール熱の発生量が相対的に多くなり、各ダミービア８５ａ〜８５ｄが放熱体として機能することと相俟って、ダミービア８５ｂ，８５ｃの間で溶断が起こる。

したがって、ヒューズ素子９０では微細化しても溶断位置の制御が容易である。当該ヒューズ素子９０を用いた冗長回路では前述した「遊び領域」を狭くすることができ、結果として、当該冗長回路を備えた記憶素子の小型化、ひいては当該記憶素子を備えた半導体装置の小型化を図ることが容易である。また、ダミー配線が不要であることから各ダミービア８５ａ〜８５ｄについての配置の自由度が向上し、各ダミービア８５ａ〜８５ｄをより密に配置することが可能であるので、ヒューズ素子９０自体の小型化を図ることも容易である。そして、実施の形態３で説明したヒューズ素子７０を有する半導体装置と同様に、ヒューズ素子９０を有する半導体装置は、ダミービアを有しておらず、かつヒューズ本体の実効膜厚が実質的に一様のヒューズ素子を有する半導体装置と同じ工数の下に作製することが可能である。

なお、ダミービア本体ＶＢが形成されることになる上述の凹部とビアコンタクト９２が形成されることになる上述のビアホールとをドライエッチングで層間絶縁膜ＩＬ₂に一緒に形成するにあたって用いられるエッチングマスクは、有機感光性材料からなる層（フォトレジスト層）を例えば所定の位相シフトマスクを用いて露光し、その後に現像することで作製可能である。

実施の形態６．
図８−１は、本発明のヒューズ素子の更に他の例を概略的に示す上面図であり、図８−２は、図８−１に示したヒューズ素子を概略的に示す断面図である。これらの図に示すヒューズ素子１１０は、ヒューズ本体１０３と２つのダミービア１０５ａ，１０５ｂとを有している。ヒューズ本体１０３における長手方向の一方の端部にダミービア１０５ａが配置され、他方の端部にダミービア１０５ｂが配置されている。実施の形態５で説明したヒューズ素子９０におけるのと同様に、各ダミービア１０５ａ，１０５ｂの下方にダミー配線は配置されていない。

なお、図８−１または図８−２に示す構成要素のうちのダミービア本体、ダミービア本体の側面および底面を覆うバリアメタル膜、各層間絶縁膜および各ライナー膜については、図５で用いた参照符号と同じ参照符号を付してその説明を省略する。

上述のヒューズ素子１１０でのヒューズ本体１０３および各ダミービア本体ＶＢは、例えば実施の形態１で説明したヒューズ本体４３の材料またはダミービア本体ＶＢ（図３−２参照）の材料と同じ材料により形成されて、互いにシングルダマシン構造またはデュアルダマシン構造を形成している。また、ヒューズ本体１０３の長手軸と各ダミービア１０５ａ，１０５ｂでの長手軸とが実質的に平行になっている。個々のダミービア１０５ａ，１０５ｂの平面形状は、矩形または該矩形の角部を丸めた形状である。

このため、層間絶縁膜ＩＬ₂にダマシン配線（図示せず）形成用のビアホールをドライエッチングで形成する際にダミービア本体形成用の凹部を一緒に形成すると、ダミービア本体形成用の凹部では、その深さがある程深くなった時点で層間絶縁膜ＩＬ₂のエッチング量と反応生成物の付着量とが平衡状態に達してエッチングが自ずと停止する。実施の形態５で説明したヒューズ素子９０を作製する場合と同様に、ダマシン配線（図示せず）形成用のビアホールの形成条件の下では、ダミービア本体形成用の凹部は層間絶縁膜ＩＬ₂を貫通しない。

その結果として、各ダミービア本体ＶＢも層間絶縁膜ＩＬ₂を貫通しない。このため、各ダミービア１０５ａ，１０５ｂの下方にダミー配線を配置しなくても前述のポイゾニングを防止することが可能になる。このような構成を有するヒューズ素子１１０では、各ダミービア１０５ａ，１０５ｂが放熱体として機能することから、ダミービア１０５ａ，１０５ｂの間で溶断が起こる。

したがって、ヒューズ素子１１０では微細化しても溶断位置の制御が容易である。当該ヒューズ素子１１０を用いた冗長回路では前述した「遊び領域」を狭くすることができ、結果として、当該冗長回路を備えた記憶素子の小型化、ひいては当該記憶素子を備えた半導体装置の小型化を図ることが容易である。また、実施の形態３で説明したヒューズ素子７０を有する半導体装置と同様に、ヒューズ素子１１０を有する半導体装置は、ダミービアを有していないヒューズ素子を有する半導体装置と同じ工数の下に作製することが可能である。

実施の形態７．
図９は、本発明のヒューズ素子の更に他の例と、該ヒューズ素子に通電したときの温度分布とを示す概略図である。同図に示すヒューズ素子１２０は、ダミービア４５ａとダミービア４５ｂとの間隔の方が、ダミービア４５ｃとダミービア４５ｄとの間隔よりも狭くなっているという点を除き、実施の形態１で説明したヒューズ素子５０と同じ構造を有している。図９においては、各構成要素に図３−２で用いた参照符号と同じ参照符号を付してある。

上記のヒューズ素子１２０では、ヒューズ本体４３において各ダミービア４５ａ，４５ｂが接続されている側の端が当該ヒューズ本体４３への電流の供給端となっており、各ダミービア４５ｃ，４５ｄが接続されている側の端が当該ヒューズ本体４３から電流の流出端となっている。一般に、ヒューズ本体でのジュール熱の発生量は、たとえヒューズ本体の膜厚および幅が一定であっても一様ではなく、当該ヒューズ本体での電流の供給端側で相対的に多く、当該ヒューズ本体での電流の流出端側で相対的に少ない。このため、ヒューズ本体での電流の供給端側および電流の流出端側にそれぞれの複数のダミービアを配置するにあたって、電流の供給端側において互いに近接するダミービアの間隔を相対的に狭くし、電流の流出端側において互いに近接するダミービアの間隔を相対的に広くすると、ヒューズ本体の溶断箇所を更に緻密に制御することができる。

図９中のグラフに示すように、ヒューズ素子１２０に通電したときには、ヒューズ本体４３におけるダミービア４５ｂの接続位置とダミービア４５ｃの接続位置との間の領域の略中央部で、当該ヒューズ本体４３の温度が溶断温度ＭＰを超える。このため、ヒューズ素子１２０では、実施の形態１で説明したヒューズ素子５０に比べて更に正確にヒューズ本体４３での溶断位置を制御することができる。

以上、本発明のヒューズ素子について実施の形態を７つ挙げて説明したが、前述のように本発明はこれらの形態に限定されるものではない。例えば、本発明のヒューズ素子は電気溶断型に限らず、ブロー型であってもよい。本発明のヒューズ素子をブロー型とした場合でも、各ダミービアが放熱体として機能する結果として、当該ヒューズ素子を微細化したときの溶断位置の制御が容易になる。

また、ヒューズ本体およびダミービア本体は、ダマシン配線材料として用いられる銅やアルミニウム等の金属材料の他に、金属シリサイドによって形成することもできる。この場合、ヒューズ本体は半導体基板上に電気絶縁膜（層間絶縁膜を除く）、例えばフィールド酸化膜を介して配置され、各ダミービアはその一端をヒューズ本体の上面に接続させた状態で最下層の層間絶縁膜に形成される。

本発明のヒューズ素子を電気溶断型およびブロー型のいずれにするかに拘わらず、またヒューズ本体およびダミービア本体を金属材料および金属シリサイドのいずれにより形成するかに拘わらず、ダミービアの水平断面形状は、正方形、正方形の角部を丸めた形状、矩形、円形等、適宜選定可能である。また、ダミービアの総数は、２以上の所望数とすることができる。本発明のヒューズ素子については、上述した以外にも種々の変更、修飾、組合せ等が可能である。

冗長回路を有する記憶素子が設けられている半導体装置の一例を示す概念図である。 冗長回路でのヒューズ素子の一例を概略的に示す平面図である。 本発明のヒューズ素子の一例を概略的に示す上面図である。 図３−１に示したヒューズ素子を概略的に示す断面図である。 本発明のヒューズ素子の他の例を概略的に示す断面図である。 本発明のヒューズ素子の更に他の例を概略的に示す断面図である。 本発明のヒューズ素子の更に他の例を概略的に示す断面図である。 本発明のヒューズ素子の更に他の例を概略的に示す断面図である。 本発明のヒューズ素子の更に他の例を概略的に示す上面図である。 図８−１に示したヒューズ素子を概略的に示す断面図である。 本発明のヒューズ素子の更に他の例と、該ヒューズ素子に通電したときの温度分布とを示す概略図である。

符号の説明

１ 半導体基板
９ａ，１１ａ 冗長回路部
２０ 半導体装置
４３ ヒューズ本体
４５ａ〜４５ｄ ダミービア
５０ ヒューズ素子
５３ ヒューズ本体
５５ａ〜５５ｄ ダミービア
６０ ヒューズ素子
６８ａ〜６８ｄ ダミー配線
７０ ヒューズ素子
７３ ヒューズ本体
７５ａ〜７５ｄ ダミービア
７８ａ〜７８ｄ ダミー配線
８０ ヒューズ素子
８３ ヒューズ本体
８５ａ〜８５ｄ ダミービア
９０ ヒューズ素子
９２ ビアコンタクト
１０３ ヒューズ本体
１０５ａ，１０５ｂ ダミービア
１１０ ヒューズ素子
１２０ ヒューズ素子
ＦＥ₁〜ＦＥ₄ ヒューズ素子
ＩＬ₁〜ＩＬ₃ 層間絶縁膜

Claims (8)

1. 半導体基板上に形成された複数の層間絶縁膜と、該複数の層間絶縁膜に設けられて層間接続された複数の配線とを有する半導体装置に設けられたヒューズ素子であって、
   前記半導体基板上に、または前記層間絶縁膜に配置されたヒューズ本体と、
   前記ヒューズ本体に一端が接続され、電気伝導には寄与しない金属材料よりなる複数のダミービアと、
   を有し、
   前記複数のダミービアは、前記ヒューズ本体での長手方向両端部に分散配置されていることを特徴とするヒューズ素子。
2. 前記複数のダミービアそれぞれの前記一端は、前記ヒューズ本体の上面に接続されていることを特徴とする請求項１に記載のヒューズ素子。
3. 前記複数のダミービアは層間絶縁膜に形成され、該複数のダミービアそれぞれの前記一端は、前記ヒューズ本体の下面に接続されていることを特徴とする請求項１に記載のヒューズ素子。
4. 前記複数のダミービアそれぞれの下方に１つずつ配置され、対応するダミービアの他端に接続されたダミー配線を更に有し、該ダミー配線の各々は電気伝導には寄与しないことを特徴とする請求項３に記載のヒューズ素子。
5. 前記ヒューズ本体の長手方向両端部にそれぞれ複数のダミービアが配置され、互いに近接するダミービア間での前記ヒューズ本体の実効膜厚は、該ヒューズ本体の長手方向中央部での平均膜厚よりも厚いことを特徴とする請求項３または４に記載のヒューズ素子。
6. 前記複数のダミービアそれぞれの平面視上の大きさは、該ダミービアが配置された層間絶縁膜に形成されて層間接続を行うビアコンタクトの平面視上の大きさよりも小さいことを特徴とする請求項３〜５のいずれか１つに記載のヒューズ素子。
7. 前記複数のダミービアの各々は、平面視上、前記ヒューズ本体の長手軸と実質的に平行な長手軸を有することを特徴とする請求項３〜５のいずれか１つに記載のヒューズ素子。
8. 前記ヒューズ本体の長手方向両端部にそれぞれ複数のダミービアが配置され、互いに近接するダミービアの間隔は、前記ヒューズ本体への電流の供給端側で狭く、前記電流の流出端側で広いことを特徴とする請求項１〜７のいずれか１つに記載のヒューズ素子。

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