TWI521598B - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Description

半導體裝置及半導體裝置之製造方法
本發明係關於半導體裝置及半導體裝置之製造方法。
於電子產業積體電路領域之製造技術中，業界對其更高密集化且高速化之要求正逐漸升高。且因密集化獲得進展，電路規模變大，設計的難易度正增大中。
在同一半導體基板上搭載邏輯電路與記憶電路之積體電路，所謂混載電路中，因在同一基板上存在邏輯電路與記憶電路，具有不僅因可在近距離內佈局而提升密集化，更因電路間配線短而可提升動作速度等特徵。
然而，在同一半導體基板上搭載具有電容元件之記憶電路與邏輯電路時，為形成記憶電路所具有，用於記憶資料之電容元件，通常需使用形成邏輯電路時不使用之構造。例如，製作溝槽型電容元件時，有人發表可在半導體基板形成數微米以上深的溝槽，於此形成電容元件之方法，但不僅伴隨著元件之微細化溝槽開口徑縮小，為確保電容其深度增加，此趨勢益趨嚴重，其製程難易度上昇之情形非常驚人。
另一方面，製作堆疊型電容元件時，亦為實現所希望之電容而採用翼片型或圓筒(cylinder)型等以形成堆疊構造。在位元線上形成電容元件之所謂COB構造(Capacitor Over Bit line構造)中為獲取電容元件之電容需提高電容高度。例如，於專利文獻1圖22，作為習知技術，記載有電容元件形成於與接觸絕緣層相同一層的堆疊型電容元件。此堆疊型構造中，獲取電容元件之高度即 係使電容下部配線與電容上部配線之距離變遠。因此，邏輯電路部中，與電容元件設在同一層，自第1配線層至擴散層之接觸件亦升高，在製程中不僅其難易度提高，亦會導致寄生電阻或寄生電容增大。
且在同一半導體基板上形成記憶電路與邏輯電路時，設計邏輯電路之際，需考慮因形成電容元件而增大的接觸件之寄生電阻或寄生電容等進行設計。此意味即使在同樣設計邏輯電路時，亦依電容元件是否存在於同一半導體基板上而需變更設計參數。不僅雖然完全係相同電路，但一旦與電容元件同時形成即需重新設計，且可能因混載電容元件導致電路動作速度降低，或動作邊限降低而不動作，或消耗電力增大。例如於專利文獻1圖22，若為增大電容而提高電容元件之高度，同時即會使接觸件之高度亦升高，因此有時相反地於邏輯電路其電路動作速度會降低。
於專利文獻1，記載有減少邏輯電路部接觸件高度之半導體裝置構造。專利文獻1中，以往係自電容元件至上部電容配線止依順序堆疊電容板、層間絕緣膜與電容接觸件，而在本形態之積體電路裝置中，則在電容元件上表面直接堆疊上部電容配線。因此，本形態之積體電路裝置中，邏輯接觸件之上下厚度恰縮短以往電容板、層間絕緣膜與電容接觸件合計之上下厚度。因此，記載有本形態之積體電路裝置中，可兼顧電容元件上下厚度之確保與邏輯接觸件寬高比之降低(圖11)。
且專利文獻2中，於記憶電路部埋設電容元件，另一方面，在與電容元件同一層的邏輯電路部內，於接觸插塞與上部配線膜之間形成第1層配線。記載有藉由如此在電容元件中間部形成第1層配線，相較於以往可減少邏輯電路部中之邏輯接觸件高度(圖7)。
[先前技術文獻]
[專利文獻]
[專利文獻1]
日本特開2007-201101號公報
[專利文獻2]
日本特開2004-342787號公報
[專利文獻3]
國際公開第97/19468號小冊
[專利文獻4]
日本特開2007-67451號公報
[非專利文獻]
[非專利文獻1]
International Electron Device Meeting Digest of Technical Papers IEEE619頁-622頁2008
本案發明人檢討結果確定於習知之電容元件中，就增大其電容值之重點而言尚有改善之餘地。
依本發明，可提供一種半導體裝置，包含：基板；多層配線層，設在該基板上，堆疊複數藉由配線及絕緣層構成之配線層；記憶電路，形成於以俯視觀之，該基板內記憶電路區域中，具有嵌入設在該多層配線層內的凹部內的至少1個以上的電容元件及周邊電路；邏輯電路，形成於以俯視觀之，係該基板內與該記憶電路區域不同之區域之邏輯電路區域；上部連接配線，堆疊在該凹部內，由下部電極、電容絕緣膜及上部電極構成之該電容元件 上；及罩蓋層，設置成連接嵌入該電容元件之該配線層中，設於最上層，構成該邏輯電路之該配線的上表面；且該上部連接配線上表面與該罩蓋層上表面構成同一面。
依上述構成，上部連接配線上表面與罩蓋層上表面係同一面，故相較於以往可增高凹部高度罩蓋膜厚分。因此，可增高嵌入同凹部內之電容元件的高度。藉此，依本發明，可實現較以往更增大電容元件之電容。
且依本發明，可提供一種半導體裝置之製造方法，該半導體裝置在同一基板上具有記憶電路與邏輯電路，該半導體裝置之製造方法之特徵在於包含下列程序：在該基板上形成絕緣層，於該絕緣層形成配線槽，並形成嵌入該配線槽之金屬膜；使該金屬膜平坦化後，在該金屬膜上形成罩蓋膜；去除該罩蓋膜及該絕緣層的一部分以形成凹部；於該凹部內，嵌入下部電極、電容絕緣膜及上部電極，並在該凹部內及該罩蓋膜上形成上部連接配線形成用金屬膜；及藉由選擇性地去除該罩蓋膜上的該上部連接配線形成用金屬膜，形成上部連接配線。
依本發明，可提供相較於以往可實現電容元件電容增大之半導體裝置及其製造方法。
以下，使用圖式說明關於本發明實施形態。又，於所有圖式中，對相同構成要素賦予相同符號，適當省略說明。
(第1實施形態)說明關於第1實施形態之半導體裝置。圖1係示意顯示依第1實施形態半導體裝置之俯視圖。圖2係示意顯示依第1 實施形態半導體裝置之剖面圖。
本實施形態之半導體裝置包含：基板(半導體基板1)；多層配線層，形成在半導體基板1上，堆疊複數藉由配線及絕緣層構成之配線層；記憶電路200，形成於以俯視觀之，半導體基板1內之記憶電路區域，具有嵌入設於多層配線層內之凹部40內，至少1個以上的電容元件19及周邊電路；邏輯電路100，形成於以俯視觀之，係半導體基板1內與記憶電路區域不同之區域之邏輯電路區域；上部連接配線18，堆疊於該凹部40內，由下部電極14、電容絕緣膜15及上部電極16構成之該電容元件19上；及罩蓋層(罩蓋膜6c)，設置成連接設於嵌入電容元件19之配線層中最上層(層間絕緣膜7b)，構成邏輯電路100之配線8b上表面。此半導體裝置中，上部連接配線18上表面30與罩蓋膜6c上表面34構成同一面。本實施形態中，所謂同一面係指以下述測定方法測定時，相對於表面平均高度凹凸高度差異之最大值宜在30nm以下，在20nm以下更佳，在10nm以下更為理想之平面。作為如此之測定方法，舉例而言例如使用SEM(Scanning Electron Microscope)或TEM(Transmission Electron Microscope)取得包含上部連接配線18上表面30及罩蓋膜6c上表面34之剖面影像，自此剖面影像測定段差高度差異之方法，或藉由廣泛使用於半導體裝置製程中之檢查程序之段差計，測定平面方向高度分布之方法等。
且如圖1所示，本實施形態之半導體裝置具有包含電容元件210之記憶電路200與形成半導體元件之邏輯電路100在半導體基板110上混載之構成。邏輯電路100非記憶電路200中電容元件210之周邊電路220，而係形成於與記憶電路200不同之區域。例如邏輯電路區域可係形成CPU(Central Processing Unit)等高速邏輯電路之區域。
參照圖2即知，在半導體基板1上分別形成邏輯電路100與記憶 電路200。又，邏輯電路100及記憶電路200圖式中之構成要素僅選擇性地顯示分別構成各電路之元件的一部分，本發明之權利範圍不因與依本實施形態之實施形態無直接關係之主動元件及多層配線之連接方法等受到限定。
且如圖2所示，在半導體基板1表面分別形成：主動元件3b，形成於邏輯電路區域，構成邏輯電路100；及主動元件3a，形成於記憶電路區域，構成記憶電路200之記憶單元。於此等主動元件3a與主動元件3b之脫離部，在半導體基板1表面形成元件分離膜2。元件分離膜2(氧化矽膜等)或主動元件3a、3b(電晶體等)藉由通常使用之半導體裝置製造方法製作即可，本發明之權利範圍不因此等構造或是材料受到限定。
又，實際上的記憶電路200中，位元線12與構成記憶單元之主動元件3a之閘長邊方向雖配置成相互大致正交之位置關係，但為簡化圖式，主動元件3a之閘長邊方向圖示成與位元線12相同，相對於紙面沿垂直方向延伸。就位元線12與構成邏輯電路100之主動元件3b之閘長邊方向之位置關係而言，以下關於本說明書之剖面圖只要沒有特別指示皆使用相同表記方法。又，本圖中，箭頭係指表面、孔或配線槽。
其次，詳細說明關於構成第1實施形態半導體裝置之構件構造或材料。
如圖2所示，於形成在半導體基板1上的元件分離膜2及主動元件3a(第1主動元件)、主動元件3b(第2主動元件)上形成接觸層間絕緣膜4、5a、5b。於接觸層間絕緣膜4(第1接觸絕緣層)內嵌入第1單元接觸件(單元接觸件10a、單元接觸件10b)及第2單元接觸件(單元接觸件10)。另一方面，於形成在接觸層間絕緣膜4上的接觸層間絕緣膜5a、5b(第2接觸絕緣層)內，分別嵌入位元接觸件11、 位元線12、電容接觸件13c、連接接觸件13。電容接觸件13c電性連接主動元件3a與電容元件19。連接接觸件13電性連接主動元件3b與邏輯電路100之配線8a。且單元接觸件10a電性連接主動元件3a與位元接觸件11。單元接觸件10b形成於半導體基板1與電容接觸件13c之間，電性連接主動元件3a與電容接觸件13c。單元接觸件10形成在半導體基板1與連接接觸件13之間，電性連接主動元件3b與連接接觸件13。且連接接觸件13下表面直接連接單元接觸件10上表面(例如於連接接觸件13周圍形成金屬阻障膜時，連接接觸件13下表面的金屬阻障膜與單元接觸件10上表面連接)。且電容接觸件13c下表面直接連接單元接觸件10b上表面。接觸件之名稱係為於本發明說明書中分別使其稱呼明確而定義，以下本說明書中各接觸件之名稱依前述名稱。
且接觸層間絕緣膜4、5a、5b中至少1層雖亦可使用氧化矽膜，但係介電常數低於氧化矽膜之絕緣膜則更佳。作為如此之絕緣膜，亦可使用例如由氟或碳原子及烴基取代氧化矽膜的氧原子，一般稱呼為低介電常數膜之絕緣膜，或是至少具有矽、氧及碳，且在絕緣膜中具有直徑數奈米以下微細空洞之所謂多孔質膜。作為此等絕緣膜之介電常數，係在膜中無微細空洞之絕緣膜時，宜在3.1以下，係在膜中有微細空洞之絕緣膜時，在2.6以下則更佳。藉由相關構造，可減少該接觸件之寄生電容，結果可減少記憶電路及邏輯電路延遲，可提升半導體元件之動作速度。
記憶電路200中，主動元件3a一方之擴散層與位元線12藉由位元接觸件11及單元接觸件10a電性連接。且主動元件3a另一方之擴散層與電容元件19藉由單元接觸件10b及電容接觸件13c電性連接。藉由如此之構造，主動元件3a、位元線12、電容元件19相互連接，構成係DRAM(Dynamic Random Access Memory)電路之一般記憶單元之1電晶體1電容器型的記憶單元。
在接觸層間絕緣膜5b上，交互依序堆疊罩蓋膜6a、6b、6c、6d及層間絕緣膜7a、7b、7c。於邏輯電路100區域，分別在各層間膜中，分別形成配線8a、8b、8c。如此，於本實施形態中形成多層配線層。配線8b、8c更宜藉由作為半導體裝置之多層配線形成方法通常使用之雙重金屬鑲嵌法形成。藉此，可減少配線製造成本，減少連接配線與存在於不同層之配線之間之通孔電阻。又，圖2所示之配線8b、8c中，亦包含用來分別連接下層配線8a、8b之通孔，作為配線賦予符號。亦即，本實施形態中，只要未特別明示，於以金屬鑲嵌方法形成之配線皆包含通孔。又，於各配線8a~8c周圍形成金屬阻障膜。
本實施形態中，作為金屬配線材，可選自於包含Cu、W、Al等之金屬材料，或含有此等者作為主成分(例如在95質量%以上)之合金，或此等者所構成之金屬材料。所有構成邏輯電路100之配線亦可以雙重金屬鑲嵌構造且包含Cu或以Cu為主成分包含其之金屬材料構成。藉此，可提升半導體裝置之動作速度。另一方面，作為接觸插塞材(單元接觸件10、單元接觸件10a、單元接觸件10b、位元接觸件11、連接接觸件13、電容接觸件13c等)，可使用與金屬配線材同種類之材料，雖以與金屬配線相同之材料或不同種類之材料構成皆可，但自嵌入特性或熱穩定性等觀點而言，宜為包含W或包含W作為主成分之金屬材料。
層間絕緣膜之材料可係氧化矽膜，或氧化矽膜中含有氟或碳等一般的低介電常數之絕緣膜，亦可係於絕緣膜內形成微細空洞之所謂多孔質膜。又，作為層間絕緣膜，使用包含Si，含有選自於C、O、H中至少1種以上元素之絕緣性材料，或使用此等構成元素且於膜內含有空洞之材料。在此使用之絕緣性材料中，空洞尺寸宜小，俾其後形成之電容元件形成程序中的金屬電極或電容絕緣膜成膜時使用之氣相原料不於膜中浸透。鑑於氣相原料之尺寸多半為0.5~1nm，空洞尺寸需在1nm以下，宜在0.5nm以下。不限於 邏輯電路100、記憶電路200，為減少配線間之寄生電容，層間絕緣膜之介電常數低於氧化矽膜更佳。藉此，可減少配線間寄生電容，減少電路動作延遲。且相當於位在構成多層配線之金屬材料上之罩蓋膜6a~6d之複數絕緣膜更宜係矽、碳、氮所構成之絕緣膜，或是由具有此等者之膜的疊層構造所構成，對金屬具有擴散承受性之膜(金屬擴散防止膜)。
邏輯電路100中，主動元件3b，與構成多層配線之配線中最下層的配線8a藉由單元接觸件10及連接接觸件13的2個接觸件直列連接而電性連接。藉由如此之構造，在同一半導體基板1上，可混載而形成邏輯電路100與記憶電路200，且兩者之設計參數可相同。
接著，說明依本實施形態之電容元件19之構造。依本實施形態之電容元件19作為構成記憶電路200之記憶元件形成。此電容元件19埋設於設在由罩蓋膜6a、層間絕緣膜7a、罩蓋膜6b、層間絕緣膜7b、罩蓋膜6c及配線8a、8b構成之2層多層配層內之凹部40中。凹部40以俯視觀之，由孔23，與連續設置於孔23外側之配線槽28構成。此配線槽28自埋設電容元件19之孔23的周圍朝既定方向延伸設置。又，在此配線槽28內埋設上部連接配線18。如此凹部40之開口面形成於與罩蓋膜6c上表面相同之位置。換言之，本實施形態中，上部連接配線18上表面30與罩蓋膜6c上表面34構成同一面。
於孔23內，呈層狀堆疊而構成之電容元件19沿其側壁呈凹部狀形成，設置埋設電極18c俾嵌入此凹部內。又，於此埋設電極18c上部形成上部連接配線18。本實施形態中，上部連接配線18與埋設電極18c以同一材料構成，故可無縫形成。亦即，上部連接配線18埋設於藉由構成電容元件19之下部電極14、電容絕緣膜15、上部電極16形成之凹部，亦用作為埋設電極。此等上部連接配線18與埋設電極可於同一程序形成。
且上部連接配線18具有嵌入配線槽28，連接上層配線之抽出配線部18a。於下部電極14側壁外側形成抽出配線部18a。此抽出配線部18a之底部及側壁由上部電極16包覆。特別是在抽出配線部18a正下方形成上部電極16及電容絕緣膜15。又，在上部電極16與上部連接配線18之間亦可形成金屬阻障膜。
下部電極14及上部電極16用作為夾隔著電容絕緣膜15用來作為平行平板電容元件之電極。作為下部電極14及上部電極16之材料，藉由例如鈦、鉭等高融點金屬，或是此等者之氮化物等形成更佳，宜使用可提升電容絕緣膜15結晶性之材料。
作為電容絕緣膜15之材料，宜使用例如二氧化鋯(ZrO2)、鋯鋁氧化物(ZrAlOx)，更宜使用於二氧化鋯添加Tb、Er、Yb等鑭系元素之膜等，介電常數高於矽氮化膜者，或具有包含Zr、Ta、Hf、Al、Nb、Si中任一者之氧化物，或以此等者任一者為主成分之氧化物及SrTiO3，具有鈣鈦礦構造之高介電材料等。藉由提高電容絕緣膜15之介電常數，可增加電容元件19之靜電電容。
本實施形態中，作為上部連接配線18(抽出配線部18a、埋設電極18c)，可以例如包含W、TiN、Cu及Al之材料，包含此等金屬元素中任一者作為主成分(例如在95質量%以上)之材料，或由此等金屬元素構成之材料構成。無論在其中任一情形下，皆允許於其製程中混入不可避的原子。且於實施形態中，作為埋設性或化學性更穩定的金屬材料，可藉由使用W或TiN等金屬材料，提升電容元件19之可靠度。又，使用Cu時，亦可形成包覆上部連接配線18之罩蓋膜。
電容元件19之多層配線層沿層厚方向(以下，有時亦僅稱層厚方向)高度之下限值在1層以上，在2層以上更佳。電容元件19沿層 厚方向高度之上限值無特別限定。在此，1層由多層配線層中之1個配線層(層間絕緣膜7a、7b)與在配線層間形成之1個罩蓋膜6a、6b、6c構成。本實施形態之電容元件19雖橫跨2層分之多層配線層形成，但不限定於此，亦可橫跨任意層數之多層配線形成。惟記憶電路形成區域中若占有多數配線層，亦可能發生配線資源不足之事態，故宜約2層。
且構成依本實施形態之電容元件19之上部連接配線18中，用於外部連接而經抽出之抽出配線部18a沿層厚方向之高度宜在邏輯電路100配線8b沿層厚方向之高度同等以下，低於配線8b高度則更佳。藉此，可增大佔有既定配線層厚度之下部電極14之高度，因此可提升電容元件19之靜電電容。一般而言，半導體裝置之層構造係為滿足設計參數而決定，故無法為形成電容元件，變更例如配線層厚度。因此，於配線層內形成電容元件時，需增大電磁學上用作為靜電電容之下部電極14、電容絕緣膜15及上部電極16之接觸面積，亦即於本發明申請案中，需增高下部電極14之高度。本實施形態中，上部連接配線18與埋設電極係同一材料且一體構成，故為增高下部電極14之高度，可降低上部連接配線18之高度形成之。
且本實施形態中，以俯視觀之，上部連接配線18包含自設有下部電極14之區域朝外側延伸之抽出配線部18a，用來使電容元件19用作為記憶電路200記憶單元之對固定電位之連接令抽出配線部18a連接具有固定電位之配線201即可。因此，半導體裝置之設計者可使用電容元件19上層配線層中，存在下部電極14之區域之配線層，實現任意的配線佈局，例如，利用信號配線202於記憶電路200之字元線或位元線之支持配線等。
且於電容元件19同層之配線層，至少形成1個以上構成邏輯電路100之配線8a、8b。於電容元件19同層之配線層(層間絕緣膜7a、 層間絕緣膜7b)，必形成構成邏輯電路100之配線(配線8a、8b)則更佳。換言之，電容元件19層厚方向之高度可等於與電容元件19同層形成之複數配線層厚方向高度之合計值。且於電容元件19同層之配線層，亦可不存在僅形成接觸件的層。
且電容元件19之形狀無特別限定，可係例如圓筒形狀、T字形狀等。且電容元件19形成於材料與構成邏輯電路100之層間絕緣膜材料相同的層間絕緣膜內。本實施形態中，形成複數電容元件19。此等複數電容元件19中下部電極14可分別電性獨立，各電容元件19共通之下部電極14亦可電性連接。
如圖2所示，半導體裝置之記憶電路200中，複數電容元件19沿基板水平方向並列配置。此等複數電容元件19一併形成。又，於複數電容元件19上部連接配線18之任一上表面，亦與連接配線8b上表面之罩蓋膜6c上表面構成同一面。本實施形態之半導體裝置具備對應其規模之邏輯電路100之規模。因此，記憶電路200需具備為構成半導體裝置所需數量的電容元件19。圖2中，電容元件19之抽出配線部18a連接具有固定電位之配線201。此固定電位配線201具有之電位可由記憶電路之設計者任意設定。且依第1實施形態，於電容元件19上部，亦可配置複數信號配線202。
又，於圖2所示構成記憶電路200，具有固定電位之配線201、信號配線202及構成邏輯電路100之配線8c上部，亦可更形成由配線與層間絕緣層構成之配線層。藉此，可形成通常使用之半導體裝置多層配線構造，構成半導體裝置。可構成如此半導體裝置就熟悉該技藝者而言係自明者，故本發明中自形成具有固定電位之配線201、信號配線202及配線8c之配線層位於更上層之配線構造圖不特別圖示。
其次，使用圖式詳細說明第1實施形態之半導體裝置製造方 法。圖3~圖24係顯示第1實施形態半導體裝置製造方法之程序圖。
本實施形態之半導體裝置製造方法中半導體裝置在同一基板(半導體基板1)上具有記憶電路200與邏輯電路100，該製造方法之特徵在於包含下列程序：在半導體基板1上形成絕緣層(罩蓋膜6a、層間絕緣膜7b)，在該絕緣層形成配線槽(開口部37)，並形成嵌入該配線槽之金屬膜(導電膜38)；使金屬膜平坦化後，在金屬膜上形成罩蓋膜6c；去除罩蓋膜6c及絕緣層(罩蓋膜6a、層間絕緣膜7a、7b)一部分而形成凹部40；於凹部40內，嵌入下部電極14、電容絕緣膜15及上部電極16，並在凹部40內及罩蓋膜6c上形成上部連接配線形成用金屬膜(導電膜39)；及藉由選擇性地去除該罩蓋膜上的該上部連接配線形成用金屬膜(導電膜39)，形成上部連接配線18。
首先，如圖3所示，在半導體基板1上，藉由通常使用之方法，形成元件分離膜2、主動元件3a、3b。且於此等者上部分別形成接觸層間絕緣膜4、單元接觸件10、10a、10b、接觸層間絕緣膜5a、5b、位元接觸件11、位元線12、連接接觸件13、電容接觸件13c。依本實施形態之半導體裝置製造方法中，至電容接觸件形成止之程序藉由通常使用之半導體裝置製造方法進行即可。例如雖未經圖示，但在主動元件3a、3b形成後使接觸層間絕緣膜4沉積，然後藉由光微影法形成會係單元接觸件之開口部之開口，然後藉由CVD(Chemical Vapor Deposition)法嵌入接觸件材料，藉由CMP(Chemical Mechanical Polishing)法去除剩餘接觸件材料，藉此形成單元接觸件10、10a、10b。其後，使位元接觸件用接觸層間絕緣膜5a沉積，然後藉由光微影法及反應性離子蝕刻法，形成位元接觸件11之開口部。其後，藉由CVD法使包含W，以W為主成分，或由W構成之金屬材料沉積，然後藉由光微影法、反應性離子蝕刻法，形成位元接觸件11及位元線12。更在之後使接觸層間絕緣膜5b沉積，以CMP法進行平坦化後，藉由與單元接觸件10之形成 方法相同之方法，形成電容接觸件13c、連接接觸件13。藉由經過以上程序，可實現圖3所圖示之構造。
圖3中，於擴散層區域表面，形成一般稱呼為矽化物20，鈷、鎳、鉑等金屬與矽之合金。主動元件3a、3b之閘電極可使用通常使用之多晶矽電極或部分經金屬矽化物化之多晶矽電極，亦可使用近年來研發獲得進展之金屬閘電極。且作為金屬閘電極之形成方法，前閘極方式或後閘極方式等係周知者，其任一者皆可適用於依本實施形態之記憶電路、邏輯電路雙方。因此，圖3中，假定更一般的多晶矽閘而記載於圖式。且依通常使用之半導體裝置製造方法，單元接觸件10、10a、10b、位元接觸件11及位元線12、電容接觸件13c、連接接觸件13雖多半藉由鎢形成，但亦可依接觸件及位元線之材料，在不損及本發明權利範圍之情況下，例如藉由銅或是以銅為主成分之合金，構成接觸件或位元線。且形成接觸件時，埋設接觸件材料於開口部之際，一般雖於底面藉由鈦及其氮化物等形成金屬阻障，但此亦不影響本實施形態構成及效果，故不特別圖示。亦即，依本實施形態之構造及製造方法中，其特徵在於電容元件，及與電容元件大致位於同層之邏輯電路配線之構造及形成方法，故關於構成邏輯電路及記憶電路之其他部分，不會因此等者而損及本實施形態構造及效果，因此，使用通常使用之半導體裝置構造及製造方法即可。
且接觸層間絕緣膜4、5a、5b中至少1層亦可使用上述低介電常數膜。且此等接觸層間絕緣層亦可使用堆疊不同種類低介電常數膜者。又，藉由使段差埋設性優異之低介電常數膜(例如使用電漿重合法，藉由表面反應沉積之絕緣膜)沉積於下層，可提升小間距閘間之埋設性，提升半導體裝置之可靠度。
接著，圖4中，在具有電容接觸件13c、連接接觸件13之接觸層間絕緣膜5b上，沉積罩蓋膜6a及層間絕緣膜7a。罩蓋膜6a係對 層間絕緣膜7a進行反應性離子蝕刻時，用作為相對於層間絕緣膜7a選擇比高之蝕刻阻擋層之絕緣膜則更佳，但於本實施形態構造上非必要。
接著，圖5中，於罩蓋膜6a及層間絕緣膜7a內，藉由通常使用之金屬鑲嵌法，形成係邏輯電路100構成要素之配線8a。
接著，如圖6所示，在配線8a上，使罩蓋膜6b、層間絕緣膜7b及硬罩21a沉積後，更形成下層光阻24a(平坦膜)、低溫氧化膜25a、抗反射膜26a及光阻27a所構成之多層光阻層。藉由例如塗布法等方法形成光阻27a，藉由光微影法轉印所希望之邏輯電路配線圖案，形成開口部33。
接著，如圖7所示，以光阻27a為遮罩，藉由反應性離子蝕刻等方法，形成通孔開口部35。又，去除此等多層光阻層。例如，一旦使光阻27a等灰化並加以去除後，在層間絕緣膜7b上留下硬罩21a。
接著，如圖8所示，在硬罩21a上，形成下層光阻24b(平坦膜)、低溫氧化膜25b、抗反射膜26b及光阻27b所構成之多層光阻層。又，藉由光微影法，於此光阻27b形成所希望電路圖案之開口部36。
其次，如圖9所示，以光阻27b為遮罩，藉由反應性離子蝕刻等方法，形成配線開口部37。形成配線開口部37後，使用對罩蓋膜6b之蝕刻率高於對層間絕緣膜7b之蝕刻率之蝕刻條件，蝕刻層間絕緣膜7b，形成與邏輯電路配線8a之連接開口部。又，去除多層光阻層。又，雖未圖示，但亦可在形成配線開口部37後，藉由反應性離子蝕刻去除硬罩21a。
接著，如圖10所示，於邏輯電路配線開口部37，同時埋設金 屬阻障膜(不圖示)及導電膜38。構成金屬阻障膜之材料可使用鈦、鉭、釕，或是此等者之氮化物，更亦可使用此等者之疊層膜。金屬阻障膜宜係導電膜38不擴散之構成。導電膜38使用銅，或是以銅為主成分之合金等，通常使用之形成半導體裝置配線之材料即可。
接著，如圖11所示，藉由CMP法等方法，去除導電膜38、金屬阻障膜、硬罩21a，形成構成邏輯電路之配線8b。
且如圖12所示，使罩蓋膜6c沉積俾至少包覆配線8b上表面。罩蓋膜6c與罩蓋膜6a、6b相同，宜係不使構成配線8b之材料擴散之絕緣膜，例如可係包含矽、碳、氮等元素之絕緣膜，或是亦可係此等者之疊層構造體。
其次，如圖13所示，在罩蓋膜6c上，使會係圓筒型電容元件加工用硬罩21c之絕緣膜沉積。硬罩21c宜係加工層間絕緣膜7b時，相對於層間絕緣膜7b選擇比高之絕緣膜，例如宜係氧化矽膜。在硬罩21c上使光阻22沉積。又，於光阻22，藉由光微影法等方法，形成所希望之上部連接配線配線槽之圖案。又，圖13中，雖作為單一層光阻圖示光阻22，但亦可使用例如近年來被利用之平坦化有機膜、氧化矽膜、抗反射膜、感光性光阻等多層光阻層。
接著，如圖14所示，以光阻22為遮罩，在罩蓋膜6c及層間絕緣膜7b內，形成上部連接配線之配線槽28，以構成電容元件之上部連接配線。作為加工方法，例如使用反應性離子蝕刻等微細加工方法即可。藉由適當調節如此之蝕刻條件(選擇比等)，可控制配線槽28之高度。本實施形態中，配線槽28下表面雖在較罩蓋膜6c下表面更下側，但亦可與罩蓋膜6c下表面構成同一面，或形成在較罩蓋膜6c下表面更上側。
接著，如圖15所示，在配線槽28內的層間絕緣膜7b上及硬罩21c上，形成下層光阻24c、低溫氧化膜25c、抗反射膜26c及光阻27c所構成之多層光阻層。於光阻27c藉由光微影法等方法，形成嵌入所希望之電容元件的孔的圖案。
接著，如圖16所示，為形成圓筒型電容元件，以光阻27c為遮罩，藉由反應性離子蝕刻等微細加工方法，形成孔23。光阻27c等多層光阻層於孔23加工中進行灰化去除之。又，孔23亦可使用硬罩21c進行加工。又，圖16中顯示完全去除光阻27c等多層光阻層之狀態的剖面圖。
又，在反應性離子蝕刻程序中，或是藉由反應性離子蝕刻加工層間絕緣膜7b後，去除沉積於圓筒形狀孔23外之下層光阻24c(平坦化膜)。接著，藉由反應性離子蝕刻加工罩蓋膜6a，形成用來連接位在孔23更下方的電容接觸件13c之開口部。作為去除下層光阻24c之方法，例如使用藉由CO2或O2電漿進行之灰化程序時，作為層間絕緣膜7a、7b、7c，宜使用加工損害承受性優異之低介電常數膜，係例如於非專利文獻1所記載，對因反應性離子蝕刻所導致的製程損壞承受性高的膜則更佳。例如作為低介電常數層間絕緣膜之較佳例，就碳組成高的有機二氧化矽膜，以下簡單記載之。例如作為有機二氧化矽膜之原料，使用以6元環的環狀矽氧烷為主骨架，官能基中具有有機基之有機矽氧烷成膜。結合矽原子之有機官能基宜係不飽和烴基與烷基。作為不飽和烴基，舉例而言有乙烯基、丙烯基、異丙烯基、1-甲基-丙烯基、2-甲基-丙烯基、1、2-二甲基-丙烯基等。特別理想的不飽和烴基係乙烯基。作為烷基，宜係異丙基、異丁基、tert-丁基等空間上龐大，用作為立體障礙基之官能基。藉由使用此等原料，可在有機二氧化矽膜中，導入非常微細的(主要在0.5nm以下的)獨立空洞構造。且SCC膜雖係一種SiOCH膜，但其特徵在於具有銅擴散承受性，相較於一般所知之SiOCH膜碳組成高。亦即，若以碳/矽比比較，一般的SiOCH 膜約含有4倍程度的碳。另一方面，SCC膜相對而言氧的元素比相較於一般的SiOCH膜少，約1/2。此作為SCC膜之成膜方法，非藉由使原料在電漿中解離活化之電漿CVD，而係藉由電漿重合成膜，藉此保持二氧化矽骨架並直接優先使不飽和烴活化，使控制絕緣膜之化學構造容易才得以實現。如此，藉由獲得碳組成高的有機二氧化矽膜，可獲得對製程損壞亦具有高承受性的膜。
又，本實施形態中，雖是以先形成上部連接配線之配線槽28，後形成嵌入電容元件之孔23之製造方法，但亦可藉由先形成嵌入電容元件之孔23，後形成上部連接配線之配線槽28之方法進行。
其次，如圖17所示，於藉由至圖16止顯示之製造方法形成之孔23及配線槽28使下部電極14沉積。作為形成下部電極14之方法，使用CVD法、濺鍍法、ALD(Atomic Layer Deposition)法等，通常用於形成半導體裝置之方法即可。又，在沉積下部電極14前，例如為提升與電容接觸件13c之接觸性，有時會藉由RF濺鍍等蝕刻表面，但不會因有無此等前處理而損及本發明之效果，故不詳細記載。作為構成下部電極14之材料，亦可使用例如鈦及鈦的氮化物、鉭及鉭的氮化物、釕等高融點金屬及此等者之氮化物，或是此等者之疊層構造體。又，依本實施形態之製造方法，使用TiN膜作為下部電極14形成之。
其次，如圖18所示，藉由例如塗布法，在沉積下部電極14之圓筒型電容的孔23內埋設光阻29。光阻29僅殘存於孔23內部，且宜以未達孔23上端之高度形成，若有必要，亦可藉由對光阻29進行曝光顯影處理，去除不要的光阻。
其次，如圖19所示，藉由例如反應性離子蝕刻法等方法，回蝕下部電極14。如上述圖18所示，藉由以僅於孔23殘存光阻29之狀態進行回蝕，可形成如電容元件19，未達開口部23最上層之高 度的下部電極14。
其次，如圖20所示，在下部電極14上沉積電容絕緣膜15。亦即，至少在孔23上及配線槽28上形成電容絕緣膜15以包覆之。作為形成電容絕緣膜15之方法，雖使用CVD法、濺鍍法、ALD法等通常用於形成半導體裝置之方法即可，但為提升電容元件之靜電電容，使用可使數nm薄膜均一性佳地沉積之ALD法進行則更佳。作為電容絕緣膜15，例如可使用二氧化鋯(ZrO2)、鋯鋁氧化物(ZrAlOx)，且亦可使用於二氧化鋯添加Tb、Er、Yb等鑭系元素之膜等。又，依本實施形態之製造方法，作為電容絕緣膜15使用ZrO2形成之。又，雖未圖示，但亦可在沉積電容絕緣膜15後，進行用來提升結晶性之燒結。
其次，如圖21所示，在電容絕緣膜15上沉積上部電極16。亦即，至少在孔23上、配線槽28上及硬罩21c上形成上部電極16以包覆之。此時，亦可以上部電極16包覆半導體基板1上部全面。作為構成上部電極16之材料，亦可使用例如鈦及鈦的氮化物、鉭及鉭的氮化物、釕等高融點金屬及此等者之氮化物，或是此等者之疊層構造體。作為形成上部電極16之方法，使用CVD法、濺鍍法、ALD法等通常用於半導體裝置形成之方法即可。又，依本實施形態之製造方法，作為上部電極16，使用TiN膜形成之。
其次，如圖22所示，形成導電膜39俾嵌入孔23內及配線槽28內，並形成在邏輯電路硬罩21c上。導電膜39可使用包含W、TiN、Cu、Al之金屬材料或以此等金屬材料為主成分之合金等材料。
接著，如圖23所示，藉由CMP法等方法，去除導電膜39及硬罩21c。藉此，在配線槽28內埋設上部連接配線18。
其次，如圖24所示，在構成記憶電路之電容元件19及與電容 元件19上部連接配線18位於同層之配線8b的更上層，藉由通常使用之半導體裝置製造方法，形成層間絕緣膜7c、具有固定電位之配線201、信號配線202、配線8c及罩蓋膜6d。依以上方法，可獲得本實施形態之半導體裝置。
其次，說明關於第1實施形態之作用效果。本實施形態中，電容元件19嵌入多層配線層內，且在此電容元件19間至少設有1層以上配線層(構成邏輯電路100之配線8a及層間絕緣膜7a)。藉由如此構造，可確保電容元件19之電容，並同時抑制多層配線層增厚。藉此，可降低並抑制邏輯電路100之接觸件高度，可抑制因電容元件19插入導致寄生電阻或寄生電容增大。
且本實施形態中，形成於記憶電路200區域的上部連接配線18的上表面30，與形成於邏輯電路區域，設置成連接配線8b上表面之罩蓋膜6c上表面34構成同一面。因如此係同一面，相較於例如專利文獻1所記載之習知技術，凹部40之高度可增高罩蓋膜厚分。因此，可使嵌入凹部40內之電容元件19的高度更增高。藉此，依本實施形態，可實現較以往更增大電容元件19之電容。
且電容元件19上部連接配線18與邏輯電路100配線8b之CMP處理可分別進行。因此，作為構成邏輯電路100之配線8b使用低電阻的銅等金屬材料，作為電容元件19之金屬電極使用埋設性優異且化學性更穩定的鎢等金屬材料作為電極材料，藉此可更提升電容元件之可靠度。
且對電容元件19之金屬電極進行CMP處理時，藉由採用在罩蓋膜6c上表面自動停止之程序，可以自對準之方式決定電容元件19之金屬電極之膜厚。換言之，可使導電膜39不殘留在罩蓋膜6c上。因此，可精密控制電容元件19之金屬電極(上部連接配線18)與構成上層邏輯電路100之配線8c之間隔。因此，可確保電容元件19之 電容，並同時抑制電容元件19之金屬電極(上部連接配線18)與構成上層邏輯電路之配線8c之短路不良，可提升電容元件19之產出。
且上部連接配線18與埋設電極18c以同一材料構成，故可以同一程序形成。亦即，形成上部連接配線18時，不需如專利文獻1所示為確保上部連接配線形成用空間而回蝕埋設電極。因此，可抑制過剩地蝕刻埋設電極。因此，可靠度提升，產出優異。且藉由使用同一材料，可減少製造成本。上部連接配線18與埋設電極18c以相同材料同時形成，故可無縫構成。因此界面不存在，故可減少半導體裝置之接觸電阻。
且構成電容元件19之上部連接配線18中，用於外部連接而經抽出之抽出配線部18a的高度可低於邏輯電路100配線8b之配線高度。藉此，可增高構成電容元件19之電容絕緣膜15之高度。因此，可提升電容元件19之實際靜電電容值，擴大記憶電路200之動作邊限。
且電容元件19形成於材料與構成邏輯電路100之層間絕緣膜材料相同的層間絕緣膜內。亦即，埋設電容元件19之多層配線層之層間絕緣膜7a與設有與電容元件19形成於同層之配線8a之層間絕緣膜7a共通。此外，層間絕緣膜7a之介電常數低於氧化矽膜，故可減少電容元件19之寄生電容。
且用來設計邏輯電路之設計參數，與用來設計在同一半導體基板上混載記憶電路與邏輯電路之半導體裝置之設計參數可共通化，故可減少半導體裝置之設計成本。
且包含連接主動元件3a、3b與位元線12之連接部之絕緣膜材料中，至少1層可係低介電常數膜。藉由於接觸層間膜使用低介電常數膜，更可減少起因於接觸層間膜寄生電容之延遲，可實現半 導體裝置之高性能化。且可縮小Pure-Logic晶片之設計參數與混載DRAM的Logic部分的設計參數的差異，故可壓縮於混載DRAM利用以Pure-Logic品設計之IP時再設計所耗費之工時。且藉由於位元線層使用低介電常數膜，位元線寄生電容減小，DRAM讀取時之信號電壓邊限擴大，藉此亦可提升動作可靠度。
且決定接觸層間絕緣膜4、5a、5b中於何者使用低介電常數膜時，比較混載記憶電路之半導體裝置邏輯電路的電路性能，與未混載記憶電路之半導體裝置邏輯電路具有之電路性能，由半導體裝置之製造業者或設計者決定即可，俾因混載記憶電路導致性能劣化的範圍收斂在可允許範圍內。且本實施形態中，電容元件埋設於構成邏輯電路配線之層間絕緣膜內而形成。藉此，增高接觸件之高度，故可抑制邏輯電路中主動元件之寄生電阻及寄生電容增加，邏輯電路動作速度的降低要因等。
如此，本實施形態中，可適用於具有電晶體與多層配線之半導體裝置。藉由適當適用本實施形態，可在同一半導體基板上，以低成本且產出佳之方式混載記憶電路與邏輯電路。
(第2實施形態)其次，使用圖式說明第2實施形態之半導體裝置。圖25係顯示第2實施形態半導體裝置構造之剖面圖。第2實施形態中，凹部40由嵌入電容元件19之孔23，與連續設於孔23外側，嵌入上部連接配線18之配線槽28構成，除配線槽28下表面41與罩蓋膜6c下表面43構成同一面之點以外，與第1實施形態相同。在此，所謂同一面意味著定義與第1實施形態相同。
第2實施形態中，配線槽28下表面41與罩蓋膜6c下表面43係同一面，故相較於第1實施形態，上部連接配線18之膜厚可變薄，故可增高嵌入電容元件19之孔23的高度。因此，可增大沿孔23內壁設置之電容元件19之面積，故可增大電容元件19之電容。藉由如 此構成，相較於第1實施形態時更可確保電容元件19之電容，並同時抑制電容元件19之金屬電極與構成上層邏輯電路之配線8c之短路不良，可實現DRAM動作之穩定化。又，第2實施形態中可獲得與第1實施形態相同之效果。
且配線槽28之下表面41亦可高於罩蓋膜6c之下表面43，換言之，亦可使配線槽28之高度(例如自埋設電極18c至其正下方的電容絕緣膜15止之膜厚)較罩蓋膜6c之膜厚薄。
又，第2實施形態半導體裝置之製造方法雖與第1實施形態之製程大致相同，但於形成上部連接配線18配線槽28之程序中，以對低介電常數膜(層間絕緣膜7b)具有選擇性之條件，僅對罩蓋膜6c進行配線槽28之蝕刻之點不同。
(第3實施形態)其次，使用圖式說明關於第3實施形態之半導體裝置。圖26係顯示第3實施形態半導體裝置構造之剖面圖。第3實施形態中，相較於電性連接主動元件3a與電容元件19之電容接觸件13c之高度，電性連接主動元件3b與配線8a之連接接觸件13之高度較高之點以外與第1實施形態相同。此連接接觸件13自其上表面至下表面無縫形成。
第3實施形態中，上述連接接觸件13之高度高於連接接觸件13b意味著形成例如僅形成電容元件19及連接接觸件13之接觸層間絕緣膜5c(第3接觸絕緣層)。因此，電容元件19之高度恰可增高較連接接觸件13b之高度長的連接接觸件13的高度分。換言之，電容元件19之高度恰可增高此接觸層間絕緣膜5c之層數或層厚分。因此，第3實施形態中，相較於第1實施形態，可易於確保電容元件19之高度，其結果可增大電容元件19之電氣電容，實現DRAM動作之穩定化。又，第3實施形態中可獲得與第1實施形態相同之效果。
(第4實施形態)其次，使用圖式說明關於第4實施形態之半導體裝置。圖27係顯示第4實施形態半導體裝置構造之剖面圖。除連接接觸件13由2個連接接觸件13a及連接接觸件13b構成之點外，與第3實施形態相同。
如圖27所示，以與電容接觸件13c相同之程序，形成連接接觸件13b。其後，在連接接觸件13b上形成連接接觸件13a。形成此連接接觸件13a之接觸層間絕緣膜5c於接觸件以外亦可僅形成電容元件19。作為接觸層間絕緣膜5c，雖可使用氧化矽膜，但亦可使用介電常數低於氧化矽膜之上述低介電常數膜。
第4實施形態中，藉由將連接接觸件13分為複數接觸件，相較於第3實施形態，可減少寬高比，故可提升W等金屬材料之嵌入性，以產出佳之方式形成連接接觸件13。因此，第4實施形態中，相較於第3實施形態，可實現DRAM元件之產出提升。
(第5實施形態)其次，使用圖式說明關於第5實施形態之半導體裝置。圖28係顯示第5實施形態半導體裝置構造之剖面圖。第5實施形態中，如圖28所示，在構成電容元件19之下部電極14及電容絕緣膜15，與層間絕緣膜7a、7b之間，形成側壁保護膜50。亦即，形成側壁保護膜50，俾下部電極14不與鄰接之電容元件19之間的區域中之層間絕緣膜7a、7b連接。換言之，橫跨設有下部電極14之所有層間絕緣膜7a、7b，在下部電極14之側壁上包覆無縫的側壁保護膜50。近年來經微細化之半導體裝置中，為降低配線間之介電常數，有時會使用於層間絕緣膜7a、7b內部形成微細空洞之所謂多孔質膜，而如本實施形態所示，藉由在鄰接之電容元件19間形成側壁保護膜50，可防止下部電極14侵入此等者間區域中之層間絕緣膜7a、7b內部。藉此，可穩定形成下部電極14，且獲得減少與相互鄰接之電容元件19下部電極14間之漏電流，或提 升長期絕緣可靠度之效果。如此之側壁保護膜50可使用例如於國際公開第2004/107434號小冊，如作為阻障絕緣膜所示之，包含二乙烯矽氧烷苯環丁烯等有機二氧化矽物之阻障絕緣膜。或是，亦可使用矽氮化膜(SiN)、矽碳化物(SiC)、矽碳氮化物(SiCN)、矽氧碳化物(SiOC)作為側壁保護膜50。本實施形態中，側壁保護膜50(沉積層)其密度可高於鄰接之絕緣層(層間絕緣膜7a、7b)。又，圖28中，雖是以本實施形態分別適用於第1實施形態之圖式，但本實施形態當然亦可適用於本發明其他實施形態。
其次，說明第5實施形態製造方法。按照依第5實施形態之製造方法，如依第1實施形態之製程之圖16所示，形成凹部40(孔23及配線槽28)後，例如在孔23側壁上沉積會係膜密度高於層間絕緣膜7a、7b之側壁保護膜50之絕緣膜。如此之沉積層(側壁保護膜50)宜係至少包含矽原子之絕緣膜，亦可使用例如氧化矽膜(SiO2)、矽碳化物(SiC)、矽氮化膜(SiN)、矽碳氮化物(SiCN)，以化學氣相沉積法形成之絕緣膜，或是一般稱為低介電常數膜之包含矽、氧、碳之絕緣膜，或是，如苯環丁烯，藉由電漿重合法形成之膜。亦即，為獲得依本實施形態之效果，使用可封閉形成於層間絕緣膜7a、7b側壁之空洞部分之絕緣膜即可。
接著，藉由例如反應性離子蝕刻或RF濺鍍等方法，至少回蝕在開口部23底面的側壁保護膜50。藉此，電容接觸件13c與其後形成之下部電極14電性連接。此側壁保護膜50在特別是使用由連續空洞構成之多孔質絕緣膜於層間絕緣膜時特別有效。一般而言，由連續空洞構成之多孔質絕緣膜係對存在於膜中之低溫熱分解性有機物進行基板加熱並同時照射紫外線等使該有機物分解而形成空隙。混入低溫熱分解性之有機物可使用低溫熱分解性有機物氣體與層間絕緣膜原料氣體之混合氣體沉積層間絕緣膜，亦可使用層間絕緣膜原料分子與低溫熱分解性有機物化學鍵結者。至少，可使用在層間絕緣膜之沉積程序後，藉由進行基板加熱並同時照 射紫外線等使該有機物分解之程序形成之多孔質絕緣膜。
接著，如圖29所示，至少在開口部23底面及側壁上形成下部電極14。藉由形成側壁保護膜50，即使在例如形成於層間絕緣膜7a、7b之微細空洞呈如自側壁穿通至絕緣膜內部之形狀時，亦可防止下部電極14侵入層間絕緣膜7a、7b內部。
藉由上述程序形成下部電極14後，與圖18以後的程序相同，施行形成電容元件之程序即可。
(第6實施形態)其次，說明第6實施形態之製造方法。圖30係顯示第6實施形態之剖面圖。第6實施形態中，如圖30所示，在電容元件19(例如構成電容元件19之下部電極14及電容絕緣膜15)，與配線層間絕緣膜7a、7b之間，形成側壁保護膜50a、50b。且此等側壁保護膜50a、50b僅形成於層間絕緣膜7a、7b之區域，亦即，在下部電極14側壁上形成側壁保護膜50a、50b及罩蓋膜6a、6b，俾下部電極14不連接鄰接之電容元件19間之區域中的層間絕緣膜7a、7b。換言之，橫跨設有下部電極14之所有層間絕緣膜7a、7b，在下部電極14側壁上包覆側壁保護膜50a、50b及罩蓋膜6a、b。且此等側壁保護膜50a、50b包含層間絕緣膜7a、7b所含有之元素中至少一種，且密度高於層間絕緣膜7a、7b。
近來經微細化之半導體裝置中，為降低配線間之介電常數，有時會使用於層間絕緣膜7a、7b內部形成微細空洞之所謂多孔質膜，而如本實施形態所示，藉由於鄰接之電容元件19間形成側壁保護膜50a、50b，可防止下部電極14侵入此等者間區域內之層間絕緣膜7a、7b內部。藉此，下部電極14可穩定形成，且獲得減少相互鄰接之電容元件19之下部電極14間之漏電流，或提升長期絕緣可靠度之效果。
第6實施形態中之側壁保護膜50a、50b與上述第5實施形態不同，至少形成於連接下部電極14之層間絕緣膜7a、7b的表層。作為如此之側壁保護膜50a、50b，例如國際公開第2007/132879號小冊所揭示，可重組層間絕緣膜7a、7b之表層，形成經減少每單位沉積之碳量到少於層間絕緣膜7a、7b內部，增加氧原子數到多於層間絕緣膜7a、7b內部之重組層，亦可如日本特開2009-123886號公報所揭示，藉由氫電漿形成重組層。且亦可形成如國際公開第03/083935號小冊所揭示，包含如氮原子與氟原子之重組層。因側壁保護膜50a、50b包含氟原子，其雖會與其後形成之下部電極14形成化合物，而導致損及下部電極14之導電性，但依本實施形態，側壁保護膜50a、50b具有之氟原子會與氮原子強固地鍵結，故不會發生下部電極14與側壁保護膜50a、50b形成化合物，下部電極14失去導電性之問題。又，圖30中雖是以本實施形態適用於第1實施形態之圖式，但本實施形態當然可適用於本發明其他實施形態。
其次，說明第6實施形態之製造方法。按照依第6實施形態之製造方法，如依第1實施形態之製程之圖16所示，在形成孔23及配線槽28後，形成會係側壁保護膜50a、50b之重組層。如此之重組層藉由重組層間絕緣膜7a、7b之表層形成。亦即，在氫、氮、碳、氟，或於此等者添加氦或氬等惰性氣體之氛圍中激發電漿，重組層間絕緣膜7a、7b之表層，藉此形成側壁保護膜50a、50b。或是，在至少包含氧之氛圍中施行紫外線照射處理，藉此重組層間絕緣膜7a、7b表層，形成側壁保護膜50a、50b。
接著，如圖31所示，形成下部電極14。藉由形成側壁保護膜50a、50b，即使在例如形成於層間絕緣膜7a、7b之微細空洞呈自側壁穿通至絕緣膜內部之形狀時，亦可防止下部電極14侵入層間絕緣膜7a、7b內部。藉由上述程序形成下部電極14後，與圖18以後之程序相同，施行形成電容元件之程序即可。
在此，說明關於用於本實施形態之用語。所謂半導體基板係構成半導體裝置之基板，不僅包含特定在單結晶矽基板上製作者，亦包含SOI(Silicon On Insulator)基板或TFT(Thin Film Transistor)、液晶製造用基板等基板。
所謂硬罩係指因層間絕緣膜低介電常數化導致機械性強度降低或製程承受性降低，故難以直接進行電漿蝕刻或CMP時，堆疊在層間絕緣膜上，負責保護之絕緣膜。所謂電漿CVD法係例如對減壓下的反應室連續供給氣體狀原料，藉由電漿能量使分子處於激發狀態，藉由氣相反應，或是基板表面反應等在基板上形成連續膜之方法。
所謂PVD法係除通常的濺鍍法外，提升嵌入特性、提升膜質或實現膜厚之晶圓面內均一性，包含例如長拋濺鍍法或準直管濺鍍法、離子化濺鍍法等指向性高的濺鍍法之方法。濺鍍合金時，預先於金屬靶材內使主成分以外的金屬在固溶限以下之狀態使其含有之，藉此可使成膜之金屬膜為合金膜。本發明中，主要可在形成形成金屬鑲嵌Cu配線時的Cu種子層或金屬阻障層時使用。
又，上述實施形態及複數變形例當然可在未違反其內容之範圍內組合。且上述實施形態及變形例中，雖已具體說明各部構造等，但該構造等可在滿足本發明申請案之範圍內進行各種變更。
1‧‧‧半導體基板
2‧‧‧元件分離膜
3a、3b‧‧‧主動元件
4、5a、5b、5c‧‧‧接觸層間絕緣膜
6a、6b、6c、6d‧‧‧罩蓋膜
7a、7b、7c‧‧‧層間絕緣膜
8a、8b、8c‧‧‧配線
10、10a、10b‧‧‧單元接觸件
11‧‧‧位元接觸件
12‧‧‧位元線
13、13a、13b‧‧‧連接接觸件
13c‧‧‧電容接觸件
14‧‧‧下部電極
15‧‧‧電容絕緣膜
16‧‧‧上部電極
18‧‧‧上部連接配線
18a‧‧‧抽出配線部
18c‧‧‧埋設電極
19、210‧‧‧電容元件
20‧‧‧矽化物
21a、21c‧‧‧硬罩
22、27a、27b、27c、29‧‧‧光阻
23‧‧‧孔(開口部)
24a、24b、24c‧‧‧下層光阻
25a、25b、25c‧‧‧低溫氧化膜
26a、26b、26c‧‧‧抗反射膜
28‧‧‧配線槽
30、34‧‧‧上表面
33‧‧‧開口部
35、36、37‧‧‧開口部
38、39‧‧‧導電膜
40‧‧‧凹部
41、43‧‧‧下表面
50、50a、50b‧‧‧側壁保護膜
100‧‧‧邏輯電路
110‧‧‧半導體基板
200‧‧‧記憶電路
201‧‧‧具有固定電位之配線
202‧‧‧信號配線
220‧‧‧周邊電路
圖1係示意顯示依第1實施形態半導體裝置之俯視圖。
圖2係示意顯示依第1實施形態半導體裝置之剖面圖。
圖3係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖4係顯示依第1實施形態半導體裝置製造程序之程序剖面 圖。
圖5係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖6係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖7係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖8係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖9係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖10係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖11係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖12係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖13係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖144係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖15係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖16係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖17係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖18係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖19係顯示依第1實施形態半導體裝置製造程序之程序剖面 圖。
圖20係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖21係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖22係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖23係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖24係顯示依第1實施形態半導體裝置製造程序之程序剖面圖。
圖25係示意顯示依第2實施形態半導體裝置之剖面圖。
圖26係示意顯示依第3實施形態半導體裝置之剖面圖。
圖27係示意顯示依第4實施形態半導體裝置之剖面圖。
圖28係示意顯示依第5實施形態半導體裝置之剖面圖。
圖29係顯示依第5實施形態半導體裝置製造程序之程序剖面圖。
圖30係示意顯示依第6實施形態半導體裝置之剖面圖。
圖31係顯示依第6實施形態半導體裝置製造程序之程序剖面圖。
1‧‧‧半導體基板
2‧‧‧元件分離膜
3a、3b‧‧‧主動元件
4、5a、5b‧‧‧接觸層間絕緣膜
6a、6b、6c、6d‧‧‧罩蓋膜
7a、7b、7c‧‧‧層間絕緣膜
8a、8b、8c‧‧‧配線
10、10a、10b‧‧‧單元接觸件
11‧‧‧位元接觸件
12‧‧‧位元線
13‧‧‧連接接觸件
13c‧‧‧電容接觸件
14‧‧‧下部電極
15‧‧‧電容絕緣膜
16‧‧‧上部電極
18‧‧‧上部連接配線
18a‧‧‧抽出配線部
18c‧‧‧埋設電極
19‧‧‧電容元件
20‧‧‧矽化物
23‧‧‧孔(開口部)
28‧‧‧配線槽
30、34‧‧‧上表面
40‧‧‧凹部
100‧‧‧邏輯電路
200‧‧‧記憶電路
201‧‧‧具有固定電位之配線
202‧‧‧信號配線

Claims (10)

  1. 一種半導體裝置，包含：基板；多層配線層，設在該基板上，堆疊有藉由配線及絕緣層構成之複數配線層；記憶電路，以俯視觀之，形成於該基板內記憶電路區域中，具有嵌入於設在該多層配線層內的凹部內的至少1個以上的電容元件及周邊電路；邏輯電路，以俯視觀之，形成於該基板內的與該記憶電路區域不同區域之邏輯電路區域；上部連接配線，於該凹部內，堆疊在由下部電極、電容絕緣膜及上部電極構成之該電容元件上；及罩蓋層，設置成連接於嵌入該電容元件之該配線層中之設於最上層而構成該邏輯電路之該配線的上表面；且該上部連接配線之上表面與該罩蓋層之上表面構成同一面，該凹部係由嵌入有該電容元件之孔、與接續於該孔外側設置並嵌入有該上部連接配線之配線槽所構成，該配線槽下表面與該罩蓋層下表面構成同一面。
  2. 如申請專利範圍第1項之半導體裝置，其中，更包含：第1主動元件，形成於該基板上的該記憶電路區域；第2主動元件，形成於該基板上的該邏輯電路區域；電容接觸件，電性連接該第1主動元件與該電容元件；及連接接觸件，電性連接該第2主動元件與該邏輯電路之該配線。
  3. 如申請專利範圍第2項之半導體裝置，其中，該連接接觸件自其上表面至下表面無縫構成。
  4. 如申請專利範圍第2項之半導體裝置，其中，該連接接觸件包含：第1連接接觸件；及 第2連接接觸件，電性連接該第1連接接觸件與該配線，而與該第1連接接觸件不同。
  5. 如申請專利範圍第2至4項中任一項之半導體裝置，其中，該電容接觸件以包含W之材料構成。
  6. 如申請專利範圍第2至4項中任一項之半導體裝置，其中，更包含：第1接觸絕緣層，設在該基板上，埋設第1單元接觸件及第2單元接觸件；及第2接觸絕緣層，設在該第1接觸絕緣層上，埋設該電容接觸件及該連接接觸件；且該第1接觸絕緣層或該第2接觸絕緣層其介電常數低於氧化矽膜。
  7. 如申請專利範圍第2至4項中任一項之半導體裝置，其中，在該基板上與構成該邏輯電路之該配線下表面之間，更包含僅具有該電容元件及該連接接觸件之第3接觸絕緣層。
  8. 如申請專利範圍第6項之半導體裝置，其中，更包含設置在設有該電容接觸件之該第2接觸絕緣層的位元線，該位元線以包含W之材料構成。
  9. 如申請專利範圍第1至4項中任一項之半導體裝置，其中，在該絕緣層與該下部電極之間形成側壁保護膜。
  10. 一種半導體裝置之製造方法，該半導體裝置在同一基板上具有記憶電路與邏輯電路，該半導體裝置之製造方法之特徵在於包含下列程序：在該基板上形成絕緣層，於該絕緣層形成配線槽，並形成嵌入該配線槽之金屬膜；使該金屬膜平坦化後，在該金屬膜上形成罩蓋膜；去除該罩蓋膜及該絕緣層的一部分以形成凹部；於該凹部內，嵌入下部電極、電容絕緣膜及上部電極，並在該凹部內及該罩蓋膜上形成上部連接配線形成用金屬膜；及藉由選擇性地去除該罩蓋膜上的該上部連接配線形成用金屬 膜，而形成上部連接配線；且該凹部係由嵌入有該電容元件之孔、與接續於該孔外側設置並嵌入有該上部連接配線之配線槽所構成，該配線槽下表面與該罩蓋層下表面構成同一面。
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