JP2007214377A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】キャパシタを有する半導体装置において、漏洩電流の発生を抑制しつつ、形状を均一化し、ショートを発生しにくくする。
【解決手段】円筒状の溝１４内のキャパシタ３０は、ＴｉＮからなる下部電極３１と、ＨｆＯ₂からなる容量絶縁膜３２と、ＰＶＤ（physical vapor deposition）法により形成されたＴｉＮからなるＰＶＤ−ＴｉＮ膜３３およびＣＶＤ法により形成されたＴｉＮ膜３４からなる上部電極３５とを備えている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、円筒状の溝内に形成されたキャパシタ（コンケーブキャパシタ）およびその製造方法に関するものである。

近年では、半導体記憶素子の集積度が増加することによって、記憶情報の基本単位である１ビットを記憶させるメモリセルの面積は小さくなっている。しかしながら、単位セルあたり一定以上の充電容量が必要であるため、メモリセルの縮小に比例してキャパシタの面積を減少させることはできない。制限されたセル面積内にメモリキャパシタの容量を適正値以上に維持するための方法として、容量絶縁膜の厚さを減少させる第１の方法、電極の表面積を増加させる第２の方法、誘電率が高い材料を使用する第３の方法が考慮されてきた。

このうち、第１の方法である容量絶縁膜の薄膜化で厚さを減少させる方法は、漏洩電流が増加するので限界がある。したがって、主に、第２の方法であるキャパシタの構造をコンケーブ構造のように３次元構造にして電極の表面積を増加させる方法と、第３の方法であるＨｆＯ₂のように誘電率が高い材料を使用する方法とが利用される。

以下に、キャパシタの構造をコンケーブ構造にする方法について、図８（ａ）〜図９（ｅ）を参照しながら説明する。図８（ａ）〜図９（ｅ）は、従来において、コンケーブ型のキャパシタを有する半導体装置の製造工程を示す断面図である。

従来の製造方法では、まず図８（ａ）に示す工程で、半導体基板１１１の主面上にトレンチ素子分離１１９を形成し、トレンチ素子分離１１９に囲まれた活性領域にゲート絶縁膜１２１、ゲート電極１２２を形成する。次に、半導体基板１１１にゲート電極１２２をマスクとして低濃度拡散層１２４ａ、１２４ｂを形成し、半導体基板１１１上であってゲート電極１２２の側面にサイドウォール１２５を形成する。次に、サイドウォール１２５をマスクとしてソース・ドレインとなる高濃度拡散層１２３ａ、１２３ｂを形成する。これにより、ＭＩＳＦＥＴ１２０が形成される。次に、半導体基板１１１の上に、ＭＩＳＦＥＴ１２０を覆う第１の層間絶縁膜１１２を形成する。その後、第１の層間絶縁膜１１２を貫通して高濃度拡散層１２３ａに到達するコンタクト１２６および高濃度拡散層１２３ｂに到達するコンタクト１２７を形成する。次に、図８（ｂ）に示す工程で、第１の層間絶縁膜１１２の上に、第２の層間絶縁膜１１３を形成する。次に、図８（ｃ）に示す工程で、コンタクト１２６の上部の第２の層間絶縁膜１１３を選択的にエッチングしてコンタクト１２６を含む第１の層間絶縁膜１１２を露出させる溝（コンケーブホール）１１４を形成する。次に、図８（ｄ）に示す工程で、溝１１４の内部および第２の層間絶縁膜１１３の上に、ＴｉＮからなる下部電極用導電膜１３１ａを形成する。次に、図８（ｅ）に示す工程で、下部電極用導電膜１３１ａをパターンニングして、溝１１４の底部および側壁部にＴｉＮからなる下部電極１３１を形成する。

次に、図９（ａ）に示す工程で、下部電極１３１の上及び第２の層間絶縁膜１１３の上に、ＨｆＯ₂からなる容量絶縁膜１３２を形成する。次に、図９（ｂ）に示す工程で、容量絶縁膜１３２の上に、ＣＶＤ（Chemical vapor deposition）法により、ＴｉＮからなる上部電極１３３を形成する。次に、図９（ｃ）に示す工程で、コンタクト１２７の上部に位置する上部電極１３３および容量絶縁膜１３２を除去し、開口１１６を形成する。次に、図９（ｄ）に示す工程で、開口１１６の内部および上部電極１３３の上に第３の層間絶縁膜１１５を形成する。次に、図９（ｅ）に示す工程で、開口１１６において第３の層間絶縁膜１１５および第２の層間絶縁膜１１３を貫通してコンタクト１２７に到達するコンタクト１２８を形成し、溝１１４以外の領域に第３の層間絶縁膜１１５を貫通して上部電極１３３に到達するコンタクト１２９とを形成する。次に、第３の層間絶縁膜１１５の上に配線１１７を形成する。

ＤＲＡＭセルに貯蔵されるデータはキャパシタに貯蔵された電荷量で保存され、定期的なリフレッシュ動作を通じてデータを維持している。すなわち、ＤＲＡＭが動作しようとすれば、リフレッシュ動作の間、貯蔵電荷量の損失があってはいけないので、漏洩電流が発生しないキャパシタが要求されている。

漏洩電流の発生を抑制する手段として、ＣＶＤ法で形成された上部電極の上にＰＶＤ（physical vapor deposition）法で形成された上部電極を有するキャパシタが提案されている（特許文献１参照）。この方法では、基板にバイアス電力を印加せずに上部電極を速く形成することにより、漏洩電流特性が大きく改善されることが開示されている。
特開２００４−６４０９１号公報（段落番号0037〜段落番号0050等）

しかしながら、特許文献１に開示された方法では、次のような不具合が生じていた。特許文献１に開示されている方法では、基板にバイアスを供給せずにＰＶＤ法を行うことにより、上部電極のカバレッジは若干良くなる。しかし、ＨｆＯ₂からなる容量絶縁膜の側壁にある程度の膜厚の上部電極を形成するためには、平面部において５０ｎｍより厚い膜厚の上部電極を形成しないといけない。このように相当の厚さの上部電極を形成すると、上部電極の上に形成する層間絶縁膜の段差のバラツキが多くなり、配線の形状が不均一化する。

また、相当の厚さの上部電極を形成すると、上部電極と配線との間の距離が短くなり、上部電極と配線との間でショートしやすくなるという不具合も発生する。これについて図９（ｅ）を用いて説明する。図９（ｅ）に示す構造において、コンタクト１２８のアスペクト比が高くなるのを避けるためには、第３の層間絶縁膜１１５の膜厚を薄くする必要がある。しかしながら、第３の層間絶縁膜１１５の膜厚を薄くすると、上部電極１３３と配線１１７との間でショートが発生しやすくなる。

上記課題に鑑みて、本発明では、漏洩電流の発生を抑制しつつ、均一な形状でショートの発生しにくい配線を有する半導体装置およびその製造方法を提供することを目的とする。

本発明の第１態様の半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜に形成された溝内に配置するキャパシタとを有する半導体装置であって、前記キャパシタは前記溝の底面および側面を覆う下部電極と、前記下部電極の上に形成された容量絶縁膜と、前記容量絶縁膜の上に形成された上部電極とを備え、前記上部電極は、前記容量絶縁膜のうち前記溝の底面上に位置する部分と前記容量絶縁膜のうち前記下部電極の上端部の上に位置する部分との上を覆うＴｉＮからなる第１の上部電極と、前記第１の上部電極の上と前記容量絶縁膜のうち前記溝の側面上に位置する部分の上とを覆い、前記第１の上部電極よりも密度が低いＴｉＮからなる第２の上部電極とを有する。

本発明の第１態様の半導体装置では、第１の上部電極が形成されていることにより、ＴｉＮからなる第２の上部電極を形成したときに、容量絶縁膜中の酸素が解離するのを抑制することができる。つまり、従来では、ＴｉＮからなる上部電極を形成した後にＴｉＮを安定化させるためにＨ₂とＮ₂とのプラズマを発生させると、Ｈ₂プラズマが水平面上に形成された容量絶縁膜に悪影響を及ぼしていたが、本発明の第１態様の半導体装置では、第１の上部電極により、そのような不具合を回避することができる。これにより、上部電極の膜厚を均一にすることができる。

また、本発明の第１態様の半導体装置における第１の上部電極は、Ｔｉターゲットと基板との両方にバイアスを供給することにより、水平な面上に選択的に形成することができる。この方法では、従来のように上部電極を厚く形成する必要がないため、上部電極の形状を均一にすることができる。

本発明における第２態様の半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜に形成された溝内に配置するキャパシタとを有する半導体装置であって、前記キャパシタは、前記溝の底面および側面を覆う下部電極と、下部電極の上に形成された容量絶縁膜と、容量絶縁膜の上に形成された上部電極とを備え、上部電極は、容量絶縁膜のうち溝の底面上に位置する部分と容量絶縁膜のうち下部電極の上端部の上に位置する部分との上を覆う、ＰＶＤ（physical vapor deposition）法により形成された第１の上部電極と、第１の上部電極の上と容量絶縁膜のうち溝の側面上に位置する部分の上とを覆い、ＣＶＤ（chemical vapor deposition）法により形成された第２の上部電極とを有する。

本発明の第２態様の半導体装置は、第１の上部電極が形成されていることにより、第２の上部電極を形成したときに、容量絶縁膜中の酸素が解離するのを抑制することができる。つまり、従来では、上部電極を形成した後に、上部電極を安定化させるためにＨ₂とＮ₂とのプラズマを発生させることにより、Ｈ₂プラズマが水平面上に形成された容量絶縁膜に悪影響を及ぼしていたが、本発明の第２態様の半導体装置では、第１の上部電極により、そのような不具合を回避することができる。これにより、上部電極の膜厚を均一にすることができる。

また、本発明の第２態様の半導体装置における第１の上部電極は、ターゲットと基板との両方にバイアスを供給することにより、水平な面上に選択的に形成することができる。この方法では、従来のように上部電極を厚く形成する必要がないため、上部電極の形状を均一にすることができる。

本発明の第２態様の半導体装置において、第１の上部電極および第２の上部電極はＴｉＮからなっていてもよい。

本発明の第１態様または第２態様の半導体装置において、容量絶縁膜は高誘電体膜からなっていてもよい。この場合には、容量絶縁膜中に含まれる酸素の解離が効果的に抑制される。

本発明の第１態様または第２態様の半導体装置において、容量絶縁膜は、Ｈｆ、Ｔａ、ＡｌおよびＺｎのうち少なくともいずれか１つを含んでいてもよい。

本発明の第１態様または第２態様の半導体装置において、容量絶縁膜は複数の膜からなっていてもよい。

本発明の第１態様または第２態様の半導体装置において、キャパシタの下にはＭＩＳＦＥＴが配置し、キャパシタとＭＩＳＦＥＴはＤＲＡＭのメモリセルを構成してもよい。

キャパシタとＭＩＳＦＥＴがＤＲＡＭを構成する場合に、絶縁膜は第１の層間絶縁膜であって、第１の層間絶縁膜の上に形成され、キャパシタの上を覆う第２の層間絶縁膜と、第２の層間絶縁膜を貫通して上部電極に到達する第１のコンタクトと、第１の層間絶縁膜および第２の層間絶縁膜を貫通してＭＩＳＦＥＴの活性領域に到達する第２のコンタクトと、第２の層間絶縁膜の上に形成され、第１のコンタクトおよび第２のコンタクトと接触する配線とをさらに備えていてもよい。この場合には、上部電極の膜厚を薄くすることにより、配線と上部電極との間の距離を長くすることができるため、配線と上部電極との間でショートが発生するのを防止することができる。

本発明の第１態様の半導体装置の製造方法は、半導体基板上の絶縁膜の溝内に形成されたキャパシタを有する半導体装置の製造方法であって、溝の底面および側面を覆う下部電極を形成する工程（ａ）と、下部電極の上に容量絶縁膜を形成する工程（ｂ）と、ＰＶＤ法を行うことにより、容量絶縁膜のうち溝の底面上に位置する部分と容量絶縁膜のうち下部電極の上端部の上に位置する部分との上に、第１の上部電極を形成する工程（ｃ）と、工程（ｃ）の後に、ＣＶＤ法を行うことにより、第１の上部電極の上と、容量絶縁膜のうち溝の側面上に位置する部分の上とを覆う第２の上部電極を形成する工程（ｄ）とを備える。

本発明の第１態様の製造方法では、第１の上部電極が形成されていることにより、第２の上部電極を形成したときに、容量絶縁膜中の酸素が解離するのを抑制することができる。つまり、従来では、上部電極を形成した後に上部電極を安定化させるためにＨ₂とＮ₂とのプラズマを発生させると、Ｈ₂プラズマが水平面上に形成された容量絶縁膜に悪影響を及ぼしていたが、本発明の第１態様の製造方法では、第１の上部電極により、そのような不具合を回避することができる。これにより、第１の上部電極および第２の上部電極の合計膜厚を均一にすることができる。

本発明の第１態様の製造方法において、工程（ｃ）では、ターゲットと基板との両方にバイアス電力を供給しＰＶＤ法を行っていてもよい。これにより、第１の上部電極を、水平な面上に選択的に形成することができる。この方法では、従来のように上部電極を厚く形成する必要がないため、上部電極の形状を均一にすることができる。

本発明の第１態様の製造方法において、工程（ｂ）の後で工程（ｃ）の前に、Ｏ₂プラズマで暴露する工程をさらに備えていてもよい。この場合には、容量絶縁膜中のＯの濃度をより高くすることができる。

本発明の第１態様の製造方法において、工程（ｄ）では、原料ソースとしてＴＤＭＡＴ（tetrakisdimethylaminotitanium）またはＴＤＥＡＴ（tetrakisdiethylaminotitanium）を供給し、Ｈ₂とＮ₂とのプラズマで暴露してもよい。

本発明の第１態様の製造方法において、工程（ａ）の前に、前記半導体基板にＤＲＡＭを構成するＭＩＳＦＥＴを形成する工程と、ＭＩＳＦＥＴを覆う第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜の上に、絶縁膜として第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜に溝を形成する工程とをさらに備えていてもよい。

本発明の第１態様の製造方法において、工程（ｄ）の後に、第２の層間絶縁膜の上に、キャパシタを覆う第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜を貫通して上部電極に到達する第１のコンタクトを形成する工程と、第３の層間絶縁膜、第２の層間絶縁膜および第１の層間絶縁膜を貫通してＭＩＳＦＥＴの活性領域に到達する第２のコンタクトを形成する工程と、第３の層間絶縁膜の上に、第１のコンタクトおよび第２のコンタクトに接触する配線を形成する工程とをさらに備えていてもよい。この場合には、上部電極の膜厚を薄くすることにより、配線と上部電極との間の距離を長くすることができるため、配線と上部電極との間でショートが発生するのを防止することができる。

本発明では、漏洩電流の発生を抑制しつつ、均一な形状でショートの発生しにくい半導体装置を得ることができる。

（考察）
図８（ａ）〜図９（ｅ）に示す工程において製造した半導体装置において、漏洩電流が増加する理由について以下に考察する。

従来の製法では、図９（ａ）に示す工程で、下部電極１３１の上にＨｆＯ₂からなる容量絶縁膜１３２を形成した後、図９（ｂ）に示す工程で、上部電極１３３としてカバレッジのよいＣＶＤ−ＴｉＮ膜を形成する。ＣＶＤ−ＴｉＮ膜は、原料ソースとしてＴＤＭＡＴ（tetrakisdimethylaminotitanium）またはＴＤＥＡＴ（tetrakisdiethylaminotitaniumを用い、これらを熱分解することにより形成する。しかしながら、熱分解により形成したＣＶＤ−ＴｉＮ膜は、Ｃを多く含み、多量の水分および酸素を吸収して性質が変化するという不安定な膜である。そのため、ＣＶＤ−ＴｉＮ膜をそのままの状態で加工すると、加工バラツキが生じてしまう。それを防止するため、ＣＶＤ−ＴｉＮ膜を熱分解により形成した後に、Ｈ₂とＮ₂とのプラズマ中に暴露することにより、Ｃを発散させ、膜質を緻密化かつ安定化させる。

しかしながら、Ｈ₂プラズマを供給すると、ＨｆＯ₂からなる容量絶縁膜１３２中のＯが離脱して、ＨｆとＯそれぞれのダングリングボンドが増加してしまう。これにより、漏洩電流が増加すると考えられる。

また、Ｈ₂プラズマは、容量絶縁膜ＨｆＯ₂のうち溝の側壁上に位置する部分よりも溝の底面や溝の外部における層間絶縁膜の上に位置する部分の方に悪影響を与えやすいことがわかった。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。図１に示すように、本実施形態の半導体装置では、半導体基板１１の上のトレンチ素子分離１９に囲まれた活性領域にＭＩＳＦＥＴ２０が形成されている。ＭＩＳＦＥＴ２０は、半導体基板１１の上に形成されたシリコン酸化膜からなるゲート絶縁膜２１と、ゲート絶縁膜２１の上に形成されたゲート電極２２と、半導体基板１１のうちゲート電極２２の外側に位置する領域に形成された低濃度拡散層（ＬＤＤ拡散層またはＳＤエクステンション拡散層）２４ａ、２４ｂと、半導体基板１１上であってゲート電極２２の側面に形成されたサイドウォール２５と、高濃度拡散層（ソース・ドレイン）２３ａ、２３ｂとを有している。

ＭＩＳＦＥＴ２０の上は第１の層間絶縁膜１２によって覆われ、第１の層間絶縁膜１２の上には、第２の層間絶縁膜１３が形成されている。第２の層間絶縁膜１３にはコンタクト２６及び第２の層間絶縁膜１３を露出させる円筒状の溝（コンケーブホール）１４が形成され、円筒状の溝１４内にはキャパシタ３０が形成されている。

キャパシタ３０は、ＣＶＤ法により形成されたＴｉＮ膜からなる下部電極３１と、ＡＬＤ（atomic layer depositon）により形成されたＨｆＯ₂からなる容量絶縁膜３２と、ＰＶＤ（physical vapor deposition）法により形成されたＴｉＮからなるＰＶＤ−ＴｉＮ膜３３およびＣＶＤ法により形成されたＣＶＤ−ＴｉＮ膜３４からなる上部電極３５とを備えている。

下部電極３１は、円筒状の溝１４の底面および側面上を覆い、容量絶縁膜３２は、円筒状の溝１４の内部において下部電極３１の上および下部電極３１の上端部を覆い、円筒状の溝の外部において第２の層間絶縁膜１３の上を覆っている。ＰＶＤ−ＴｉＮ膜３３は、容量絶縁膜３２のうち水平面上に配置する部分、つまり、円筒状の溝１４の底面上、下部電極３１の上端部の上および円筒状の溝１４の外部を覆っている。そして、ＰＶＤ−ＴｉＮ膜３３の上と、円筒状の溝１４の側面上に位置する容量絶縁膜３２の上とには、ＣＶＤ−ＴｉＮ膜３４が形成されている。円筒状の溝１４の下には、第１の層間絶縁膜１２を貫通して高濃度拡散層２３ａに到達するコンタクト２６が形成され、コンタクト２６により高濃度拡散層２３ａと下部電極３１とが電気的に接続されている。なお、ＰＶＤ−ＴｉＮ膜３３の密度は例えば４．７ｇ／ｃｍ³であり、ＣＶＤ−ＴｉＮ膜３４の密度は例えば３．５ｇ／ｃｍ³である。このように、ＰＶＤ−ＴｉＮ膜３３の密度はＣＶＤ−ＴｉＮ膜３４よりも高い。そのため、２つの膜の密度を測定することにより、ＴｉＮ膜をＰＶＤ法により形成したのかＣＶＤ法により形成したのかを判別することができる。

一般に、円筒状の溝１４は１つの基板上に複数形成されている。そして、下部電極３１は円筒状の溝１４ごとに分離して形成されているのに対し、容量絶縁膜３２および上部電極３５は複数の円筒状の溝１４内に亘って設けられている。

円筒状の溝１４の外部に位置する部分には、第２の層間絶縁膜１３を露出させる開口１６が形成されている。ＣＶＤ−ＴｉＮ膜３４および開口１６に露出した第２の層間絶縁膜１３の上には、第３の層間絶縁膜１５が形成されている。開口１６を突き抜けるように、第３の層間絶縁膜１５および第２の層間絶縁膜１３を貫通し、コンタクト２７に到達するコンタクト２８と、第１の層間絶縁膜１２を貫通し高濃度拡散層２３ｂに到達するコンタクト２７とが形成されている。また、上部電極３５の上には、第３の層間絶縁膜１５を貫通するコンタクト２９が形成されている。第３の層間絶縁膜１５の上には、配線１７が形成されている。コンタクト２７と２８とにより高濃度拡散層２３ｂと配線１７とが電気的に接続され、コンタクト２９により、上部電極３５と配線１７とが電気的に接続されている。

次に、本実施形態における半導体装置の製造方法について、図２（ａ）〜図３（ｅ）を参照しながら説明する。図２（ａ）〜図３（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。

本実施形態の半導体装置の製造方法では、まず図２（ａ）に示す工程で、半導体基板１１にトレンチ素子分離１９を形成した後、トレンチ素子分離１９に囲まれた活性領域にゲート絶縁膜２１、ゲート電極２２を形成する。次に、半導体基板１１にゲート電極２２をマスクとして低濃度拡散層２４ａ、２４ｂを形成し、半導体基板１１上であってゲート電極２２の側面にサイドウォール２５を形成する。次に、サイドウォール２５をマスクとして高濃度拡散層２３ａ、２３ｂを形成する。これにより、ＭＩＳＦＥＴ２０が形成される。次に、ＭＩＳＦＥＴ２０の上に、厚さ３００〜４００ｎｍのＳｉＯ₂からなる第１の層間絶縁膜１２を形成する。その後、第１の層間絶縁膜１２を貫通して高濃度拡散層２３ａに到達するコンタクト２６および高濃度拡散層２３ｂに到達するコンタクト２７を形成する。

次に、図２（ｂ）に示す工程で、第１の層間絶縁膜１２の上に、厚さ３００〜４００ｎｍのＳｉＯ₂からなる第２の層間絶縁膜１３を形成する。

次に、図２（ｃ）に示す工程で、コンタクト２６の上部の第２の層間絶縁膜１３を選択的にエッチングしてコンタクト２６を含む第１の層間絶縁膜１２を露出させる円筒状の溝１４を形成する。円筒状の溝１４は、その底面にコンタクト２６が露出する位置に形成する。

次に、図２（ｄ）に示す工程で、４００度の温度でＴＤＭＡＴ（tetrakisdimethylaminotitanium）およびＨ₂とＮ₂との混合ガスを供給してプラズマＣＶＤ法を行うことにより、円筒状の溝１４の内部から円筒状の溝１４の外部における第２の層間絶縁膜１３の上に亘って、厚さ１０〜３０ｎｍのＣＶＤ−ＴｉＮ膜３１ａを形成する。

次に、図２（ｅ）に示す工程で、円筒状の溝１４内にレジスト（図示せず）を形成した状態でエッチングを行うことにより、円筒状の溝１４内に下部電極３１を形成する。なお、本工程では、下部電極３１の上端部を円筒状の溝１４の上縁部よりも低くし、円筒状の溝１４の上縁部において第２の層間絶縁膜１３を露出させる。その後、レジストを除去する。

次に、図２（ｆ）に示す工程で、２５０度の温度でＴＥＭＡＨ（tetrakisethylmethylaminohafnium）とＯ₃とを繰り返し供給してＡＬＤ法を行うことにより、３〜１０ｎｍのＡＬＤ−ＨｆＯ₂からなる容量絶縁膜３２を形成する。

次に、図３（ａ）に示す工程で、Ｔｉターゲットと基板との両方にバイアスを供給し、Ｎ₂を供給しながらＰＶＤ法を行うことにより、厚さ５〜２０ｎｍのＰＶＤ−ＴｉＮ膜３３を形成する。ＰＶＤ−ＴｉＮ膜３３は鉛直方向に堆積され、円筒状の溝１４の底面上、下部電極３１の上端部の上および円筒状の溝１４の外部に形成される。

次に、図３（ｂ）に示す工程で、４００度の温度でＴＤＭＡＴおよびＨ₂とＮ₂との混合ガスを供給してプラズマＣＶＤ法を行うことにより、厚さ１０〜３０ｎｍのＣＶＤ−ＴｉＮ膜３４を形成する。ＣＶＤ−ＴｉＮ膜３４は、円筒状の溝１４の底面上ではＰＶＤ−ＴｉＮ膜３３の上を覆い、円筒状の溝１４の側面上では容量絶縁膜３２の上を覆い、円筒状の溝１４の外部では、容量絶縁膜３２の上を覆っている。ここで、ＰＶＤ−ＴｉＮ膜３３およびＣＶＤ−ＴｉＮ膜３４は上部電極３５を構成する。なお、本工程においては、ＴＤＭＡＴのかわりにＴＤＥＡＴを用いてもよい。

次に、図３（ｃ）に示す工程で、上部電極３５の上にマスク（図示せず）を形成してエッチングを行うことにより、コンタクト２７の上部に位置する上部電極３５および容量絶縁膜３２を除去して、開口１６を形成する。その後、マスクを除去する。

次に、図３（ｄ）に示す工程で、上部電極３５の上を覆い開口１６の内部を埋める、厚さ５００〜６００ｎｍのＳｉＯ₂からなる第３の層間絶縁膜１５を形成し、ＣＭＰ(化学的機械研磨)法により第３の層間絶縁膜１５に対し平坦化を行う。

次に、図３（ｅ）に示す工程で、開口１６において第３の層間絶縁膜１５と第２の層間絶縁膜１３とを貫通してコンタクト２７に到達するコンタクト２８を形成し、溝１４以外の領域に第３の層間絶縁膜１５を貫通して上部電極３５に到達するコンタクト２９を形成する。その後、第３の層間絶縁膜１５の上に、コンタクト２８、２９に接触する、銅からなる配線１７を形成する。以上の工程により、本実施形態の半導体装置を形成することができる。

図４は、容量絶縁膜中に含まれる酸素およびハフニウムの量を示すグラフ図である。図４において実線で示すプロファイルは第１の実施形態の方法により形成した容量絶縁膜であり、破線で示すプロファイルは従来の方法により形成したプロファイルである。従来の方法としては、図８（ａ）〜図９（ｅ）に示すように、上部電極としてＣＶＤ−ＴｉＮ膜のみを形成する方法を用いた。容量絶縁膜中の酸素濃度は、スパッタリングしながらオージェ分析する手法を用いて測定した。また、酸素濃度は、容量絶縁膜のうち溝の底面上に配置する部分において測定した。図７において、縦軸（intensity）は酸素およびハフニウムの濃度を示し、横軸（sputter time）は表面からの深さを示している。

図７に示すように、本実施形態の方法により形成した容量絶縁膜の表面部分（特に、sputter timeが０〜５minの範囲）では、従来よりも酸素の濃度が増加していることがわかる。

本実施形態では、ＰＶＤ−ＴｉＮ膜３３が形成されていることにより、ＴｉＮからなるＣＶＤ−ＴｉＮ膜３４を形成したときに、容量絶縁膜３２中の酸素が解離するのを抑制することができる。つまり、従来では、ＣＶＤ−ＴｉＮ膜３４を形成した後に、ＴｉＮを安定化させるためにＨ₂とＮ₂とのプラズマを発生させることにより、Ｈ₂プラズマが水平面上に形成された容量絶縁膜３２に悪影響を及ぼしていたが、本実施形態ではＰＶＤ−ＴｉＮ膜３３によりそのような不具合を回避することができる。これにより、上部電極３５の膜厚を均一にすることができる。

また、本実施形態におけるＰＶＤ−ＴｉＮ膜３３は、Ｔｉターゲットと基板との両方にバイアスを供給することにより、水平面上に選択的に形成することができる。この方法では、従来のように上部電極を厚く形成する必要がないため、上部電極３５の形状を均一にすることができる。

（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。図５に示すように、本実施形態の半導体装置は、第１の実施形態における容量絶縁膜３２と比較して容量絶縁膜８２内に含まれる酸素の量が多い点を除いて、第１の実施形態と同様の構造を有する。そのため、本実施形態の半導体装置の構造についての詳細な説明は省略する。

次に、本実施形態における半導体装置の製造方法について、図６（ａ）〜図７（ｆ）を参照しながら説明する。図６（ａ）〜図７（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。

本実施形態の半導体装置の製造方法では、まず図６（ａ）に示す工程で、半導体基板６１にトレンチ素子分離６９を形成した後、ゲート絶縁膜７１、ゲート電極７２、サイドウォール７５、低濃度拡散層７４ａ、７４ｂおよび高濃度拡散層７３ａ、７３ｂを有するＭＩＳＦＥＴ７０を形成する。次に、ＭＩＳＦＥＴ７０の上に、厚さ３００〜４００ｎｍのＳｉＯ₂からなる第１の層間絶縁膜６２を形成する。その後、第１の層間絶縁膜６２を貫通して高濃度拡散層７３ａに到達するコンタクト７６および高濃度拡散層７３ｂに到達するコンタクト７７を形成する。

次に、図６（ｂ）に示す工程で、第１の層間絶縁膜６２の上に、３００〜４００ｎｍのＳｉＯ₂からなる第２の層間絶縁膜６３を形成する。

次に、図６（ｃ）に示す工程で、コンタクト７６の上部の第２の層間絶縁膜を選択的にエッチングして、コンタクト７６を含む第２の層間絶縁膜６３を露出させる円筒状の溝６４を形成する。円筒状の溝６４は、底面にコンタクト７６が露出する位置に形成する。

次に、図６（ｄ）に示す工程で、４００度の温度でＴＤＭＡＴ（tetrakisdimethylaminotitanium）およびＨ₂とＮ₂との混合ガスを供給してプラズマＣＶＤ法を行うことにより、円筒状の溝６４の内部から円筒状の溝６４の外部における第２の層間絶縁膜６３の上に亘って、厚さ１０〜３０ｎｍのＣＶＤ−ＴｉＮ膜８１ａを形成する。

次に、図６（ｅ）に示す工程で、円筒状の溝６４内にレジスト（図示せず）を形成した状態でエッチングを行うことにより、円筒状の溝６４内に、下部電極８１を形成する。なお、本工程では、下部電極８１の上端を円筒状の溝６４の上縁部よりも低くし、円筒状の溝６４の上縁部において第２の層間絶縁膜６３を露出させる。その後、レジストを除去する。

次に、図６（ｆ）に示す工程で、２５０度の温度でＴＥＭＡＨ（tetrakisethylmethylaminohafnium）とＯ₃とを繰り返し供給してＡＬＤ法を行うことにより、３〜１０ｎｍのＡＬＤ−ＨｆＯ₂からなる容量絶縁膜８２を形成する。

次に、図７（ａ）に示す工程で、基板に対してＯ₂プラズマ４０の暴露を行う。これにより、容量絶縁膜８２の表面上に酸素が補充される。

次に、図７（ｂ）に示す工程で、Ｔｉターゲットと基板との両方にバイアスを供給し、Ｎ₂を供給しながらＰＶＤ法を行うことにより、厚さ５〜２０ｎｍのＰＶＤ−ＴｉＮ膜８３を形成する。ＰＶＤ−ＴｉＮ膜８３は鉛直方向に堆積され、円筒状の溝６４の底面上と、下部電極８１の上端部の上および円筒状の溝６４の外部に形成される。

次に、図７（ｃ）に示す工程で、４００度の温度でＴＤＭＡＴおよびＨ₂とＮ₂との混合ガスを供給してプラズマＣＶＤ法を行うことにより、厚さ１０〜３０ｎｍのＣＶＤ−ＴｉＮ膜８４を形成する。ＣＶＤ−ＴｉＮ膜８４は、円筒状の溝６４の底面上ではＰＶＤ−ＴｉＮ膜８３の上を覆い、円筒状の溝６４の側面上では容量絶縁膜８２の上を覆い、円筒状の溝６４の外部では、容量絶縁膜８２の上を覆っている。ここで、ＰＶＤ−ＴｉＮ膜８３およびＣＶＤ−ＴｉＮ膜８４は、上部電極８５を構成する。

次に、図７（ｄ）に示す工程で、上部電極８５の上にマスク（図示せず）を形成してエッチングを行うことにより、上部電極８５および容量絶縁膜８２を除去して、開口６６を形成する。その後、マスクを除去する。

次に、図７（ｅ）に示す工程で、上部電極８５の上を覆い開口６６内を埋める、厚さ５００〜６００ｎｍのＳｉＯ₂からなる第３の層間絶縁膜６５を形成し、ＣＭＰ(化学的機械研磨)で平坦化をする。

次に、図７（ｆ）に示す工程で、開口６６において第３の層間絶縁膜６５と第２の層間絶縁膜６３とを貫通してコンタクト７７に到達するコンタクト７８を形成し、コンケーブルホール６４以外の領域に第３の層間絶縁膜６５を貫通して上部電極８４に到達するコンタクト７９を形成する。その後、第３の層間絶縁膜６５の上に、コンタクト７８、７９に接触する、銅からなる配線６７を形成する。

本実施形態では、第１の実施形態と同様の効果を得ることができる。さらに、図７（ａ）に示す工程で酸素を供給することにより、容量絶縁膜中の酸素の濃度をさらに高めることができるため、漏洩電流の発生をさらに抑制することができる。

（その他の実施形態）
なお、上記実施形態では、円筒状の溝内にキャパシタを形成する場合について説明した。しかしながら、溝の形状は円筒状でなくてもよく、多角形の平面形状を有していてもよいし、その他の平面形状を有していてもよい。

また、上記実施形態では、容量絶縁膜としてＨｆＯ₂を用いる場合について説明した。容量絶縁膜としては、Ｈｆ、Ｔａ、ＡｌまたはＺｎを含む膜を用いてもよい。また、容量絶縁膜として高誘電体膜を用いてもよいし、高誘電体膜以外の膜を用いてもよい。なお、高誘電体膜とは、誘電率が８以上の膜のことをいう。

また、上記実施形態では、容量絶縁膜として単層の膜を形成する場合について説明した。しかしながら、容量絶縁膜として複数の膜を形成してもよい。例えば、容量絶縁膜として、ＡｌＯ−ＨｆＯ−ＡｌＯのサンドイッチ型の積層膜を形成してもよい。

本発明は、漏洩電流を抑制しつつ、均一な形状でショートの発生しにくい半導体装置を形成することができる点で、産業上の利用可能性は高い。

本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。 （ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 容量絶縁膜中に含まれる酸素およびハフニウムの量を示すグラフ図である。 本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。 （ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｅ）は、従来において、コンケーブ型のキャパシタを有する半導体装置の製造工程を示す断面図である。 （ａ）〜（ｅ）は、従来において、コンケーブ型のキャパシタを有する半導体装置の製造工程を示す断面図である。

符号の説明

１１ 半導体基板
１２ 第１の層間絶縁膜
１３ 第２の層間絶縁膜
１４ 溝
１５ 第３の層間絶縁膜
１６ 開口
１７ 配線
１９ トレンチ素子分離
２０ ＭＩＳＦＥＴ
２１ ゲート絶縁膜
２２ ゲート電極
２３ａ、２３ｂ 高濃度拡散層
２４ａ、２４ｂ 低濃度拡散層
２５ サイドウォール
２６、２７、２８、２９ コンタクト
３０ キャパシタ
３１ 下部電極
３１ａ ＣＶＤ−ＴｉＮ膜
３２ 容量絶縁膜
３３ ＰＶＤ−ＴｉＮ膜
３４ ＣＶＤ−ＴｉＮ膜
３５ 上部電極
４０ プラズマ
６１ 半導体基板
６２ 第１の層間絶縁膜
６３ 第２の層間絶縁膜
６４ 溝
６５ 第３の層間絶縁膜
６６ 開口
６７ 配線
６９ トレンチ素子分離
７０ ＭＩＳＦＥＴ
７１ ゲート絶縁膜
７２ ゲート電極
７３ａ、７３ｂ 高濃度拡散層
７４ａ、７４ｂ 低濃度拡散層
７６ コンタクト
７６、７７、７８、７９ コンタクト
８１ 下部電極
８１ａ ＣＶＤ−ＴｉＮ膜
８２ 容量絶縁膜
８３ ＰＶＤ−ＴｉＮ膜
８４ ＣＶＤ−ＴｉＮ膜
８５ 上部電極

Claims (14)

1. 半導体基板上に形成された絶縁膜と、
   前記絶縁膜に形成された溝内に配置するキャパシタとを有する半導体装置であって、
   前記キャパシタは、前記溝の底面および側面を覆う下部電極と、
   前記下部電極の上に形成された容量絶縁膜と、
   前記容量絶縁膜の上に形成された上部電極とを備え、
   前記上部電極は、前記容量絶縁膜のうち前記溝の底面上に位置する部分と前記容量絶縁膜のうち前記下部電極の上端部の上に位置する部分との上を覆うＴｉＮからなる第１の上部電極と、前記第１の上部電極の上と前記容量絶縁膜のうち前記溝の側面上に位置する部分の上とを覆い、前記第１の上部電極よりも密度が低いＴｉＮからなる第２の上部電極とを有する、半導体装置。
2. 半導体基板上に形成された絶縁膜と、
   前記絶縁膜に形成された溝内に配置するキャパシタとを有する半導体装置であって、
   前記キャパシタは、前記溝の底面および側面を覆う下部電極と、
   前記下部電極の上に形成された容量絶縁膜と、
   前記容量絶縁膜の上に形成された上部電極とを備え、
   前記上部電極は、前記容量絶縁膜のうち前記溝の底面上に位置する部分と前記容量絶縁膜のうち前記下部電極の上端部の上に位置する部分との上を覆う、ＰＶＤ（physical vapor deposition）法により形成された第１の上部電極と、前記第１の上部電極の上と前記容量絶縁膜のうち前記溝の側面上に位置する部分の上とを覆い、ＣＶＤ（chemical vapor deposition）法により形成された第２の上部電極とを有する、半導体装置。
3. 請求項２に記載の半導体装置であって、
   前記第１の上部電極および前記第２の上部電極はＴｉＮからなる、半導体装置。
4. 請求項１または２に記載の半導体装置であって、
   前記容量絶縁膜は高誘電体膜からなる、半導体装置。
5. 請求項１または２に記載の半導体装置であって、
   前記容量絶縁膜は、Ｈｆ、Ｔａ、ＡｌおよびＺｎのうち少なくともいずれか１つを含む、半導体装置。
6. 請求項１または２に記載の半導体装置であって、
   前記容量絶縁膜は複数の膜からなる、半導体装置。
7. 請求項１または２に記載の半導体装置であって、
   前記キャパシタの下にはＭＩＳＦＥＴが配置し、
   前記キャパシタと前記ＭＩＳＦＥＴはＤＲＡＭのメモリセルを構成する、半導体装置。
8. 請求項７に記載の半導体装置であって、
   前記絶縁膜は第１の層間絶縁膜であって、
   前記第１の層間絶縁膜の上に形成され、前記キャパシタの上を覆う第２の層間絶縁膜と、
   前記第２の層間絶縁膜を貫通して前記上部電極に到達する第１のコンタクトと、
   前記第１の層間絶縁膜および前記第２の層間絶縁膜を貫通して前記ＭＩＳＦＥＴの活性領域に到達する第２のコンタクトと、
   前記第２の層間絶縁膜の上に形成され、前記第１のコンタクトおよび前記第２のコンタクトと接触する配線とをさらに備える、半導体装置。
9. 半導体基板上の絶縁膜の溝内に形成されたキャパシタを有する半導体装置の製造方法であって、
   前記溝の底面および側面を覆う下部電極を形成する工程（ａ）と、
   前記下部電極の上に容量絶縁膜を形成する工程（ｂ）と、
   ＰＶＤ法を行うことにより、前記容量絶縁膜のうち前記溝の底面上に位置する部分と前記容量絶縁膜のうち前記下部電極の上端部の上に位置する部分との上に、第１の上部電極を形成する工程（ｃ）と、
   前記工程（ｃ）の後に、ＣＶＤ法を行うことにより、前記第１の上部電極の上と、前記容量絶縁膜のうち前記溝の側面上に位置する部分の上とを覆う第２の上部電極を形成する工程（ｄ）と
   を備える、半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法であって、
    前記工程（ｃ）では、ターゲットと基板との両方にバイアス電力を供給し前記ＰＶＤ法を行う、半導体装置の製造方法。
11. 請求項９または１０に記載の半導体装置の製造方法であって、
    前記工程（ｂ）の後で前記工程（ｃ）の前に、Ｏ₂プラズマで暴露する工程をさらに備える、半導体装置の製造方法。
12. 請求項９〜１１のうちいずれか１項に記載の半導体装置の製造方法であって、
    前記工程（ｄ）では、原料ソースとしてＴＤＭＡＴ（tetrakisdimethylaminotitanium）またはＴＤＥＡＴ（tetrakisdiethylaminotitanium）を供給し、Ｈ₂とＮ₂とのプラズマで暴露する、半導体装置の製造方法。
13. 請求項９〜１２のうちいずれか１項に記載の半導体装置の製造方法であって、
    前記工程（ａ）の前に、前記半導体基板にＭＩＳＦＥＴを形成する工程と、
    前記ＭＩＳＦＥＴを覆う第１の層間絶縁膜を形成する工程と、
    前記第１の層間絶縁膜の上に、前記絶縁膜として第２の層間絶縁膜を形成する工程と、
    前記第２の層間絶縁膜に前記溝を形成する工程とをさらに備える、半導体装置の製造方法。
14. 請求項１３に記載の半導体装置の製造方法であって、
    前記工程（ｄ）の後に、前記第２の層間絶縁膜の上に、前記キャパシタを覆う第３の層間絶縁膜を形成する工程と、
    前記第３の層間絶縁膜を貫通して前記上部電極に到達する第１のコンタクトを形成する工程と、
    前記第３の層間絶縁膜、前記第２の層間絶縁膜および前記第１の層間絶縁膜を貫通して前記ＭＩＳＦＥＴの活性領域に到達する第２のコンタクトを形成する工程と、
    前記第３の層間絶縁膜の上に、前記第１のコンタクトおよび前記第２のコンタクトに接触する配線を形成する工程とをさらに備える、半導体装置の製造方法。

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