KR20070056565A - 반도체 커패시터의 제조 방법 - Google Patents

Abstract

반도체 기판 상에 개구부를 갖는 몰드막을 형성한 후, 상기 개구부의 측벽과 저면 및 상기 몰드막의 상부 표면에 하부 전극용 박막을 연속적으로 형성한다. 그리고, 상기 하부 전극용 박막이 형성된 결과물 상에 희생막을 형성한 후, 상기 몰드막의 상부에 형성된 희생막과 하부 전극용 박막을 순차적으로 제거하여 상기 하부 전극용 박막의 노드를 분리시킨다. 이어서, 상기 몰드막의 상부를 제거하여 상기 노드가 분리된 하부 전극용 박막의 상부 외측벽을 노출시키고, 상기 상부 외측벽이 노출된 하부 전극용 박막을 갖는 결과물 상에 실질적으로 균일한 두께를 가지면서 상기 몰드막과 희생막에 비해 식각 선택비가 높은 박막을 형성한다. 그리고, 상기 식각 선택비를 이용한 전면 식각을 수행하여 상기 박막을 제거한다. 이에 따라, 상기 하부 전극용 박막의 상부 외측벽에는 스페이서가 형성된다.

Description

반도체 커패시터의 제조 방법{method of manufacturing a semiconductor capacitor}

도 1은 종래의 방법에 따라 제조한 반도체 커패시터의 하부 전극을 나타내는 개략적인 단면도이다.

도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 반도체 커패시터의 제조 방법을 나타내는 개락적인 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

30 : 반도체 기판 32 : 소자 분리막

34 : 게이트 절연막 36 : 게이트 도전막

38 : 게이트 패턴 40 :스페이서

42 : 소스/드레인 44 : 층간 절연막

46 : 콘택 패드 48 : 몰드막

52 : 하부 전극용 박막 54 : 희생막

56 : 하부 전극 72 : 스페이서

본 발명은 반도체 커패시터의 제조 방법에 관한 것으로써, 보다 상세하게는 실린터 타입의 하부 전극을 포함하는 반도체 커패시터의 제조 방법에 관한 것이다.

일반적으로, 반도체 메모리 소자들 중에서 디램 소자는 단위 셀로서 하나의 엑세스 트랜지스터(access transistor)와 하나의 축적 커패시터(storage capacitor)를 포함한다. 그리고, 상기 커패시터는 집적도의 증가를 요구하는 최근의 반도체 메모리 소자에 부응하기 위하여 그 크기를 더욱 감소시키고 있다. 그러므로, 축소된 크기에서도 높은 축적 용량을 갖는 커패시터를 제조하는 것이 상기 반도체 메모리 소자의 제조에서 보다 중요한 문제로 부각되고 있다.

널리 알려진 바와 같이, 상기 커패시터의 축적 용량은 하기 수학식과 같이 나타낼 수 있다.

(상기

및

각각은 진공 중에서의 유전율 및 유전막의 유전율을 의미하고, 상기 A는 하부 전극의 유효 면적을 나타내고, 상기 d는 유전막의 두께를 의미한다.)

상기 수학식을 참조하면, 상기 반도체 커패시터의 축적 용량을 향상시키기 위한 방법으로서는 하부 전극의 유효 면적 증가, 유전막의 두께 감소, 유전막으로서 고유전율 물질의 사용 등을 고려할 수 있다. 특히, 상기 하부 전극의 유효 면적을 증가시키기 위한 일환으로서 최근에는 상기 커패시터의 하부 전극을 폭에 비해 매우 높은 높이를 갖는 실린더 타입으로 형성하고 있다.

상기 실린더 타입의 하부 전극을 갖는 커패시터를 제조하는 방법에 대한 예들은 미합중국 특허 6,700,153호, 미국특허 6,171,902호 등에 개시되어 있다.

도 1은 종래의 방법에 따라 제조한 반도체 커패시터의 하부 전극을 나타내는 개략적인 단면도이다.

도 1을 참조하면, 반도체 기판(10) 상에 폭에 비해 높은 높이의 종횡비를 가지면서 서로 인접하게 배치되는 실린더 타입의 하부 전극(16)이 형성되어 있다. 특히, 상기 반도체 기판(10) 상에는 콘택 패드(14)를 포함하는 층간 절연막(12)이 형성되어 있고, 상기 실린더 타입의 하부 전극(16)은 상기 콘택 패드(14)와 연결된다.

여기서, 상기 실린더 타입의 하부 전극(16)을 포함하는 커패시터의 경우에는 축적 용량을 향상시키기 위하여 그 높이를 계속적으로 증가시키고 있다. 그러나, 상기 실린더 타입의 하부 전극(16)의 높이를 계속적으로 증가시킬 경우에는 상기 실린더 타입의 하부 전극(16)이 쓰러지는 상황이 빈번하게 발생하고, 그 결과 서로 이웃하는 실린더 타입의 하부 전극(16)들 사이에 투-비트(2-bit) 불량이 발생하여 전기적 신뢰성을 저하시킨다.

이에 따라, 종래에는 메시(mesh) 타입의 지지 부재(도시되지 않음)를 형성하여 상기 실린더 타입의 하부 전극(16)이 쓰러지는 상황을 방지하고 있다. 그러나, 상기 메시 타입의 지지 부재는 그 형성에서 하부 전극에 열적 스트레스를 가하고, 한편 그 형성에 따른 공정이 다소 복잡하기 때문에 적극적으로 적용하지 못하는 실 정이다.

본 발명의 목적은 높이 종횡비를 갖는 실린더 타입의 하부 전극이 쓰러져도 전기적 신뢰성에 거의 영향을 끼치지 않는 반도체 커패시터의 제조 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 커패시터의 제조 방법은 반도체 기판 상에 개구부를 갖는 몰드막을 형성한 후, 상기 개구부의 측벽과 저면 및 상기 몰드막의 상부 표면에 하부 전극용 박막을 연속적으로 형성한다. 여기서, 상기 하부 전극용 박막은 티타늄 질화물을 포함하는 것이 바람직하다.

그리고, 상기 하부 전극용 박막이 형성된 결과물 상에 희생막을 형성한 후, 상기 몰드막의 상부에 형성된 희생막과 하부 전극용 박막을 순차적으로 제거하여 상기 하부 전극용 박막의 노드를 분리시킨다. 이어서, 상기 몰드막의 상부를 제거하여 상기 노드가 분리된 하부 전극용 박막의 상부 외측벽을 노출시키고, 상기 상부 외측벽이 노출된 하부 전극용 박막을 갖는 결과물 상에 실질적으로 균일한 두께를 가지면서 상기 몰드막과 희생막에 비해 식각 선택비가 높은 박막을 형성한다. 그리고, 상기 식각 선택비를 이용한 전면 식각을 수행하여 상기 박막을 제거한다. 이에 따라, 상기 하부 전극용 박막의 상부 외측벽에는 스페이서가 형성된다. 여기서, 상기 몰드막은 산화물을 포함하고, 상기 희생막은 포토레지스트 조성물을 포함 할 경우에는 상기 몰드막의 상부는 NH₄F, HF 및 물을 포함하는 LAL 용액을 사용하여 제거하고, 상기 몰드막과 상기 희생막 각각은 NH₄F, HF 및 물을 포함하는 LAL 용액과 산소 플라즈마를 사용하여 제거하는 것이 바람직하다.

계속해서, 상기 반도체 기판 상에 잔류하는 몰드막과 희생막을 제거하여 상기 노드가 분리된 하부 전극용 박막을 그 상부 외측벽에 상기 스페이서를 갖는 실린더 타입의 하부 전극으로 형성한 후, 상기 하부 전극 상에 유전막과 상부 전극을 순차적으로 형성한다.

이와 같이, 본 발명에서는 실린더 타입의 하부 전극 상부 외측벽에 스페이서를 형성한다. 특히, 상기 스페이서는 전기적으로 절연이면서도 상기 몰드막과 희생막에 비해 식각 선택비가 높은 금속 산화물을 선택한다. 그러므로, 상기 스페이서를 보다 용이하게 형성할 수 있다.

따라서, 본 발명에서는 상기 스페이서를 적용함으로써 상기 실린더 타입의 하부 전극이 쓰러지는 상황이 발생하여도 투-비트 불량이 일어나지 않기 때문에 전기적 신뢰성에는 거의 지장을 끼치지 않는다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 박막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 박막이 다른 박막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다.

도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 반도체 커패시터를 제조하는 방법을 나타내는 개략적인 단면도들이다.

도 2a를 참조하면, 소자 분리 공정을 수행하여 반도체 기판(30)에 소자 분리막(32)을 형성한다. 본 실시예에서는 상기 소자 분리막(32)으로서 필드 산화막에 비해 집적도 관점에서 유리한 트렌치 소자 분리막을 형성한다. 이와 같이, 소자 분리막(32)을 형성함으로서 상기 반도체 기판(30)은 액티브 영역과 필드 영역으로 한정된다.

이어서, 상기 반도체 기판(30) 상에 절연막과 도전막을 순차적으로 형성한다. 여기서, 상기 절연막은 산화물, 금속 산화물, 금속 산질화물 등을 포함하는 것이 바람직하다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용한다. 특히, 상기 금속 산화물은 얇은 등가 산화막 두께를 가지면서도 누설 전류 특성이 양호하기 때문에 최근의 반도체 장치에 주로 적용하고 있는 추세이다. 따라서, 본 실시예에서 상기 절연막은 금속 산화물을 포함하고, 원자층 적층을 수행하여 형성한다. 그리고, 상기 도전막은 폴리 실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하는 것이 바람직하다. 이들 또한 단독으로 사용하거나 둘 이상을 혼합하여 사용 한다. 특히, 최근의 반도체 장치의 제조에서는 효율적인 전기적 특성의 확보를 위하여 게이트 도전막(36)을 다층 구조로 형성하는 추세이다. 그러므로, 본 실시예에서는 상기 도전막을 금속과 금속 질화물을 포함하는 다층 박막으로 형성한다.

이와 같이, 상기 절연막과 도전막을 순차적으로 형성한 후, 패터닝을 수행한다. 그 결과, 상기 반도체 기판(30)의 액티브 영역 상에는 게이트 절연막(34)과 게이트 도전막(36)을 포함하는 게이트 패턴(38)이 형성된다. 상기 패터닝은 포토레지스트 패턴, 질화물의 하드 마스크막 등을 식각 마스크로 사용하는 식각 공정을 수행한다. 만약, 상기 하드 마스크막을 식각 마스크로 사용한 패터닝을 수행할 경우에는 상기 게이트 패턴(38)은 상기 게이트 도전막(36) 상에 하드 마스크막이 형성되는 구조를 갖는다.

이어서, 상기 게이트 패턴(38)을 마스크로 사용하는 이온 주입을 수행한다. 이에 따라, 상기 게이트 패턴(38)과 인접하는 반도체 기판(30)의 표면으로부터 아래에 얕은 접합 영역이 형성된다. 그리고, 상기 게이트 패턴(38)의 양측벽에 질화물의 스페이스(40)를 형성한다. 상기 스페이서(40)의 형성은 주로 적층과 전면 식각을 수행한다. 계속해서, 상기 게이트 패턴(38)과 스페이서(40)를 마스크로 사용하는 이온 주입을 수행한다. 이에 따라, 상기 스페이서(40)와 인접하는 반도체 기판(30)의 표면으로부터 아래에 깊은 접합 영역이 형성되고, 그 결과 상기 반도체 기판에는 얕은 접합 영역과 깊은 접합 영역을 갖는 엘디디(LDD) 구조의 소스/드레인(42)이 형성된다.

본 실시예에서는 비트 라인을 형성하는 방법에 대해서는 생략하기로 한다. 그러므로, 상기 소스/드레인(42)은 후술하는 커패시터의 하부 전극과 연결되는 영역에 해당한다.

도 2b를 참조하면, 상기 게이트 패턴(38)을 갖는 반도체 기판(30) 상에 층간 절연막(44)을 형성한다. 그리고, 상기 층간 절연막(44)을 패터닝하여 상기 소스/드레인(42)의 표면을 노출시키는 개구부(45)를 형성한다. 이어서, 상기 개구부(45) 내에 폴리 실리콘, 금속 등과 같은 도전물을 매립시켜 후술하는 커패시터의 하부 전극과 연결되는 콘택 패드(46)를 형성한다. 상기 콘택 패드(46)는 주로 적층과 평탄화를 수행한다. 상기 평탄화의 예로서는 화학기계적 연마, 전면 식각 등을 들 수 있다.

여기서, 상기 콘택 패드(46)는 주로 상기 게이트 패턴(38) 사이에 매립된 제1 플러그 및 상기 제1 플러그와 연결되는 제2 플러그를 포함하는 것이 바람직하다.

도 2c 내지 도 2k를 참조하면, 상기 반도체 기판 상부의 상기 콘택 패드와 연결되는 실린더 타입의 하부 전극을 형성한다.

구체적으로, 도 2c에서와 같이, 상기 콘택 패드(46)를 갖는 층간 절연막(44) 상에 몰드막(48a)을 형성한다. 상기 몰드막(48a)은 주로 산화물을 포함하고, 화학기상증착을 수행하여 형성한다. 특히, 상기 몰드막(48a)의 높이는 후술하는 커패시터의 하부 전극의 높이에 근거한다. 예를 들어, 하부 전극을 약 1.65㎛의 높이를 갖도록 형성할 때 상기 몰드막(48a)은 약 1.65㎛의 높이를 갖도록 형성한다.

이어서, 상기 몰드막(48a)을 대상으로 패터닝을 수행하여 상기 콘택 패드(46)를 노출시키는 개구부(50)를 형성한다. 구체적으로, 상기 몰드막(48a) 상에 포 토레지스트막(도시되지 않음)을 형성한 후, 사진 식각 공정을 수행하여 상기 포토레지스트막을 포토레지스트 패턴으로 형성한다. 이때, 상기 포토레지스트 패턴에 의해 노출되는 부위는 하부에 콘택 패드(46)가 위치하는 부분이다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각을 수행하여 상기 콘택 패드(46)가 노출될 때까지 상기 몰드막(48a)을 제거한다. 그 결과, 도 2d에서와 같이, 상기 반도체 기판(30) 상부에 상기 콘택 패드(46)를 노출시키는 개구부(50)를 갖는 몰드막(48)이 형성된다.

계속해서, 도 2e를 참조하면, 상기 개구부(50)의 측벽과 저면 및 상기 몰드막(48)의 상부 표면에 하부 전극용 박막(52)을 연속적으로 형성한다. 상기 하부 전극용 박막(52)은 주로 폴리 실리콘, 금속, 금속 질화물 등을 포함한다. 그리고, 최근에는 상기 하부 전극용 박막(52)으로서 집적도 관점에서 보다 유리한 금속 질화물을 주로 선택한다. 따라서, 본 실시예에서는 상기 하부 전극용 박막(52)으로서 티타늄 질화물을 선택하고, 화학기상증착을 수행하여 형성한다. 그러므로, 상기 티타늄 질화물의 하부 전극용 박막(52)은 약 550℃ 이하의 온도에서 반응 가스로서 TiCl₄ 가스, NH₃ 가스 등을 사용하여 형성하는 것이 바람직하다.

이외에도, 상기 티타늄 질화물의 하부 전극용 박막(52)은 원자층 적층, 스퍼터링 등을 수행하여 형성할 수도 있다. 그러나, 상기 원자층 적층의 경우에는 생산성 측면에서 다소 불리하고, 상기 스퍼터링의 경우에는 스텝 커버리지 측면에서 다소 불리하다. 다만, 상기 하부 전극용 박막(52)을 얇은 두께로 형성할 경우에는 상 기 화학기상증착 대신에 원자층 적층을 수행하여 형성하여도 무방하다.

이어서, 도 2f를 참조하면, 상기 하부 전극용 박막(52)이 형성된 결과물 상에 희생막(54)을 형성한다. 언급한 바와 같이, 상기 결과물 상에 희생막(54)을 형성하면 상기 개구부(50) 내에도 상기 희생막(54)이 충분하게 매립된다. 여기서, 상기 희생막(54)은 포토레지스트 조성물을 포함하는 것이 바람직하다.

이와 같이, 상기 희생막(54)을 형성한 후, 상기 몰드막(48)의 상부에 형성된 희생막(54)과 하부 전극용 박막(52)을 순차적으로 제거한다. 그 결과, 도 2g에 도시된 바와 같이, 상기 반도체 기판(30) 상부에는 노드가 분리된 하부 전극용 박막(52a)이 형성되고, 상기 개구부(50) 내에는 희생막(54a)이 잔류한다. 여기서, 상기 하부 전극용 박막(52)의 노드 분리를 위한 제거는 화학기계적 연마, 전면 식각 등을 수행한다.

계속해서, 도 2h를 참조하면, 상기 반도체 기판(30) 상에 잔류하는 몰드막(48)의 일부를 제거한다. 즉, 상기 노드가 분리된 하부 전극용 박막(52a)이 상부에 형성된 몰드막(48)을 제거한다. 이때, 상기 몰드막(48)의 일부 제거는 주로 NH₄F, HF 및 물을 포함하는 LAL 용액을 이용한 습식 세정에 의해 이루어진다. 이와 같이, 상기 몰드막(48)의 일부를 제거함으로써 상기 하부 전극용 박막(52a)의 상부 외측벽이 노출된다.

이어서, 도 2i를 참조하면, 상기 상부 외측벽이 노출된 하부 전극용 박막(52a)을 갖는 결과물 상에 실질적을 균일한 두께를 갖는 박막(70)을 형성한다. 여 기서, 상기 박막(70)은 상기 몰드막(48)과 희생막(54a)에 비해 높은 식각 선택비를 갖는 물질을 선택하는 것이 바람직하다. 따라서, 본 실시예에서는 금속 산화물을 사용하여 상기 박막(70)을 형성한다. 상기 금속 산화물의 경우에는 언급한 LAL 용액에 대하여 상기 몰드막(48)과 희생막(54a)에 비해 매우 높은 식각 선택비를 갖는다. 그리고, 상기 금속 산화물의 예로서는 HfO2, ZrO2, TiO2, Ln2O3, Sc2O3, Y2O3, Al2O3, Ga2O3, BaO, SrO, CaO, Nb2O5, Ta2O5 등을 들 수 있고, 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용한다.

아울러, 본 실시예에서는 상기 박막(70)을 결정화 처리하기도 한다. 그 이유는, 상기 결정화 처리를 수행할 경우 상기 식각 선택비가 보다 높아지기 때문이다.

그리고, 도 2j를 참조하면, 상기 식각 선택비를 이용한 전면 식각을 수행한다. 이때, 상기 식각에서는 LAL 용액을 사용한다. 특히, 상기 LAL 용액을 사용한 전면 식각에서 상기 금속 산화물을 포함하는 박막(70)의 경우에는 식각 선택비가 높기 때문에 종래의 실리콘 질화물을 사용하는 경우와는 달리 상기 전면 식각을 수행하여도 상기 하부 전극용 박막(52a)의 상부 외측벽에 잔류할 확률이 높다.

이와 같이, 상기 식각 선택비를 이용한 전면 식각을 수행한 결과, 상기 하부 전극용 박막(52a)의 상부 외측벽에는 상기 박막(70)의 금속 산화물로 이루어지는 스페이서(72)가 형성된다.

계속해서, 도 2k를 참조하면, 상기 반도체 기판(30) 상에 잔류하는 몰드막(40)과 희생막(54a)을 제거한다. 그 결과, 상기 반도체 기판(30) 상에는 상기 콘택 패드(46)와 연결되고, 그 상부 외측벽에 스페이서(72)를 갖는 실린더 타입의 하부 전극(56)이 형성된다. 따라서, 상기 하부 전극(56)은 높은 종횡비를 가지면서 서로 인접하게 배치되는 패턴들을 포함하는 구조를 갖는다. 그리고, 최근의 반도체 메모리 소자의 제조에서는 상기 실린더 타입의 하부 전극(56)의 종횡비를 약 8 내지 12로 조절하고 있다. 실제로, 상기 하부 전극(56)의 높이가 약 1.65㎛일 때 상기 하부 전극(56)의 패턴 폭은 약 0.20㎛를 갖도록 조절하고 있다.

여기서, 상기 몰드막(48)은 산화물을 포함하기 때문에 주로 NH₄F, HF 및 물을 포함하는 LAL 용액을 사용하여 제거한다. 아울러, 상기 희생막은 포토레지스트 조성물을 포함하기 때문에 주로 산소 플라즈마를 사용하여 제거한다.

계속해서, 상기 하부 전극(56)의 형성을 위한 세정 및 건조를 수행한 후, 상기 하부 전극(56)의 표면에 유전막(도시되지 않음)을 형성한다.

구체적으로, 상기 유전막은 산화물-질화물, 산화물-질화물-산화물, 금속 산화물 등을 포함한다. 그러나, 최근에는 등가 산화막 두께를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 금속 산화물을 선택하고, 원자층 적층을 수행하여 상기 유전막을 형성하는 추세에 있다.

특히, 상기 유전막을 형성하기 위한 원자층 적층의 수행에서는 반응 물질의 제공 → 퍼지 → 산화제의 제공 → 퍼지의 순서로 적어도 1회 반복한다. 그러면, 상기 하부 전극(56)의 표면에 금속 산화물의 유전막이 형성된다. 여기서, 상기 반응 물질은 금속 전구체를 포함하는 물질로서, 하프늄 전구체를 포함하는 물질의 경우에는 TEMAH(tetrakis ethyl methyl amino hafnium, Hf[NC₂H₅CH₃]₄), 하프늄 부틸옥 사이드(Hf(O-tBu)₄) 등을 포함하고, 알루미늄 전구체를 포함하는 물질의 경우에는 TMA(trimethyl aluminum, Al(CH₃)₃) 등을 포함한다. 또한, 상기 산화제는 O₃, O₂, H₂O, 플라즈마 O₂, 리모트 플라즈마 O₂ 등을 포함한다.

예를 들어, 상기 유전막이 하프늄 산화물을 포함할 경우에는 상기 TEMAH의 제공 → 퍼지 → O₃의 제공 → 퍼지의 순서로 적어도 1회 반복하는 원자층 적층을 수행한다.

계속해서, 상기 유전막을 형성한 후, 상기 유전막을 갖는 결과물 상에 상부 전극(도시되지 않음)을 형성한다. 상기 하부 전극(56)과 마찬가지로, 상기 상부 전극은 주로 폴리 실리콘, 금속, 금속 질화물 등을 포함한다. 그리고, 최근에는 상기 상부 전극으로서 집적도 관점에서 보다 유리한 금속 질화물을 주로 선택한다. 따라서, 본 실시예에서는 상기 상부 전극으로서 티타늄 질화물을 선택하고, 화학기상증착을 수행하여 형성한다. 그러므로, 상기 티타늄 질화물의 상부 전극은 약 550℃ 이하의 온도에서 반응 가스로서 TiCl₄ 가스, NH₃ 가스 등을 사용하여 형성하는 것이 바람직하다.

이와 같이, 상기 하부 전극(56), 유전막 및 상부 전극을 순차적으로 형성함으로써 상기 반도체 기판(30) 상부에는 커패시터가 형성된다. 특히, 상기 커패시터는 실런더 타입의 하부 전극(56)을 포함함으로써 그 축적 용량을 충분하게 확보할 수 있다.

언급한 바와 같이, 본 발명에서는 실린더 타입의 하부 전극을 형성할 때 하부 전극의 상부 외측벽에 금속 산화물을 포함하는 스페이서를 형성한다. 따라서, 하부 전극이 높은 종횡비를 가짐에 따라 쓰러지는 상황이 발생하여도 스페이서가 이웃하는 하부 전극에 접촉하기 때문에 전기적으로 아무런 영향을 끼치지 않는다.

따라서, 본 발명은 높은 종횡비의 실린더 타입의 하부 전극을 갖는 커패시터를 보다 안정적으로 구현할 수 있는 이점이 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

1. 반도체 기판 상에 개구부를 갖는 몰드막을 형성하는 단계;

   상기 개구부의 측벽과 저면 및 상기 몰드막의 상부 표면에 하부 전극용 박막을 연속적으로 형성하는 단계;

   상기 하부 전극용 박막이 형성된 결과물 상에 희생막을 형성하는 단계;

   상기 몰드막의 상부에 형성된 희생막과 하부 전극용 박막을 순차적으로 제거하여 상기 하부 전극용 박막의 노드를 분리시키는 단계;

   상기 몰드막의 상부를 제거하여 상기 노드가 분리된 하부 전극용 박막의 상부 외측벽을 노출시키는 단계;

   상기 상부 외측벽이 노출된 하부 전극용 박막을 갖는 결과물 상에 실질적으로 균일한 두께를 가지면서 상기 몰드막과 희생막에 비해 식각 선택비가 높은 박막을 형성하는 단계;

   상기 식각 선택비를 이용한 전면 식각을 수행하여 상기 박막을 제거함으로써 상기 하부 전극용 박막의 상부 외측벽에 스페이서를 형성하는 단계;

   상기 반도체 기판 상에 잔류하는 몰드막과 희생막을 제거하여 상기 노드가 분리된 하부 전극용 박막을 그 상부 외측벽에 상기 스페이서를 갖는 실린더 타입의 하부 전극으로 형성하는 단계; 및

   상기 하부 전극 상에 유전막과 상부 전극을 순차적으로 형성하는 단계를 포함하는 반도체 커패시터의 제조 방법.
2. 제1 항에 있어서, 상기 하부 전극용 박막은 티타늄 질화물을 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
3. 제1 항에 있어서, 상기 몰드막은 산화물을 포함하고, 상기 희생막은 포토레지스트 조성물을 포함할 때,

   상기 몰드막의 상부는 NH₄F, HF 및 물을 포함하는 LAL 용액을 사용하여 제거하고,

   상기 몰드막과 상기 희생막 각각은 NH₄F, HF 및 물을 포함하는 LAL 용액과 산소 플라즈마를 사용하여 제거하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
4. 제1 항에 있어서, 상기 몰드막과 희생막에 비해 식각 선택비가 높은 박막은 금속 산화물을 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
5. 제4 항에 있어서, 상기 금속 산화물은 HfO2, ZrO2, TiO2, Ln2O3, Sc2O3, Y2O3, Al2O3, Ga2O3, BaO, SrO, CaO, Nb2O5 및 Ta2O5로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
6. 제1 항에 있어서, 상기 몰드막과 희생막에 비해 식각 선택비가 높은 박막을 결정화 처리하여 상기 식각 선택비를 향상시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.

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