KR100608359B1 - 반도체 장치의 커패시터 및 이의 제조 방법 - Google Patents
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Abstract
반도체 장치의 커패시터 및 이의 제조 방법이 개시된다. 하부 전극 콘택 패드를 갖는 기판을 마련한 후, 상기 기판의 하부 전극 콘택 패드 상에 니켈막 패턴과 폴리 실리콘막 패턴을 포함하는 하부 전극을 형성한다. 그리고, 상기 하부 전극의 표면 상에 유전막 및 상부 전극을 형성하고, 열처리를 실시하여 상기 하부 전극과 유전막을 결정화시킨다. 따라서, 기판 상에는 하부 전극, 유전막 및 상부 전극을 포함하는 커패시터가 형성된다.
Description
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치의 커패시터 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 표면적의 확장을 위한 실린더(cylinder) 타입의 커패시터 및 이의 제조 방법에 관한 것이다.
최근, 고집적의 반도체 장치의 제조에서는 디자인 룰(Design Rule)을 계속적으로 축소하고 있다. 이에 따라, 단위 셀(cell)들을 형성하기 위한 단위 면적이 감소되고 있다. 특히, 반도체 장치 중에서 디램(DRAM) 소자의 경우에는 소자 동작을 위해서 큰 축적 용량을 필요로 하는 커패시터를 요구하고 있다. 그러나, 커패시터를 형성하기 위한 단위 면적의 감소로 인하여 큰 축적 용량을 구현하는데 많은 어려움이 있다.
일반적으로, 커패시터의 축적 용량 C는
의 식으로 구해진다. 여기서, ε_0 및ε는 각기 진공 중에서의 유전율 및 커패시터 유전막의 유전율을 의미하며, A는 커패시터의 유효 면적을 나타내고, d는 유전막의 두께를 의미한다.
상기 식으로부터 알 수 있듯이, 축적 용량을 향상시키기 위해서는 높은 유전율을 갖는 유전막을 형성하는 방법, 커패시터의 유효 면적을 증가시키는 방법, 그리고 유전체의 두께를 감소시키는 방법 등을 고려할 수 있다.
그러나, 유전막의 두께를 감소시키는 방법은 현재와 같이 고집적된 반도체 장치에 적용되기에는 한계가 있다. 또한, Ta2O5, Ta2O5N, Al
2O5, HfO2 및 TiO2 등의 금속산화물 및 페로브스카이트(Perovskite) 구조의 (Ba, Sr)TiO3(BST), SrTiO3, BaTiO3, PZT 및 PLZT 등과 같은 고유전율의 물질을 이용하여 유전막을 형성하는 공정들이 알려져 있지만, 공정 안정화 및 신뢰성 문제로 인해, 현재의 공정에 채택하기에는 어려움이 많다.
따라서, 현재의 반도체 장치의 제조 공정의 제반상황을 고려할 때, 커패시터의 유효 면적의 증가를 통하여 축적 용량을 향상시키는 방법이 가장 적합한 것으로 평가될 수 있다.
상기 커패시터의 유효 면적을 증가시키는 방법에 대한 예들은 미합중국 특허 5,656,536호, 미합중국 특허 5,716,884호, 미합중국 특허 제5,807,782호 및 미합중 국 특허 5,956,587호 등에 개시되어 있다.
상기 미합중국 특허 5,656,536호에 의하면 왕관 타입의 커패시터가 개시되어 있고, 상기 미합중국 특허 5,716,884호 및 5,807,782호에 의하면 핀 타입의 커패시터가 개시되어 있고, 상기 미합중국 특허 5,956,587호에 의하면 실린더 타입의 커패시터가 개시되어 있다.
그러나, 현재 디자인 룰이 더욱 집적화 되면서 하부 전극의 폭이 더욱 좁아지고 있으며 이에 따라, 커패시터의 면적 감소를 개선하기 위하여 하부 전극의 높이를 더욱 증가시켜 축적 용량을 확보하고 있다.
그러나, 커패시터를 형성하기 위한 식각 공정의 수행 도중에 하부 전극이 쓰러지거나 휘어져 인접한 하부 전극과 맞닿거나 함께 쓰러지는 문제가 발생한다. 즉, 공정의 마진을 줄어든 상태에서 공정을 진행시키는데 어려움이 따른다. 디자인 룰이 계속적으로 협소해지는 현 시점에서, 축적 용량을 증가시키기 위해 스토리지 노드의 높이를 증가시키는 현재의 방법 또한 한계가 있다.
본 발명의 제1목적은 쓰러짐이 발생하지 않는 실린더 타입의 커패시터를 제공하는데 있다.
본 발명의 제2목적 및 제3목적은 낮은 온도에서 하부 전극의 결정화를 실시할 수 있음과 아울러 하부 전극의 형성을 위한 식각 공정을 수행하여 하부 전극의 쓰러짐을 충분히 방지할 수 있는 커패시터의 제조 방법을 제공하는데 있다.
상기 제1목적을 달성하기 위한 본 발명의 커패시터는 기판 상에 도전영역과 접촉되는 하부 전극 콘택 패드가 형성된 콘택홀을 갖는 층간 절연막 패턴 상에 니켈막 패턴과 폴리 실리콘막 패턴의 적층된 구조를 가지며 상기 하부 전극 콘택 패드와 접촉되게 형성된 실린더 형상의 하부 전극; 상기 하부 전극의 표면 상에 형성된 유전막; 및 상기 유전막 상에 형성되는 상부 전극을 포함한다.
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상기 제2목적을 달성하기 위한 본 발명의 커패시터 제조 방법은 도전영역을 갖는 기판 상에 상기 도전영역을 노출시키는 제 1 콘택홀을 갖는 층간 절연막 패턴을 형성하고 상기 제 1 콘택홀 내에 상기 도전영역과 접촉되어 전기적으로 연결되는 하부 전극 콘택 패드를 형성하는 단계; 상기 층간 절연막 패턴 상에 상기 하부 전극 콘택 패드를 노출시키는 제 2 콘택홀을 갖는 희생막을 형성하고 상기 제 2 콘택홀 내에 니켈막 패턴과 폴리 실리콘막 패턴으로 이루어진 실리더 형상의 하부 전극을 상기 하부 전극 콘택 패드와 접촉되도록 형성하는 단계; 상기 희생막을 제거하고 상기 하부 전극의 표면 상에 유전막을 형성하는 단계; 상기 유전막 상에 상부 전극을 형성하는 단계; 및 열처리를 실시하여 상기 하부 전극과 유전막을 결정화시키는 단계를 포함한다.
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상기 제3목적을 달성하기 위한 본 발명의 커패시터 제조 방법은,
하부 전극 콘택 패드를 갖는 기판을 마련하는 단계;
상기 기판 상에 하부 전극 콘택 패드를 노출시키는 콘택홀을 갖는 절연막 패턴을 형성하는 단계;
상기 콘택홀의 측벽 및 노출된 하부 전극 콘택 패드의 표면 상에 니켈막 패턴 및 폴리 실리콘막 패턴을 순차적으로 형성하는 단계;
상기 절연막 패턴을 제거함으로서 실린더 타입을 갖고, 상기 니켈막 패턴과 폴리 실리콘막 패턴을 포함하는 하부 전극을 형성하는 단계;
상기 하부 전극의 표면 상에 유전막을 형성하는 단계;
상기 유전막 상에 상부 전극을 형성하는 단계; 및
열처리를 실시하여 상기 하부 전극과 유전막을 결정화시키는 단계를 포함한다.
이와 같이, 본 발명에 의하면 하부 전극으로서 니켈막 패턴을 포함시키기 때문에 하부 전극이 쓰러지는 상황을 충분하게 줄일 수 있다. 따라서, 하부 전극을 다소 높게 형성하여도 쓰러지지 않기 때문에 충분한 축적 용량을 갖는 커패시터의 구현이 가능하다. 아울러, 하부 전극 및 유전막의 결정화를 충분히 낮은 온도에서 진행할 수 있기 때문에 반도체 장치의 문턱 전압 등과 같은 전기적 특성의 저하를 줄일 수 있다.
이하, 본 발명에 대하여 상세히 설명한다.
먼저, 하부 전극 콘택 패드와 같은 하부 구조물을 갖는 기판을 마련한다. 상기 하부 구조물은 하부 전극 콘택 패드 이외에도 게이트 전극, 비트 라인 등을 포함한다.
이어서, 상기 하부 전극 콘택 패드를 갖는 기판 상에 실린더 타입을 갖는 니켈막 패턴과 폴리 실리콘막 패턴을 포함하는 하부 전극을 형성한다. 이때, 상기 하부 전극은 하부 전극 콘택 패드와 연결된다.
상기 하부 전극의 형성을 구체적으로 살펴보면 다음과 같다. 먼저, 상기 하부 전극 콘택 패드를 갖는 기판 상에 절연막을 형성한다. 이때, 상기 절연막은 산 화막으로서, 플라즈마 증대-테오스(PE-TEOS)막, 플라즈마 증대-유에스지(PE-USG)막 등인 것이 바람직하다. 아울러, 상기 절연막은 충분한 높이를 갖는 하부 전극을 형성하기 위하여 적어도 18,000Å의 두께를 갖도록 형성하는데, 식각 공정 등과 같은 제반 사항을 고려할 경우 약 24,000Å의 두께를 갖도록 형성하는 것이 바람직하다. 이어서, 상기 절연막을 식각하여 상기 하부 전극 콘택 패드를 노출시키는 콘택홀을 갖는 절연막 패턴으로 형성한다. 그리고, 상기 절연막 패턴의 표면과 콘택홀의 측벽 및 노출된 하부 전극 콘택 패드의 표면 상에 니켈막을 연속적으로 형성한다. 이때, 상기 니켈막은 스퍼터링을 실시하여 형성한다. 계속해서, 상기 니켈막의 표면 상에 폴리 실리콘막을 형성한다. 이때, 상기 폴리 실리콘막은 화학기상증착을 실시하여 형성한다. 이어서, 상기 니켈막 및 폴리 실리콘막이 형성된 결과물 상에 포토레지스트막을 형성한다. 그리고, 화학기계적 연마 또는 전면 식각을 실시하여 상기 니켈막 및 폴리 실리콘막이 표면을 노출시킨다. 이에 따라, 각각의 노드로 분리된 니켈막 패턴 및 폴리 실리콘막 패턴이 형성된다. 여기서, 상기 전면 식각을 실시할 경우에는 Cl2 및 아르곤을 식각 가스로 사용하는 것이 바람직하다. 그리고, 기판 상에 잔류하는 포토레지스트막을 완전히 제거한 후, 습식 식각을 실시한다. 상기 습식 식각의 경우 상기 절연막 패턴과 니켈막 패턴을 함께 제거할 경우에는 식각액으로서 HF를 사용하고, 상기 절연막 패턴을 제거할 경우에는 식각액으로서 BOE(buffered oxide etchant)를 사용한다. 본 발명에서는 하부 전극을 매우 높게 형성하기 때문에 니켈막 패턴을 남긴다. 이는, 상기 니켈막 패턴의 표면 장력을 이용하여 상기 하부 전극의 쓰러짐을 방지할 수 있기 때문이다. 이와 같이, 상기 절 연막 패턴을 제거함으로서 기판 상에는 실린더 타입을 갖고, 니켈막 패턴 및 폴리 실리콘막 패턴을 포함하는 하부 전극이 형성된다.
이어서, 상기 하부 전극의 표면 상에 유전막을 형성한다. 상기 유전막의 예로서는 질화막-산화막, 산화막-질화막-산화막, BST, PZT 또는 SBT 등을 들 수 있다. 특히, 상기 질화막-산화막 또는 산화막-질화막-산화막으로 이루어지는 유전막의 경우에도 다소 유전율을 낮지만 하부 전극을 충분히 높게 즉, 하부 전극의 유효 면적을 충분하게 확보할 수 있기 때문에 별다른 무리없이 적용이 가능하다. 그리고, 상기 유전막 상에 상부 전극을 형성한다. 이때, 상기 상부 전극은 폴리 실리콘막인 것이 바람직하다.
계속해서, 상기 하부 전극 및 유전막의 결정화를 위하여 열처리를 실시한다. 이때, 상기 열처리는 650℃ 이하의 온도로 실시하는데, 약 400℃의 온도로 실시하는 것이 바람직하다. 이와 같이, 상기 열처리를 실시할 경우 니켈막 패턴에 의한 금속 유도 결정화(metal induced crystallization : MIC) 현상에 의해 하부 전극 및 유전막이 결정화되다. 특히, 상기 열처리를 낮은 온도에서 실시함으로서 반도체 장치의 전기적 특성에 끼치는 지장을 충분히 줄일 수 있다.
전술한 공정을 진행함으로서, 상기 기판 상에는 실린더 타입을 갖고, 결정화가 이루어진 니켈막 패턴과 폴리 실리콘막 패턴을 포함하는 하부 전극과 상기 하부 전극의 표면 상에 형성되고, 결정화가 이루어진 유전막 및 상기 유전막 상에 형성되는 상부 전극으로 이루어지는 커패시터가 형성된다.
따라서, 본 발명에 의하면 하부 전극의 쓰러짐을 충분하게 줄일 수 있기 때 문에 충분한 높이를 갖는 커패시터의 구현이 가능하다. 때문에, 충분한 축적 용량을 갖는 커패시터를 제공할 수 있다. 아울러, 결정화를 낮은 온도에서 실시할 수 있기 때문에 전기적 특성의 안정화를 꾀할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 하부 구조물을 갖는 기판(10)을 마련한다. 기판(10)에 트렌치 소자 분리막(도시하지 않음)을 형성한다. 그리고, 적층 및 식각 공정을 적절히 수행하여 기판(10) 상에 게이트 전극(12)을 형성한다. 또한, 이온 주입을 적절히 수행하여 게이트 전극(12)과 인접하는 기판(10)에 소스/드레인 전극(도시하지 않음)을 형성한다. 이에 따라, 게이트 전극(12) 및 소스/드레인 전극으로 이루어지는 트랜지스터가 형성된다. 이어서, 적절한 적층 및 식각 공정을 수행하여 게이트 전극(12) 사이에 랜딩 플러그(14)를 형성한다. 계속해서, 랜딩 플러그(14)를 갖는 기판(10) 상에 층간 절연막(도시하지 않음)을 형성한 후, 식각, 적층 및 연마 등을 적절히 수행하여 비트 라인(도시하지 않음)을 형성한다.
그리고, 상기 비트 라인을 갖는 결과물 상에 층간 절연막을 형성하고, 식각을 통하여 랜딩 플러그(14)를 노출시키는 콘택홀을 갖는 층간 절연막 패턴(16)을 형성한다. 이어서, 적절한 적층 및 식각을 수행하여 층간 절연막 패턴(16)의 콘택홀 내에 충분하게 매립되는 하부 전극 콘택 패드(18)를 형성한다.
전술한 공정을 적절히 수행함으로서 하부 전극 콘택 패드(18)를 포함하는 하부 구조물을 갖는 기판(10)이 마련된다. 이어서, 하부 전극 콘택 패드(18)를 갖는 결과물 상에 희생막으로 사용되는 플라즈마-증대 테오스막(20)을 약 24,000Å의 두께로 형성한다.
도 1b를 참조하면, 플라즈마-증대 테오스막(20)을 식각하여 아래의 하부 전극 콘택 패드(18)를 노출시키는 콘택홀(35)을 갖는 플라즈마-증대 테오스막 패턴(20a)으로 형성한다. 이어서, 스퍼터링을 실시하여 플라즈마-증대 테오스막 패턴(20a)의 표면과 콘택홀(35)의 측벽 및 노출된 하부 전극 콘택 패드(18)의 표면 상에 니켈막(30)을 연속적으로 형성한다. 계속해서, 화학기상증착을 실시하여 니켈막(30)의 표면 상에 폴리 실리콘막(32)을 형성한다.
도 1c 및 도 1d를 참조하면, 니켈막(30)과 폴리 실리콘막(32)을 갖는 결과물 상에 포토레지스트막(도시하지 않음)을 형성한다. 이때, 니켈막(30)과 폴리 실리콘막(32)이 형성된 콘택홀(35) 내에는 상기 포토레지스트막이 충분히 매립된다. 이어서, 플라즈마-증대 테오스막 패턴(20a)의 표면이 노출될 때까지 Cl2 및 Ar 가스를 사용하여 상기 포토레지스트막을 전면 식각한다. 이에 따라, 니켈막(30)과 폴리 실리콘막(32)은 각각의 노드로 분리된 니켈막 패턴(30a)과 폴리 실리콘막 패턴(32a)으로 형성된다. 이어서, 식각액으로서 BOE를 사용하여 기판(10) 상에 남아 있는 플라즈마-증대 테오스막 패턴(20a)을 완전히 제거한다.
이에 따라, 도 1d에 도시된 바와 같이, 기판(10) 상에는 실린더 타입을 갖고, 니켈막 패턴(30a) 및 폴리 실리콘막 패턴(32a)으로 이루어지는 하부 전극(300)이 형성된다. 이때, 하부 전극(300)이 다소 높게 형성되어도 니켈막 패턴(30a)의 표면 장력에 의해 하부 전극(300)의 쓰러짐이 거의 일어나지 않는다.
도 1e를 참조하면, 하부 전극(300)의 표면 상에 질화막-산화막을 포함하는 다층막 구조의 유전막(310)을 형성한다. 이때, 유전막(310)이 다소 낮은 유전율을 갖더라도 하부 전극(300)이 충분한 유효 면적을 갖기 때문에 전체적이 축적 용량에는 영향을 끼치지 않는다. 그리고, 유전막(310) 상에 폴리 실리콘막으로 이루어지는 상부 전극(320)을 형성한다.
계속해서, 약 400℃의 온도로 열처리를 실시한다. 이에 따라, 니켈막 패턴(30a)의 금속 유도 결정화 현상에 의해 하부 전극(300) 및 유전막(310)의 결정화가 이루어진다. 따라서, 보다 큰 축적 용량의 확보가 가능하다.
이와 같이, 전술한 공정을 실시함으로서 기판(10) 상에는 실런더 타입으로 이루어지고, 하부 전극(300)과 유전막(310)이 결정화된 커패시터(400)가 형성된다.
따라서, 본 발명에 의하면 쓰러짐에 영향을 받지 않고도 충분한 높이를 갖는 실린더 타입의 커패시터의 구현이 가능하다. 또한, 낮은 온도에서도 결정화를 진행할 수 있기 때문에 반도체 장치의 전기적 특성은 거의 영향을 받지 않는다. 때문에, 미세한 디자인룰을 요구하는 최근의 반도체 장치의 제조에 적극적으로 적용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (9)
- 기판 상에 도전영역과 접촉되는 하부 전극 콘택 패드가 형성된 콘택홀을 갖는 층간 절연막 패턴 상에 니켈막 패턴과 폴리 실리콘막 패턴의 적층된 구조를 가지며 상기 하부 전극 콘택 패드와 접촉되게 형성된 실린더 형상의 하부 전극;상기 하부 전극의 표면 상에 형성된 유전막; 및상기 유전막 상에 형성되는 상부 전극을 포함하는 반도체 장치의 커패시터.
- 제1항에 있어서, 상기 유전막은 질화막-산화막, 산화막-질화막-산화막, BST, PZT 또는 SBT인 것을 특징으로 하는 반도체 장치의 커패시터.
- 도전영역을 갖는 기판 상에 상기 도전영역을 노출시키는 제 1 콘택홀을 갖는 층간 절연막 패턴을 형성하고 상기 제 1 콘택홀 내에 상기 도전영역과 접촉되어 전기적으로 연결되는 하부 전극 콘택 패드를 형성하는 단계;상기 층간 절연막 패턴 상에 상기 하부 전극 콘택 패드를 노출시키는 제 2 콘택홀을 갖는 희생막을 형성하고 상기 제 2 콘택홀 내에 니켈막 패턴과 폴리 실리콘막 패턴으로 이루어진 실리더 형상의 하부 전극을 상기 하부 전극 콘택 패드와 접촉되도록 형성하는 단계;상기 희생막을 제거하고 상기 하부 전극의 표면 상에 유전막을 형성하는 단계;상기 유전막 상에 상부 전극을 형성하는 단계; 및열처리를 실시하여 상기 하부 전극과 유전막을 결정화시키는 단계를 포함하는 반도체 장치의 커패시터 제조 방법.
- 제3항에 있어서, 상기 유전막은 질화막-산화막, 산화막-질화막-산화막, BST, PZT 및 SBT로 구성되는 그룹으로부터 선택되는 어느 하나를 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제3항에 있어서, 상기 열처리는 650℃ 이하의 온도로 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 하부 전극 콘택 패드를 갖는 기판을 마련하는 단계;상기 기판 상에 하부 전극 콘택 패드를 노출시키는 콘택홀을 갖는 절연막 패턴을 형성하는 단계;상기 콘택홀의 측벽 및 노출된 하부 전극 콘택 패드의 표면 상에 니켈막 패턴 및 폴리 실리콘막 패턴을 순차적으로 형성하는 단계;상기 절연막 패턴을 제거함으로서 실린더 타입을 갖고, 상기 니켈막 패턴과 폴리 실리콘막 패턴을 포함하는 하부 전극을 형성하는 단계;상기 하부 전극의 표면 상에 유전막을 형성하는 단계;상기 유전막 상에 상부 전극을 형성하는 단계; 및열처리를 실시하여 상기 하부 전극과 유전막을 결정화시키는 단계를 포함하는 반도체 장치의 커패시터 제조 방법.
- 제6항에 있어서, 상기 절연막 패턴은 산화막 패턴이고, 상기 절연막 패턴의 제거는 HF 또는 BOE(buffered oxide etchant)를 이용하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제6항에 있어서, 상기 유전막은 질화막-산화막, 산화막-질화막-산화막, BST, PZT 및 SBT로 구성되는 그룹으로부터 선택되는 어느 하나를 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제6항에 있어서, 상기 열처리는 650℃ 이하의 온도로 실시하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
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