KR20050063040A - 커패시터의 하부 전극 형성 방법 - Google Patents
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Abstract
커패시터의 하부 전극을 형성하는 방법이 개시된다. 콘택 플러그를 갖는 기판 상에 식각 정지막, 절연막 및 질화막을 포함하는 하드 마스크막을 형성한 후, 이를 패터닝한다. 따라서, 상기 콘택 플러그의 표면을 노출시키는 박막 패턴을 형성한다. 이어서, 상기 박막 패턴의 상부 표면, 콘택홀의 측벽 및 노출된 콘택 플러그의 표면 상에 폴리 실리콘막을 연속적으로 형성한 후, 상기 박막 패턴의 하드 마스크막 표면이 노출될 때까지 폴리 실리콘막을 화학기계적 연마로 제거하여 상기 폴리 실리콘막의 각 노드를 분리시킨다. 이때, 상기 화학기계적 연마를 실시하여도 상기 하드 마스크막이 연마 정지의 역할을 충분하게 수행함으로서 상기 폴리 실리콘막의 높이가 거의 변화하지 않는다.
Description
본 발명은 커패시터의 하부 전극 형성 방법에 관한 것으로서, 보다 상세하게는 디램 소자와 같은 반도체 장치를 구성하는 커패시터의 하부 전극을 형성하는 방법에 관한 것이다.
현재, 반도체 장치로서는 정보의 입력과 출력이 자유로우면서도 고용량을 갖는 DRAM 장치가 범용적으로 이용되고 있다. DRAM 장치는 일반적으로 전하의 형태로 정보 데이타를 저장하는 메모리 셀 영역과 데이터의 입출력을 위한 주변 회로 영역으로 구성된다. DRAM 장치의 각 셀은 하나의 트랜지스터(transistor)와 하나의 커패시터로 이루어진다.
상기 각 셀에 구비되는 커패시터는 집적도의 증가가 요구에 부응하기 위해 그 크기가 더욱 감소되어야 한다. 실제로, 기판 상에서 커패시터가 차지하는 수평 면적은 증가시키지 않은 상태에서 커패시터의 축적 용량을 향상시키는 것이 과제로 되고 있다. 따라서, 현재의 반도체 장치의 제조 공정의 제반 상황을 고려할 때, 커패시터의 유효 면적의 증가를 통하여 축적 용량을 향상시키는 방법이 가장 적합한 것으로 평가될 수 있다. 상기 방법에 의하면, 초기의 평면 커패시터 구조에서 스택(stack)형 또는 트렌치형 커패시터 구조로 변화되고 있으며, 스택형 커패시터 구조에서도 실린더형 커패시터 또는 핀(fin)형 커패시터 등 하부 전극의 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다.
도 1a 및 도 1b는 종래의 스택형 커패시터의 하부 전극 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 기판(10) 상에 층간 절연막 패턴(12)을 형성한 후, 상기 층간 절연막 패턴(12)의 콘택홀 내에 도전 물질을 필링시켜 콘택 플러그(13)를 형성한다. 이어서, 상기 층간 절연막 패턴(12) 상에 식각 정지막(도시되지 않음), 절연막(14) 및 폴리 실리콘막으로 이루어지는 하드 마스크막(16)을 순차적으로 형성한다. 그리고, 상기 하드 마스크막(16), 절연막(14) 및 식각 정지막을 순차적으로 식각하여 상기 콘택 플러그(13)의 표면을 노출시키는 콘택홀을 갖는 박막 패턴을 형성한다. 그리고, 하부 전극으로 형성하기 위한 폴리 실리콘막(18)을 형성한 후, 그 표면에 반구형 실리콘 그레인을 형성한다. 이때, 상기 하부 전극으로 형성하기 위한 폴리 실리콘막(18)이 형성된 높이는 ℓ1이다.
도 1b를 참조하면, 상기 폴리 실리콘막(18)의 각 노드를 분리시키는 공정을 진행한다. 즉, 상기 박막 패턴의 표면 상에 형성한 폴리 실리콘막(18)을 제거하는 것이다. 상기 폴리 실리콘막(18)의 제거는 전면 식각 또는 화학기계적 연마 등에 의해 달성된다. 여기서, 상기 화학기계적 연마에 의해 각 노드를 분리시킬 경우 상기 하드 마스크막(16)으로 형성한 폴리 실리콘막이 다소 많이 연마되는 상황이 빈번하게 발생한다. 따라서, 하부 전극으로 형성되는 폴리 실리콘막(18a)의 높이가 ℓ1에 비해 낮은 ℓ2를 갖는다.
이와 같이, 종래의 커패시터 하부 전극의 형성에서는 그 높이가 낮아지는 상황이 발생함으로서 커패시터의 축적 용량을 감소시키는 문제점이 발생한다.
본 발명의 목적은, 커패시터의 하부 전극을 형성하기 위한 각 노드를 분리시키는 화학기계적 연마를 수행하여도 그 높이가 거의 줄어들지 않는 커패시터의 하부 전극 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 커패시터의 하부 전극 형성 방법은,
콘택 플러그를 갖는 기판 상에 식각 정지막 및 절연막을 형성하는 단계;
상기 절연막 상에 질화막을 포함하는 하드 마스크막을 형성하는 단계;
상기 하드 마스크막, 절연막 및 식각 정지막을 순차적으로 식각하여 상기 콘택 플러그의 표면을 노출시키는 콘택홀을 갖는 박막 패턴을 형성하는 단계;
상기 박막 패턴의 상부 표면, 콘택홀의 측벽 및 노출된 콘택 플러그의 표면 상에 폴리 실리콘막을 연속적으로 형성하는 단계; 및
상기 박막 패턴의 하드 마스크막 표면이 노출될 때까지 폴리 실리콘막을 화학기계적 연마로 제거하여 상기 폴리 실리콘막의 각 노드(node)를 분리시키는 단계를 포함한다.
그리고, 상기 질화막은 저압 화학기상증착 또는 플라즈마 증대 화학기상증착에 의해 형성하는 것이 바람직하다. 아울러, 상기 폴리 실리콘막의 표면에 반구형 실리콘 그레인을 형성시키는 단계와, 상기 폴리 실리콘막이 형성된 결과물 상에 연마 희생막을 형성하는 단계를 더 포함하는 것이 바람직하다.
이와 같이, 본 발명에 의하면, 하드 마스크막으로서 질화막을 적용한다. 따라서, 폴리 실리콘막의 각 노드를 분리시켜 하부 전극을 형성하기 위하여 화학기계적 연마를 실시하여도 상기 하드 마스크막이 연마 정지의 역할을 충분하게 수행함으로서 상기 폴리 실리콘막의 높이가 거의 변화하지 않는다. 때문에, 커패시터의 하부 전극의 높이 감소로 인하여 축적 용량에 지장을 주는 불량을 줄일 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 커패시터의 하부 전극 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(20) 상에 층간 절연막을 형성한 후, 상기 층간 절연막을 패터닝하여 층간 절연막 패턴(22)으로 형성한다. 이어서, 상기 층간 절연막 패턴(22)의 콘택홀 내에 폴리 실리콘과 같은 도전 물질을 필링시켜 콘택 플러그(23)를 형성한다. 상기 콘택 플러그(23)의 형성은 적층 공정 및 연마 공정에 의해 달성된다. 그리고, 상기 층간 절연막 패턴(22) 상에 식각 정지막(24)과 절연막(25) 및 하드 마스크막(26)을 순차적으로 적층한다. 상기 식각 정지막(24)은 질화막을 선택하고, 상기 절연막(25)은 산화막으로서, 테오스막(TEOS layer)을 선택한다. 그리고, 상기 하드 마스크막(26)의 경우에는 화학기계적 연마의 실시에도 연마 정지 역할을 충분하게 수행할 수 있도록 질화막을 선택한다. 특히, 상기 질화막은 저압 화학기상증착 또는 플라즈마 증대 화학기상증착을 실시하여 형성한다.
도 2b를 참조하면, 포토레지스트 패턴을 식각 마스크로 사용한 식각을 실시하여 콘택 플러그(23)를 노출시키는 박막 패턴을 형성한다. 즉, 상기 하드 마스크막(26), 절연막(25) 및 식각 정지막(24)을 순차적으로 식각하여 콘택홀을 갖는 박막 패턴을 형성하는 것이다. 이어서, 상기 박막 패턴의 표면, 콘택홀의 측벽 및 노출된 콘택 플러그(23)의 표면 상에 하부 전극으로 형성하기 위한 폴리 실리콘막(28)을 연속적으로 형성한다. 그리고, 상기 폴리 실리콘막(28)의 표면에 반구형 실리콘 그레인을 형성한다. 이는, 상기 폴리 실리콘막(28)의 표면적을 확장시키기 위함이다.
도 2c를 참조하면, 상기 하부 전극으로 형성하기 위한 폴리 실리콘막(28)을 형성한 후, 연마에 대한 희생막으로서 산화막으로 이루어지는 연마 희생막(도시되지 않음)을 형성한다. 이어서, 상기 폴리 실리콘막(28)의 각 노드를 분리시키기 위한 화학기계적 연마를 실시한다. 상기 화학기계적 연마는 상기 박막 패턴의 하드 마스크막(26) 표면이 노출될 때까지 실시한다. 여기서, 상기 하드 마스크막(26)의 표면이 노출되어도 상기 하드 마스크막(26)이 질화막으로 형성되어 있기 때문에 상기 연마를 충분하게 수행하여도 상기 하드 마스크막(26)의 손실이 거의 발생하지 않는다. 따라서, 상기 하부 전극으로 형성되는 폴리 실리콘막(28)의 높이의 변화가 거의 발생하지 않는다.
이어서, 상기 연마 희생막 및 박막 패턴을 제거함으로서 스택형 하부 전극을 얻을 수 있다.
따라서, 본 발명에 의하면, 하부 전극으로 형성하기 위한 폴리 실리콘막의 각 노드를 분리시키기 위한 화학기계적 연마를 실시하여도 반구형 실리콘 그레인이 열화가 거의 발생하지 않고, 그 높이 또한 거의 변화가 없다. 이는, 하드 마스크막으로서 질화막을 선택하기 때문이다. 때문에, 본 발명은 충분한 축적 용량의 확보가 가능하기 때문에 반도체 장치의 신뢰도를 높이는 효과를 기대할 수 있다. 아울러, 안정적인 공정의 진행이 가능하기 때문에 공정 마진을 충분히 확보할 수 있는 효과도 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래의 스택형 커패시터의 하부 전극 형성 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 커패시터의 하부 전극 형성 방법을 설명하기 위한 단면도들이다.
Claims (3)
- 콘택 플러그를 갖는 기판 상에 식각 정지막 및 절연막을 형성하는 단계;상기 절연막 상에 질화막을 포함하는 하드 마스크막을 형성하는 단계;상기 하드 마스크막, 절연막 및 식각 정지막을 순차적으로 식각하여 상기 콘택 플러그의 표면을 노출시키는 콘택홀을 갖는 박막 패턴을 형성하는 단계;상기 박막 패턴의 상부 표면, 콘택홀의 측벽 및 노출된 콘택 플러그의 표면 상에 폴리 실리콘막을 연속적으로 형성하는 단계; 및상기 박막 패턴의 하드 마스크막 표면이 노출될 때까지 폴리 실리콘막을 화학기계적 연마로 제거하여 상기 폴리 실리콘막의 각 노드(node)를 분리시키는 단계를 포함하는 커패시터의 하부 전극 형성 방법.
- 제1항에 있어서, 상기 질화막은 저압 화학기상증착 또는 플라즈마 증대 화학기상증착에 의해 형성하는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
- 제1항에 있어서, 상기 폴리 실리콘막의 표면에 반구형 실리콘 그레인을 형성시키는 단계; 및상기 폴리 실리콘막이 형성된 결과물 상에 연마 희생막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
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| KR100819636B1 (ko) * | 2003-06-30 | 2008-04-04 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
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2003
- 2003-12-19 KR KR1020030094093A patent/KR20050063040A/ko not_active Application Discontinuation
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| KR100819636B1 (ko) * | 2003-06-30 | 2008-04-04 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
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