CN102623430A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件及其制造方法。该半导体器件包括：位于衬底上的多层布线层，并且其中堆叠了由布线和绝缘层构成的多个布线层；存储电路，其形成在衬底中的存储电路区域，并且具有嵌入在位于多层布线层中的凹部中的电容元件；逻辑电路，其形成在衬底中的逻辑电路区域；上部耦合布线，其堆叠在由下部电极、电容器绝缘膜和上部电极构成的电容元件上；以及帽盖层，其形成在构成逻辑电路的布线的上表面上。上部耦合布线的上表面和帽盖层的上表面构成同一平面。

Description

半导体器件及其制造方法
相关申请的交叉引用
2011年1月28日提交的日本专利申请No.2011-17238的公开包括说明书、附图和摘要，通过引用其全文合并与此。
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
在电子工业的集成电路领域，在制造技术方面增加了对进一步的高集成度和高速度的要求。另外，由于集成度的发展，电路的规模变的很大并且其设计难度增加。
在同一半导体衬底上安装逻辑电路和存储电路的集成电路，称为以混合方式安装的电路，具有如下特征。因为逻辑电路和存储电路存在于同一个衬底上所以能够增加集成度。不仅这样，而且因为电路之间的布线变短，所以还能够增加操作速度。
然而，当包含电容元件和逻辑电路的存储电路安装在同一个半导体衬底上时，为了形成用于储存存储电路的数据的电容元件，要求使用在形成公共逻辑电路时没有使用的结构。例如，在沟槽型电容元件中，报道了在半导体衬底中形成几微米深度的深沟并且在其中形成电容元件的方法。然而，元件的形成越微小，沟槽开口的直径变得越小。不仅这样，而且为了确保容量，深度也变得越来越深。沟槽型电容元件的制造工艺方面的困难明显增加。
另一方面，在堆叠型电容元件中，为了实现期望的容量，使用肋片型和圆柱形堆叠结构。这称为COB结构(位线上的电容器结构)，是电容元件形成在位线上的结构。在COB结构中，为了增大电容元件的容量，电容器的高度设置得很高。例如，在专利文献1的图22中，作为相关技术，描述了与接触绝缘层形成在同一层的堆叠型电容元件。在该堆叠型结构中，增大电容元件430的高度意味着电容元件下部的布线和电容元件上部的布线之间的距离变远。由此，在逻辑电路部分中，从第一布线层到扩散层，与电容元件位于同一层的接触420也变高。在该制造工艺中，增加了制造工艺的难度。不仅这样，而且还增加了寄生电阻和寄生电容。
当存储电路和逻辑电路形成在同一半导体衬底上时，在设计逻辑电路时，应该考虑通过形成电容元件造成接触的寄生电阻和寄生电容增加的设计。这意味着，即使在设计相同的逻辑电路时，电容元件是否存在于同一个半导体衬底上，都要求改变设计参数。尽管是完全相同的电路，也应该进行再次设计，因为电路和电容元件同时形成。不仅这样，而且通过以混合方式安装电容元件，会降低电路的操作速度，由于其操作裕度降低而无法操作，或者会增加其功耗。例如，在专利文献1的图22中，当为了增加容量将电容元件430的高度设置得很高时，同时接触420b的高度也变高。结果，在逻辑电路中不利地降低了逻辑电路的操作速度。
专利文献1描述了逻辑电路部分的接触420b的高度降低的半导体器件的结构。在专利文献1中，在相关技术中，电容器板和层间绝缘膜以及电容器接触以该次序从电容元件到上部电容器布线堆叠。然而，在实施例的集成电路器件100中，上部电容器布线122a直接堆叠在电容元件130的上表面上。因此，在该实施例的集成电路器件100中，逻辑接触119的上表面和下表面之间的厚度变薄了相关技术的电容器板、层间绝缘膜和电容器接触的总和的上表面和下表面之间的厚度。因此，描述了，在该实施例的集成电路器件100中，可以降低逻辑接触119的长宽比，并且同时可以确保电容元件130的上表面和下表面之间的厚度(图11)。
在专利文献2中，电容元件嵌入在存储电路部分中。另一方面，在与电容元件一样位于同一层中的逻辑电路部分中，第一层布线200形成在接触插塞33和上部布线膜202之间。专利文献2描述了，与相关技术相比，通过在电容元件44的中间部分形成该第一层布线200，可以降低逻辑电路部分中逻辑接触的高度(图7)。
[专利文献1]
日本未审查专利申请公布No.2007-201101
[专利文献2]
日本未审查专利申请公布No.2004-342787
[专利文献3]
国际公布No.WO 97/19468文本(pamphlet)
[专利文献4]
日本未审查专利申请公布No.2007-67451
[非专利文献1]
2008年IEEE技术论文的国际电子器件会议汇编(InternationalElectron Device Meeting Digest of Technical Papers IEEE)，第619页至622页
发明内容
作为本发明的发明人研究的结果，发明人已经发现，在相关技术的电容元件中，有增加其容量值的空间。
根据本发明的一方面，半导体器件包括：衬底；多层布线层，其位于衬底上，并且其中堆叠了由布线和绝缘层构成的多个布线层；存储电路，其形成在衬底中的存储电路区中，并且在平面图中至少具有嵌入位于多层布线层中的凹部中的一个电容元件和外围电路；逻辑电路，其形成在衬底中的逻辑电路区中，在平面图中逻辑电路区是与存储电路区不同的区域；上部耦合布线，其堆叠在由凹部中的下部电极、电容器绝缘膜和上部电极构成的电容元件上；以及帽盖层，其定位为与构成逻辑电路的布线的上表面接触，逻辑电路位于嵌入了电容元件的布线层中的顶层中；其中上部耦合布线的上表面和帽盖层的上表面构成同一平面。
根据上述构造，由于上部耦合布线的上表面和帽盖层的上表面位于同一平面中，所以与相关技术相比，凹部的高度可以变高了帽盖膜的厚度。因此，嵌入在凹部中的电容元件的高度可以设置得较高。由此，根据本发明的这一方面，与相关技术相比，可以实现电容元件的容量增加。
根据本发明的另一方面，一种用于在衬底上具有存储电路和逻辑电路的半导体器件的制造方法，该方法包括以下步骤：在衬底上形成绝缘层；在绝缘层中形成布线沟槽，并且形成嵌入布线沟槽的金属膜；在平面化该金属膜之后，在金属性膜上形成帽盖膜；通过去除帽盖膜和绝缘层的一部分，形成凹部；在凹部中嵌入下部电极、电容器绝缘膜和上部电极，并在凹部中和帽盖膜上形成用于上部耦合布线的金属膜；以及通过选择性去除帽盖膜上用于上部耦合布线的金属膜，形成上部耦合布线。
根据本发明的这些方面，提供了一种半导体器件及其制造方法，其与相关技术相比实现了电容元件的电容量增加。
附图说明
图1是示意性示出第一实施例中的半导体器件的顶视图；
图2是示意性示出第一实施例中的半导体器件的截面图；
图3是示出第一实施例中的半导体器件制造工序的工艺截面图；
图4是示出第一实施例中的半导体器件制造工序的工艺截面图；
图5是示出第一实施例中的半导体器件制造工序的工艺截面图；
图6是示出第一实施例中的半导体器件制造工序的工艺截面图；
图7是示出第一实施例中的半导体器件制造工序的工艺截面图；
图8是示出第一实施例中的半导体器件制造工序的工艺截面图；
图9是示出第一实施例中的半导体器件制造工序的工艺截面图；
图10是示出第一实施例中的半导体器件制造工序的工艺截面图；
图11是示出第一实施例中的半导体器件制造工序的工艺截面图；
图12是示出第一实施例中的半导体器件制造工序的工艺截面图；
图13是示出第一实施例中的半导体器件制造工序的工艺截面图；
图14是示出第一实施例中的半导体器件制造工序的工艺截面图；
图15是示出第一实施例中的半导体器件制造工序的工艺截面图；
图16是示出第一实施例中的半导体器件制造工序的工艺截面图；
图17是示出第一实施例中的半导体器件制造工序的工艺截面图；
图18是示出第一实施例中的半导体器件制造工序的工艺截面图；
图19是示出第一实施例中的半导体器件制造工序的工艺截面图；
图20是示出第一实施例中的半导体器件制造工序的工艺截面图；
图21是示出第一实施例中的半导体器件制造工序的工艺截面图；
图22是示出第一实施例中的半导体器件制造工序的工艺截面图；
图23是示出第一实施例中的半导体器件制造工序的工艺截面图；
图24是示出第一实施例中的半导体器件制造工序的工艺截面图；
图25是示意性示出第二实施例中的半导体器件的截面图；
图26是示意性示出第三实施例中的半导体器件的截面图；
图27是示意性示出第四实施例中的半导体器件的截面图；
图28是示意性示出第五实施例中的半导体器件的截面图；
图29是示出第五实施例中的半导体器件制造工序的工艺截面图；
图30是示意性示出第六实施例中的半导体器件的截面图；以及
图31是示出第六实施例中的半导体器件制造工序的工艺截面图。
具体实施方式
在下文中，利用这些图描述本发明的实施例。这里，相同的附图标记赋予相同的构造元件，并且在所有图中将任意省略对该元件的描述。
第一实施例
描述第一实施例的半导体器件。图1是示意性示出第一实施例中的半导体器件的顶视图。图2是示意性示出第一实施例中的半导体器件的截面图。
该实施例的半导体器件包括：衬底(半导体衬底1)；多层布线层，其位于半导体衬底1上，并且其中堆叠了由布线和绝缘层构成的多个布线层；存储电路200，其形成在半导体衬底1中的存储电路区中，并且在平面图中至少具有嵌入在位于多层布线层中的凹部40中的一个电容元件19和外围电路；逻辑电路100，其形成在半导体衬底中的逻辑电路区中，在平面图中逻辑区是与存储电路区1不同的区域；上部耦合布线18，其堆叠在由凹部40中的下部电极14、电容器绝缘膜15和上部电极16构成的电容元件19上；以及帽盖层(帽盖膜6c)，其定位为与布线8b的上表面接触，布线8b构成位于嵌入了电容元件19的布线层中的顶层(层间绝缘膜7b)中的逻辑电路100。在该半导体器件中，上部耦合布线18的上表面30和帽盖膜6c的上表面34构成同一平面。在该实施例中，同一平面指的是，当通过下面的测量方法测量最大值时，对于表面平均高度的不均匀性优选具有30nm或更小的高度波动最大值，更优选为20nm或更小，进一步优选为10nm或更小。这种测量方法包括：通过利用SEM(扫描电子显微镜)和TEM(透射电子显微镜)获得包括上部耦合布线18的上表面30和帽盖膜6c的上表面34的截面图像，并通过该截面图像测量台阶的高度波动的方法；和通过在半导体器件制造工艺中广泛用于检验处理的台阶测量仪测量平面方向上的高度轮廓的方法。
如图1所示，该实施例的半导体器件具有如下构造，其中：包括电容元件的存储电路200和形成半导体元件的逻辑电路100以混合方式安装在半导体衬底110上。逻辑电路100不是存储电路200中的电容元件210的外围电路220，而是形成在与存储电路200不同的区域中。例如，逻辑电路区可以确定为形成如CPU(中央处理单元)的高速逻辑电路的区域。
参考图2，逻辑电路100和存储电路200每一个都形成在半导体衬底1上。这里，逻辑电路100和存储电路200的图中的构造元件仅仅选择性示出了构成每个电路的一部分元件。因此，本发明的权利范围将不受到不直接与根据该实施例的实施例有关的有源元件和多层布线等的耦合方法等的限制。
如图2所示，在半导体衬底1的表面上，形成了有源元件3b和有源元件3a中的每一个，有源元件3b形成在逻辑电路区中且构成逻辑电路100，有源元件3a形成在存储电路区中且构成存储电路200中的存储单元。在有源元件3a和有源元件3b之间的间隔部分中，元件隔离膜2形成在半导体衬底1的表面上。对于元件隔离膜2(二氧化硅膜等)和有源元件3a和3b(晶体管等)，可以使用通过半导体器件常用制造方法制成的产品。本发明的权利范围将不限制于这些结构和材料。
在实际的存储电路200中，构成存储单元的有源元件3a的栅极的轴向和位线12布置成几乎直角相交的位置关系。然而，为了简化附图，以有源元件3的栅极的轴向在与纸面垂直的方向上延伸的方式示出了该轴向，其与位线12相同。关于位线12和构成逻辑电路电路100的有源元件3的栅极的轴向之间的位置关系，相同的示出方法被用于本发明的各截面图，除非另作说明。箭头指示视图中的表面或孔或布线沟槽。
随后，详细描述构成第一实施例的半导体器件的构件的结构和材料。
如图2所示，接触层间绝缘膜4、5a和5b形成在元件隔离膜2上，有源元件3a(第一有源元件)和有源元件3b(第二有源元件)形成在半导体衬底1上。在接触层间绝缘膜4(第一接触绝缘层)中，嵌入了第一单元接触(单元接触10a和单元接触10b)和第二单元接触(单元接触10)。另一方面，在形成在接触层间绝缘膜4上的接触层间绝缘膜5a和5b(第二接触绝缘层)中，分别嵌入位接触11、位线12、电容器接触13c和耦合接触13。电容器接触13c电耦合有源元件3a和电容元件19。耦合接触13电耦合逻辑电路100的有源元件3b和布线8a。单元接触10a电耦合有源元件3a和位接触11。单元接触10b形成在半导体衬底1和电容器接触13c之间，并且电耦合有源元件3a和电容器接触13c。单元接触10形成在半导体衬底1和耦合接触13之间，并且电耦合有源元件3b和耦合接触13。耦合接触13的下表面直接接触单元接触10的上表面(例如，当围绕耦合接触13形成阻挡金属膜时，位于耦合接触13的下表面上的阻挡金属膜接触单元10的上表面)。电容器接触13c的下表面直接接触单元接触10b的上表面。为了使本发明的说明书中的每个术语清晰，定义了术语“接触”。在下文中，本说明书中的每个“接触”的术语都依据上述术语。
对于选自接触层间绝缘膜4、5a和5b的至少一层，可以使用二氧化硅膜。然而，更优选具有比二氧化硅膜低的电容率的绝缘膜。作为这种绝缘膜，例如，可以使用下面的膜。该膜包括一种绝缘膜，其通常称为低介电常数膜，将二氧化硅膜中的氧原子取代为氟或碳原子和烃基，或者通常所谓的至少具有硅、氧和碳的多孔膜，且在该绝缘膜中进一步具有几纳米或更小的直径的精细微孔。作为这些绝缘膜的电容率，当绝缘膜在膜中不具有精细微孔时，优选为3.1或更小，并且进一步优选地，当绝缘膜在膜中具有精细微孔时，该电容率优选为2.6或更小。通过这种结构，可以减小接触的寄生电容。结果，可以减小存储电路和逻辑电路的延迟，并且可以增加半导体元件的操作速度。
在存储电路200中，有源元件3a的一个扩散层和位线12通过位接触11和单元接触10a电耦合。有源元件3a的其它布线层和电容元件19通过单元接触10b和电容器接触13c电耦合。通过这种结构，有源元件3a、位线12和电容元件19彼此耦合。结果，构成了一个晶体管-一个电容器型存储单元，这是DRAM(动态随机存取存储器)电路的常用存储单元。
在接触层间绝缘膜5b上，交替并顺序堆叠了帽盖膜6a、6b、6c和6d以及层间绝缘膜7a、7b、7c和7d。在逻辑电路100的区域中，布线8a、8b和8c每个都形成在每个层间膜中。如上所述，在本实施例中形成了多层布线层。布线8b和8c更优选通过双镶嵌方法形成，该方法通常用作半导体器件的多层布线的形成方法。由此，可以降低布线的制造成本，并且由布线和布线之间的耦合产生的通路(via)电阻存在于不同层中。在图2所示的布线8b和8c中，附图标记分配给布线，其也包括用于耦合位于下层中的布线8a和8b每个的通路。换句话说，在该实施例中，通过镶嵌方法形成的布线包括通路，除非另有说明。围绕每个布线8a-8c，形成阻挡金属膜。
在该实施例中，作为金属布线材料，可以选自包含Cu、W、Al等的金属材料，或包含这些元素作为主要成分(例如，95％或更大的重量百分比)的合金或包含这些材料的金属材料。构成逻辑电路100的所有布线可以由具有双镶嵌结构且包含Cu或包括Cu作为主要成分的金属材料构成。由此，可以提高半导体器件的操作速度。另一方面，作为接触插塞材料(单元接触10、单元接触10a、单元接触10b、位接触11、耦合接触13、电容器接触13c等)，可以使用与金属布线材料相同的材料。虽然接触插塞材料可以由与金属布线相同的材料或不同类型的材料构成，但是从嵌入性质和热稳定性考虑，优选包括W的金属材料或包含W作为主要成分的金属材料。
层间绝缘膜的材料通常可以是如二氧化硅膜的具有低介电常数的膜和包含氟、碳的绝缘膜，或者是通常所谓的在绝缘膜中形成精细微孔的多孔膜。作为层间绝缘膜，使用包含Si和至少含有选自C、O或H的一种元素的绝缘材料，或利用这些构成元素的材料，且该膜中包含微孔。对于这里使用的绝缘材料，期望具有小的微孔尺寸的材料以便不渗透气相原材料，该气相原材料用于在之后形成的电容元件的形成工艺期间使用的金属电极和电容器绝缘膜的膜形成。考虑到许多气相原材料具有0.5-1nm的尺寸，所以微孔的尺寸为1nm或更小，更优选为0.5nm或更小。不限于逻辑电路100和存储电路200，为了降低布线之间的寄生电容，层间绝缘膜的电容率优选比二氧化硅膜低。因此，可以降低布线之间的寄生电容，并且可以减小电路操作的延时。此外，与置于构成多层布线的金属材料上的帽盖膜6a-6c相对应的多个绝缘膜，更优选是由硅、碳和氮制成的绝缘膜，或者是由具有这些元素的膜的叠层结构制成的对金属具有扩散抵挡的膜(金属扩散阻止膜)。
在逻辑电路100中，有源元件3b和选自构成多层布线的布线的最下层布线8a通过串联耦合电耦合到单元接触10和耦合接触13的两个接触。通过这种结构，逻辑电路100和存储电路200可以混合方式安装在同一半导体衬底1上，并且两个电路的设计参数可以相同。
随后，描述根据该实施例的电容元件19的结构。根据该实施例的电容元件19形成为构成存储电路200的存储元件。电容元件19嵌入在位于多层布线层中的凹部40中，该多层布线层具有两个由帽盖膜6a、层间绝缘膜7a、帽盖膜6b、层间绝缘膜7b、帽盖膜6c和布线8a和8b构成的层。在平面图中，凹部40由孔23和连续位于孔23外部的布线沟槽28构成。以从嵌入了电容元件19的孔23的圆周在预定方向上延伸的方式定位布线沟槽28。在布线沟槽28中，嵌入了上部耦合布线18。该凹部40的开口面形成在与帽盖膜6c的上表面相同的位置中。换句话说，在该实施例中，上部耦合布线18的上表面30和帽盖膜6c的上表面34构成同一平面。
在孔23中，沿着其侧壁，以凹部的形式形成通过以层的形式堆叠构成的电容元件19。嵌入电极18c被定位成嵌入在凹部的内部。上部耦合布线18形成在嵌入电极18c上部的上方。在该实施例中，由于上部耦合布线18和嵌入电极18c用相同的材料构成，所以它们无缝形成。换句话说，上部耦合布线18嵌入在由构成电容元件19的下部电极14、电容器绝缘膜15和上部电极16所形成的凹部中。因此，上部耦合布线18也用作嵌入电极。这些上部耦合布线18和嵌入电极可以以相同的工艺形成。
上部耦合布线18嵌入在布线沟槽28中，并且具有耦合到上层布线的引出布线部分18a。引出布线部分18a形成在下部电极14的侧壁的外部。引出布线部分18a的底部和侧壁以上部电极16覆盖。具体地，在引出布线部分18a的正下方，形成上部电极16和电容器绝缘膜15。这里，阻挡金属膜可以形成在上部电极16和上部耦合布线18之间。
下部电极14和上部电极16起到形成将电容器绝缘膜15夹在中间的平行板电容元件的电极的作用。下部电极14和上部电极16更优选由诸如高熔点金属的材料形成，如钛和钽，或它们的氮化物，并且优选使用可增加电容器绝缘膜15的结晶度的材料。
对于电容器绝缘膜15的材料，例如，优选使用：相比氮化硅膜具有更高电容率的膜，如，由二氧化锆(ZrO2)、铝酸锆(ZrAlOx)制成的并且还向二氧化锆中加入了如Tb、Er和Yb的镧系元素的膜；包含Zr、Ta、Hf、Al、Nb和Si中的一种的氧化物；或包含这些元素的任意一种作为主要成分的氧化物；以及具有包含SrTiO3的钙钛矿型结构的高介电常数材料。通过增加电容器绝缘膜15的电容率，可以增加电容元件19的静电容量。
在该实施例中，上部耦合布线18(引出布线部分18a和嵌入电极18c)，例如，可以由以下材料构成：包含W、TiN、Cu和Al的材料，包含这些金属元素中的任意一种作为主要成分(例如，95％或更大的重量百分比)的材料，或由这些金属元素制成的材料。在任何情况下，在制造工艺中不可避免混入的原子是可以接受的。在该实施例中，通过使用诸如W和TiN的金属材料作为具有优良嵌入性质和化学性更稳定的金属材料，可以提高电容元件19的可靠性。当使用Cu时，可以形成覆盖上部耦合布线18的帽盖膜。
电容元件19的多层布线层的层厚度方向(在下文中简称为层厚度方向)上的高度的下限值为一层厚或更大，更优选为两层厚或更大。电容元件19的层厚度方向上的高度的上限值没有具体限值。这里，一层是通过多层布线层中的一个布线层(层间绝缘膜7a或7b)和形成在布线层之间的一个帽盖膜6a、6b或6c构成的。该实施例的电容元件19可以横跨多层布线层中的两层来形成。然而，电容元件19并不限于这种结构，并且可以横跨多层布线层中的任意数目的层来形成。然而，当许多布线层占据存储电路形成区时，会产生布线资源缺少。因此，优选大约为两层。
在构成根据该实施例的电容元件19的上部耦合布线18中，用于外部耦合而引出的引出布线部分18a的层厚度方向上的高度优选等于或小于逻辑电路100的布线8b的层厚度方向上的高度，并且更优选设置得小于布线8b的高度。由此，可以增加占据预定布线层厚度的下部电极14的高度。因此，可以增加电容元件19的静电容量。通常，确定半导体器件的层结构满足设计参数。因此，为了形成电容元件，例如，布线层的厚度不能改变。因此，当在布线层中形成电容元件时，要求扩大用作电磁静电容量的下部电极14、电容器绝缘膜15和上部电极16的接触面。换句话说，在本发明中，要求将下部电极14的高度设置得比较高。在该实施例中，由于上部耦合布线18由与嵌入电极相同的材料且以集成方式构成，所以为了将下部电极14的高度设置高，可以将上部耦合布线18的高度设置低。
在该实施例中，在顶视图中，上部耦合布线18具有引出布线部分18a，其从放置下部电极14的区域延伸到外部。由于为了使电容元件19用作存储电路200的存储单元而耦合到固定电位，具有固定电位的布线201可以耦合到引出布线部分18a。因此，通过利用电容元件19的上层的布线层中存在下部电极14的区域中的布线层，半导体器件的设计者可以实现自由布线设计。例如，信号布线202可以用于存储电路200的字线或位线的背面布线。
在与电容元件19处于同一层中的布线层中，形成了构成逻辑电路100的布线8a和8b的至少一个。更优选地，在与电容元件19处于同一层中的布线层(层间绝缘膜7a和层间绝缘膜7b)中，不可避免形成构成逻辑电路100的布线(布线8a和8b)。换句话说，层厚度方向上电容元件19的高度可以配置为与等于形成在电容元件的同一层中的多层布线的层厚度方向上的层厚度的总和的高度相同。在与电容元件19同一层中的布线层中，该层可以具有这样的构造，即其中不存在仅形成接触的层。
电容元件19的形状没有具体限制，例如，可以形成圆柱形、T形等。电容元件19形成在层间绝缘膜中，该层间绝缘膜由与构成逻辑电路100的层间绝缘膜的材料相同的材料制成。在该实施例中，形成了多个电容元件19。在这些电容元件19中，其下部电极14可以分别电独立，或者每个电容元件19的共享下部电路14可以电耦合。
如图2所示，在半导体器件的存储电路200中，多个电容元件19在衬底的水平方向上并行布置。这些电容元件19全部一起形成。在这些电容元件19的上部耦合布线18的任意上表面中，这些上表面与接触布线8b的上表面的帽盖膜6c的上表面构成同一平面。该实施例的半导体器件提供对应于半导体器件的尺寸的逻辑电路100的尺寸。因此，为了构造半导体器件，存储电路200应该提供要求数目的电容元件19。在图2中，具有固定电位的布线210耦合到电容元件19的引出布线部分18a。固定电位布线201具有的电位可以由存储电路的设计者任意设定。根据第一实施例，多个信号布线202可以布置在电容元件19的上部上方。
在构造存储电路200的具有固定电位的布线201的上部中，可以进一步形成构造图2中所示的逻辑电路100的信号布线202和布线8c、由布线和层间绝缘层构成的布线层。由此，通过形成半导体器件常用的多层布线结构，可以构造半导体器件。本领域的技术人员很清楚，上述半导体器件的这种构造是可能的。因此，在本发明中，没有具体示出位于布线201具有固定电位的布线层的更上层中的布线、信号布线202和布线8c的结构图。
随后，利用附图详细描述第一实施例的半导体器件的制造方法。图3-24是示出第一实施例中半导体器件制造方法的工艺图。
该实施例的半导体器件的制造方法是在同一衬底(半导体衬底1)上具有存储电路200和逻辑电路100的半导体器件的制造方法，该方法包括以下步骤：在半导体衬底1上形成绝缘层(帽盖膜6a、层间绝缘膜7b)；在绝缘层中形成布线沟槽(开口部分37)，并形成嵌入布线沟槽的金属膜(导电膜38)；在平面化金属膜之后在金属膜上形成帽盖膜；通过去除帽盖膜6c和绝缘层(帽盖膜6a、层间绝缘膜7a和7b)的一部分形成凹部40；在凹部40中嵌入下部电极14、电容器绝缘膜15和上部电极16，并且在凹部40中和帽盖膜6c上形成用于上部耦合布线的金属膜(导电膜39)；以及通过选择性去除帽盖膜上用于上部耦合布线的金属膜(导电膜39)形成上部耦合布线18。
首先，如图3所示，通过常用的方法在半导体衬底1上形成元件隔离膜2和有源元件3a和3b。而且，在这些的上部中，形成接触层间绝缘膜4、单元接触10、10a和10b、接触层间绝缘膜5a和5b、位接触11、位线12、耦合接触13和电容器接触13c中的每个。在该实施例的半导体器件的制造方法中，可以通过半导体器件的常用制造方法执行直至形成电容器接触的工艺。例如，尽管未示出，但在以下工序中形成了单元接触10、10a和10b。在形成有源元件3a和3b之后沉积层间绝缘膜4，然后通过光刻法打开用作单元接触的开口部分。随后，通过CVD(化学气相沉积)法嵌入接触材料并通过CMP(化学机械抛光)去除多余的接触材料。随后，通过沉积用于位接触的接触层间绝缘膜5a，然后应用光刻法和反应离子蚀刻法形成位接触11的开口部分。随后，通过CVD法沉积包含W、包含W作为主要成分或由W制成的金属材料，然后应用光刻法和反应离子蚀刻法来形成位接触11和位线12。而且随后，通过沉积接触层间绝缘膜5b、通过CMP法使它平面化以及然后利用与单元接触10的形成方法类似的方法来形成电容器接触13c和耦合接触13。通过进行上述工艺，实现了图3中所示的结构。
在图3中，在扩散层区域的表面上，形成了硅与诸如钴、镍和铂的金属的合金，通常称为硅化物20。对于有源元件3a和3b的栅电极，可以使用常用的多晶硅电极或其中部分形成了金属硅化物的多晶硅电极，或者可以使用近年来发展的金属栅电极。而且，作为金属栅电极的形成方法，已知有先栅极法或后栅极法。两种方法都可应用于根据该实施例的存储电路和逻辑电路。因此，在图3中，在图中采用并示出了更常用的多晶硅栅极。根据半导体器件的常用制造方法，在许多情况下单元接触10、10a和10b、位接触11和位线12、电容器接触13c和耦合接触13通常由钨形成。然而，本发明的权利范围不应受接触和位线所用的材料的影响。例如，接触和位线可以由铜或包含铜作为主要成分的合金构成。另外，当形成接触时，常见的是，当接触材料嵌入在开口部分中时，在底表面由钛及其氮化物形成阻挡金属。然而，由于这也不会影响该实施例的构造和效果，所以没有特别示出形成的阻挡金属。更具体地，在根据该实施例的结构和制造方法中，在电容元件的结构和制造方法以及定位在几乎与电容元件相同的层中的逻辑电路布线中存在特征。该实施例的结构和效果没有受损不受构造逻辑电路和存储电路的其它部分的影响。因此，可以使用半导体器件的常用结构和制造方法。
上述低介电常数膜至少可以用于接触层间绝缘膜4、5a和5b中的一层。由不同类型的低介电常数膜形成的堆叠的膜可以用于这些接触层间绝缘层。通过在下层中嵌入具有优良台阶嵌入性质的低介电常数膜(例如，通过利用等离子聚合方法的表面反应沉积的绝缘膜)，可以提高窄间距栅之间的嵌入性质，并且可以提高半导体器件的可靠性。
随后，在图4中，帽盖膜6a和层间绝缘膜7a嵌入在具有电容器接触13c和耦合接触13的接触层间绝缘膜5b上。当要对层间绝缘膜7a执行反应离子蚀刻时，帽盖膜6a更优选的是起到蚀刻停止物作用的绝缘膜，其对层间绝缘膜7a具有高的选择比。然而，对于该实施例的结构，并不总是需要该绝缘膜。
随后，在图5中，通过常用的镶嵌方法在帽盖膜6a和层间绝缘膜7a中形成布线8a，布线8a是逻辑电路100的构造元件。
随后，如图6所示，帽盖膜6b、层间绝缘膜7b和硬掩膜21a嵌在布线8a上，然后，进一步形成由下层抗蚀剂24a(平坦膜)、低温氧化物膜25a、抗反射膜26a和光致抗蚀剂27a形成的多层抗蚀剂层。通过诸如涂覆法的方法形成光致抗蚀剂27a，然后通过光刻法转移期望的逻辑电路布线的图案，来形成开口部分33。
随后，如图7所示，利用光致抗蚀剂27a作为掩膜，通过诸如反应离子蚀刻的方法，形成通路的开口部分35。然后，去除该多层抗蚀剂层。例如，在通过一次灰化去除光致抗蚀剂27a等之后，使硬掩膜21a保留在层间绝缘膜7a上。
随后，如图8所示，在硬掩膜21a上形成由下层抗蚀剂24b(平坦膜)、低温氧化物膜25b、抗反射膜26b和光致抗蚀剂27b形成的多层抗蚀剂层。在该光致抗蚀剂27b中，通过光刻法形成期望电路图案的开口部分36。
随后，如图9所示，利用光致抗蚀剂27b作为掩膜，通过诸如反应离子蚀刻的方法，形成布线的开口部分37。在形成布线的开口部分37之后，利用对帽盖膜6b的蚀刻率比对层间绝缘膜7b的蚀刻率高的条件，蚀刻层间绝缘膜7b，由此形成了到逻辑电路的布线8a的耦合开口部分。然后，去除多层抗蚀剂层。虽然没有示出，但在形成布线的开口部分37之后，可以通过反应离子蚀刻去除硬掩膜21a。
随后，如图10所示，同时在逻辑电路布线的开口部分37中嵌入阻挡金属膜(没有示出)和导电膜38。对于构成阻挡金属膜的材料，可以使用钛、钽、钌，或它们的氮化物，或它们进一步的叠层膜。阻挡金属膜优选具有使导电膜38不扩散的构造。用于形成半导体器件的布线的常用材料，诸如铜或包含铜作为主要成分的合金，可以用于导电膜38。
随后，如图11所示，通过诸如CMP方法等的方法去除导电膜38、阻挡金属膜和硬掩膜21a，然后形成构造逻辑电路的布线8b。
而且，如图12所示，嵌入帽盖膜6c以便至少覆盖布线8b的上表面。与帽盖膜6a和6b类似的帽盖膜6c优选是使构成布线8b的材料不扩散的绝缘膜。例如，可以包括含有诸如硅、碳和氮的元素的绝缘膜或它们的叠层结构。
随后，如图13所示，将用作加工圆柱型电容元件的硬掩膜21c的绝缘膜嵌在帽盖膜6c上。该硬掩膜21c优选是在加工层间绝缘膜7b时对层间绝缘膜7b具有高选择比的绝缘膜。例如，优选是二氧化硅膜。将光致抗蚀剂22嵌在硬掩膜21c上。在光致抗蚀剂22中，通过诸如光刻法的方法，形成上部耦合布线的布线沟槽的期望图案。虽然在图13中光致抗蚀剂22示出为单层光致抗蚀剂，但是可以使用近年来已经使用的诸如平面化的有机膜、二氧化硅膜、抗反射膜和光敏抗蚀剂的多层光致抗蚀剂层。
随后，如图14所示，为了在帽盖膜6c和层间绝缘膜7b中构造电容元件的上部耦合布线，利用光致抗蚀剂22作为掩膜，形成上部耦合布线的布线沟槽28。用于加工的方法包括，例如，诸如反应离子蚀刻的微制备方法。通过充分调节这些蚀刻条件(例如选择比)，可以控制布线沟槽28的高度。在该实施例中，布线沟槽28的下表面定位为低于帽盖膜6c的下表面。然而，可以形成布线沟槽28的下表面使得该表面可以构造与帽盖膜6c的下表面相同的平面，或者可以定位为高于帽盖膜6c的下表面。
随后，如图15所示，在布线沟槽28中的层间绝缘膜7b上和硬掩膜21c上形成由下层抗蚀剂24c、低温氧化物膜25c、抗反射膜26c和光致抗蚀剂27c形成的多层抗蚀剂层。通过诸如光刻法的方法在光致抗蚀剂27c中形成嵌入期望电容元件的孔图案。
随后，如图16所示，为了形成圆柱型电容元件，利用光致抗蚀剂27c作为掩膜，通过诸如反应离子蚀刻的微制备方法形成孔23。在加工孔23期间，通过执行灰化去除包含光致抗蚀剂27c的多层抗蚀剂层。可以通过利用硬掩膜21c加工孔23。这里，在图16中，示出了具有完全去除了包含光致抗蚀剂27c的多层抗蚀剂层的状态的截面图。
在反应离子蚀刻期间或在通过反应离子蚀刻加工层间绝缘膜7b之后，去除布置在圆柱形孔23外部的下层抗蚀剂24c(平面化膜)。随后，通过反应离子蚀刻加工帽盖膜6a，以形成用于耦合到比孔23更低的电容器接触13c的开口部分。作为用于去除下层抗蚀剂24c的方法，例如，当使用通过CO2或O2的灰化处理时，用于处理损伤的具有优良抵挡性质的低介电常数膜更优选用作层间绝缘膜7a、7b和7c。例如，如在非专利文献1中所描述的，更优选具有高抵挡性质的膜来处理由反应离子造成的损伤。例如，简单描述了具有高碳组分的有机二氧化硅膜作为低介电常数层间绝缘膜的优选示例。例如，利用具有6元环硅氧烷作为主骨架且具有有机基团作为官能团的有机硅氧烷作为有机二氧化硅膜的原材料来形成膜。与硅原子键合的有机官能团期望是不饱和烃基和烷基。不饱和烃基的示例包括乙烯基、丙烯基、异丙烯基、1-甲基-丙烯基、2-甲基-丙烯基和1，2-二甲基-丙烯基。特别优选的不饱和烃基是乙烯基。空间上庞大且用作立体位阻基团的官能团，诸如异丙基、异丁基和叔丁基，作为烷基。通过利用这些材料，非常精细(大致0.5nm或更小)的封闭微孔结构可以引入该有机硅膜。虽然SCC膜是SiOCH膜的一种，但是该膜具有铜扩散的抵挡性质，并且特点在于该膜具有比通常所知的SiOCH膜更高的碳组分。换句话说，比较碳/硅的比率，该膜包括大约是普通SiOCH膜的四倍的碳。另一方面，相比普通的SiOCH膜，该膜具有相对低的氧的元素比率，并且该比率大约为1/2。作为SCC膜的膜形成方法，不是通过以等离子体分裂和活化原材料的等离子体CVD法形成该膜，而是通过等离子体聚合，并由此在保持硅石骨架的优先基础上活化不饱和烃来形成膜。由此，形成了SCC膜，因为控制绝缘膜的化学结构变得很容易。如上所述，通过获得具有高碳组分的有机硅膜，可以获得具有高抵挡性质的膜来处理损伤。
在该实施例中，描述了首先形成上部耦合布线的布线沟槽28以及然后形成其中嵌入了电容元件的孔23的制造方法。然而，也可以执行形成先在其中嵌入电容元件的孔23，然后形成上部耦合布线的布线沟槽28的方法。
随后，如图17所示，在通过图16所示的制造方法形成的孔23和布线沟槽28中，沉积下部电极14。作为形成下部电极14的方法，可以使用通常形成半导体器件的方法，诸如CVD法、溅射法、ALD(原子层沉积)法。这里，为了提高与电容器接触13c的接触性质，在沉积下部电极14之前，例如，可以通过RF溅射等蚀刻表面。然而，是否执行这些预处理，不会影响本发明的效果。因此，省略了详细描述。作为构造下部电极14的材料，可以使用高熔点金属及其氮化物，诸如钛及其氮化物、钽及其氮化物以及铷，或者它们的堆叠结构。根据该实施例的制造方法，通过利用TiN膜形成下部电极14。
随后，如图18所示，在其中例如通过涂覆法沉积了下部电极14的圆柱形电容器的孔23中，嵌入光致抗蚀剂29。优选地，光致抗蚀剂29仅保留在孔23内部，并且形成为高度没有达到孔23的上端。如果需要，可以通过曝光和显影光致抗蚀剂29去除不需要的光致抗蚀剂。
随后，如图19所示，通过诸如反应离子蚀刻法的方法，回蚀刻下部电极14。如上述图18所示，在光致抗蚀剂29仅留在孔23中的状态下执行回蚀刻，由此可以形成下部电极14，其具有未达到象电容元件19那样的开口部分23的最高层的高度。
随后，如图20所示，在下部分电极14上嵌入电容器绝缘膜15。换句话说，形成电容器绝缘膜15，以至少覆盖在孔23和布线沟槽28上方。作为形成电容器绝缘膜15的方法，可以使用通常用于形成半导体器件的方法，诸如CVD法、溅射法和ALD法。然而，为了提高电容元件的静电容量，更优选使用ALD法，ALD法可以沉积具有良好均匀度的几nm厚度的薄膜。对于电容器绝缘膜15，可以使用由二氧化锆(ZrO2)、铝酸锆(ZrAlOx)形成的膜，和进一步通过将诸如Tb、Er和Yb的镧系元素加入二氧化锆所形成的膜。根据该实施例的制造方法，使用ZrO2形成电容器绝缘膜15。虽然没有示出，但在沉积电容器绝缘膜15之后，可以执行用于增加结晶度的烧结。
随后，如图21所示，在电容器绝缘膜15上沉积上部电极16。换句话说，形成上部电极16，使得至少覆盖在孔23、布线沟槽28和硬掩膜21c上方。此时，上部电极16可以覆盖在半导体衬底1的整个上表面上方。作为构成上部电极16的材料，例如，可以使用高熔点金属及其氮化物，诸如钛及其氮化物、钽及其氮化物以及铷，或者它们的堆叠结构。作为形成上部电极16的方法，可以使用通常用于形成半导体器件的方法，诸如CVD法、溅射法和ALD法。根据该实施例的制造方法，通过利用TiN膜形成上部电极16。
随后，如图22所示，在逻辑电路的硬掩膜21c上形成导电膜39，以便嵌入在孔23和布线沟槽28中。对于导电膜39，可以使用包含W、TiN、Cu和Al的金属材料，或者包含这些金属材料作为主要成分的合金。
随后，如图23所示，通过诸如CMP法的方法去除导电膜39和硬掩膜21c。由此，在布线沟槽28中嵌入了上部耦合布线18。
随后，如图24所示，通过通常使用的半导体器件制造方法，在构成存储电路的电容元件19的更上层中和布置在与电容元件19的上部耦合布线18同一层中的布线8b中，形成了层间绝缘膜7c、具有固定电位的布线201、信号布线202、布线8c和帽盖膜6d。通过上述的方法，可以获得该实施例的半导体器件。
随后，描述第一实施例的操作和效果。在该实施例中，电容元件19嵌入在多层布线层中。不仅这样，而且至少一个布线层(构成逻辑电路100的布线8a和层间绝缘膜7a)位于该电容元件19中。通过这种结构，在确保电容元件19的容量的情况下，可以抑制多层布线层的厚度变厚。由此，可以将逻辑电路100的接触高度抑制得低，并且可以抑制由电容元件19的插入造成的寄生电阻和寄生电容增加。
在该实施例中，形成在存储电路200的区域中的上部耦合布线18的上表面30和形成在逻辑电路区域中并布置为与布线8b的上表面接触的帽盖膜6c的上表面34构成同一平面。由于如上所述形成了同一平面，所以，与例如专利文献1中描述的相关技术相比，可以将凹部40的高度设置为高了帽盖膜的厚度。因此，可以将嵌入在凹部40中的电容元件19的高度设置得更高。因此，根据本实施例，与相关技术相比，可以实现电容元件19的容量增加。
电容元件19的上部耦合布线18和逻辑电路100的布线8b的CMP处理可以分开执行。因此，通过将诸如铜的低电阻金属材料用于构成逻辑电路100的布线8b和通过使用诸如钨的具有优良嵌入性质和化学稳定性的金属材料作为电容元件19的金属电极的电极材料，可以进一步提高电容元件的可靠性。
当通过CMP处理来处理电容元件19的金属电极时，通过采用自动停止在帽盖膜6c的上表面的工艺，可以以自对准的方式确定电容元件19的金属电极的膜厚度。换句话说，可以清除在帽盖膜6c上方残留的导电膜39。因此，可以精确控制电容元件19的金属电极(上部耦合布线18)和构成上层逻辑电路100的布线8c之间的间隔。因此，可以抑制电容元件19的金属电极(上部耦合布线18)和构成上层逻辑电路100的布线8c之间的短路缺陷，并且在确保电容元件19的容量的同时可以提高电容元件19的产量。
由于上部耦合布线18和嵌入电极18c由相同的材料构成，所以它们可以用相同的工艺形成。换句话说，当形成上部耦合布线18时，不必为了确保用于形成如专利文献1所示的上部耦合布线的空间而执行嵌入电极的回蚀刻。因此，抑制了嵌入电极的过度蚀刻。因此，提高了可靠性，并且产量很好。另外，通过利用相同材料，降低了制造成本。由于上部耦合布线18和嵌入电极18c用相同的材料同时形成，所以它们是无缝构成的。因此，可以降低半导体器件的接触电阻，因为不存在界面。
在构成电容元件19的上部耦合布线18中，为外部耦合引出的引出布线部分18a的高度可以低于逻辑电路100的布线8b的布线高度。由此，构成电容元件19的电容器绝缘膜15的高度可以设置得较高。因此，可以提高电容元件19的有效静电容量，并且可以加宽存储电路200的操作裕度。
在由与构成逻辑电路100的层间绝缘膜材料相同的材料形成的层间绝缘膜中形成电容元件19。换句话说，嵌入了电容元件19的多层布线层的层间绝缘膜7a和与电容元件19形成在同一层中的布线8a所位于的层间绝缘膜7a是共用的。另外，由于层间绝缘膜7a具有比二氧化硅膜更低的电容率，所以可以降低电容元件19的寄生电容。
用于设计逻辑电路的设计参数可以与用于设计通过以混合方式将存储电路和逻辑电路安装在同一半导体衬底上而形成的半导体器件的设计参数共用，并且由此可以降低半导体器件的设计成本。
低介电常数膜可以用作包括耦合有源元件3a和3b与位线12的耦合部分的绝缘膜材料中的至少一层。而且，通过利用低介电常数膜作为接触层间膜，可以减小由接触层间膜的寄生电容造成的延迟，并且可以获得高性能的半导体器件。由于纯逻辑芯片的设计参数和以混合方式安装的DRAM的逻辑部分的设计参数之间的差异可以很小。由此，可以减少在以混合方式安装的DRAM中使用纯逻辑芯片中的IP设计时用于重新设计的工时量。对于位线层通过利用低介电常数膜，位线的寄生电容变低，并且可以加宽DRAM读出时的信号电压裕度。由此，还可以提高操作的稳定性。
半导体器件的制造者或设计者可以确定低介电常数膜用于接触层间绝缘膜4、5a和5b中的任意一个。可以基于比较具有以混合方式安装的存储电路的半导体器件的逻辑电路的电路参数与不具有以混合方式安装的存储电路的半导体器件的逻辑电路的电路参数，并将以混合方式安装存储电路所造成的性能降低设置在可接受的范围内来进行这个确定。在该实施例中，通过嵌入在构成逻辑电路布线的层间绝缘膜中来形成电容元件。由此，接触的高度变高。结果，增加了逻辑电路中有源元件的寄生电阻和寄生电容，并且可以抑制逻辑电路的操作速度降低的原因等。
如上所述，该实施例可应用于具有晶体管和多层布线的半导体器件。通过优选应用该实施例，可以以低成本和良好的产率实现在同一半导体衬底上存储电路和逻辑电路的混合安装。
第二实施例
随后，利用附图描述第二实施例的半导体器件。图25是示出第二实施例中半导体器件的截面图。第二实施例类似于第一实施例，除了由其中嵌入了电容元件19的孔23和连续设置在孔23外部并且其中嵌入上部耦合布线18的布线沟槽28构成凹部40，并且布线沟槽28的下表面41和帽盖膜6c的下表面43构成同一平面。这里，以与第一实施例相同的方式定义该同一平面。
在第二实施例中，由于布线沟槽28的下表面41和帽盖膜6c的下表面43构成同一平面，所以可以使上部耦合布线18的膜厚度更薄。结果，与第一实施例相比，可以使其中嵌入了电容元件的孔23的高度较高。因此，可以增加电容元件19的容量，因为可以增加沿着孔23的内壁定位的电容元件19的面积。通过这种构造，与第一实施例的情况相比，可以抑制电容元件19的金属电极和构成上层中逻辑电路的布线8c之间的短路故障，由此在确保电容元件19的容量的同时可以稳定DRAM的操作。第二实施例可以获得与第一实施例类似的效果。
布线沟槽28的下表面41定位为高于帽盖膜6c的下表面43。换句话说，布线沟槽28的高度(例如，从嵌入电极18c到电极正下方的电容器绝缘膜15的膜厚度)可以设置为比帽盖膜6c的膜厚度薄。
第二实施例中半导体器件的制造方法与第一实施例的制造工艺几乎相同。然而，在形成上部耦合布线18的布线沟槽28的工艺中，不同之处在于：在对低介电常数膜(层间绝缘膜7b)具有选择性的条件下，仅对帽盖膜6c执行布线沟槽28的蚀刻。
第三实施例
随后，利用附图描述第三实施例的半导体器件。图26是示出第三实施例中的半导体器件的截面图。第三实施例类似于第一实施例，除了电耦合有源元件3b和布线8a的耦合接触13的高度比耦合有源元件3a和电容元件19的电容器接触13c的高度高。该耦合接触13从其上表面到下表面是无缝形成的。
在第三实施例中，将耦合接触13的高度设置为比耦合接触13b的高度高指的是：例如，形成了在其中仅形成了电容元件19和接触层间绝缘膜13的接触层间绝缘膜5c(第三接触绝缘层)。因此，可以将电容元件19的高度设置为高了耦合接触13的高度，耦合接触13的高度高于耦合接触13b的高度。换句话说，可以将电容元件19的高度设置为高了该接触层间绝缘膜5c的多层或一层数目的厚度。因此，在第三实施例中，与第一实施例相比，可以很容易确保电容元件19的高度。结果，可以增加电容元件19的电容量，并且可以实现DRAM操作的稳定性。第三实施例可以获得与第一实施例类似的效果。
第四实施例
随后，利用附图描述第四实施例的半导体器件。图27是示出第四实施例中半导体器件的截面图。第四实施例与第三实施例类似，除了由两个耦合接触13a和耦合接触13b构成耦合接触13。
如图27所示，以与电容器接触13c相同的工艺形成耦合接触13b。随后，在耦合接触13b上方形成耦合接触13a。在其中形成了该耦合接触13a的接触层间绝缘膜5c中，除了接触之外，可以仅形成电容元件19。作为接触层间绝缘膜5c，可以利用二氧化硅膜，并且可以使用具有比二氧化硅膜的介电常数低的介电常数的上述低介电常数膜。
在第四实施例中，通过将耦合接触13分成多个接触，与第三实施例相比，可以降低长宽比。结果，提高了诸如W的金属材料的嵌入性质，并且可以以优良的产率形成耦合接触13。因此，与第三实施例相比，第四实施例可以实现DRAM元件的产率提高。
第五实施例
随后，利用附图描述第五实施例的半导体器件。图28是示出第五实施例中的半导体器件的截面图。在第五实施例中，如图28所示，在构成电容元件19的下部电极14和电容器绝缘膜15以及层间绝缘膜7a和7b之间形成侧壁保护膜50。换句话说，形成侧壁保护膜50，使得在相邻电容元件19之间的区域中，下部电极14不接触层间绝缘膜7a和7b。换句话说，沿着下部电极14所位于的整个层间绝缘膜7a和7b，侧壁保护膜50无缝覆盖在下部电极14的侧壁上方。在近年来微制备的半导体器件中，为了降低布线之间的电容率，可以使用通常所谓的多孔膜，其中在层间绝缘膜7a和7b中形成了精细的微孔。如该实施例所示，通过在相邻电容元件19之间形成侧壁保护膜50，可以防止在相邻电容元件19之间的区域中下部电极14穿透进入层间绝缘膜7a和7b。由此，可以稳定地形成下部电极14，并且获得了使彼此相邻的电容元件19和下部电极14之间的漏电流减小且提高长期绝缘可靠性的效果。对于上述侧壁保护膜50，可以使用包含有机硅化合物的阻挡绝缘膜，诸如在国际公布No.Wo 2004/107434文本中作为侧壁保护膜举例的二乙烯硅氧烷苯并环丁烯(divinysiloxane benzocyclobutene)。或者，对于侧壁保护膜50，可以使用氮化硅膜(SiN)、碳化硅(SiC)、氮碳化硅(SiCN)或碳氧化硅(SiOC)。在该实施例中，侧壁保护膜50(沉积层)可具有比相邻绝缘层(层间绝缘膜7a和7b)的密度更高的密度。在图28中，示出了该实施例的每个构件应用到第一实施例的每个对应构件的图。然而，不必说，该实施例可应用于本发明的其它实施例。
随后，描述第五实施例的半导体器件的制造方法。在根据第五实施例的制造方法中，作为图16中所示的第一实施例的制造工艺，在形成凹部40(孔23和布线沟槽28)之后，例如，在孔23的侧壁上方沉积绝缘膜，该绝缘膜用作相比层间绝缘膜7a和7b具有高膜密度的侧壁保护膜50。上述沉积层(侧壁保护膜50)优选是至少包括硅原子的绝缘膜。例如，可以使用：利用诸如二氧化硅膜(SiO2)、碳化硅(SiC)、氮化硅膜(SiN)、氮碳化硅(SiCN)的材料通过化学气相沉积法获得的绝缘膜；或者包含硅、氧和碳的绝缘膜，通常称为低介电常数膜；或者通过等离子聚合法形成的膜，诸如苯并环丁烯膜。换句话说，为了获得根据该实施例的效果，可以使用能够封闭形成在层间绝缘膜7a和7b的侧壁中的微孔部分的绝缘膜。
随后，例如，通过诸如反应离子蚀刻和RF溅射的方法，至少回蚀刻开口部分23的底表面的侧壁保护膜50。由此，电耦合后来形成的电容器接触13c和下部电极14。对于由连续微孔构成的多孔绝缘膜具体用作层间绝缘膜的情况，该侧壁保护膜尤其有效。通常，在由连续微孔构成的多孔绝缘膜中，通过对该膜中存在的且具有低温热分解性质的有机化合物执行紫外线照射等，同时加热衬底，以分解有机化合物形成微孔，来形成微孔。可以通过利用具有低温热分解性质的有机化合物气体和用于层间绝缘膜的原材料气体的混合气体生长层间绝缘膜，或者通过形成具有低温热分解性质的有机化合物与层间绝缘膜的原材料的分子的化学键，可以混合具有低温热分解性质的有机化合物。至少，可以使用多孔绝缘膜，该多孔绝缘膜是在层间绝缘膜的生长工艺之后，在加热衬底的情况下，通过执行紫外线照射等，由有机化合物的分解工艺形成的。
随后，如图29所示，至少在开口部分23的底表面和侧壁上形成下部电极14。由于形成了侧壁保护膜50，例如，即使在层间绝缘膜7a和7b中形成的精细微孔具有从侧壁穿透到绝缘膜内部的形状时，也可以防止下部电极14穿透到层间绝缘膜7a和7b中。
在通过上述工艺形成下部电极14之后，可以以与图18的工艺和之后的工艺类似的方式执行形成电容元件的工艺。
第六实施例
随后，描述第六实施例的制造方法。图30是示出第六实施例的截面图。在第六实施例中，如图30所示，侧壁保护膜50a和50b形成在电容元件19(例如，构成电容元件19的下部电极14和电容器绝缘膜15)和下部布线层间绝缘膜7a和7b之间。这些侧壁保护膜50a和50b仅形成在层间绝缘膜7a和7b的区域中。更具体地，侧壁保护膜50a和50b和帽盖膜6a和6b形成在下部电极14的侧壁上使得在相邻电容元件19之间的区域下部电极14不与层间绝缘膜7a和7b接触。换句话说，沿着下部电极14所位于的整个层间绝缘膜7a和7b，侧壁保护膜50a和50b和帽盖膜6a和6b覆盖在下部电极14的侧壁的上方。这些侧壁保护膜50a和50b至少包括一个包含在层间绝缘膜7a和7b中的元件，且具有比层间绝缘膜7a和7b高的密度。
近年来在微制备半导体器件中，为了降低布线之间的电容率，可以使用通常所谓的多孔膜，其中在层间绝缘膜7a和7b中形成精细微孔。如该实施例所示，通过在相邻的电容元件19之间形成侧壁保护膜50a和50b，可以防止在相邻电容元件19之间的区域中下部电极14穿透层间绝缘膜7a和7b。由此可以稳定地形成下部电极14，并且获得了减小彼此相邻的电容元件19和下部电极14之间的漏电流以及提高长期绝缘稳定性的效果。
第六实施例中的侧壁保护膜50a和50b与上述第五实施例不同，至少形成在接触下部电极14的层间绝缘膜7a和7b的表面层处。作为上述侧壁保护膜50a和50b，例如，如国际公布No.WO2007/132879文本所公开的，可以形成修改层，在该修改层中修改了层间绝缘膜7a和7b的表面层，并且与层间绝缘膜7a和7b相比，对于每个单位沉积减少了碳的量且增加了氧原子的数目。另外，可以形成如日本专利申请公布No.2009-123886中所公开的通过氢等离子修改的修改层。而且，如国际公布No.WO03/083935文本中公开的，可以形成包括氮原子和氟原子的修改层。由于侧壁保护膜50a和50b包括氟原子，所以当与后来形成的下部电极14形成化合物时，下部电极14的导电性受损。然而，根据该实施例，侧壁保护膜50a和50b包含的氟原子与氮原子具有强键合。因此，下部电极14和侧壁保护膜50a和50b没有形成化合物。结果，没有发生下部电极14的导电性损失的问题。在图30中，示出了该实施例的每个构件应用到第一实施例的每个相应构件的图。然而，不必说，该实施例可以应用到本发明的其它实施例。
随后，描述第六实施例的半导体器件的制造方法。在根据第六实施例的制造方法中，如图16中所示的第一实施例的制造工艺那样，在形成孔23和布线沟槽28之后，形成用作侧壁保护膜50a和50b的修改层。通过修改层间绝缘膜7a和7b的表面层，来形成这些修改层。换句话说，在氢、氮、碳或氟的气氛中，或者在诸如氦和氩的惰性气体加入到这些气体中的气氛中，通过以等离子激发修改层间绝缘膜7a和7b的表面层，来形成侧壁保护膜50a和50b。或者，通过在至少包括氧的气氛中执行紫外辐射的曝光处理，修改层间绝缘膜7a和7b的表面层，并形成侧壁保护膜50a和50b。
随后，如图31所示，形成下部电极14。由于形成了侧壁保护膜50a和50b，例如，即使形成在层间绝缘膜7a和7b中的精细微孔具有从侧壁穿透到绝缘膜内部的形状时，也可以防止下部电极14穿透到层间绝缘膜7a和7c中。在通过上述工艺形成下部电极14之后，可以以与图18的工艺和之后的工艺一样的方式，执行形成电容元件的工艺。
这里，描述了用于这些实施例的术语。半导体衬底是上面构造了半导体器件的衬底。衬底简单形成在单晶硅衬底上。不仅这样，而且还包括如SOI(绝缘体上的硅)衬底的衬底和TFT(薄膜晶体管)和用来制造液晶的衬底。
硬掩膜是一种绝缘膜，其堆叠在层间绝缘膜上，并且当由于层间绝缘膜的介电常数的减小造成机械强度降低和工艺抵挡性质降低，很难直接执行等离子蚀刻和CMP时，保护层间绝缘膜。等离子体CVD法是例如通过在减压并通过等离子体能量激发分子的条件下，向反应腔不断提供原料气体进行的由气相反应或衬底表面上的反应在衬底上形成连续膜的方法。
除了普通的溅射法之外，PVD方法是一种包括诸如长抛溅射法、瞄准溅射法和离子化溅射法的高定向溅射法，其意图是改善嵌入性质，以提高膜质量，并在晶片表面内形成均匀膜厚度。当溅射合金时，形成的金属膜可以是一种通过预先包含除了金属靶中主要成分之外的金属的合金膜，该金属的含量等于或小于固溶度极限。在本发明中，在形成镶嵌Cu布线或当形成阻挡金属时，合金膜可主要用于Cu种子层。
当然，上述实施例和多种修改在其内容不相矛盾的范围内，可以结合使用。另外，在上述实施例和修改中，每个部分的结构等是具体描述的。然而，在满足本发明的范围内，可以对结构等进行各种修改。

Claims (11)

1.一种半导体器件，包括：
衬底；
多层布线层，所述多层布线层位于所述衬底上方，并且在所述多层布线层中堆叠了由布线和绝缘层构成的多个布线层；
存储电路，所述存储电路形成在所述衬底中的存储电路区域中，并且在平面图中所述存储电路具有嵌入在位于所述多层布线层中的凹部中的至少一个电容元件和外围电路；
逻辑电路，所述逻辑电路形成在所述衬底中的逻辑电路区域中，在平面图中所述逻辑电路区域是与所述存储电路区域不同的区域；
上部耦合布线，所述上部耦合布线在所述凹部中堆叠在由下部电极、电容器绝缘膜和上部电极构成的电容元件上方；以及
帽盖层，所述帽盖层被定位为与构成所述逻辑电路的所述布线的上表面接触，所述逻辑电路位于所述布线层当中的嵌入了所述电容元件的顶层中；
其中所述上部耦合布线的上表面和所述帽盖层的上表面构成同一平面。
2.根据权利要求1所述的半导体器件，
其中所述凹部由嵌入有所述电容元件的孔和连续位于所述孔的外部且嵌入有所述上部耦合布线的布线沟槽构成，并且
其中所述布线沟槽的下表面和所述帽盖层的下表面构成同一平面。
3.根据权利要求1所述的半导体器件，进一步包括：
第一有源元件，所述第一有源元件形成在所述衬底上方的所述存储电路区域中；
第二有源元件，所述第二有源元件形成在所述衬底上方的所述逻辑电路区域中；
电容器接触，所述电容器接触电耦合所述第一有源元件和所述电容元件；以及
耦合接触，所述耦合接触电耦合所述第二有源元件和所述逻辑电路的所述布线。
4.根据权利要求3所述的半导体器件，其中所述耦合接触从其上表面向下表面无缝构成。
5.根据权利要求3所述的半导体器件，其中所述耦合接触包括第一耦合接触和第二耦合接触，所述第二耦合接触电耦合所述第一耦合接触和所述布线且与所述第一耦合接触不同。
6.根据权利要求3所述的半导体器件，其中所述电容器接触由包含W的材料构成。
7.根据权利要求3所述的半导体器件，进一步包括：
第一接触绝缘层，所述第一接触绝缘层位于所述衬底上方，且嵌入有第一单元接触和第二单元接触；以及
第二接触绝缘层，所述第二接触绝缘层位于所述第一接触绝缘层上方，且嵌入有所述电容器接触和所述耦合接触；
其中所述第一接触绝缘层或所述第二接触绝缘层，与二氧化硅膜的介电常数相比，具有低介电常数。
8.根据权利要求3所述的半导体器件，进一步包括：
第三接触绝缘层，在所述衬底上方和构成所述逻辑电路的所述布线的下表面之间，所述第三接触绝缘层仅具有所述电容元件和所述耦合接触。
9.根据权利要求7所述的半导体器件，进一步包括：
位线，所述位线位于所述电容器接触所在的所述第二接触绝缘层中；
其中所述位线由包含W的材料构成。
10.根据权利要求1所述的半导体器件，其中侧壁保护膜形成在所述绝缘层和所述下部电极之间。
11.一种用于在衬底上方具有存储电路和逻辑电路的半导体器件的制造方法，所述方法包括以下步骤：
在所述衬底上方形成绝缘层，
在所述绝缘层中形成布线沟槽，并且形成嵌入所述布线沟槽的金属膜；
在平面化所述金属膜之后，在所述金属膜上方形成帽盖膜；
通过去除所述帽盖膜和所述绝缘层的一部分来形成凹部；
在所述凹部中嵌入下部电极、电容器绝缘膜和上部电极，并且在所述凹部中和所述帽盖膜上方形成用于上部耦合布线的金属膜；以及
通过选择性去除所述帽盖膜上方的用于所述上部耦合布线的所述金属膜，来形成上部耦合布线。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104037176A (zh) * 2013-03-06 2014-09-10 南亚科技股份有限公司 接触结构以及采用所述接触结构的半导体存储元件
CN105895145A (zh) * 2014-05-09 2016-08-24 瑞萨电子株式会社 半导体器件
CN107579037A (zh) * 2016-07-05 2018-01-12 力晶科技股份有限公司 电容器结构及其制造方法
CN109119377A (zh) * 2016-07-14 2019-01-01 力旺电子股份有限公司 具有uv透射窗的uv可擦除存储器组件及其制造方法
CN111834332A (zh) * 2019-04-16 2020-10-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5689392B2 (ja) * 2011-09-02 2015-03-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US20140273463A1 (en) * 2013-03-15 2014-09-18 GlobalFoundries, Inc. Methods for fabricating integrated circuits that include a sealed sidewall in a porous low-k dielectric layer
US9466663B2 (en) * 2013-10-25 2016-10-11 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement having capacitor separated from active region
US9276057B2 (en) * 2014-01-27 2016-03-01 United Microelectronics Corp. Capacitor structure and method of manufacturing the same
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
CN104934364A (zh) * 2014-03-19 2015-09-23 中芯国际集成电路制造(上海)有限公司 互连层的制作方法及半导体器件的制作方法
JP2015233069A (ja) 2014-06-09 2015-12-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6356536B2 (ja) * 2014-08-25 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10164002B2 (en) * 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and layout method
US10381263B1 (en) 2018-05-04 2019-08-13 International Business Machines Corporation Method of forming via contact with resistance control
US10373866B1 (en) 2018-05-04 2019-08-06 International Business Machines Corporation Method of forming metal insulator metal capacitor with extended capacitor plates
US11139367B2 (en) 2018-10-30 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. High density MIM capacitor structure
US11201205B2 (en) 2019-07-31 2021-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect layout for semiconductor device
JP7341811B2 (ja) * 2019-09-20 2023-09-11 株式会社東芝 半導体装置及び半導体装置の製造方法
EP3985724B1 (en) 2020-08-21 2023-06-07 Changxin Memory Technologies, Inc. Semiconductor device and method for forming same
EP3985723A4 (en) * 2020-08-21 2022-06-22 Changxin Memory Technologies, Inc. SEMICONDUCTOR DEVICE AND METHOD FOR FORMING IT

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7659567B2 (en) * 2006-01-25 2010-02-09 Nec Electronics Corporation Semiconductor device featuring common capacitor electrode layer, and method for manufacturing such semiconductor device
US20110001216A1 (en) * 2009-07-02 2011-01-06 Nec Electronics Corporation Semiconductor device and manufacturing method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4167727B2 (ja) 1995-11-20 2008-10-22 株式会社日立製作所 半導体記憶装置
JP4214162B2 (ja) 1995-11-20 2009-01-28 株式会社日立製作所 半導体記憶装置およびその製造方法
US6737696B1 (en) * 1998-06-03 2004-05-18 Micron Technology, Inc. DRAM capacitor formulation using a double-sided electrode
JP4774568B2 (ja) * 1999-10-01 2011-09-14 ソニー株式会社 半導体装置の製造方法
TW487910B (en) * 2000-12-18 2002-05-21 United Microelectronics Corp Manufacturing method of embedded DRAM
US6710389B2 (en) 2001-02-09 2004-03-23 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same
JP2002313954A (ja) * 2001-02-09 2002-10-25 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP2002261161A (ja) * 2001-03-05 2002-09-13 Hitachi Ltd 半導体装置の製造方法
JP2003163283A (ja) 2001-11-27 2003-06-06 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
JP2004342787A (ja) 2003-05-15 2004-12-02 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2005026641A (ja) 2003-07-04 2005-01-27 Nec Electronics Corp 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7659567B2 (en) * 2006-01-25 2010-02-09 Nec Electronics Corporation Semiconductor device featuring common capacitor electrode layer, and method for manufacturing such semiconductor device
US20110001216A1 (en) * 2009-07-02 2011-01-06 Nec Electronics Corporation Semiconductor device and manufacturing method thereof

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104037176A (zh) * 2013-03-06 2014-09-10 南亚科技股份有限公司 接触结构以及采用所述接触结构的半导体存储元件
CN104037176B (zh) * 2013-03-06 2017-06-09 南亚科技股份有限公司 接触结构以及采用所述接触结构的半导体存储元件
CN105895145A (zh) * 2014-05-09 2016-08-24 瑞萨电子株式会社 半导体器件
CN105895145B (zh) * 2014-05-09 2020-10-27 瑞萨电子株式会社 半导体器件
CN107579037A (zh) * 2016-07-05 2018-01-12 力晶科技股份有限公司 电容器结构及其制造方法
CN107579037B (zh) * 2016-07-05 2020-08-04 力晶积成电子制造股份有限公司 电容器结构及其制造方法
CN109119377A (zh) * 2016-07-14 2019-01-01 力旺电子股份有限公司 具有uv透射窗的uv可擦除存储器组件及其制造方法
CN111834332A (zh) * 2019-04-16 2020-10-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111834332B (zh) * 2019-04-16 2022-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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