TW201347185A - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

Info

Publication number
TW201347185A
TW201347185A TW102100311A TW102100311A TW201347185A TW 201347185 A TW201347185 A TW 201347185A TW 102100311 A TW102100311 A TW 102100311A TW 102100311 A TW102100311 A TW 102100311A TW 201347185 A TW201347185 A TW 201347185A
Authority
TW
Taiwan
Prior art keywords
wiring
insulating film
layer
semiconductor device
gate electrode
Prior art date
Application number
TW102100311A
Other languages
English (en)
Inventor
Hiroshi Sunamura
Naoya Inoue
Kishou Kaneko
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW201347185A publication Critical patent/TW201347185A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明之目的在於提升設於多層配線層內之半導體元件的性能。本發明之半導體裝置包含：配線102，設於配線層100；配線202，設於疊層於配線層100上之配線層200；閘極電極20，在配線層100與配線層200的疊層方向中位於配線102與配線202之間，且未與配線102及配線202相連接；閘極絕緣膜22，設於閘極電極20的側面上；及半導體層24，隔著閘極絕緣膜22設於閘極電極20的側面上，且與配線102及配線202相連接。

Description

半導體裝置及半導體裝置之製造方法
本發明關於一種半導體裝置及半導體裝置之製造方法。
專利文獻1揭示了：於配線層中形成半導體膜，並利用該半導體膜及配線層的配線來形成電晶體。在該電晶體中，係將位於半導體膜之下的配線作為閘極電極使用，且將配線層間的擴散防止膜作為閘極絕緣膜使用。
【習知技術文獻】 【專利文獻】 【專利文獻1】
日本特開2010-141230號公報
專利文獻1所揭示之半導體元件中，係以設於同一配線層內的二個配線作為源極/汲極電極。又，閘極電極，由設於源極/汲極電極下，且在俯視下位於源極/汲極電極間之配線所構成。因此，半導體元件的通道長度，係由構成源極/汲極電極之二個配線之間隔所界定。在此情形，通道長度的微細 化極限，係由用於配線形成之微影解析極限所限制。從而，縮短設於多層配線層內之半導體元件的通道長度，以提升半導體元件的性能，此乃吾人所求。
根據本發明，提供一種半導體裝置，其包含：第1配線，設於第1配線層；第2配線，設於疊層於該第1配線層上之第2配線層；閘極電極，在該第1配線層與該第2配線層的疊層方向中位於該第1配線與該第2配線之間，且未與該第1配線及該第2配線相連接；閘極絕緣膜，設於該閘極電極的側面上；及半導體層，隔著該閘極絕緣膜設於該閘極電極的側面上，且與該第1配線及該第2配線相連接。
根據本發明，由第1配線及第2配線構成了源極/汲極電極。該第1配線設於第1配線層；該第2配線設於疊層於該第1配線層上之第2配線層。又，閘極電極，在第1配線層與第2配線層的疊層方向中，配置於第1配線與第2配線之間。因此，半導體元件的通道長度由閘極電極的膜厚所決定。在此情形，半導體元件的通道長度不會由配線的微影解析極限所限制。從而，可縮短設於多層配線層內之半導體元件的通道長度，以提升半導體元件的性能。
根據本發明，提供一種半導體裝置之製造方法，其包含以下步驟：於半導體基板上形成具有第1配線之第1配線層之步驟；於該第1配線層上形成未與該第1配線相連接之閘極電極之步驟；於該閘極電極的側面上形成閘極絕緣膜之步驟；於該閘極電極的側面上，隔著該閘極絕緣膜形成與該第1配線相連接之半導體層之步驟；及於該第1配線層上，形成具有未與該閘極電極相連接而是與該半導體層相連接的第2配線之第2配線層之步驟。
根據本發明，可提升設於多層配線層內之半導體元件的性能。
10、12、14、15、16、70、72‧‧‧電晶體
18、19‧‧‧記憶體元件
20、440‧‧‧閘極電極
21‧‧‧浮動閘極膜
22、422‧‧‧閘極絕緣膜
24、424‧‧‧半導體層
23、26、30、40、224、226‧‧‧絕緣膜
32、38、252、258、264、265‧‧‧開口部
34、44‧‧‧下層絕緣膜
36、46‧‧‧上層絕緣膜
50、52‧‧‧通道區域
60‧‧‧基板
62‧‧‧元件分離膜
74‧‧‧被動元件
80‧‧‧局部配線層
82‧‧‧全域配線層
90、120、220‧‧‧層間絕緣膜
92、112、114、116、118、212、214、216、218、431‧‧‧通孔
94、102、104、106、108、202、204、206、208、420、430‧‧‧配線
100、200‧‧‧配線層
122、222‧‧‧擴散防止膜
232、234、236、238、421、432‧‧‧金屬阻障膜
250、254、256、272‧‧‧光阻膜
260、262、270‧‧‧導電膜
300、302、304、306、308、310、312、314、316、318、320、322、324、326、328、330、332、334‧‧‧半導體裝置
400、500、600、700、800、900、950‧‧‧功能層
428‧‧‧硬罩膜
710‧‧‧電容元件
810‧‧‧電阻變化元件
BL‧‧‧位元線
PL‧‧‧板線
WL‧‧‧字元線
【圖1】
顯示第1實施形態的半導體裝置之剖面圖。
【圖2】
顯示圖1所示的半導體裝置之俯視圖。
【圖3】
顯示第1實施形態的半導體裝置的多層配線構造之剖面圖。
【圖4】
顯示第1實施形態的半導體裝置的多層配線構造之剖面圖。
【圖5(a)、(b)】
顯示圖1所示的半導體裝置之製造方法之剖面圖。
【圖6(a)、(b)】
顯示圖1所示的半導體裝置之製造方法之剖面圖。
【圖7(a)、(b)】
顯示圖1所示的半導體裝置之製造方法之剖面圖。
【圖8(a)、(b)】
顯示圖1所示的半導體裝置之製造方法之剖面圖。
【圖9(a)、(b)】
顯示圖1所示的半導體裝置之製造方法之剖面圖。
【圖10(a)、(b)】
顯示圖1所示的半導體裝置之製造方法之剖面圖。
【圖11(a)、(b)】
顯示圖1所示的半導體裝置之製造方法之剖面圖。
【圖12(a)、(b)】
顯示圖1所示的半導體裝置之製造方法之剖面圖。
【圖13】
顯示第2實施形態的半導體裝置之剖面圖。
【圖14】
顯示第3實施形態的半導體裝置之剖面圖。
【圖15】
顯示第4實施形態的半導體裝置之剖面圖。
【圖16(a)、(b)】
顯示圖15所示的半導體裝置之製造方法之剖面圖。
【圖17(a)、(b)】
顯示圖15所示的半導體裝置之製造方法之剖面圖。
【圖18(a)、(b)】
顯示圖15所示的半導體裝置之製造方法之剖面圖。
【圖19(a)、(b)】
顯示圖15所示的半導體裝置之製造方法之剖面圖。
【圖20(a)、(b)】
顯示圖15所示的半導體裝置之製造方法之剖面圖。
【圖21(a)、(b)】
顯示圖15所示的半導體裝置之製造方法之剖面圖。
【圖22】
顯示第5實施形態的半導體裝置之製造方法之剖面圖。
【圖23(a)、(b)】
顯示圖22所示的半導體裝置之製造方法之剖面圖。
【圖24(a)、(b)】
顯示圖22所示的半導體裝置之製造方法之剖面圖。
【圖25(a)、(b)】
顯示圖22所示的半導體裝置之製造方法之剖面圖。
【圖26】
顯示第6實施形態的半導體裝置之製造方法之剖面圖。
【圖27(a)、(b)】
顯示圖26所示的半導體裝置之製造方法之剖面圖。
【圖28(a)、(b)】
顯示圖26所示的半導體裝置之製造方法之剖面圖。
【圖29(a)、(b)】
顯示圖26所示的半導體裝置之製造方法之剖面圖。
【圖30(a)、(b)】
顯示圖26所示的半導體裝置之製造方法之剖面圖。
【圖31(a)、(b)】
顯示圖26所示的半導體裝置之製造方法之剖面圖。
【圖32(a)、(b)】
顯示圖26所示的半導體裝置之製造方法之剖面圖。
【圖33(a)、(b)】
顯示圖26所示的半導體裝置之製造方法之剖面圖。
【圖34(a)、(b)】
顯示圖26所示的半導體裝置之製造方法之剖面圖。
【圖35(a)、(b)】
顯示圖26所示的半導體裝置之製造方法之剖面圖。
【圖36】
顯示圖26所示的半導體裝置之製造方法之剖面圖。
【圖37】
顯示第7實施形態的半導體裝置之剖面圖。
【圖38(a)、(b)】
顯示圖37所示的半導體裝置之製造方法之剖面圖。
【圖39(a)、(b)】
顯示圖37所示的半導體裝置之製造方法之剖面圖。
【圖40(a)、(b)】
顯示圖37所示的半導體裝置之製造方法之剖面圖。
【圖41(a)、(b)】
顯示圖37所示的半導體裝置之製造方法之剖面圖。
【圖42(a)、(b)】
顯示圖37所示的半導體裝置之製造方法之剖面圖。
【圖43(a)、(b)】
顯示圖37所示的半導體裝置之製造方法之剖面圖。
【圖44】
顯示第8實施形態的半導體裝置之剖面圖。
【圖45】
顯示圖44所示的半導體裝置之俯視圖。
【圖46】
顯示第9實施形態的半導體裝置之剖面圖。
【圖47】
顯示圖46所示的半導體裝置之俯視圖。
【圖48】
顯示第10實施形態的半導體裝置之俯視圖。
【圖49】
顯示第11實施形態的半導體裝置之剖面圖。
【圖50】
顯示圖49所示的半導體裝置之俯視圖。
【圖51】
顯示第12實施形態的半導體裝置之剖面圖。
【圖52】
顯示圖51所示的半導體裝置所具有的CMOS反相器電路之電路圖。
【圖53】
顯示圖51所示的半導體裝置的第1變形例之剖面圖。
【圖54】
顯示圖51所示的半導體裝置的第2變形例之剖面圖。
【圖55】
顯示第13實施形態的半導體裝置之電路圖。
【圖56】
顯示第14實施形態的半導體裝置之電路圖。
【圖57】
顯示第15實施形態的半導體裝置之電路圖。
【圖58】
顯示第16實施形態的半導體裝置之剖面圖。
【圖59】
顯示圖58所示的半導體裝置之俯視圖。
【圖60】
顯示第17實施形態的半導體裝置之剖面圖。
【圖61】
顯示圖60所示的半導體裝置之電路圖。
【圖62】
顯示第18實施形態的半導體裝置之剖面示意圖。
【圖63(a)、(b)】
顯示圖22所示的半導體裝置之製造方法之剖面圖。
以下，針對本發明的實施形態，利用圖式加以說明之。另，在所有的圖式中，對同樣構成要素附上同樣的符號，適當地省略說明。
圖1係顯示第1實施形態的半導體裝置300之剖面圖。又，圖2係顯示圖1所示的半導體裝置300之俯視圖，並對應於圖1的A-A'平面。另，圖1對應於圖2的B-B'剖面。本實施形態的半導體裝置300包含：配線102、配線202、閘極電極20、閘極絕緣膜22、半導體層24。
配線102設於配線層100。配線202設於疊層在配線層100上之配線層200。閘極電極20，在配線層100與配線層200的疊層方向中位於配線102與配線202之間。又，閘極電極20未與配線102及配線202連接。閘極絕緣膜22設於閘極電極20的側面上。半導體層24隔著閘極絕緣膜22設於閘極電極20的側面上。又，半導體層24與配線102及配線202相連接。以下，針對半導體裝置300的構成，詳細說明之。
如圖1所示，配線層100包含：設於配線層間之擴散防止膜122、與設於擴散防止膜122上之層間絕緣膜120。層間絕緣膜120，由例如氧化矽膜，或是介電常數低於氧化矽膜(例如相對介電常數為2.7以下)之低介電常數絕緣層，或其等的組合所構成。低介電常數層，為例如SiOC、SiOCH、或SiLK(註 冊商標)等的含碳膜，HSQ(hydrogen silsesquioxane，氫倍半矽氧烷)膜，MHSQ(methylated hydrogen silsesquioxane，甲基化氫倍半矽氧烷)膜，MSQ(methylsilsesquioxane，甲基倍半矽氧烷)膜，或其等的多孔質膜。擴散防止膜122，由例如SiN，或SiCN等所構成。擴散防止膜122的膜厚為例如10~50nm。
如圖1所示，於配線層100中設有配線102、配線104、配線106、通孔112、通孔114、通孔116。通孔112設於配線102下，並與配線102相連接。通孔114設於配線104下，並與配線104相連接。通孔116設於配線106下，並與配線106相連接。
配線102、配線104、及配線106埋入於層間絕緣膜120內。又，配線102、配線104、及配線106以同一步驟所形成。因此，配線102、配線104、及配線106由例如同一材料所構成。配線102、配線104、及配線106由例如以銅為主成分(95%以上)之金屬材料所形成。另，配線102及通孔112，配線104及通孔114，和配線106及通孔116，可分別由單金屬鑲嵌法所形成，或亦可由雙重金屬鑲嵌法所形成。又，配線102、配線104、及配線106，亦可為例如Al配線。在此情形，配線102、配線104、及配線106，具有例如將金屬膜藉由乾蝕刻加以選擇性除去之構造。
如圖1所示，配線層200含有：閘極電極20、閘極絕緣膜22、半導體層24、絕緣膜30、及絕緣膜40。絕緣膜30設於層間絕緣膜120上。又，絕緣膜30以覆蓋配線102的一部分及配線104的一部分之方式設置。絕緣膜30，於配線104上具有開口部32。因此，配線104會露出於絕緣膜30上。絕緣膜30，可由與後述的擴散防止膜222同樣的材料所構成，可由例如SiN，或SiCN等所構成。絕緣膜30的膜厚為例如10~50nm。
閘極電極20設於絕緣膜30上。亦即，絕緣膜30位於配線102與閘極電極20之間。因此，閘極電極20未與配線102連接。又，閘極電極20，經由設於絕緣膜30之開口部32與配線104相連接。因此，便經由配線104對閘極電極 20施加閘極電壓。閘極電極20，由例如Ti、Ta、W、Al、TiN、TaN或WN、或是含有Co或W之化合物，或是其中任一者中導入了C及O至少其中之一而得之材料所構成。閘極電極20，可為由該等材料所構成之單層，亦可為二個以上的層所疊層而成者。閘極電極20的膜厚為例如5~200nm。
絕緣膜40設於閘極電極20上。絕緣膜40，係作為在將閘極電極20藉由蝕刻予以圖案化時的硬罩而發揮功能。絕緣膜40由例如SiN、SiO2所構成。又，絕緣膜40的膜厚為例如10~150nm。令絕緣膜40的膜厚為10~150nm，因此在層間絕緣膜220內形成供配線202及通孔212埋入之開口時(參照圖12(b))，可避免絕緣膜40被除去而讓閘極電極20露出。絕緣膜30的膜厚與絕緣膜40的膜厚，可任一方大於另一方，亦可互為相等。任一方的膜厚大於另一方時，可將配線102與配線202之中與膜厚較大的絕緣膜相接一側的配線作為汲極電極來發揮功能。另，在本實施形態中，例如絕緣膜30的膜厚大於絕緣膜40的膜厚。
如圖2所示，閘極電極20的俯視形狀為例如矩形。另，閘極電極20的俯視形狀並不限於此，亦可為矩形以外的多角形等。絕緣膜30及絕緣膜40的俯視形狀與閘極電極20相同(不圖示)。
如圖1所示，閘極絕緣膜22設於閘極電極20、絕緣膜30、及絕緣膜40的側面上。閘極絕緣膜22在俯視下為框形狀。又，閘極絕緣膜22，沿著俯視形狀為矩形即閘極電極20的四邊所設置。閘極絕緣膜22，由例如氧化矽膜或氮化矽膜，Hf、Zr、Al、Ti及Ta中之至少一種的氧化膜，其中任一者的金屬矽酸鹽，或其中任一者中添加了氮及碳至少其中之一而成之膜等所構成。在與基板60(參照圖3)平面成平行的平面方向中之閘極絕緣膜22的膜厚，為例如0.5~30nm。
半導體層24，隔著閘極絕緣膜22設於閘極電極20、絕緣膜30、及絕緣膜40的側面上。半導體層24在俯視下為框形狀。又，半導體層24，沿著俯視形狀為矩形即閘極電極20的四邊所設置。再者，半導體層24與配線102相 連接。半導體層24由例如氧化物半導體所構成。作為氧化物半導體，可使用例如InGaZnO、InZnO、ZnO、ZnAlO、ZnCuO、NiO、SnO、SnO2、CuO、Cu2O、Ta2O5、或TiO2等，或其等中添加了氮等雜質者。在與基板60(參照圖3)平面成平行的平面方向中之半導體層24的膜厚，為例如10~100nm。又，配線層100與配線層200的疊層方向中的半導體層24的厚度，為例如30~300nm。
如圖1所示，配線層200包含：設於配線層100上之擴散防止膜222、與設於擴散防止膜222上之層間絕緣膜220。擴散防止膜222，以覆蓋閘極電極20、閘極絕緣膜22、半導體層24、絕緣膜30、及絕緣膜40之方式設置。層間絕緣膜220，由例如與層間絕緣膜120同樣的材料所構成。擴散防止膜222，由例如與擴散防止膜122同樣的材料所構成，且具有與擴散防止膜122同樣的膜厚。
如圖1所示，於配線層200中，設有配線202、配線206、通孔212、及通孔216。通孔212設於配線202下，並與配線202相連接。又，通孔212與半導體層24相連接。因此，半導體層24便與配線202相連接。又，通孔216設於配線206下，並與配線206相連接。
圖2所示的通孔212顯示通孔212的底面。又，圖2所示的配線102顯示配線102的頂面。如圖2所示，配線102的頂面與通孔212的底面，在俯視下重疊。又，半導體層24的一部分，位於配線102的頂面與通孔212的底面重疊之區域。在本實施形態中，配線102的頂面與通孔212的底面重疊之區域，包含閘極電極20的一邊。亦即，俯視形狀為矩形即閘極電極20的一邊，及該一邊所鄰接之二邊的一部分，包含在配線102的頂面與通孔212的底面重疊之區域。在此情形，設於閘極電極20的側面上之半導體層24的一邊，及該一邊所鄰接之二邊的一部分，亦包含在配線102的頂面與通孔212的底面重疊之區域。
如圖1所示，配線202及配線206埋入於例如層間絕緣膜220內。又，配 線202及配線206以同一步驟所形成。因此，配線202及配線206由例如同一材料所構成。配線202及配線206，由例如與配線102同樣的材料所構成。在圖1所示的例中，配線202及通孔212，和配線206及通孔216，可分別由單金屬鑲嵌法所形成，或亦可由雙重金屬鑲嵌法所形成。又，配線202及配線206，亦可為例如Al配線。在此情形，配線202及配線206，具有例如將金屬膜藉由乾蝕刻予以選擇性除去之構造。
如圖1所示，於用以供配線202及通孔212埋入之溝槽或孔洞的側壁，形成有金屬阻障膜232。又，於用以供配線206及通孔216埋入之溝槽或孔洞的側壁，形成有金屬阻障膜236。金屬阻障膜232及金屬阻障膜236，由例如Ti、Ta、Ru、或W，或是其等的氮化物或氧化物所構成。另，金屬阻障膜232及金屬阻障膜236，可為由該等材料所構成之單層，亦可為二個以上的層所疊層而成者。作為疊層構造的例，有例如TiN(上層)/Ti(下層)，或Ta(上層)/TaN(下層)等的疊層構造。
又，在配線層100中，亦可於用以供各配線及通孔埋入之溝槽或孔洞的側壁形成金屬阻障膜。該金屬阻障膜，係例如與金屬阻障膜232同樣的材料及構造。
在本實施形態中，配線102、配線202、閘極電極20、閘極絕緣膜22、及半導體層24構成電晶體10。半導體層24之中，位於通孔212的底面與配線102的頂面重疊之區域之部分中，有通道區域50形成。又，經由通孔212與半導體層24相連接之配線202，及與半導體層24相連接之配線102，係作為源極/汲極電極而發揮功能。絕緣膜30及絕緣膜40具有作為側壁的功能，該側壁界定閘極電極20與源極/汲極電極之間的距離。在本實施形態中，汲極電極由例如配線102所構成。又，可令設於配線102與閘極電極20之間的絕緣膜30的膜厚，大於設於通孔212閘極電極20之間的絕緣膜40的膜厚。如此，在將配線102作為汲極電極使用時，將設於閘極電極20與汲極電極之間的絕緣膜30的膜厚加大，因而可提升電晶體10的汲極耐受電壓。在本實施形態中，汲極電極亦可由配線202所構成。又，可令設於通孔212與閘極電 極20之間的絕緣膜40的膜厚，大於設於配線102與閘極電極20之間的絕緣膜30的膜厚。如此，將配線202作為汲極電極使用時，將設於閘極電極20與汲極電極之間的絕緣膜40的膜厚加大，因而可提升電晶體10的汲極耐受電壓。
另，本實施形態中的通道區域50的通道長度，由配線層100與配線層200的疊層方向中的半導體層24的厚度所界定。又，通道區域50的通道寬度，由與基板60(參照圖3)平面成平行的平面方向中，位於配線102的頂面與通孔212的底面重疊之區域之半導體層24的長度所界定。
圖3係顯示本實施形態的半導體裝置300的多層配線構造之剖面圖。圖4係顯示本實施形態的半導體裝置300的多層配線構造之剖面圖，並顯示與圖3相異之例。如圖3所示，半導體裝置300具有基板60、與設於基板60上之多層配線層。圖1所示之配線層100及配線層200，構成該多層配線層的一部分。多層配線層包含：用以形成電路的配線層即局部配線層80、與設於局部配線層80上，用以迴繞電源配線及接地配線的全域配線層82。如圖3所示，配線層200設於例如全域配線層82的最下層。又，配線層100設於例如局部配線層80的最上層。
如圖3所示，於基板60設有元件分離膜62、電晶體70、及電晶體72。又，於元件分離膜62上設有被動元件74(例如電阻元件)。被動元件74以與電晶體70及電晶體72的閘極電極相同步驟所形成。
於配線層200上，隔著層間絕緣膜90形成有配線94。配線94為Al配線，經由通孔92與設於配線層200中的配線(例如配線206)相連接。配線94於底面及頂面形成有金屬阻障膜。該金屬阻障膜係以Ti為主成分之金屬膜，該金屬的氮化膜，或該等金屬膜及氮化膜的疊層膜。另，於與配線94同一層，形成有電極焊墊(不圖示)。
另，構成局部配線層80之各配線層，薄於構成全域配線層82之配線層。局部配線層80的各配線，亦薄於全域配線層82的各配線。又，在全域配線 層82中，配線寬度、配線間距離比局部配線層80大。
圖4係顯示圖3的變形例之圖。在該圖中，配線層100及配線層200均形成於全域配線層82。配線202及配線206由Al配線所形成。電源焊墊、接地焊墊、及I/O焊墊，形成於與配線202、配線206同一層。
其次，說明本實施形態的半導體裝置300的製造方法。圖5~12係顯示圖1所示的半導體裝置300的製造方法之剖面圖。首先，如圖5(a)所示，形成配線層100。配線層100，構成設於基板60上之多層配線層的一部分。配線層100以如下方式所形成。首先，在位於配線層100的下層之配線層上疊層出擴散防止膜122及層間絕緣膜120。接下來，在擴散防止膜122及層間絕緣膜120中，形成配線102及通孔112，配線104及通孔114，和配線106及通孔116。配線102及通孔112，配線104及通孔114，和配線106及通孔116，係利用例如雙重金屬鑲嵌法或單金屬鑲嵌法所形成。又，配線102、配線104、及配線106，亦可將例如設於層間絕緣膜120上之金屬膜藉由乾蝕刻等予以圖案化來形成。接下來，如圖5(b)所示，於配線層100上形成絕緣膜30。
其次，如圖6(a)所示，於絕緣膜30上形成光阻膜250。接下來，將光阻膜250曝光及顯影，在光阻膜250形成在俯視下位於配線104上之開口部252。另，開口部252，以在俯視下位於配線104的內側之方式設置。其次，如圖6(b)所示，藉由以光阻膜250作為遮罩之乾蝕刻等，將絕緣膜30之中位於開口部252下之部分選擇性除去。因此，於絕緣膜30形成開口部32。此時，配線104會通過開口部32露出於絕緣膜30上。
其次，如圖7(a)所示，將光阻膜250除去。光阻膜250的除去，係藉由例如灰化等方法所進行。其次，如圖7(b)所示，於絕緣膜30上及開口部32中，形成閘極電極20。接下來，於閘極電極20上形成絕緣膜40。
其次，如圖8(a)所示，形成光阻膜254。光阻膜254，係藉由將設於絕緣膜40上之光阻膜曝光及顯影所形成。其次，如圖8(b)所示，藉由以光阻膜254 作為遮罩之乾蝕刻等，將絕緣膜30、閘極電極20、及絕緣膜40選擇性除去。該蝕刻，係以讓絕緣膜30、閘極電極20及絕緣膜40覆蓋配線102的一部分及配線104的一部分之方式進行。因此，將絕緣膜30、閘極電極20、及絕緣膜40加工成既定的形狀。另，在該蝕刻處理步驟中，絕緣膜40會作為硬罩而發揮功能。
其次，如圖9(a)所示，將光阻膜254除去。光阻膜254的除去，係藉由例如灰化等方法所進行。其次，如圖9(b)所示，於配線層100上形成閘極絕緣膜22。此時，閘極絕緣膜22，係以覆蓋絕緣膜30、閘極電極20、及絕緣膜40之方式所形成。
其次，如圖10(a)所示，將閘極絕緣膜22全面回蝕。因此，可將閘極絕緣膜22加工成既定的形狀，亦即設於絕緣膜30、閘極電極20、及絕緣膜40的側面上之形狀。其次，如圖10(b)所示，於配線層100上形成半導體層24。此時，半導體層24，係以覆蓋絕緣膜30、閘極電極20、絕緣膜40、及閘極絕緣膜22之方式所形成。
其次，如圖11(a)所示，將半導體層24全面回蝕。因此，可將半導體層24加工成既定的形狀，亦即隔著閘極絕緣膜22設於絕緣膜30、閘極電極20、及絕緣膜40的側面上之形狀。其次，如圖11(b)所示，於配線層100上形成擴散防止膜222。擴散防止膜222，係以覆蓋絕緣膜30、閘極電極20、絕緣膜40、閘極絕緣膜22、及半導體層24之方式所形成。
其次，如圖12(a)所示，於擴散防止膜222上形成層間絕緣膜220。其次，如圖12(b)所示，於層間絕緣膜220及擴散防止膜222中，形成用以供配線202及通孔212，和配線206及通孔216埋入的開口。接下來，於該開口的側壁上形成金屬阻障膜232及金屬阻障膜236。接下來，於配線層200上及該開口內形成金屬膜。將層間絕緣膜220上的該金屬膜，藉由例如CMP(Chemical Mechanical Polishing，化學機械研磨)等加以除去。因此，得到圖1所示之配線層200。其後，於例如配線層200上形成其他的配線層，而得到本實施 形態的半導體裝置300。
另，如圖12(b)所示，在本實施形態中，配線202及通孔212，和配線206及通孔216，係藉由雙重金屬鑲嵌法所形成。但是，並不限於此，配線202及通孔212，和配線206及通孔216，亦可藉由例如單金屬鑲嵌法所形成。又，配線202及配線206，亦可將例如設於層間絕緣膜220上之金屬膜藉由乾蝕刻等予以圖案化來形成。
其次，說明本實施形態的效果。專利文獻1所揭示的半導體元件中，係以設於同一配線層內之二個配線作為源極/汲極電極。又，閘極電極，由設於源極/汲極電極下，且在俯視下位於源極/汲極電極間之配線所構成。因此，半導體元件的通道長度，係由構成源極/汲極電極之二個配線之間隔所界定。在此情形，通道長度的微細化極限，係由用於配線形成之微影解析極限所限制。例如，全域配線層等，多層配線層之中的位於上部之配線層中，配線的線寬度或間距等的設計尺寸與其他層相比係較大。在此情形，微影的解析極限，由如此較大的設計尺寸所制約。因此，難以謀得通道長度的微細化。
根據本實施形態，由設於配線層100之配線102，及設於疊層於配線層100上的配線層200之配線202，構成了源極/汲極電極。又，閘極電極20配置於配線102與配線202之間。因此，設於配線層內之電晶體10的通道長度，由閘極電極20的膜厚所決定。在此情形，電晶體10的通道長度，並未由用於配線形成之微影的解析極限所限制。從而，可縮短設於多層配線層內之半導體元件的通道長度，以提升半導體元件的性能。
又，根據本實施形態，電晶體10的通道長度，並未由用於配線形成之微影的解析極限所限制。因此，在全域配線層等，多層配線層之中的位於上部之配線層中設置半導體元件時，亦可謀得通道長度的微細化。再者，縮短通道長度，因而可減低接通電阻等，使電晶體的性能提升。因此，可讓電晶體的面內密度保持一定，並謀得電晶體的性能提升。
在專利文獻1中，閘極電極由Cu配線所構成。又，閘極絕緣膜，由具有該閘極電極之配線層上所形成之Cu擴散防止膜所構成。在此情形，無法任意選擇閘極電極或閘極絕緣膜的材料或膜厚。相對於此，根據本實施形態，閘極電極20，係與設於配線層200之配線分別形成。又，閘極絕緣膜22，係與設於配線層100上之擴散防止膜222分別設置。因此，可任意選擇閘極電極20及閘極絕緣膜22的材料或膜厚。
如上所述適當地選擇閘極電極及閘極絕緣膜的材料或膜厚，因而即使在將通道長度微細化時，亦可抑制短通道效果。又，藉著選擇閘極電極的材料，可任意選擇閘極電極的功函數。因此，可控制半導體元件的臨限值電壓。因此，可將例如半導體元件設定為常開型或常閉型的任一者。
在專利文獻1中，亦以閘極絕緣膜作為Cu擴散阻障膜而發揮功能。在此情形，閘極絕緣膜，需要有實現作為Cu擴散阻障膜的功能之膜厚。又，在此情形，閘極絕緣膜，必須由具有作為Cu擴散阻障膜的功能之材料所構成。相對於此，根據本實施形態，可任意選擇閘極絕緣膜22的膜厚。因此，可令閘極絕緣膜薄膜化，來謀得半導體元件的性能提升。又，根據本實施形態，可任意選擇閘極絕緣膜22的材料。因此，可控制例如閘極絕緣膜中的補集密度等，來提升半導體元件的可靠度。
圖13係顯示第2實施形態的半導體裝置302之剖面圖，並對應於第1實施形態中的圖1。本實施形態的半導體裝置302中，設有配線204及通孔214，未設有配線104及通孔114。除這幾點以外，本實施形態的半導體裝置302與第1實施形態的半導體裝置300相同。
如圖13所示，半導體裝置302具有：設於配線層200中之配線204及通孔214。通孔214設於配線204下，並與配線204相連接。又，通孔214，係將擴散防止膜222及絕緣膜40貫通所設置，並與閘極電極20相連接。因此，在本實施形態中，閘極電壓會經由配線204施加於閘極電極20。配線204埋入於 層間絕緣膜220內。又，配線204係以與配線202同一步驟所形成。因此，配線204由與配線202相同的材料所構成。另，配線204，可由單金屬鑲嵌法所形成，或亦可由雙重金屬鑲嵌法所形成。又，配線204，亦可具有將例如金屬膜藉由乾蝕刻選擇性除去之構造。
於用以供配線204及通孔214埋入之溝槽或孔洞的側壁，形成有金屬阻障膜234。金屬阻障膜234，由例如與金屬阻障膜232同樣的材料所構成。
在本實施形態中，亦可得到與第1實施形態同樣的效果。
圖14係顯示第3實施形態的半導體裝置304之剖面圖，並對應於第1實施形態的圖1。本實施形態的半導體裝置304具有絕緣膜26。除這點以外，本實施形態的半導體裝置304具有與第1實施形態的半導體裝置300同樣的構成。
如圖14所示，絕緣膜26，隔著閘極絕緣膜22及半導體層24設於絕緣膜30、閘極電極20、及絕緣膜40的側面上。絕緣膜26，由例如SiN、SiO2所構成。又，在與基板60平面成平行的平面方向中的絕緣膜26的膜厚，為例如10~100nm。
本實施形態的半導體裝置304的製造方法如下。首先，經由與圖5~10及圖11(a)所示之第1實施形態的製造步驟同樣的步驟，得到圖11(a)所示之構造。接下來，於配線層100上形成絕緣膜26。絕緣膜26，係以覆蓋絕緣膜30、閘極電極20、絕緣膜40、閘極絕緣膜22、及半導體層24之方式所形成。接下來，將絕緣膜26全面回蝕。因此，可將絕緣膜26加工成既定的形狀，亦即隔著閘極絕緣膜22及半導體層24設於絕緣膜30、閘極電極20、及絕緣膜40的側面上之形狀。其後，經由與圖11(b)及圖12所示之第1實施形態的製造步驟同樣的步驟，形成半導體裝置304。
在本實施形態中，亦可得到與第1實施形態同樣的效果。又，根據本實 施形態，於擴散防止膜222與半導體層24之間設有絕緣膜26。因此，即使在擴散防止膜222的厚度不充足時，亦可將由半導體層24所形成之通道區域50從周圍分離。又，在本半導體裝置之製造時，可縮短半導體膜24露出的時間。因此，可得到穩定的特性。
圖15係顯示第4實施形態的半導體裝置306之剖面圖，並對應於第1實施形態中的圖1。在本實施形態的半導體裝置306中，絕緣膜30由下層絕緣膜34及上層絕緣膜36所構成。除這點以外，本實施形態的半導體裝置306具有與第1實施形態同樣的構成。
如圖15所示，絕緣膜30，由下層絕緣膜34，及設於下層絕緣膜34上之上層絕緣膜36所構成。上層絕緣膜36，由與下層絕緣膜34相異之材料所構成。作為下層絕緣膜34的材料，如後所述，可選擇作為將上層絕緣膜36藉由蝕刻予以圖案化時的蝕刻阻擋膜而發揮功能者。下層絕緣膜34由例如氮化矽膜等所構成。上層絕緣膜36由例如氧化矽膜等所構成。下層絕緣膜34的膜厚為例如10~50nm。上層絕緣膜36的膜厚為例如10~50nm。
其次，說明本實施形態的半導體裝置306的製造方法。圖16~21係顯示圖15所示之半導體裝置306的製造方法之剖面圖。首先，如圖16(a)所示，形成配線層100。配線層100，構成設於基板60上之多層配線層的一部分。另，配線層100，可與第1實施形態同樣地形成。其次，如圖16(b)所示，於配線層100上形成絕緣膜30。絕緣膜30，由下層絕緣膜34，及疊層於下層絕緣膜34上之上層絕緣膜36所構成。
其次，如圖17(a)所示，於絕緣膜30上形成光阻膜250。接下來，將光阻膜250曝光及顯影，於光阻膜250形成在俯視下位於配線104上之開口部252。另，開口部252，係以在俯視下位於配線104的內側之方式設置。其次，如圖17(b)所示，藉由以光阻膜250作為遮罩之乾蝕刻等，將上層絕緣膜36之中位於開口部252下之部分選擇性除去。因此，於上層絕緣膜36形成開口部38。在該蝕刻步驟中，下層絕緣膜34作為蝕刻阻擋膜而發揮功能。從而， 於開口部38下，會有下層絕緣膜34殘留。
其次，如圖18(a)所示，將光阻膜250除去。光阻膜250的除去，係藉由例如灰化等方法所進行。在該灰化處理時，配線104由下層絕緣膜34所覆蓋，並未露出。從而，可避免配線104受到灰化而劣化。其次，如圖18(b)所示，藉由以上層絕緣膜36作為遮罩之乾蝕刻等，將位於開口部38下之下層絕緣膜34選擇性除去。因此，於絕緣膜30形成開口部32。此時，配線104會通過開口部32露出於絕緣膜30上。
其次，如圖19(a)所示，於絕緣膜30上及開口部32中，形成閘極電極20。接下來，於閘極電極20上形成絕緣膜40。其次，如圖19(b)所示，形成光阻膜254。光阻膜254，係藉由將設於絕緣膜40上之光阻膜曝光及顯影所形成。
其次，如圖20(a)所示，藉由以光阻膜254作為遮罩之乾蝕刻等，將絕緣膜40選擇性除去。因此，將絕緣膜40加工成既定的形狀。其次，如圖20(b)所示，將光阻膜254除去。光阻膜254的除去，係藉由例如灰化等方法所進行。在該灰化處理時，設於配線層100之配線(例如配線102，配線106)，由閘極電極20等所覆蓋，並未露出。從而，可避免配線受到灰化而劣化。
其次，如圖21(a)所示，藉由以絕緣膜40作為遮罩之乾蝕刻等，將絕緣膜30及閘極電極20選擇性除去。因此，將絕緣膜30及閘極電極20加工成既定的形狀。其次，如圖21(b)所示，於絕緣膜30、閘極電極20、及絕緣膜40的側面上，形成閘極絕緣膜22及半導體層24。另，閘極絕緣膜22及半導體層24的形成，可與第1實施形態同樣地進行。其後，與第1實施形態同樣地形成配線層200。在例如配線層200上形成其他的配線層，得到本實施形態的半導體裝置306。
其次，說明本實施形態的效果。在半導體裝置之製造步驟中，有時會因用以將光阻膜除去的灰化處理而使配線劣化。在本實施形態中，令絕緣膜30，由下層絕緣膜34、及設於下層絕緣膜34上，且與下層絕緣膜34相異 之材料所構成之上層絕緣膜36所構成。因此，如圖18(a)所示，在將光阻膜250藉由灰化加以除去之步驟中，可由下層絕緣膜34來保護配線104。從而，在用以將光阻膜除去的灰化處理中，可避免配線劣化。
又，在本實施形態中，如圖20(a)所示，以光阻膜254作為遮罩，將絕緣膜40選擇性除去。將光阻膜254藉由灰化處理加以除去後，以絕緣膜40作為遮罩，使絕緣膜30及閘極電極20圖案化。因此，在將光阻膜254除去之步驟中，可藉由絕緣膜30及閘極電極20來保護設於配線層100之配線。從而，在用以將光阻膜除去的灰化處理中，可避免配線劣化。
圖22係顯示第5實施形態的半導體裝置308之剖面圖，並對應於第4實施形態中的圖15。本實施形態的半導體裝置308，絕緣膜40由下層絕緣膜44及上層絕緣膜46所構成。除這點以外，本實施形態的半導體裝置308具有與第4實施形態的半導體裝置306同樣的構成。
如圖22所示，絕緣膜40，由下層絕緣膜44，及設於下層絕緣膜44上之上層絕緣膜46所構成。上層絕緣膜46，由與下層絕緣膜44相異之材料所構成。下層絕緣膜44，由例如SiN，或SiO2等所構成。上層絕緣膜46，由例如SiN，或SiO2等所構成。下層絕緣膜44的膜厚為例如5~50nm。上層絕緣膜46的膜厚為例如5~50nm。
其次，說明本實施形態的半導體裝置308的製造方法。圖23~25及63係顯示圖22所示之半導體裝置308的製造方法之剖面圖。首先，經由與圖16~18所示之第4實施形態的製造步驟同樣的步驟，得到圖18(b)所示之構造。其次，如圖23(a)所示，於絕緣膜30上及開口部32中，形成閘極電極20。接下來，於閘極電極20上形成絕緣膜40。絕緣膜40，由下層絕緣膜44，及疊層於下層絕緣膜44上之上層絕緣膜46所構成。其次，如圖23(b)所示，形成光阻膜254。光阻膜254，係藉由將設於絕緣膜40上之光阻膜曝光及顯影所形成。
其次，如圖24(a)所示，藉由以光阻膜254作為遮罩之乾蝕刻等，將下層絕緣膜44及上層絕緣膜46選擇性除去。因此，將絕緣膜40加工成既定的形狀。其次，如圖24(b)所示，將光阻膜254除去。光阻膜254的除去，係藉由例如灰化等方法所進行。
另，絕緣膜40的加工，例如亦可以如下方式所進行。在圖23(b)所示之步驟之後，如圖63(a)所示，藉由以光阻膜254作為遮罩之乾蝕刻等，將上層絕緣膜46選擇性除去。因此，將上層絕緣膜46加工成既定的形狀。接下來，如圖63(b)所示，將光阻膜254除去。光阻膜254的除去，係藉由例如灰化等方法所進行。接下來，藉由以上層絕緣膜44作為遮罩之乾蝕刻等，將下層絕緣膜46選擇性除去。因此，如圖24(b)所示，將絕緣膜40加工成既定的形狀。
其次，如圖25(a)所示，藉由以絕緣膜40作為遮罩之乾蝕刻等，將絕緣膜30及閘極電極20選擇性除去。因此，將絕緣膜30及閘極電極20加工成既定的形狀。其次，如圖25(b)所示，於絕緣膜30、閘極電極20、及絕緣膜40的側面上，形成閘極絕緣膜22及半導體層24。另，閘極絕緣膜22及半導體層24的形成，可與第1實施形態同樣地進行。其後，與第1實施形態同樣地形成配線層200。於例如配線層200上形成其他的配線層，得到本實施形態的半導體裝置308。
在本實施形態中，亦可得到與第4實施形態同樣的效果。又，根據本實施形態，可在利用光阻膜254來蝕刻上層絕緣膜46，並將光阻膜254藉由灰化加以除去之後，以經圖案化的上層絕緣膜46作為遮罩來蝕刻下層絕緣膜44。因此，即使在閘極電極20由不適合受到直接灰化之材料所構成之情形，亦無須使閘極電極20暴露於灰化環境，便可進行絕緣膜40的加工。從而，用於閘極電極20之材料的選擇性變大。
圖26係顯示第6實施形態的半導體裝置310之剖面圖，並對應於第1實施形態的圖1。本實施形態的半導體裝置310具有導電膜260。又，具有設於配 線層100上之絕緣膜224及絕緣膜226。除這幾點以外，具有與第1實施形態的半導體裝置300同樣的構成。
如圖26所示，半導體裝置310具有導電膜260。導電膜260設於配線102上。因此，配線102，會經由導電膜260與半導體層24相連接。導電膜260，係以例如在俯視下位於配線102的內側之方式設置。導電膜260，由例如Ti、Ta、W、Al、TiN、TaN或WN、或是含有Co或W之化合物，或是其中任一者中導入了C及O至少其中之一而得之材料所構成。導電膜260，可為由該等材料所構成之單層，亦可為二個以上的層所疊層而成者。導電膜260的膜厚為例如10~50nm。
於配線層100上形成有絕緣膜224。絕緣膜224，除了形成有通孔的區域及形成有導電膜260的區域以外，形成於配線層100上全面。作為絕緣膜224的材料，如後所述，可選擇作為將絕緣膜226藉由蝕刻予以圖案化時的蝕刻阻擋膜而發揮功能者。絕緣膜224由例如氮化矽膜等所構成。又，於絕緣膜224上形成有絕緣膜226。絕緣膜226，除了形成有導電膜260的區域及形成有開口部32的區域以外，形成於在俯視下與閘極電極20、閘極絕緣膜22、及半導體層24重疊之區域。絕緣膜226由例如氧化矽膜等所構成。在本實施形態中，絕緣膜30形成於絕緣膜226上。又，擴散防止膜222，係以覆蓋絕緣膜30、閘極電極20、絕緣膜40、閘極絕緣膜22、及半導體層24之方式，形成於絕緣膜224上。
其次，說明本實施形態的半導體裝置310的製造方法。圖27~33係顯示本實施形態的半導體裝置310的製造方法之剖面圖。首先，如圖27(a)所示，形成配線層100。配線層100，構成設於基板60上之多層配線層的一部分。另，配線層100，可與第1實施形態同樣地形成。其次，如圖27(b)所示，於配線層100上形成絕緣膜224。接下來，於絕緣膜224上形成絕緣膜226。
其次，如圖28(a)所示，於絕緣膜226上形成光阻膜256。接下來，將光阻膜256曝光及顯影，於光阻膜256形成在俯視下位於配線102上之開口部 258。另，開口部258，以在俯視下位於配線102的內側之方式設置。其次，如圖28(b)所示，藉由以光阻膜256作為遮罩之乾蝕刻等，將絕緣膜226之中位於開口部258下之部分選擇性除去。因此，於絕緣膜226形成開口部264。在該蝕刻步驟中，絕緣膜224作為蝕刻阻擋膜而發揮功能。從而，於開口部256下，會有絕緣膜224殘留。
其次，如圖29(a)所示，將光阻膜256除去。光阻膜256的除去，係藉由例如灰化等方法所進行。在該灰化處理時，配線102由絕緣膜224所覆蓋，並未露出。從而，可避免配線102受到灰化而劣化。其次，如圖29(b)所示，藉由以絕緣膜226作為遮罩之乾蝕刻等，將位於開口部264下之絕緣膜224選擇性除去。因此，形成有貫通絕緣膜224及絕緣膜226之開口部265。此時，配線102會通過開口部265露出於絕緣膜226上。
其次，如圖30(a)所示，於絕緣膜226上及開口部265中，形成導電膜260。其次，如圖30(b)所示，藉由例如CMP(Chemical Mechanical Polishing，化學機械研磨)使導電膜260平坦化。因此，將絕緣膜226上的導電膜260除去，使開口部265中的導電膜260殘留。
其次，如圖31(a)所示，於絕緣膜226上及導電膜260上，形成絕緣膜30。其次，如圖31(b)所示，於絕緣膜30上形成光阻膜250。接下來，將光阻膜250曝光及顯影，於光阻膜250形成在俯視下位於配線104上之開口部252。另，開口部252，係以在俯視下位於配線104的內側之方式設置。
其次，如圖32(a)所示，藉由以光阻膜250作為遮罩之乾蝕刻等，將絕緣膜30之中位於開口部252下之部分選擇性除去。因此，於絕緣膜30形成開口部38。如圖32(a)所示，藉由該蝕刻步驟，亦將位於開口部252下之絕緣膜226選擇性除去。另，絕緣膜226，亦可在該蝕刻步驟之後殘留於開口部252下。其次，如圖32(b)所示，將光阻膜250除去。光阻膜250的除去，係藉由例如灰化等方法所進行。在該灰化處理時，配線104由絕緣膜224所覆蓋，並未露出。從而，可避免配線104受到灰化而劣化。
其次，如圖33(a)所示，藉由以絕緣膜30作為遮罩之乾蝕刻等，將位於開口部38下之絕緣膜224選擇性除去。因此，形成貫通絕緣膜224、絕緣膜226、及絕緣膜30之開口部32。此時，配線104會通過開口部32露出於絕緣膜30上。
其次，如圖33(b)所示，於絕緣膜30上及開口部32中，形成閘極電極20。接下來，於閘極電極20上形成絕緣膜40。接下來，如圖34(a)所示，形成光阻膜254。接下來，如圖34(b)所示，藉由以光阻膜254作為遮罩之乾蝕刻等，將絕緣膜40選擇性除去。其次，如圖35(a)所示，將光阻膜254藉由灰化等方法加以除去。接下來，如圖35(b)所示，藉由以絕緣膜40作為遮罩之乾蝕刻等，將閘極電極20選擇性除去。此時，以讓閘極電極20的端部的一部分在俯視下與導電膜260重疊之方式，將閘極電極20加工。此等步驟，可與圖19、圖21、及圖22(a)所示之第4實施形態的製造步驟同樣地進行。
其次，如圖36所示，絕緣膜30、閘極電極20、及絕緣膜40的側面上，將閘極絕緣膜22及半導體層24依序形成。該步驟，可與圖9(b)、圖10、及圖11(a)所示之第1實施形態的製造步驟同樣地進行。在本實施形態中，在將閘極絕緣膜22及半導體層24全面回蝕之步驟中，配線102由導電膜260所覆蓋，並未露出。因此，可避免配線102暴露於蝕刻所產生之蝕刻生成物的產生。另，在將閘極絕緣膜22及半導體層24全面回蝕之步驟中，亦會將位於在俯視下未與閘極電極20、閘極絕緣膜22、及半導體層24之區域的絕緣膜226同樣地除去。
其次，形成擴散防止膜222及層間絕緣膜220。接下來，於擴散防止膜222及層間絕緣膜220中，形成各配線及通孔。因此，得到配線層200。該等步驟，可與圖11(b)及圖12所示之第1實施形態的製造步驟同樣地進行。其後，於例如配線層200上形成其他的配線層，得到本實施形態的半導體裝置310。
其次，說明本實施形態的效果。因為配線102暴露於蝕刻，讓配線102周圍產生蝕刻生成物。這在例如銅配線的情形特別顯著。當由配線102所產生的蝕刻生成物附著於閘極電極20周圍時，會是電晶體10的動作不良等的原因。根據本實施形態，在將閘極絕緣膜22及半導體層24全面回蝕之步驟中，配線102不會暴露於蝕刻。因此，在該回蝕步驟中，可避免由配線102產生的蝕刻生成物。從而，可防止電晶體發生動作不良等，以提升半導體裝置的可靠度。
又，根據本實施形態，配線102，係經由與配線102相異之材料所構成的導電膜260而與半導體層24相連接。因此，可避免構成配線102之材料即銅往半導體層24中擴散。從而，可謀得電晶體特性的穩定化。
又，根據本實施形態，亦可得到與第1實施形態同樣的效果。
圖37係顯示第7實施形態的半導體裝置312之剖面圖，並對應於第6實施形態中的圖26。本實施形態的半導體裝置312具有導電膜262。除這點以外，本實施形態的半導體裝置312，具有與第6實施形態的半導體裝置310同樣的構成。
如圖37所示，半導體裝置312具有導電膜262。導電膜262設於配線104上。因此，配線104會經由導電膜262與閘極電極20相連接。導電膜262，由與配線104相異之材料所構成。導電膜262由與導電膜260相同的步驟所形成。因此，導電膜262由與導電膜260同樣的材料所構成。導電膜260及導電膜262，由例如Ti、Ta、W、Al、TiN、TaN或WN、含有Co或W之化合物，或是其中任一者中導入了C及O至少其中之一而得之材料所構成。導電膜260及導電膜262，可為由該等材料所構成之單層，亦可為二個以上的層所疊層而成者。導電膜260及導電膜262的膜厚，為例如10~50nm。在本實施形態中，導電膜260及導電膜262，如後所述，係將設於絕緣膜226上之導電膜270藉由乾蝕刻等予以圖案化所形成。
其次，說明本實施形態的半導體裝置312的製造方法。圖38~43係顯示本實施形態的半導體裝置312的製造方法之剖面圖。首先，形成配線層100。接下來，於配線層100上形成絕緣膜224及絕緣膜226。此等步驟，可與圖27所示之第6實施形態的製造步驟同樣地進行。接下來，於絕緣膜224及絕緣膜226形成位於配線102上及配線104上之開口部265。開口部265的形成，可與圖28及圖29所示之第6實施形態的製造步驟同樣地進行。因此，得到圖38(a)所示之構造。
其次，如圖38(b)所示，於絕緣膜226上及開口部265內形成導電膜270。導電膜270，由構成導電膜260及導電膜262之材料所構成。其次，如圖39(a)所示，形成光阻膜272。光阻膜272分別設置於在俯視下與配線102重疊之區域，及在俯視下與配線104重疊之區域，而設置於各區域上的光阻膜272互相分離。光阻膜272，係藉由將設於導電膜270上之光阻膜曝光及顯影所形成。其次，如圖39(b)所示，藉由以光阻膜272作為遮罩之乾蝕刻等，將導電膜270選擇性除去。因此，於配線102上形成導電膜260，於配線104上形成導電膜262。
其次，如圖40(a)所示，將光阻膜272藉由灰化等方法加以除去。其次，如圖40(b)所示，於絕緣膜226上形成絕緣膜30。絕緣膜30係以覆蓋導電膜260及導電膜262之方式所形成。
其次，如圖41(a)所示，於絕緣膜30上形成光阻膜250。接下來，將光阻膜250曝光及顯影，於光阻膜250形成在俯視下位於導電膜262上之開口部252。另，開口部252，係以在俯視下位於導電膜262的內側之方式設置。其次，如圖41(b)所示，藉由以光阻膜250作為遮罩之乾蝕刻等，將絕緣膜30之中位於開口部252下之部分選擇性除去。因此，於絕緣膜30形成開口部32。此時，導電膜262會通過開口部32露出於絕緣膜30上。
其次，如圖42(a)所示，將光阻膜250藉由灰化等方法加以除去。其次，如圖42(b)所示，於絕緣膜30上及開口部32內形成閘極電極20。接下來，於 閘極電極20上形成絕緣膜40。
其次，如圖43(a)所示，將絕緣膜30、閘極電極20、及絕緣膜40圖案化成既定的形狀。該圖案化步驟，可與圖34及圖35所示之第6實施形態的製造步驟同樣地進行。其次，如圖43(b)所示，於絕緣膜30、閘極電極20、及絕緣膜40的側面上，形成閘極絕緣膜22及半導體層24。該步驟，可與圖9(b)、圖10、及圖11(a)所示之第1實施形態的製造步驟同樣地進行。
其次，形成擴散防止膜222及層間絕緣膜220。接下來，於擴散防止膜222及層間絕緣膜220中，形成各配線及通孔。因此，得到配線層200。此等的步驟，可與圖11(b)及圖12所示之第1實施形態的製造步驟同樣地進行。其後，於例如配線層200上形成其他的配線層，得到本實施形態的半導體裝置312。
在本實施形態中，亦可得到與第6實施形態同樣的效果。
圖44係顯示第8實施形態的半導體裝置314之剖面圖，並對應於第1實施形態中的圖1。圖45係圖44所示之半導體裝置314之俯視圖，並對應於第1實施形態中的圖2。圖44顯示圖45中的B-B'剖面。圖45顯示圖44中的A-A'平面。本實施形態的半導體裝置314，除了配線102及通孔212的構成以外，具有與第1實施形態的半導體裝置300同樣的構成。
在半導體裝置314中，在俯視下配線102的頂面與通孔212的底面重疊之區域，不包含閘極電極20的一邊，而是包含與該一邊相鄰接的二邊的一部分。在本實施形態中，閘極電極20為長方形。如圖44及圖45所示，配線102的頂面與通孔212的底面重疊之區域，不包含閘極電極20的短邊，而是包含該短邊所鄰接之二個長邊的一部分。
在本實施形態中，半導體層24之中，與包含在配線102的頂面與通孔212的底面重疊之區域之閘極電極20的上述一部分鄰接設置之部分，會作為通 道區域50而發揮功能。在本實施形態中，即使配線102及通孔212與閘極電極20的關係位置產生偏移，亦會使包含配線102的頂面與通孔212的底面重疊之區域之閘極電極20的邊長為一定。在此情形，通道區域50的通道寬度亦會保持一定。
在本實施形態中，亦可得到與第1實施形態同樣的效果。又，根據本實施形態，在俯視下配線102的頂面與通孔212的底面重疊之區域，不包含閘極電極20的一邊，而是包含與該一邊相鄰接之二邊的一部分。在此情形，即使因製程上的變動等，讓配線102及通孔212與閘極電極20之間的關係位置產生偏移，亦使通道寬度保持一定。因此，可避免每個半導體元件的特性產生差異。
圖46係顯示第9實施形態的半導體裝置316之剖面圖，並對應於第8實施形態中的圖44。又，圖47係顯示圖46所示之半導體裝置316之俯視圖，並對應於第8實施形態中的圖45。圖46顯示圖47中的B-B'剖面。圖47顯示圖46中的A-A'平面。本實施形態的半導體裝置316，除了通孔212的構成以外，具有與第8實施形態的半導體裝置314同樣的構成。
在半導體裝置316中，在位於配線102的頂面與通孔212的底面重疊之區域之閘極電極20的二邊的延伸方向中，配線102的頂面及通孔212的底面之中一方，在俯視下位於另一方的內側。在本實施形態中，閘極電極20為長方形。如圖46及圖47所示，本實施形態的半導體裝置316中，通孔212的底面在俯視下位於配線102的頂面的內側。亦即，在閘極電極20的長邊的延伸方向中，通孔212的底面位於配線102的頂面的內側。在此情形，即使配線102的頂面與通孔212的底面之間的關係位置產生偏移，亦使配線102的頂面與通孔212的底面重疊之區域的大小保持一定。在此情形，通道區域50的通道寬度亦會保持一定。另，在本實施形態中，在閘極電極20的長邊的延伸方向中，配線102的頂面在俯視下位於通孔212的底面的內側亦可。
在本實施形態中，亦可得到與第8實施形態同樣的效果。又，在位於配 線102的頂面與通孔212的底面重疊之區域之閘極電極20的二邊的延伸方向中，配線102的頂面及通孔212的底面之中一方，在俯視下位於另一方的內側。在此情形，即使因製程上的變動等，讓配線102的頂面與通孔212的底面之間的關係位置產生偏移，亦使通道寬度保持一定。因此，可避免每個半導體元件的特性產生差異。
圖48係顯示第10實施形態的半導體裝置318之俯視圖，並對應於第1實施形態中的圖2。本實施形態的半導體裝置318，除了配線102及通孔212的構成以外，具有與第1實施形態的半導體裝置300同樣的構成。
在本實施形態的半導體裝置318中，在俯視下配線102的頂面與通孔212的底面重疊之區域，包含閘極電極20的一邊的至少一部分，且不包含與該一邊鄰接之二邊。在本實施形態中，閘極電極20為長方形。如圖48所示，在閘極電極20的短邊的延伸方向中，通孔212的底面比閘極電極20的短邊更短。因此，配線102的頂面與通孔212的底面重疊之區域，包含閘極電極20的短邊的一部分，且不包含二個長邊。
在本實施形態中，半導體層24之中，與包含在配線102的頂面與通孔212的底面重疊之區域之閘極電極20的上述一部分鄰接之部分，作為通道區域50而發揮功能。因此，即使配線102及通孔212與閘極電極20的關係位置產生偏移，包含配線102的頂面與通孔212的底面重疊之區域之閘極電極20的邊長亦為一定。在此情形，亦使通道區域50的通道寬度保持一定。
在本實施形態中，亦可得到與第1實施形態同樣的效果。又，根據本實施形態，在俯視下配線102的頂面與通孔212的底面重疊之區域，包含閘極電極20的一邊的至少一部分，且不包含與該一邊鄰接之二邊。在此情形，即使因製程上的變動等，讓配線102及通孔212與閘極電極20之間的關係位置產生偏移，亦使通道寬度保持一定。因此，可避免每個半導體元件的特性產生差異。
圖49係顯示第11實施形態的半導體裝置320之剖面圖，並對應於第1實施形態中的圖1。又，圖50係顯示圖49所示之半導體裝置320之俯視圖，並對應於第1實施形態中的圖2。圖49顯示圖50中的B-B'剖面。圖50顯示圖49中的A-A'平面。本實施形態的半導體裝置320，使用二個電晶體來構成CMOS。除這點以外，本實施形態的半導體裝置320，具有與第1實施形態的半導體裝置300同樣的構成。
如圖49所示，配線層100中設有配線108及通孔118。通孔118設於配線108下，並與配線108相連接。配線108埋入於層間絕緣膜120內。又，配線108，由例如與配線102相同的步驟所形成。因此，配線108，具有與配線102相同的深度，且由相同的材料所構成。
如圖49所示，配線層200中設有配線208及通孔218。通孔218設於配線208下，並與配線208相連接。配線208埋入於層間絕緣膜220內。又，配線208，由例如與配線202相同的步驟所形成。因此，配線208，具有與配線202相同的深度，且由相同的材料所構成。又，如圖49所示，亦可於用以供配線208及通孔218埋入之溝槽或孔洞的側壁，形成有金屬阻障膜238。金屬阻障膜238，具有與例如金屬阻障膜232同樣的材料及構成。
圖50所示之通孔218，顯示通孔218的底面。又，圖50所示之配線108，顯示配線108的頂面。如圖50所示，配線108的頂面與通孔218的底面，在俯視下重疊。又，半導體層24的一部分，位於配線108的頂面與通孔218的底面重疊之區域。
如圖49所示，於閘極電極20與配線108之間設有絕緣膜30。因此，閘極電極20未與配線108相連接。又，於閘極電極20與通孔218之間設有絕緣膜40。因此，閘極電極20未與通孔218相連接。半導體層24，與配線108及通孔218相連接。半導體層24之中，與配線102及通孔212連接之部分，具有第1導電型。又，半導體層24之中，與配線108及通孔218連接之部分，具有與該第1導電型相異之第2導電型。選擇構成半導體層24的材料，藉此可設計 半導體層24的導電型。在此，所謂第1導電型及第2導電型，係意指P型及N型的任一者。在本實施形態中，將例如半導體層24的材料分開製作，藉此可控制半導體層24的各部分中的導電型。在形成半導體層24之中具有第1導電型之部分或具有第2導電型之部分的一方時，將形成另一方的區域藉由遮罩加以保護，因而可分開製作半導體層24的材料。
在本實施形態中，配線108、配線208、閘極電極20、閘極絕緣膜22、及半導體層24，構成電晶體12。半導體層24之中，在位於配線108的頂面與通孔218的底面重疊之區域之部分，形成通道區域52。又，經由通孔218而與半導體層24連接之配線208，及與半導體層24連接之配線108，係作為源極/汲極電極而發揮功能。絕緣膜30及絕緣膜40具有作為側壁的功能，該側壁界定閘極電極20與源極/汲極電極之間的距離。
在本實施形態中，構成電晶體12之半導體層24，如上所述，具有第2導電型。因此，電晶體12成為第2導電型的電晶體。另一方面，構成電晶體10之半導體層24，具有第1導電型。亦即，電晶體10，成為第1導電型的電晶體。因此，由電晶體10及電晶體12構成了CMOS。在本實施形態中，將電晶體10的源極/汲極電極、與電晶體12的源極/汲極電極加以連接，藉此可作為反相器進行動作。
如圖49所示，在本實施形態中，與第2實施形態同樣地，經由設於配線層200之配線204對閘極電極20施加著閘極電壓。另，在本實施形態中，亦可與第1實施形態同樣地，具有經由配線104對閘極電極20施加閘極電壓之構成。
在本實施形態中，亦可得到與第1實施形態同樣的效果。又，根據本實施形態，便可提供多層配線層中具有CMOS之半導體裝置。
圖51係顯示第12實施形態的半導體裝置322之剖面圖。本實施形態的半導體裝置322具有：由配線層100及配線層200所構成之功能層400及功能層 500。設於基板60上之多層配線層之中，於構成功能層400之配線層100及配線層200設有電晶體14(10)。又，於構成功能層500之配線層100及配線層200設有電晶體15(10)。又，電晶體14與電晶體15，具有彼此相異之特性。在本說明書中，所謂功能層，係指多層配線層中具有特定功能之元件所聚集之特定區域。此時，於特定區域僅形成有具有特定功能之電路或元件為宜。所謂特定區域，係指由與基板平面成平行之平面方向，及配線層的疊層方向雙方所特定之區域。另，本實施形態中的功能層400及功能層500，分別由第1至第10實施形態中任一者所揭示之配線層100及配線層200所構成。在本說明書中，以設於功能層400之電晶體10作為電晶體14，以設於功能層500之電晶體10作為電晶體15。
如圖51所示，在本實施形態的半導體裝置322中，功能層500疊層於功能層400上。在此情形，功能層500所具有之配線層100位於功能層400所具有之配線層200上。另，功能層400與功能層500，可構成多層配線層中的任一部分，亦可例如互相分隔。
如圖51所示，構成本實施形態中的功能層400之配線層100及配線層200，具有與例如第2實施形態的配線層100及配線層200同樣的構成。亦即，在功能層400中，閘極電壓經由設於配線層200之配線206施加於閘極電極20。又，構成本實施形態中的功能層500之配線層100及配線層200，具有與例如第1實施形態的配線層100及配線層200同樣的構成。亦即，在功能層500中，閘極電壓經由設於配線層100之配線106施加於閘極電極20。
如圖51所示，功能層500的配線106與功能層400的配線206，係經由功能層500的通孔116相連接。因此，電晶體14的閘極電極20與電晶體15的閘極電極20會互相連接。又，如圖51所示，功能層400的配線202與功能層500的配線102，係經由功能層500的通孔112相連接。因此，電晶體14的源極/汲極電極的一方與電晶體15的源極/汲極電極的一方會互相連接。
電晶體14與電晶體15，具有彼此相異之特性。在此，所謂相異之特性， 係指例如電晶體的導電型，或臨限值電壓。電晶體的導電型，可藉著選擇構成半導體層24之材料，來加以設計。又，電晶體的臨限值電壓，可藉著選擇例如閘極電極20的材料，來加以設計。
在本實施形態中，電晶體14具有例如第1導電型。又，電晶體15具有與例如第1導電型相異之第2導電型。另，在此，所謂第1導電型及第2導電型，係意指P型及N型的任一者。又，電晶體14與電晶體15，互相由源極/汲極電極所連接。再者，電晶體14與電晶體15的閘極電極20係互相連接著。因此，半導體裝置322具有由電晶體14及電晶體15所構成之反相器。
圖52係顯示圖51所示之半導體裝置322所具有的CMOS反相器電路之電路圖。在此，以電晶體14作為P型電晶體，以電晶體15作為N型電晶體。如圖52所示，將電晶體14及電晶體15的閘極電極20與輸入端子相連接，將汲極電極與輸出端子相連接。此時，在電晶體14中配線202成為汲極電極，在電晶體15中配線102成為汲極電極。又，電晶體14的源極電極接地，電晶體15的源極電極與電源相連接。此時，電晶體14的配線102成為源極電極，電晶體15的配線202成為源極電極。如此設計電路，因而本實施形態的半導體裝置322可作為反相器進行動作。
圖53係顯示圖51所示之半導體裝置322的第1變形例之剖面圖。半導體裝置322，亦可具有本變形例的配線層100及配線層200的構造。如後所述，在本變形例的半導體裝置322中，由配線420、配線430、半導體層424、及閘極絕緣膜422構成了電晶體10。
如圖53所示，在本變形例的半導體裝置322中，由埋入於配線層100中的配線420構成了閘極電極。配線420，由例如與配線102同樣的材料所構成。於用以供配線420埋入的溝槽的側壁，形成有金屬阻障膜421。金屬阻障膜421，由例如與金屬阻障膜232同樣的材料所構成。又，於配線420上，形成有配置於與擴散防止膜222同一層之閘極絕緣膜422。閘極絕緣膜422，比例如擴散防止膜222更薄。閘極絕緣膜422，係於例如擴散防止膜222之中與配 線420重疊之區域，及其周圍的頂面形成凹部而藉以形成。
又，於閘極絕緣膜422及位於其周圍之擴散防止膜222上，形成有半導體層424。半導體層424，由例如與半導體層24同樣的材料所構成。又，半導體層424，亦可為例如多晶矽層或非晶矽層。於半導體層424設有源極及汲極。半導體膜424為氧化物半導體層時，源極及汲極雖藉著將例如氧缺陷導入所形成，但亦可藉著將雜質導入所形成。半導體膜424為多晶矽層或非晶矽層時，源極及汲極係藉著將雜質導入所形成。半導體層424之中，被源極及汲極所包夾之區域成為通道區域。
又，於配線層200形成有二個配線430。二個配線430，分別經由通孔431而與半導體層424的源極/汲極相連接。亦即，由二個配線430構成了源極/汲極電極。配線430，由例如與配線202同樣的材料所構成。於用以供配線430及通孔431埋入之溝槽或孔洞的側壁，形成有金屬阻障膜432。金屬阻障膜432，由例如與金屬阻障膜232同樣的材料所構成。於半導體層424上設有硬罩膜428。硬罩膜428，使用於將半導體膜424藉由蝕刻選擇性殘留時。硬罩膜428，只要是可相對於半導體膜424取得蝕刻選擇比之材料即可。配線430貫通硬罩膜428，而與半導體層424連接。
如圖53所示，各功能層，例如分別具有複數電晶體亦可。設於相同功能層之複數電晶體分別具有的閘極電極，由彼此相同的步驟所形成。因此，各閘極電極由相同的材料所構成。又，設於相同功能層之複數電晶體分別具有的半導體層424，由彼此相同的步驟所形成。因此，各半導體層424由相同的材料所構成。從而，設於相同功能層之電晶體具有相同的特性。
在本變形例中，電晶體14亦具有例如第1導電型。又，電晶體15具有與例如第1導電型相異之第2導電型。另，在此，所謂第1導電型及第2導電型，意指P型及N型的任一者。因此，在電晶體14與電晶體15中，藉著將源極/汲極電極的一方互相連接，且將閘極電極互相連接，而可進行作為反相器的動作。
圖54係顯示圖51所示之半導體裝置322的第2變形例之剖面圖。半導體裝置322，亦可具有本變形例的配線層100及配線層200的構造。本變形例的半導體裝置322，除了閘極電極及閘極絕緣膜的構成以外，具有與第1變形例的半導體裝置322同樣的構成。
如圖54所示，在本變形例的半導體裝置322，閘極電極440設於配線420上，並與配線420相連接。閘極電極440，係在與配線420不同的步驟中所形成。閘極電極440，可由例如與閘極電極20同樣的材料所構成。於閘極電極440上設有閘極絕緣膜422。閘極絕緣膜422，係在與擴散防止膜222不同的步驟中所形成。閘極絕緣膜422，由例如與閘極絕緣膜22同樣的材料所構成。
其次，說明本實施形態的效果。在形成特性彼此相異的二個電晶體時，各電晶體必須分別由不同步驟所形成。因此，將特性彼此相異的二個電晶體設於同一配線層內，而要形成一方的電晶體時，必須形成例如硬罩來保護另一方的電晶體。亦即，必須追加用以分開製作二個電晶體的步驟。在此情形，半導體裝置之製造變得繁雜。又，在此情形，必須考慮到在分開製作二個電晶體之步驟中所產生的錯位偏移等來設計電晶體。因此，同一配線層內的電晶體的面內密度受到限制。
根據本實施形態，半導體裝置322包含：具有彼此相異特性之電晶體14及電晶體15。又，電晶體15，形成於與設有電晶體14的功能層400相異之功能層500。亦即，電晶體14與電晶體15設於彼此相異之配線層。在此情形，不需要用以分開製作電晶體14與電晶體15的步驟。從而，可易於製造包含具有彼此相異特性之二個電晶體之半導體裝置。又，在包含具有彼此相異特性之二個電晶體之半導體裝置中，可提升電晶體的面內密度。
將特性彼此相異的二個電晶體設於同一配線層內，而要形成一方的電晶體時，形成例如硬罩來保護另一方的電晶體。在此情形，必須將硬罩藉由乾蝕刻等加以除去。因此，會對配線層造成損傷。根據本實施形態，如 上所述，不需要用以分開製作電晶體14與電晶體15的步驟。從而，可避免對配線層造成損傷。
圖55係顯示第13實施形態的半導體裝置324之電路圖。本實施形態的半導體裝置324，包含由配線層100及配線層200所構成之功能層600。設於基板60上之多層配線層之中，構成功能層600之配線層200，設有作為存取電晶體而發揮功能之電晶體16(10)。除這點以外，本實施形態的半導體裝置324，具有與第12實施形態的半導體裝置322同樣的構成。另，本實施形態中的功能層600，由第1至第10實施形態中任一者所揭示之配線層100及配線層200所構成。在本說明書中，以設於功能層600之電晶體10作為電晶體16。
如圖55所示，本實施形態的半導體裝置324包含：由二個反相器及二個存取電晶體所構成之6電晶體型的SRAM單元。反相器，係為由第12實施形態的半導體裝置322所具有之電晶體14及電晶體15所構成之CMOS反相器。該反相器，具有例如圖51所示之構造。又，存取電晶體由電晶體16所構成。
如圖55所示，本實施形態的半導體裝置324，係將功能層600、功能層400、及功能層500依此順序疊層所構成。功能層400構成PMOS層。在此情形，設於功能層400之電晶體14為P型電晶體。功能層400，對於每一個SRAM單元，具有二個電晶體14。功能層500構成NMOS層。在此情形，設於功能層500之電晶體15為N型電晶體。功能層500，對於每一個SRAM單元，具有二個電晶體15。
如圖55所示，功能層600構成了存取電晶體層。又，功能層600，對於每一個SRAM單元，具有二個作為存取電晶體而發揮功能之電晶體16。二個存取電晶體16的閘極電極與共通的字元線(WL，word line)相連接。又，在二個存取電晶體16中，源極/汲極電極的一方與各不相同之位元線(BL，bit line)相連接，另一方與反相器電路相連接。
在本實施形態中，亦可得到與第12實施形態同樣的效果。
構成存取電晶體之電晶體16與構成反相器之電晶體14，功能互不相同。因此，電晶體16與電晶體14及電晶體15，必須由不同步驟所形成。因此，於同一配線層內形成電晶體16、與電晶體14或電晶體15時，必須追加用以將其等分開製作的步驟。相對於此，根據本實施形態，係將構成存取電晶體之電晶體16，形成於與設有構成反相器的電晶體14及電晶體15之配線層相異之配線層。因此，不需要將功能互不相同之電晶體16、電晶體14及電晶體15分開製作的步驟。從而，半導體裝置之製造變得容易。
圖56係顯示第14實施形態的半導體裝置326之電路圖。本實施形態的半導體裝置326具有功能層700。功能層700構成了電容層，並具有電容元件710。電容元件710，與設於功能層600之電晶體16的源極/汲極電極的一方相連接，構成DRAM單元。另，功能層600，可採用與第13實施形態同樣的構成。
功能層600，包含成陣列狀配置之複數電晶體16。又，功能層700具有複數電容元件710。複數電容元件710，與各不相同的電晶體16相連接，構成DRAM單元陣列。在本實施形態中，設於例如功能層600之複數電晶體16之中的一部分構成DRAM單元，另一部分構成第13實施形態的SRAM單元。
如圖56所示，電容元件710與板線(PL，plate line)相連接。又，作為存取電晶體而發揮功能電晶體16的閘極電極與字元線相連接。再者，電晶體16的源極/汲極電極的一方與位元線(BL)相連接，另一方與電容元件710相連接。
根據本實施形態，DRAM單元與SRAM單元，均將設於同一配線層之電晶體16作為存取電晶體使用。在此情形，可將DRAM單元的存取電晶體與SRAM單元的存取電晶體，藉由相同的步驟加以形成。從而，可使半導體裝置之製造變得容易。
圖57係顯示第15實施形態的半導體裝置328之電路圖。本實施形態的半導體裝置328具有功能層800。功能層800，構成了電阻變化元件層，並具有電阻變化元件810。電阻變化元件810，與設於功能層600之電晶體16的源極/汲極電極的一方相連接，構成電阻變化元件單元。另，功能層600，可採用與第13實施形態同樣的構成。
功能層600，包含成陣列狀配置之複數電晶體16。又，功能層800，具有複數電阻變化元件810。複數電阻變化元件810，與各不相同的電晶體16相連接，構成了電阻變化元件單元陣列。在本實施形態中，例如設於功能層600之複數電晶體16之中的一部分構成電阻變化元件單元，其他一部分構成第13實施形態的SRAM單元。再者，未構成例如電阻變化元件單元及SRAM單元之一部分，構成第14實施形態的DRAM單元。在此情形，具有電容元件710之功能層700，與具有電阻變化元件810之功能層800，係由例如同一的配線層所構成。
如圖57所示，電阻變化元件810與板線(PL)相連接。又，作為存取電晶體而發揮功能之電晶體16的閘極電極，與字元線相連接。再者，電晶體16的源極/汲極電極的一方與位元線(BL)相連接，另一方與電阻變化元件810相連接。
根據本實施形態，電阻變化元件單元與SRAM單元及DRAM單元，均將設於同一的配線層之電晶體16作為存取電晶體使用。在此情形，可將電阻變化元件單元的存取電晶體、SRAM單元的存取電晶體、及DRAM單元的存取電晶體，藉由相同的步驟加以形成。從而，可使半導體裝置之製造變得容易。
圖58係顯示第16實施形態的半導體裝置330之剖面圖。圖59係顯示圖58所示之半導體裝置330之俯視圖。本實施形態的半導體裝置330具有功能層900。功能層900構成了NAND型快閃記憶體層。功能層900，具有將第1至第11任一實施形態中的配線層200加以多數疊層而成之構造。在本實施形態 中，構成功能層900之配線層200，如後所述包含：具有浮動閘極膜21之記憶體元件18。
如圖58所示，功能層900具有將配線層200加以多數疊層而成之構造。在本實施形態中，功能層900係將例如配線層200加以4段疊層所構成。設於功能層900之中位於最下層之配線層200以外的各配線層200之半導體層24，與位於下層之配線202連接。又，設於功能層900之中位於最下層的配線層200之半導體層24，與位元線(BL)連接。設於功能層900之中位於最上層的配線層200之配線202，與板線(PL)連接。又，設於各配線層200之閘極電極20，分別構成字元線(WL)。
在本實施形態中，構成功能層900之配線層200具有記憶體元件18。記憶體元件18具有絕緣膜23及浮動閘極膜21。絕緣膜23設於閘極電極20的側面上。浮動閘極膜21隔著絕緣膜23設於閘極電極20的側面上。閘極絕緣膜22隔著絕緣膜23及浮動閘極膜21設於閘極電極20的側面上。浮動閘極膜21，藉由絕緣膜30而與位於下層之配線202電性分離。又，浮動閘極膜21，藉由絕緣膜40而與通孔212電性分離。另，閘極電極20，作為快閃記憶體的控制閘極膜而發揮功能。又，在本實施形態中，分別設於鄰接的二個配線層200之配線202構成源極/汲極電極。記憶體元件18包含：該源極/汲極電極、和在配線層200的疊層方向中位於構成該源極/汲極電極之二個配線202之間的閘極電極20、絕緣膜23、浮動閘極膜21、閘極絕緣膜22、及半導體層24。除這幾點以外，記憶體元件18，具有與第1實施形態中的電晶體10同樣的構成。
如圖58所示，在配線層200的疊層方向中鄰接的二個記憶體元件18，會互相經由源極/汲極電極而連接。藉由配置於配線層200的疊層方向，且經由源極/汲極電極而互相串聯連接之複數記憶體元件18，來構成快閃記憶體的NAND鏈。
如圖59所示，在各配線層200中，閘極電極20往圖中Y方向(圖59中的上 下方向)延伸。又，於閘極電極20上，隔著絕緣膜40設有互相分離之複數配線202(不圖示)及複數通孔212。此時，於隔著閘極絕緣膜22設於閘極電極20的側面上之半導體層24，對應於互相分離的複數通孔212，而形成互相分離之複數通道區域50。因此，在同一配線層200內，會形成配置於圖中Y方向之複數記憶體元件18。再者，閘極電極20、絕緣膜23、浮動閘極21、閘極絕緣膜22、半導體層24、及設於該閘極電極20上之複數配線202，在圖中X方向(圖59中的左右方向)，係互相分離地複數配置著。從而，各配線層200，在同一配線層內，具有成陣列狀配置之複數記憶體元件18。在同一配線內成陣列狀配置之複數記憶體元件18，構成各不相同的NAND型快閃記憶體。因此，由設於功能層900之複數記憶體元件18，構成快閃記憶體陣列。
另，在本實施形態中，亦可設置由SiN等所構成之補集膜、由奈米晶體等微結晶所構成之電荷保持膜、或具有保持其他電荷之功能之膜，來取代浮動閘極21。
根據本實施形態，可於多層配線層中形成NAND型快閃記憶體。又，根據本實施形態，由在多層配線層的疊層方向中所疊層出之複數記憶體元件18，構成NAND型快閃記憶體。因此，可縮小快閃記憶體的搭載面積。從而，可謀得設於半導體裝置之半導體元件的高密度化。
圖60係顯示第17實施形態的半導體裝置332之剖面圖。圖61係顯示圖60所示之半導體裝置332之電路圖。本實施形態的半導體裝置332包含功能層950。功能層950構成了NOR型快閃記憶體。功能層950具有第1至第11任一實施形態中的配線層100及配線層200。在本實施形態中，構成功能層950之配線層200，如後所述包含：具有浮動閘極膜21之記憶體元件19。
如圖60所示，功能層950，由配線層100、及設於配線層100上之配線層200所構成。在本實施形態中，構成功能層950之配線層200具有記憶體元件19。記憶體元件19具有絕緣膜23及浮動閘極膜21。絕緣膜23設於閘極電極20的側面上。浮動閘極膜21隔著絕緣膜23設於閘極電極20的側面上。閘極 絕緣膜22隔著絕緣膜23及浮動閘極膜21設於閘極電極20的側面上。浮動閘極膜21，藉由絕緣膜30而與配線102電性分離。又，浮動閘極膜21，藉由絕緣膜40而與通孔212電性分離。另，閘極電極20作為快閃記憶體的控制閘極膜而發揮功能。除這幾點以外，記憶體元件19，具有與第1實施形態中的電晶體10同樣的構成。
在本實施形態中，構成功能層950之配線層100，具有設於擴散防止膜122上之位元線(BL)。構成記憶體元件19之配線102設於位元線(BL)上，並與位元線(BL)相連接。於配線層200上設有板線(PL)。構成記憶體元件19之配線202與板線(PL)相連接。構成記憶體元件19之閘極電極20，分別構成字元線(WL)。
如圖61所示，功能層950具有：在圖61中的X方向及Y方向成陣列狀配置之複數記憶體元件19。配置於圖61中的X方向之複數記憶體元件19，係互相並聯地與共通的位元線(BL)相連接。如此，由與共通的位元線(BL)相連接之複數記憶體元件19，形成NOR型快閃記憶體。
根據本實施形態，可於多層配線層中形成NOR型快閃記憶體。
圖62係顯示第18實施形態的半導體裝置334之剖面示意圖。本實施形態的半導體裝置334，係於基板上形成多層配線層所構成。又，多層配線層包含：設於互不相同的配線層、具有互不相同的功能之元件。因此，實現了三維LSI構造。以下，針對該三維LSI構造進行詳細說明。
如圖62所示，多層配線層包含：分別設於互不相同的複數配線層之電晶體。設於各配線層之電晶體，具有依據分別由各配線層所實現的功能所決定之特性。所謂電晶體的特性，係例如導電型或臨限值電壓等。在本實施形態中，於多層配線層之中一層設有：具有彼此相同特性之複數電晶體。又，於多層配線層之中與上述一層相異之另一層設有：具有與設於上述一層之電晶體相異的特性，且具有彼此相同的特性之複數電晶體。如此，在 一個層內不用進行電晶體的分開製作，而是在相異層之間進行電晶體的分開製作，藉由此種形態可避免因分開製作導致配線層內佈置變得繁雜。又，亦可避免因分開製作導致電晶體元件發生特性劣化。構成多層配線層之複數配線層之中的一部分，具有作為例如邏輯電路的功能。又，構成多層配線層之複數配線層之中的其他一部分，具有作為例如記憶電路的功能。本實施形態的半導體裝置334具有：於例如基板上將第1記憶電路、邏輯電路、第2記憶電路、和電源系及I/O電路依序疊層所構成之多層配線構造。
在本實施形態中，基板可由例如絕緣性基板，或半導體基板所構成。絕緣性基板係例如玻璃基板，或樹脂基板等。
如圖62所示，邏輯電路及記憶電路，係將複數電晶體層加以疊層所構成。構成邏輯電路及記憶電路之複數電晶體層，分別由臨限值電壓或導電型為互不相同的電晶體所構成。構成本實施形態中的半導體裝置334之各電晶體層，由第1至第10任一實施形態的配線層100及配線層200所構成。
在本實施形態的半導體裝置334中，邏輯電路，係將例如MVt-PMOS電晶體層、MVt-NMOS電晶體層、LVt-PMOS電晶體層、及LVt-NMOS電晶體層依序疊層所構成。本實施形態中的電晶體層，臨限值電壓依LVt、MVt、HVt的順序增高。各臨限值電壓的值，例如LVt為0.3V左右，MVt為0.4V左右，HVt為0.5V左右。
在本實施形態的半導體裝置334中，第1記憶電路含有：將例如存取電晶體層、HVt-PMOS電晶體層、及HVt-NMOS電晶體層依序疊層所構成之疊層構造。存取電晶體層由例如HVt-NMOS電晶體層所構成。第1記憶電路包含SRAM單元。SRAM單元，係使用設於存取電晶體層之存取電晶體，及設於存取電晶體層上之反相器，與第13實施形態同樣地形成。又，第1記憶電路包含設於存取電晶體層下之電容層。使用設於存取電晶體層之存取電晶體，及該電容層，與第14實施形態同樣地形成DRAM單元。又，第1記憶電路包含設於存取電晶體層下之電阻變化元件層。使用設於存取電晶體層之 存取電晶體，及該電阻變化元件層，與第15實施形態同樣地形成電阻變化元件單元。如圖62所示，第1記憶電路含有被動元件。被動元件為例如電阻元件等。又，被動元件位於例如存取電晶體層的下層。
第2記憶電路由快閃記憶體層所構成。快閃記憶體層，具有第16實施形態，或第17實施形態中的快閃記憶體。
於第2記憶電路上形成有電源系配線及I/O電路。電源系配線，將由外部所供給之電源電位及GND電位供給至各電路。
另，構成本實施形態的半導體裝置334之各配線層，可以圖62所示之順序疊層，亦可以與圖62相異之順序疊層。
其次，說明本實施形態的效果。在形成特性彼此相異的複數電晶體時，各電晶體必須分別由不同的步驟所形成。因此，在將特性彼此相異的複數電晶體設於同一配線層內，而形成一方的電晶體時，必須形成例如硬罩來保護另一方的電晶體。亦即，必須追加用以分開製作複數電晶體的步驟。在此情形，半導體裝置之製造變得繁雜。
根據本實施形態，係將具有相異特性之複數電晶體分別設於相異配線層。因此，包含設於互不相同的配線層，且具有互不相同的功能之複數元件之三維LSI構造得以實現。在此情形，無須追加用以形成具有相異特性之複數電晶體的分開製作步驟。從而，可使具有互不相同的功能的複數元件之半導體裝置之製造變得容易。
又，根據本實施形態，係以半導體層作為通道而於各配線層中形成有電晶體。因此，可任意選擇絕緣性基板或半導體基板等基板的種類。因此，可謀得半導體裝置的低成本化。
以上，雖參照圖式敘明了本發明的實施形態，但其等僅為本發明的例 示，亦可採用上述以外的各種構成。
10‧‧‧電晶體
20‧‧‧閘極電極
22‧‧‧閘極絕緣膜
24‧‧‧半導體層
30、40‧‧‧絕緣膜
32‧‧‧開口部
50‧‧‧通道區域
100、200‧‧‧配線層
102、104、106、202、206‧‧‧配線
112、114、116、212、216‧‧‧通孔
120、220‧‧‧層間絕緣膜
122、222‧‧‧擴散防止膜
232、236‧‧‧金屬阻障膜
300‧‧‧半導體裝置

Claims (24)

  1. 一種半導體裝置，包含：第1配線，設於第1配線層；第2配線，設於疊層於該第1配線層上之第2配線層；閘極電極，在該第1配線層與該第2配線層的疊層方向中位於該第1配線與該第2配線之間，且未與該第1配線及該第2配線相連接；閘極絕緣膜，設於該閘極電極的側面上；及半導體層，隔著該閘極絕緣膜設於該閘極電極的側面上，且與該第1配線及該第2配線相連接。
  2. 如申請專利範圍第1項之半導體裝置，其中，該閘極電極，隔著第1絕緣膜設於該第1配線層上；該第1絕緣膜係由下層絕緣膜與上層絕緣膜所構成，該上層絕緣膜設於該下層絕緣膜上且由與該下層絕緣膜相異材料所構成。
  3. 如申請專利範圍第2項之半導體裝置，其中，該下層絕緣膜由氮化矽膜所構成；該上層絕緣膜由氧化矽膜所構成。
  4. 如申請專利範圍第1至3項中任一項之半導體裝置，其中，該第1配線經由第1導電膜而與該半導體層相連接，該第1導電膜係設於該第1配線上且由與該第1配線相異材料所構成。
  5. 如申請專利範圍第4項之半導體裝置，其中，該第1導電膜係由Ti、Ta、W、Al、TiN、TaN或WN、或是含有Co或W之化合物，或是其中任一者中導入了C及O至少其中之一而得之材料所構成。
  6. 如申請專利範圍第4項之半導體裝置，其中更包含：設於該第1配線層之第3配線；該閘極電極，經由由與該第3配線相異材料所構成之第2導電膜，而與該第3配線相連接。
  7. 如申請專利範圍第1至3項中任一項之半導體裝置，其中更包含：設於該第2配線下方並與該第2配線相連接之通孔。
  8. 如申請專利範圍第7項之半導體裝置，其中更包含：第2絕緣膜，設於該閘極電極與該第1配線之間；及 第3絕緣膜，設於該閘極電極與該通孔之間；該第2絕緣膜的膜厚大於該第3絕緣膜的膜厚。
  9. 如申請專利範圍第7項之半導體裝置，其中，該第1配線的頂面與該通孔的底面在俯視下重疊；該半導體層的一部分位於該第1配線的頂面與該通孔的底面重疊之區域。
  10. 如申請專利範圍第9項之半導體裝置，其中，該閘極電極的俯視形狀為多角形；該第1配線的頂面與該通孔的底面重疊之區域包含該閘極電極的一邊。
  11. 如申請專利範圍第10項之半導體裝置，其中，該第1配線的頂面與該通孔的底面重疊之區域，包含該閘極電極的一邊的至少一部分，且不包含與該一邊鄰接之二邊。
  12. 如申請專利範圍第9項之半導體裝置，其中，該閘極電極的俯視形狀為多角形；該第1配線的頂面與該通孔的底面重疊之區域，不包含該閘極電極的一邊，而是包含與該一邊鄰接之二邊的一部分。
  13. 如申請專利範圍第9項之半導體裝置，其中，在該二邊延伸的方向中，該第1配線的頂面及該通孔的底面其中一方，在俯視下位於另一方的內側。
  14. 如申請專利範圍第1至3項中任一項之半導體裝置，其中，該半導體層由氧化物半導體所構成。
  15. 如申請專利範圍第14項之半導體裝置，其中，該氧化物半導體，由InGaZnO、InZnO、ZnO、ZnAlO、ZnCuO、NiO、SnO、SnO2，CuO、Cu2O、Ta2O5、或TiO2所構成。
  16. 如申請專利範圍第1至3項中任一項之半導體裝置，其中，該閘極電極係由Ti、Ta、W、Al、TiN、TaN或WN、或是含有Co或W之化合物，或是其中任一者中導入了C及O至少其中之一而得之材料所構成。
  17. 如申請專利範圍第1至3項中任一項之半導體裝置，其中，該閘極絕緣膜，由氧化矽膜或氮化矽膜，Hf、Zr、Al、Ti及Ta中之至少一種的氧化膜，前述任一者的金屬矽酸鹽，或前述任一者中添加了氮及碳 至少其中之一而成之膜所構成。
  18. 如申請專利範圍第1至3項中任一項之半導體裝置，其中，該半導體層在該第1配線層與該第2配線層的疊層方向中的厚度為30~300nm。
  19. 如申請專利範圍第1至3項中任一項之半導體裝置，其中更包含：第4配線，設於該第1配線層，且未與該閘極電極相連接；第5配線，設於該第2配線層，且未與該閘極電極相連接；及第2半導體層，隔著該閘極絕緣膜設於該閘極電極的側面上，且與該第4配線及該第5配線相連接。
  20. 如申請專利範圍第19項之半導體裝置，其中，該第1半導體層具有第1導電型；該第2半導體層具有與該第1導電型相異之第2導電型。
  21. 一種半導體裝置之製造方法，包含以下步驟：於半導體基板上形成具有第1配線之第1配線層之步驟；於該第1配線層上形成未與該第1配線相連接之閘極電極之步驟；於該閘極電極的側面上形成閘極絕緣膜之步驟；於該閘極電極的側面上，隔著該閘極絕緣膜形成與該第1配線相連接之半導體層之步驟；及於該第1配線層上，形成具有未與該閘極電極相連接而是與該半導體層相連接的第2配線之第2配線層之步驟。
  22. 如申請專利範圍第21項之半導體裝置之製造方法，其中，該第1配線層具有第3配線；該半導體裝置之製造方法更包含以下步驟：在形成該第1配線層的步驟之後且在形成該閘極電極的步驟之前，於該第1配線層上，形成由第1下層絕緣膜、及疊層於該第1下層絕緣膜上的第1上層絕緣膜所構成之第1絕緣膜之步驟；於該第1絕緣膜上，形成在俯視下與該第3配線重疊的位置具有開口部之光阻膜之步驟；藉由以該光阻膜作為遮罩的蝕刻，將該第1上層絕緣膜的一部分除去之步驟； 將該光阻膜藉由灰化加以除去之步驟；及藉由以該第1上層絕緣膜作為遮罩的蝕刻，將該第1下層絕緣膜的一部分除去，以使該第3配線露出之步驟；在形成該閘極電極之步驟中，該閘極電極係以與該第3配線相連接之方式形成。
  23. 如申請專利範圍第21項之半導體裝置之製造方法，其中更包含：在形成該第1配線層的步驟之後且在形成該閘極電極的步驟之前，於該第1配線上形成第1導電膜之步驟；在形成該閘極電極之步驟中，該閘極電極係以在俯視下其端部與該第1導電膜重疊之方式設置；形成該閘極絕緣膜之步驟包含：以覆蓋該閘極電極之方式於該第1配線層上形成該閘極絕緣膜之步驟、及將該閘極絕緣膜藉由回蝕而予以圖案化之步驟；形成該半導體層之步驟包含：以覆蓋該閘極電極之方式於該第1配線層上形成該半導體層之步驟、及將該半導體層藉由回蝕而予以圖案化之步驟。
  24. 如申請專利範圍第23項之半導體裝置之製造方法，其中，該第1配線層具有第3配線；形成該第1導電膜之步驟包含：於該第3配線上形成第2導電膜之步驟；在形成該閘極電極之步驟中，該閘極電極係以與該第2導電膜相連接之方式形成。
TW102100311A 2012-02-02 2013-01-04 半導體裝置及半導體裝置之製造方法 TW201347185A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012021069A JP5830400B2 (ja) 2012-02-02 2012-02-02 半導体装置、および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW201347185A true TW201347185A (zh) 2013-11-16

Family

ID=48902181

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102100311A TW201347185A (zh) 2012-02-02 2013-01-04 半導體裝置及半導體裝置之製造方法

Country Status (4)

Country Link
US (2) US9000540B2 (zh)
JP (1) JP5830400B2 (zh)
CN (1) CN103247683B (zh)
TW (1) TW201347185A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9129956B2 (en) * 2013-12-11 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Device having multiple-layer pins in memory MUX1 layout
TWI666749B (zh) * 2014-02-19 2019-07-21 矽品精密工業股份有限公司 封裝基板及封裝結構
US9837353B2 (en) * 2016-03-01 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Middle end-of-line strap for standard cell
KR102631356B1 (ko) * 2019-11-14 2024-01-31 삼성전자주식회사 반도체 패키지
CN111430359B (zh) * 2020-04-07 2023-06-09 长江存储科技有限责任公司 三维存储器及三维存储器的制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5324673A (en) * 1992-11-19 1994-06-28 Motorola, Inc. Method of formation of vertical transistor
US7052941B2 (en) * 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP3708732B2 (ja) 1998-12-25 2005-10-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2003110110A (ja) * 2001-09-28 2003-04-11 Ricoh Co Ltd 半導体装置及びその製造方法
US6670642B2 (en) * 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
JP2005101141A (ja) 2003-09-24 2005-04-14 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
US8354724B2 (en) * 2007-03-26 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2009272527A (ja) * 2008-05-09 2009-11-19 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2010040815A (ja) 2008-08-06 2010-02-18 Sony Corp 縦型電界効果トランジスタ及び画像表示装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101670451B1 (ko) * 2010-03-12 2016-10-31 삼성전자주식회사 도전막 매립형 기판, 그 형성 방법, 반도체 소자 및 그 제조 방법
CN101866953B (zh) * 2010-05-26 2012-08-22 清华大学 低肖特基势垒半导体结构及其形成方法

Also Published As

Publication number Publication date
CN103247683B (zh) 2017-12-19
JP2013161877A (ja) 2013-08-19
US20150200135A1 (en) 2015-07-16
JP5830400B2 (ja) 2015-12-09
US9000540B2 (en) 2015-04-07
CN103247683A (zh) 2013-08-14
US20130200472A1 (en) 2013-08-08
US9368403B2 (en) 2016-06-14

Similar Documents

Publication Publication Date Title
US10910393B2 (en) 3D NOR memory having vertical source and drain structures
JP5876249B2 (ja) 半導体装置及び半導体装置の製造方法
US8574992B2 (en) Contact architecture for 3D memory array
KR102597954B1 (ko) 메모리 어레이 계단 구조체
US20150349134A1 (en) Semiconductor device
KR20160115018A (ko) 집적회로 장치 및 이의 제조 방법
US11069704B2 (en) 3D NOR memory having vertical gate structures
US9368403B2 (en) Method for manufacturing a semiconductor device
JP2015060874A (ja) 不揮発性半導体記憶装置
CN113517297A (zh) 存储器单元、半导体器件及其形成方法
TWI808499B (zh) 記憶體陣列、其形成方法和記憶體裝置
US20130193516A1 (en) Sram integrated circuits and methods for their fabrication
TWI440167B (zh) 記憶體裝置及其製造方法
KR102522335B1 (ko) 3차원 적층형 강유전성 랜덤 액세스 메모리 디바이스 및 형성 방법
US20240023339A1 (en) Memory structure and method of forming the same
US9299798B2 (en) Semiconductor device and methods for forming a semiconductor device
JP6097434B2 (ja) 半導体装置、および半導体装置の製造方法
TWI796617B (zh) 記憶胞、記憶裝置與其形成方法
TWI580086B (zh) 記憶體裝置及其製造方法
US11004726B2 (en) Stairstep structures in multilevel circuitry, and method for forming the same
US20240064994A1 (en) Memory device and method of forming the same
US20230045420A1 (en) Semiconductor structure and method of forming the same
KR20240085686A (ko) 반도체 장치의 제조 방법