TWI845104B - 動態隨機存取記憶體元件及其製造方法 - Google Patents

Abstract

一種動態隨機存取記憶體元件以及一種動態隨機存取記憶體元件的製造方法，其中所述動態隨機存取記憶體元件包括基底、多條字元線、多條位元線以及多個記憶體元件層。多條字元線朝第一方向延伸。多條位元線朝第二方向延伸，其中第二方向與第一方向正交。多個記憶體元件層設置於基底上且在基底的法線方向上堆疊，其中多個記憶體元件層中的每一者包括多個記憶胞以及電容器電壓傳輸線。多個記憶胞包括薄膜電晶體以及電容器，其中多個記憶胞中的每一者與相應的字元線以及相應的位元線電性連接。電容器電壓傳輸線與電容器電性連接，其中多條字元線或多條位元線與電容器電壓傳輸線朝相同方向延伸。

Description

動態隨機存取記憶體元件及其製造方法

本發明是有關於一種動態隨機存取記憶體元件及其製造方法，且特別是有關於一種具有1T1C結構的動態隨機存取記憶體元件及其製造方法。

隨著半導體技術的進步，動態隨機存取記憶體元件的尺寸朝著不斷縮小的方向發展，以使動態隨機存取記憶體元件的佔用面積可降低並提升其的積集度，進而提升元件密度。因此，尋求如何進一步降低動態隨機存取記憶體元件的佔用面積以提升其的積集度為目前發展的目標之一。

本發明提供一種動態隨機存取記憶體元件及其製造方法，此記憶體元件的積集度可進一步提升。

本發明的一實施例的動態隨機存取記憶體元件包括基底、多條字元線、多條位元線以及多個記憶體元件層。多條字元線朝第一方向延伸。多條位元線朝第二方向延伸，其中第二方向與第一方向正交。多個記憶體元件層設置於基底上且在基底的法線方向上堆疊，其中多個記憶體元件層中的每一者包括多個記憶胞以及電容器電壓傳輸線。多個記憶胞包括薄膜電晶體以及電容器，其中多個記憶胞中的每一者與相應的字元線以及相應的位元線電性連接。電容器電壓傳輸線與電容器電性連接，其中多條字元線或多條位元線與電容器電壓傳輸線朝相同方向延伸。

本發明的一實施例的動態隨機存取記憶體元件的製造方法包括進行以下步驟。提供具有溝渠的基底，其中在溝渠中設置有薄膜電晶體的源極以及電容器的第一電極。在基底上形成第一介電材料層。在第一介電材料層上形成字元線、薄膜電晶體的閘極、電容器的第二電極以及電容器電壓傳輸線，其中字元線與電容器電壓傳輸線朝第一方向延伸。移除部分的第一介電材料層暴露出部分的源極。在基底上形成主動層，其中主動層與源極電性連接。在基底上形成位元線以及薄膜電晶體的汲極，以形成記憶體元件層，其中位元線朝第二方向延伸並連接汲極，且汲極與主動層電性連接。在基底的法線方向上堆疊多個記憶體元件層。主動層中的通道層與閘極在第二方向上對應地設置。

本發明的另一實施例的動態隨機存取記憶體元件的製造方法包括進行以下步驟。提供具有溝渠的基底，其中在溝渠中設置有第一導體層，且第一導體層包括薄膜電晶體的閘極以及電容器電壓傳輸線。在基底上形成覆蓋第一導體層的介電層。在基底上形成主動層，其中主動層與閘極對應地設置。在基底上形成第二導體層，以形成記憶體元件層，其中第二導體層包括薄膜電晶體的源極與汲極，其中源極以及汲極與主動層電性連接。在基底的法線方向上堆疊多個記憶體元件層。在多個記憶體元件層中形成多個開孔，其中多個開孔在基底的法線方向上延伸。在多個開孔中形成第三導體層。第一導體層還包括多條字元線且第三導體層包括多條位元線；或者第三導體層包括多條字元線且第二導體層還包括多條位元線。多條字元線與多條位元線正交，且多條字元線或多條位元線與電容器電壓傳輸線朝相同方向延伸。

基於上述，本發明的一些實施例提供一種具有三維結構的動態隨機存取記憶體元件及其製造方法。基於此，本發明可進一步降低動態隨機存取記憶體元件的佔用面積，而提升動態隨機存取記憶體元件的積集度。

除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

本文的示意圖僅是用以示意本發明部分的實施例。因此，示意圖中所示之各個元件的形狀、數量及比例大小不應被用來限制本發明。

圖1A為依照本發明第一實施例所繪示的一種動態隨機存取記憶體元件的俯視示意圖，且圖1B為依據圖1A的剖線A-A’剖出的剖面示意圖。

請同時參照圖1A以及圖1B，本實施例的動態隨機存取記憶體元件10a包括基底SB、多個記憶體元件層100、多條字元線WL以及多條位元線BL。

基底SB可例如是內層介電層（Inter Layer Dielectric；ILD）或金屬層間介電層（Inter Metal Dielectric；IMD）在半導體或半導體上覆絕緣體（semiconductor on insulator；SOI）基底上，其中半導體基底與半導體上覆絕緣體基底中的半導體材料可例如包括元素半導體、合金半導體或化合物半導體。舉例而言，元素半導體可包括Si或Ge，合金半導體可包括SiGe、SiC、SiGeC等，且化合物半導體可包括III-V族半導體材料或II-VI族半導體材料。

多條字元線WL例如設置於基底SB上且朝第一方向d1延伸。字元線WL的材料可例如包括金屬、金屬化合物（例如金屬氮化物）、合金、半導體材料或其組合，本發明不以此為限。

多條位元線BL例如設置於基底SB上且朝第二方向d2延伸，其中第二方向d2例如與第一方向d1正交。位元線BL的材料可例如包括金屬、金屬化合物（例如金屬氮化物）、合金、半導體材料或其組合，本發明不以此為限。

多個記憶體元件層100例如設置於基底SB上且在基底SB的法線方向n上堆疊，其中基底SB的法線方向n可例如與第一方向d1以及第二方向d2正交。舉例而言，圖1B示出三層記憶體單元層依序在基底SB的法線方向n上堆疊，其中相鄰的記憶體單元層100之間設置有隔離層IL。隔離層IL的材料可例如包括氧化矽、氮化矽、氮氧化矽或其組合，本發明不以此為限。值得說明的是，雖然圖1B僅示出三層記憶體單元層100，但本發明並未限制動態隨機存取記憶體元件10a包括的記憶體單元層100的數量。

在本實施例中，多個記憶體元件層100中的每一者包括多個記憶胞Cell以及電容器電壓傳輸線VPL。多個記憶胞Cell中的每一者例如包括薄膜電晶體TFT以及電容器C，其中薄膜電晶體TFT以及電容器C的連接處可形成儲存節點SN，如圖1A所示出。在本實施例中，記憶胞Cell為1T1C（一個薄膜電晶體以及一個電容器）的結構，但本發明不以此為限。在一些實施例中，多個記憶胞Cell中的每一者與相應的字元線WL以及相應的位元線BL電性連接，以用於通過對字元線WL及/或位元線BL施加電壓來執行寫入操作及/或讀取操作。

薄膜電晶體TFT例如包括閘極G、閘介電層GIL、源極S、汲極D以及主動層AL。在一些實施例中，可通過使薄膜電晶體TFT開啟以用於執行寫入操作及/或讀取操作。

閘極G例如設置於基底SB上。在本實施例中，閘極G與字元線WL屬於同一層。從另一個角度來看，閘極G與字元線WL直接連接。

閘介電層GIL例如設置於閘極G的側壁上。舉例而言，閘介電層GIL可在第二方向d2上設置於閘極G的側壁上，但本發明不以此為限。閘介電層GIL的材料可例如包括氧化矽、氮化矽、氮氧化矽或其組合，本發明不以此為限。

主動層AL例如設置於閘介電層GIL上，且例如與閘極G對應地設置，其中在第二方向d2上與閘極G重疊的主動層AL部分可例如為通道層CH。從另一個角度來看，閘介電層GIL例如設置於閘極G與主動層AL的通道層CH之間。在本實施例中，主動層AL的材料包括氧化物半導體。舉例而言，主動層AL的材料可包括氧化銦鎵鋅（indium gallium zinc oxide；IGZO），但本發明不以此為限。由於氧化物半導體的能帶隙(band gap)大於矽的能帶隙，當主動層AL的材料包括氧化物半導體時，薄膜電晶體TFT在截止狀態下可具有較低的漏電流而可減小電容器C中電荷流失的速度，因此可增加本實施例的動態隨機存取記憶體元件10a保存資料的時間。

源極S與汲極D例如彼此分離，並各自與主動層AL電性連接。在本實施例中，源極S設置於基底SB的溝渠T中，且汲極D設置於閘極G上並與位元線BL屬於同一層。從另一個角度來看，汲極D與位元線BL直接連接。

由於薄膜電晶體TFT具有的通道層CH沿著基底SB的法線方向n上延伸，且其在基底SB的法線方向n上設置於源極S與汲極D之間，因此，本實施例的薄膜電晶體TFT為一種垂直電晶體（vertical transistor），但本發明不以此為限。

基於此，通過使薄膜電晶體TFT具有垂直電晶體的設計，薄膜電晶體TFT的汲極D可與位元線BL屬於同一層，使得位元線BL可直接與薄膜電晶體TFT的汲極D連接，藉此可使動態隨機存取記憶體元件10a的積集度提升。

電容器C例如包括電極E1、電容介電層CIL以及電極E2，且與薄膜電晶體TFT電性連接。在一些實施例中，電容器C用於儲存電荷，且在電容器C中有無電荷的情況可各自以數位“1”以及“0”表示。

電極E1例如設置於基底SB的溝渠T中且與源極S屬於同一層。在本實施例中，電極E1與源極S連接以作為儲存節點SN，使得電容器C與薄膜電晶體TFT電性連接。另外，類似地，通過使薄膜電晶體TFT具有垂直電晶體的設計，薄膜電晶體TFT的源極S可與電容器C的電極E1屬於同一層，使得電容器C的電極E1可直接與薄膜電晶體TFT的源極S連接，藉此可使動態隨機存取記憶體元件10a的積集度提升。

電容介電層CIL例如設置於基底SB上，且在基底SB的法線方向n上與電極E1至少部分地重疊。電容介電層CIL的材料可例如包括氧化矽、氮化矽、氮氧化矽或其組合，但本發明不以此為限。在另一些實施例中，電容介電層CIL的材料可包括具有相對高的介電常數的介電材料，其可例如為下述元素或其組合的氧化物，如：鉿、鋯、鋁、鈦、鑭、釔、釓或鉭。

電極E2例如設置於基底SB上且與閘極G屬於同一層，且在基底SB的法線方向n上與電極E1至少部分地重疊。從另一個角度來看，電容介電層CIL例如設置於電極E1與電極E2之間。

電容器電壓傳輸線VPL例如設置於基底SB上且與電容器C電性連接。在本實施例中，電容器電壓傳輸線VPL與電容器C的電極E2屬於同一層，且與電容器C的電極E2連接。電容器電壓傳輸線VPL可例如用以提供電容器電壓給電容器C。在本實施例中，電容器電壓傳輸線VPL與字元線WL朝相同方向延伸。即，電容器電壓傳輸線VPL朝第一方向d1延伸。在本實施例中，電容器電壓傳輸線VPL在第二方向d2上設置於相鄰的字元線WL之間，使得電容器電壓傳輸線VPL可被在第二方向d2上相鄰的兩個記憶胞Cell共用，藉此可使動態隨機存取記憶體元件10a的積集度提升。

在本實施例中，動態隨機存取記憶體元件10a還包括有介電層ILD11、介電層ILD2、介電層ILD3以及介電層ILD4。

介電層ILD11例如設置於基底SB上，且例如設置於基底SB與薄膜電晶體TFT的閘極G之間。在本實施例中，介電層ILD11在基底SB的法線方向n上與閘極G至少部分地重疊。另外，介電層ILD11例如與電容介電層CIL屬於同一層。從另一個角度來看，介電層ILD11例如與電容介電層CIL皆屬於介電層ILD1的一部分，其中介電層ILD1具有暴露出薄膜電晶體TFT的源極S的開口ILD1_OP，以使主動層AL可與源極S電性連接，如圖1B所示出。

介電層ILD2例如設置於介電層ILD1上。在本實施例中，介電層ILD2包括有介電層ILD21以及介電層ILD22，其中介電層ILD21設置於閘極G上，且介電層ILD22設置於電極E2上。從另一個角度來看，閘極G在基底SB的法線方向n上設置於介電層ILD21與介電層ILD11之間，且電極E2在基底SB的法線方向n上設置於介電層ILD22與電容介電層CIL之間。介電層ILD2的材料可例如包括氧化矽、氮化矽、氮氧化矽或其組合，但本發明不以此為限。

介電層ILD3例如設置於介電層ILD1上。在本實施例中，介電層ILD3包括有介電層ILD31以及介電層ILD32，其中介電層ILD31設置於閘極G的側壁上，且介電層ILD32設置於電極E2的側壁上。從另一個角度來看，介電層ILD31在第二方向d2上設置於閘極G的側壁上，且介電層ILD32在第二方向d2上設置於電極E2的側壁上。在一些實施例中，介電層ILD31可與字元線WL一同朝第一方向d1延伸，且介電層ILD32可與電容器電壓傳輸線VPL一同朝第一方向d1延伸，但本發明不以此為限。在本實施例中，介電層ILD31包括有設置於主動層AL與閘極G之間的閘介電層GIL，此處不再贅述。介電層ILD3的材料可例如包括氧化矽、氮化矽、氮氧化矽或其組合，但本發明不以此為限。

介電層ILD4例如設置於介電層ILD1上，且例如設置於相鄰的字元線WL與電容器電壓傳輸線VPL之間。在一些實施例中，介電層ILD4可覆蓋介電層ILD22以及介電層ILD32。在本實施例中，介電層ILD4至少暴露出部分的主動層AL，以使主動層AL可與汲極D電性連接。介電層ILD4的材料可例如包括氧化矽、氮化矽、氮氧化矽或其組合，但本發明不以此為限。

圖2A至2C為依照本發明第一實施例所繪示的一種動態隨機存取記憶體元件的製造方法的俯視示意圖，且圖3A至3C為依照本發明第一實施例所繪示的一種動態隨機存取記憶體元件的製造方法的剖面示意圖。須說明的是，圖2A至2C以及圖3A至3C的實施例可沿用圖1A以及圖1B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略相同技術內容的說明。

請同時參照圖2A以及圖3A，在基底SB上形成字元線WL、電容器電壓傳輸線VPL以及介電層ILD2，其中字元線WL以及電容器電壓傳輸線VPL屬於同一層（第一導體層）。基底SB的材料可參照前述實施例，於此不再贅述。

在本實施例中，在基底SB上形成字元線WL、電容器電壓傳輸線VPL以及介電層ILD2之前，在基底SB中形成有電容器C的電極E1以及薄膜電晶體TFT的源極S。在一些實施例中，在基底SB中形成電容器C的電極E1以及薄膜電晶體TFT的源極S的方法可進行以下步驟，但本發明不以此為限。首先，在基底SB上形成溝渠T，其中溝渠T可例如是藉由進行圖案化製程移除部分的基底SB而形成。接著，在基底SB上形成填入溝渠T中的導體材料層（未示出）。然後，移除位於溝渠T外的導體材料層，以形成電容器C的電極E1以及薄膜電晶體TFT的源極S。

在本實施例中，在基底SB上形成字元線WL、電容器電壓傳輸線VPL以及介電層ILD2之前，在基底SB上還形成有介電材料層ILD1’，其中介電材料層ILD1’覆蓋基底SB以及設置於溝渠T中的電極E1以及源極S。

在一些實施例中，在基底SB上形成字元線WL、電容器電壓傳輸線VPL以及介電層ILD2的方法可進行以下步驟，但本發明不以此為限。首先，在基底SB上依序形成覆蓋基底SB的導體材料層（未示出）以及介電材料層（未示出）。接著，藉由進行圖案化製程移除部分的介電材料層，以形成介電層ILD2。然後，以介電層ILD2為罩幕進行蝕刻製程移除部分的導體材料層，以各自形成字元線WL以及電容器電壓傳輸線VPL。字元線WL以及電容器電壓傳輸線VPL例如延著第一方向d1延伸且在第二方向d2上彼此分離。另外，字元線WL以及電容器電壓傳輸線VPL例如設置於介電材料層ILD1’上，且介電層ILD2例如設置於字元線WL以及電容器電壓傳輸線VPL上，從另一個角度來看，字元線WL以及電容器電壓傳輸線VPL例如位於介電材料層ILD1’與介電層ILD2之間。

在本實施例中，字元線WL的一部分可作為薄膜電晶體TFT的閘極G，且電容器電壓傳輸線VPL的一部分可作為電容器C的電極E2，即，閘極G與字元線WL直接連接，且電極E2與電容器電壓傳輸線VPL直接連接，但本發明不以此為限。另外，介電層ILD2包括有介電層ILD21以及介電層ILD22，其中介電層ILD21例如設置於閘極G上，且介電層ILD22例如設置於電極E2上。

在本實施例中，還包括在基底SB上形成介電層ILD3，其中介電層ILD3設置於介電材料層ILD1’上且位於字元線WL的側壁以及電容器電壓傳輸線VPL的側壁上。在本實施例中，介電層ILD3可與字元線WL以及電容器電壓傳輸線VPL一同朝第一方向d1延伸，但本發明不以此為限。另外，介電層ILD3例如包括有介電層ILD31以及介電層ILD32，其中介電層ILD31例如位於閘極G的側壁上，且介電層ILD32例如位於電極E2的側壁上。

請同時參照圖2B以及圖3B，在基底SB上形成主動層AL，其中主動層AL覆蓋部分的介電層ILD21以及靠近電極E2的部分的介電層ILD31（閘介電層GIL）。在一些實施例中，主動層AL可至少更覆蓋遠離電極E2的部分的介電層ILD31，但本發明不以此為限。

在本實施例中，在形成主動層AL之前，還包括移除部分的介電材料層ILD1’，以形成具有開口ILD1_OP的介電層ILD1，其中介電層ILD1的開口ILD1_OP暴露出至少部分的源極S。在一些實施例中，移除部分的介電材料層ILD1’的方法可例如是藉由進行圖案化製程，其中前述的介電層ILD3可在此圖案化製程中例如作為罩幕使用，但本發明不以此為限。基於此，主動層AL可填入於介電層ILD1的開口ILD1_OP中而與源極S電性連接。另外，介電層ILD1例如包括有介電層ILD11以及電容介電層CIL，其中介電層ILD11例如在基底SB的法線方向n上與閘極G至少部分地重疊，電容介電層CIL例如在基底SB的法線方向n上與電極E2至少部分地重疊。

請同時參照圖2C以及圖3C，在基底SB上形成介電層ILD4以及位元線BL，其中介電層ILD4設置於介電層ILD1上，且位元線BL設置於介電層ILD4上，從另一個角度來看，介電層ILD4位於位元線BL與介電層ILD1之間。在一些實施例中，在基底SB上形成介電層ILD4以及位元線BL的方法可進行以下步驟，但本發明不以此為限。首先，在基底SB上形成覆蓋主動層AL、介電層ILD2以及介電層ILD3的介電材料層（未示出）。接著，藉由進行平坦化製程（例如包括研磨製程、蝕刻製程或其組合）移除部分的介電材料層，以形成介電層ILD4，其中介電層ILD4至少暴露出部分的主動層AL。然後，在介電層ILD4上形成位元線BL。在本實施例中，位元線BL朝第二方向d2延伸，但本發明不以此為限。另外，位元線BL的一部分可例如作為薄膜電晶體TFT的汲極D，即，汲極D與位元線BL直接連接，但本發明不以此為限。另外，汲極D與被介電層ILD4暴露出的主動層AL電性連接。

至此，完成記憶體單元層100的製作，然而，本發明的記憶體單元層100的製造方法並不以此為限。

之後，請參照圖1B，將多個記憶體單元層100在基底SB的法線方向n上堆疊，以形成具有三維結構的動態隨機存取記憶體元件10a，藉此可在提高動態隨機存取記憶體元件10a的儲存容量的同時降低動態隨機存取記憶體元件10a的佔用面積，以利於動態隨機存取記憶體元件10a的集成。在一些實施例中，相鄰的記憶體單元層100之間設置有隔離層IL。隔離層IL的材料可參照前述實施例，於此不再贅述。值得說明的是，雖然圖1B僅示出三層記憶體單元層100，但本發明並未限制動態隨機存取記憶體元件10a包括的記憶體單元層100的數量。

至此，完成動態隨機存取記憶體元件10a的製作。本實施例的動態隨機存取記憶體元件10a的製造方法雖然是以上述方法為例進行說明，然而，本發明的動態隨機存取記憶體元件的製造方法並不以此為限。

圖4A為依照本發明第二實施例所繪示的一種動態隨機存取記憶體元件的俯視示意圖，且圖4B為依據圖4A的剖線B-B’剖出的剖面示意圖。

請同時參照圖4A以及圖4B，本實施例的動態隨機存取記憶體元件10b與動態隨機存取記憶體元件10a的主要差異在於：(1)字元線WL以及電容器電壓傳輸線VPL設置於基底SB的溝渠T’中；(2)記憶體單元層200中的薄膜電晶體TFT為水平電晶體；(3)位元線BL朝基底SB的法線方向n延伸。

在前述的(1)中，字元線WL以及電容器電壓傳輸線VPL設置於基底SB的溝渠T’中，即，本實施例的字元線WL為一種埋入式字元線，但本發明不以此為限。另外，與字元線WL以及電容器電壓傳輸線VPL屬於同一層的閘極G以及電極E2亦設置於基底SB的溝渠T’中。

在前述的(2)中，閘介電層GIL例如設置於基底SB上且覆蓋閘極G。舉例而言，閘介電層GIL可在基底SB的法線方向n上設置於閘極G上，但本發明不以此為限。主動層AL例如設置於閘介電層GIL上，且例如與閘極G對應地設置，其中與閘極G重疊的主動層AL部分可例如為通道層CH。從另一個角度來看，閘介電層GIL例如設置於閘極G與主動層AL的通道層CH之間。源極S與汲極D例如屬於同一層，且在基底SB的法線方向n上部分地覆蓋通道層CH。另外，電容器的電極E1亦與汲極D屬於同一層。

在本實施例中，薄膜電晶體TFT具有的通道層CH沿著第二方向d2延伸，且在基底SB的法線方向n上與閘極G對應地設置，因此，本實施例的薄膜電晶體TFT為一種水平電晶體，但本發明不以此為限。

在前述的(3)中，位元線BL朝基底SB的法線方向n延伸。在一些實施例中，位元線BL可在基底SB的法線方向n上貫穿多個記憶體單元層200。在本實施例中，位元線BL在第二方向d2上設置於相鄰的薄膜電晶體TFT的汲極D之間，使得位元線BL可被在第二方向d2上相鄰的兩個記憶胞Cell共用，藉此可使動態隨機存取記憶體元件10b的積集度提升。

圖5A至圖5C為依照本發明第二實施例所繪示的一種動態隨機存取記憶體元件的製造方法的俯視示意圖，且圖6A至圖6C為依照本發明第二實施例所繪示的一種動態隨機存取記憶體元件的製造方法的剖面示意圖。須說明的是，圖5A至5C以及圖6A至圖6C的實施例可沿用圖4A以及圖4B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略相同技術內容的說明。

請同時參照圖5A以及圖6A，提供基底SB。

在本實施例中，在基底SB中還形成有字元線WL以及電容器電壓傳輸線VPL（第一導體層），其中字元線WL的一部分可作為薄膜電晶體TFT的閘極G，且電容器電壓傳輸線VPL的一部分可作為電容器C的電極E2。在一些實施例中，在基底SB中形成字元線WL以及電容器電壓傳輸線VPL的方法可進行以下步驟，但本發明不以此為限。首先，在基底SB中形成溝渠T’，其中溝渠T’可例如是藉由進行圖案化製程移除部分的基底SB而形成。接著，在基底SB上形成填入溝渠T’中的導體材料層（未示出）。然後，移除位於溝渠T’外的導體材料層，以形成字元線WL以及電容器電壓傳輸線VPL。

在本實施例中，在基底SB上還形成有閘介電層GIL，其中閘介電層GIL覆蓋設置於溝渠T’中的字元線WL，且未覆蓋溝渠T’中的電容器電壓傳輸線VPL。在一些實施例中，基底SB上形成閘介電層GIL的方法可進行以下步驟，但本發明不以此為限。首先，在基底SB上形成覆蓋基底SB的介電材料層（未示出）。接著，藉由進行圖案化製程移除部分的介電材料層，以形成閘介電層GIL。

在本實施例中，在基底SB上還形成有電容介電層CIL，其中介電層ILD1覆蓋閘介電層GIL以及設置於溝渠T’中的字元線WL以及電容器電壓傳輸線VPL。

請同時參照圖5B以及圖6B，在基底SB上形成主動層AL，其中主動層AL覆蓋部分的介電層ILD1以及部分的閘介電層GIL。在一些實施例中，在基底SB上形成主動層AL的方法可進行以下步驟，但本發明不以此為限。首先，在基底SB上形成覆蓋介電層ILD1的主動材料層（未示出）。接著，藉由進行圖案化製程移除部分的主動材料層，以形成主動層AL。

請同時參照圖5C以及圖6C，在基底SB上形成薄膜電晶體TFT的源極S與汲極D以及電容器C的電極E1（第二導體層），其中源極S、汲極D以及電極E1設置於介電層ILD1上。在一些實施例中，在基底SB上形成源極S、汲極D以及電極E1的方法可進行以下步驟，但本發明不以此為限。首先，在基底SB上形成覆蓋介電層ILD1的導體材料層（未示出）。接著，藉由進行圖案化製程移除部分的導體材料層，以形成源極S、汲極D以及電極E1。在本實施例中，源極S與汲極D彼此分離，且源極S與電極E1連接。另外，源極S與汲極D部分地覆蓋主動層AL，而與主動層AL電性連接。在本實施例中，在第二方向d2相鄰的薄膜電晶體TFT的汲極D可彼此連接，如圖6C所示出，但本發明不以此為限。

至此，完成記憶體單元層200的製作，然而，本發明的記憶體單元層200的製造方法並不以此為限。

之後，請參照圖4B，將多個記憶體單元層200在基底SB的法線方向n上堆疊。在一些實施例中，相鄰的記憶體單元層200之間設置有隔離層IL。另外，儘管圖4B未示出，在其他的實施例中，相鄰的記憶體單元層200之間還可設置有其餘的介電層，本發明不以此為限。

接著，請繼續參照圖4B，在彼此堆疊的多個記憶體單元層200中形成多個開孔HL。多個開孔HL例如在基底SB的法線方向n上貫穿隔離層IL、介電層ILD1以及部分的基底SB，且暴露出部分的薄膜電晶體TFT的汲極D。在一些實施例中，在形成多個開孔HL的過程時可移除部分的汲極D，以斷開在第二方向d2相鄰的薄膜電晶體TFT中彼此連接的汲極D，但本發明不以此為限。

然後，請繼續參照圖4B，在形成多個開孔HL之後，在多個開孔HL之中形成位元線BL（第三導體層），其可例如是通過填入導體層形成。因此，在本實施例中，位元線BL朝基底SB的法線方向n延伸，且位元線BL可與被多個開孔HL暴露出的汲極D電性連接。

至此，完成具有三維結構的動態隨機存取記憶體元件10b的製作，藉此可在提高動態隨機存取記憶體元件10b的儲存容量的同時降低動態隨機存取記憶體元件10b的佔用面積，以利於動態隨機存取記憶體元件10b的集成。本實施例的動態隨機存取記憶體元件10b的製造方法雖然是以上述方法為例進行說明，然而，本發明的動態隨機存取記憶體元件的製造方法並不以此為限。值得說明的是，雖然圖4B僅示出三層記憶體單元層200，但本發明並未限制動態隨機存取記憶體元件10b包括的記憶體單元層200的數量。

圖7A為依照本發明第三實施例所繪示的一種動態隨機存取記憶體元件的俯視示意圖，圖7B為依據圖7A的剖線C1-C1’剖出的剖面示意圖，且圖7C為依據圖7A的剖線C2-C2’剖出的剖面示意圖。

請同時參照圖7A、圖7B以及圖7C，本實施例的動態隨機存取記憶體元件10c與動態隨機存取記憶體元件10b的主要差異在於：(1)字元線WL朝基底SB的法線方向n延伸；(2) 薄膜電晶體TFT的汲極D與位元線BL屬於同一層；(3)位元線BL朝第一方向d1延伸。

在前述的(1)中，字元線WL形成於貫穿隔離層IL、介電層ILD1以及部分的基底SB多個開孔HL’中，其中多個開孔HL’暴露出部分的字元線接點WLC，且薄膜電晶體TFT的閘極G與字元線接點WLC連接，因此，形成於開孔HL’中的字元線WL可與薄膜電晶體TFT的閘極G電性連接。

在前述的(2)中，記憶體元件層300中的薄膜電晶體TFT的源汲極D與位元線BL屬於同一層。在本實施例中，位元線BL的一部分可作為薄膜電晶體TFT的汲極D，即，汲極D與位元線BL直接連接，但本發明不以此為限。

在前述的(3)中，位元線BL朝第一方向d1延伸。因此，在本實施例中，位元線BL與電容器電壓傳輸線VPL朝相同方向延伸。

基於此，通過使字元線WL在基底SB的法線方向n上與字元線接點WLC連接的設計，可使得位元線BL與電容器電壓傳輸線VPL朝相同方向延伸而直接與汲極D連接，藉此可使動態隨機存取記憶體元件10c的積集度提升。

圖8A至8C為依照本發明第三實施例所繪示的一種動態隨機存取記憶體元件的製造方法的俯視示意圖，且圖9A至9C為依照本發明第三實施例所繪示的一種動態隨機存取記憶體元件的製造方法的剖面示意圖。須說明的是，圖8A至8C以及圖9A至9C的實施例可沿用圖7A至圖7C的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略相同技術內容的說明。

請同時參照圖8A以及圖9A，提供基底SB。

在本實施例中，在基底SB中還形成有閘極G、電容器C的電極E2以及電容器電壓傳輸線VPL（第一導體層），其中電極E2與電容器電壓傳輸線VPL連接，但本發明不以此為限。另外，在本實施例中，在基底SB中還形成有與閘極G連接的字元線接點WLC，其可後續用與使閘極G於字元線WL電性連接，如後續的實施例所述。

在本實施例中，在基底SB上還形成有閘介電層GIL，其中閘介電層GIL覆蓋設置於溝渠T’中的閘極G，且未覆蓋溝渠T’中的電容器電壓傳輸線VPL。

在本實施例中，在基底SB上還形成有電容介電層CIL，其中電容介電層CIL覆蓋閘介電層GIL以及設置於溝渠T’中的閘極G。

請同時參照圖8B以及圖9B，在基底SB上形成主動層AL，其中主動層AL覆蓋部分的介電層ILD1以及部分的閘介電層GIL。

請同時參照圖8C以及圖9C，在基底SB上形成薄膜電晶體TFT的源極S與汲極D、電容器C的電極E1以及位元線BL（第二導體層），其中源極S、汲極D、電極E1以及位元線BL設置於介電層ILD1上。在本實施例中，源極S與汲極D彼此分離，源極S與電極E1連接，且汲極D與位元線BL連接。另外，源極S與汲極D部分地覆蓋主動層AL，而與主動層AL電性連接。在本實施例中，位元線BL與電容器電壓傳輸線VPL朝相同方向（第一方向d1）延伸，但本發明不以此為限。

至此，完成記憶體單元層300的製作，然而，本發明的記憶體單元層300的製造方法並不以此為限。

之後，請參照圖7B以及圖7C，將多個記憶體單元層300在基底SB的法線方向n上堆疊。在一些實施例中，相鄰的記憶體單元層300之間設置有隔離層IL。儘管圖8B以及圖8C未示出，在其他的實施例中，相鄰的記憶體單元層300之間還可設置有其餘的介電層，本發明不以此為限。

接著，請繼續參照圖7B以及圖7C，在彼此堆疊的多個記憶體單元層300中形成多個開孔HL’。多個開孔HL’例如在基底SB的法線方向n上貫穿隔離層IL、介電層ILD1以及部分的基底SB，且暴露出部分的字元線接點WLC。

然後，請繼續參照圖7B以及圖7C，在形成多個開孔HL’之後，在多個開孔HL’之中形成字元線WL（第三導體層），其可例如是通過填入導體層形成。因此，在本實施例中，字元線WL朝基底SB的法線方向n延伸，且字元線WL可與被多個開孔HL’暴露出的字元線接點WLC連接。因此，形成於開孔HL’中的字元線WL可與薄膜電晶體TFT的閘極G電性連接。

至此，完成具有三維結構的動態隨機存取記憶體元件10c的製作，藉此可在提高動態隨機存取記憶體元件10c的儲存容量的同時降低動態隨機存取記憶體元件10c的佔用面積，以利於動態隨機存取記憶體元件10c的集成。本實施例的動態隨機存取記憶體元件10c的製造方法雖然是以上述方法為例進行說明，然而，本發明的動態隨機存取記憶體元件的製造方法並不以此為限。值得說明的是，雖然圖7B以及圖7C僅示出三層記憶體單元層300，但本發明並未限制動態隨機存取記憶體元件10c包括的記憶體單元層300的數量。

綜上所述，本發明提供一種具有三維結構的動態隨機存取記憶體元件及其製造方法，其包括在基底的法線方向上堆疊的多個記憶體元件層，且在記憶體元件層中的薄膜電晶體可為一種垂直電晶體；或者字元線或位元線朝基底的法線方向延伸。基於此，本發明可進一步降低動態隨機存取記憶體元件的佔用面積，而提升動態隨機存取記憶體元件的積集度。

10a、10b、10c:動態隨機存取記憶體元件

100、200、300:記憶體單元層

A-A’、B-B’、C1-C1’、C2-C2’:剖線

AL:主動層

BL:位元線

C:電容器

Cell:記憶胞

CIL:電容介電層

D:汲極

d1:第一方向

d2:第二方向

E1、E2:電極

G:閘極

GIL:閘介電層

HL、HL’:開孔

IL:隔離層

ILD1’:介電材料層

ILD1、ILD11、ILD2、ILD21、ILD22、ILD3、ILD31、ILD32、ILD4:介電層

ILD1_OP:開口

n:基底的法線方向

S:源極

SB:基底

T、T’:溝渠

TFT:薄膜電晶體

VPL:電容器電壓傳輸線

WL:字元線

WLC:字元線接點

圖1A為依照本發明第一實施例所繪示的一種動態隨機存取記憶體元件的俯視示意圖。 圖1B為依據圖1A的剖線A-A’剖出的剖面示意圖。 圖2A至圖2C為依照本發明第一實施例所繪示的一種動態隨機存取記憶體元件的製造方法的俯視示意圖。 圖3A至圖3C為依照本發明第一實施例所繪示的一種動態隨機存取記憶體元件的製造方法的剖面示意圖。 圖4A為依照本發明第二實施例所繪示的一種動態隨機存取記憶體元件的俯視示意圖。 圖4B為依據圖4A的剖線B-B’剖出的剖面示意圖。 圖5A至圖5C為依照本發明第二實施例所繪示的一種動態隨機存取記憶體元件的製造方法的俯視示意圖。 圖6A至圖6C為依照本發明第二實施例所繪示的一種動態隨機存取記憶體元件的製造方法的剖面示意圖。 圖7A為依照本發明第三實施例所繪示的一種動態隨機存取記憶體元件的俯視示意圖。 圖7B為依據圖7A的剖線C1-C1’剖出的剖面示意圖。 圖7C為依據圖7A的剖線C2-C2’剖出的剖面示意圖。 圖8A至圖8C為依照本發明第三實施例所繪示的一種動態隨機存取記憶體元件的製造方法的俯視示意圖。 圖9A至圖9C為依照本發明第三實施例所繪示的一種動態隨機存取記憶體元件的製造方法的剖面示意圖。

100:記憶體單元層

A-A’:剖線

AL:主動層

BL:位元線

C:電容器

Cell:記憶胞

CIL:電容介電層

D:汲極

d1:第一方向

d2:第二方向

E1、E2:電極

G:閘極

GIL:閘介電層

IL:隔離層

ILD1、ILD11、ILD2、ILD21、ILD22、ILD3、ILD31、ILD32、ILD4:介電層

ILD1_OP:開口

n:基底的法線方向

S:源極

SB:基底

T:溝渠

TFT:薄膜電晶體

VPL:電容器電壓傳輸線

WL:字元線

Claims (20)

1. 一種動態隨機存取記憶體元件，包括：基底；多條字元線，朝第一方向延伸；多條位元線，朝第二方向延伸，其中所述第二方向與所述第一方向正交；以及多個記憶體元件層，設置於所述基底上且在所述基底的法線方向上堆疊，其中所述多個記憶體元件層中的每一者包括：多個記憶胞，包括薄膜電晶體以及電容器，其中所述多個記憶胞中的每一者與相應的字元線以及相應的位元線電性連接，所述薄膜電晶體包括源極，且所述電容器包括第一電極以及第二電極；以及電容器電壓傳輸線，與所述電容器電性連接，其中所述多條字元線或所述多條位元線與所述電容器電壓傳輸線朝相同方向延伸，其中所述源極與所述第一電極屬於同一層。
2. 如請求項1所述的動態隨機存取記憶體元件，其中所述薄膜電晶體的通道層的材料包括氧化物半導體。
3. 如請求項2所述的動態隨機存取記憶體元件，其中所述通道層朝所述基底的所述法線方向延伸。
4. 如請求項1所述的動態隨機存取記憶體元件，其中所述多條位元線在所述基底的所述法線方向延伸。
5. 如請求項1所述的動態隨機存取記憶體元件，其中所述多條字元線朝所述基底的所述法線方向延伸。
6. 如請求項1所述的動態隨機存取記憶體元件，其中所述薄膜電晶體的汲極與所述位元線屬於同一層。
7. 一種動態隨機存取記憶體元件的製造方法，包括：提供具有溝渠的基底，其中在所述溝渠中設置有薄膜電晶體的源極以及電容器的第一電極，其中所述源極與所述第一電極屬於同一層；在所述基底上形成第一介電材料層；在所述第一介電材料層上形成字元線、所述薄膜電晶體的閘極、所述電容器的第二電極以及電容器電壓傳輸線，其中所述字元線與所述電容器電壓傳輸線朝第一方向延伸；移除部分的所述第一介電材料層以形成具有開口的第一介電層，其中所述第一介電層的所述開口暴露出部分的所述源極；在所述基底上形成主動層，其中所述主動層與所述源極電性連接；在所述基底上形成位元線以及所述薄膜電晶體的汲極，以形成記憶體元件層，其中所述位元線朝第二方向延伸，且所述汲極與所述主動層電性連接；以及在所述基底的法線方向上堆疊多個所述記憶體元件層，其中所述主動層中的通道層與所述閘極在所述第二方向上對應地設置。
8. 如請求項7所述的動態隨機存取記憶體元件的製造方法，在移除部分的所述第一介電材料層之前，還包括在所述閘極上形成第二介電層。
9. 如請求項7所述的動態隨機存取記憶體元件的製造方法，其中移除部分的所述第一介電層的步驟包括：在所述閘極的側壁上形成第三介電層；以及利用所述第三介電層為罩幕，以移除部分的所述第一介電材料層。
10. 如請求項7所述的動態隨機存取記憶體元件的製造方法，其中在所述基底上形成所述位元線以及所述薄膜電晶體的所述汲極之前，在所述基底上形成第四介電層，其中所述第四介電層暴露出部分的所述主動層。
11. 如請求項7所述的動態隨機存取記憶體元件的製造方法，其中所述電容器的所述第一電極與所述源極連接以形成儲存節點。
12. 如請求項7所述的動態隨機存取記憶體元件的製造方法，其中所述電容器的所述第二電極與所述電容器電壓傳輸線連接。
13. 如請求項7所述的動態隨機存取記憶體元件的製造方法，其中所述薄膜電晶體的所述汲極與所述位元線屬於同一層。
14. 如請求項7所述的動態隨機存取記憶體元件的製造方法，其中在所述基底的所述法線方向上，相鄰的記憶體元件層之間設置有隔離層。
15. 一種動態隨機存取記憶體元件的製造方法，包括：提供具有溝渠的基底，其中在所述溝渠中設置有第一導體層，且所述第一導體層包括薄膜電晶體的閘極以及電容器電壓傳輸線；在所述基底上形成覆蓋所述第一導體層的介電層；在所述基底上形成主動層，其中所述主動層與所述閘極對應地設置；在所述基底上形成第二導體層，以形成記憶體元件層，其中所述第二導體層包括所述薄膜電晶體的源極與汲極以及電容器的第二電極，其中所述源極以及所述汲極與所述主動層電性連接；在所述基底的法線方向上堆疊多個所述記憶體元件層；在所述多個記憶體元件層中形成多個開孔，其中所述多個開孔在所述基底的所述法線方向上延伸；在所述多個開孔中形成第三導體層，其中所述第一導體層還包括多條字元線且所述第三導體層包括多條位元線；或者所述第三導體層包括所述多條字元線且所述第二導體層還包括所述多條位元線， 其中所述多條字元線與所述多條位元線正交，且所述多條字元線或所述多條位元線與所述電容器電壓傳輸線朝相同方向延伸。
16. 如請求項15所述的動態隨機存取記憶體元件的製造方法，其中在所述第一導體層包括所述多條字元線且所述第三導體層包括所述多條位元線的情況，所述多個開孔暴露出部分的所述汲極，且所述多條位元線與所述汲極電性連接。
17. 如請求項15所述的動態隨機存取記憶體元件的製造方法，其中在所述第三導體層包括所述多條字元線且所述第二導體層包括所述多條位元線的情況，所述第一導體層還包括與所述閘極連接的字元線接點，所述多個開孔暴露出部分的所述字元線接點，且所述多條字元線與所述字元線接點電性連接。
18. 如請求項15所述的動態隨機存取記憶體元件的製造方法，其中所述第一導體層還包括電容器的第一電極，且所述第一電極與所述電容器電壓傳輸線連接。
19. 如請求項15所述的動態隨機存取記憶體元件的製造方法，其中所述介電層包括所述薄膜電晶體的閘介電層以及電容器的電容介電層。
20. 如請求項15所述的動態隨機存取記憶體元件的製造方法，其中所述第二電極與所述源極連接。

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