CN118301932A - 动态随机存取存储器元件及其制造方法 - Google Patents

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CN118301932A CN202310078132.5A CN202310078132A CN118301932A CN 118301932 A CN118301932 A CN 118301932A CN 202310078132 A CN202310078132 A CN 202310078132A CN 118301932 A CN118301932 A CN 118301932A
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Abstract

本发明公开一种动态随机存取存储器元件及其制造方法，其中所述动态随机存取存储器元件包括基底、多条字线、多条位线以及多个存储器元件层。多条字线朝第一方向延伸。多条位线朝第二方向延伸，其中第二方向与第一方向正交。多个存储器元件层设置于基底上且在基底的法线方向上堆叠，其中多个存储器元件层中的每一者包括多个存储单元以及电容器电压传输线。多个存储单元包括薄膜晶体管以及电容器，其中多个存储单元中的每一者与相应的字线以及相应的位线电连接。电容器电压传输线与电容器电连接，其中多条字线或多条位线与电容器电压传输线朝相同方向延伸。

Description

动态随机存取存储器元件及其制造方法
技术领域
本发明涉及一种动态随机存取存储器元件及其制造方法，且特别是涉及一种具有1T1C结构的动态随机存取存储器元件及其制造方法。
背景技术
随着半导体技术的进步，动态随机存取存储器元件的尺寸朝着不断缩小的方向发展，以使动态随机存取存储器元件的占用面积可降低并提升其的集成度，进而提升元件密度。因此，寻求如何进一步降低动态随机存取存储器元件的占用面积以提升其的集成度为目前发展的目标之一。
发明内容
本发明提供一种动态随机存取存储器元件及其制造方法，此存储器元件的集成度可进一步提升。
本发明的一实施例的动态随机存取存储器元件包括基底、多条字线、多条位线以及多个存储器元件层。多条字线朝第一方向延伸。多条位线朝第二方向延伸，其中第二方向与第一方向正交。多个存储器元件层设置于基底上且在基底的法线方向上堆叠，其中多个存储器元件层中的每一者包括多个存储单元以及电容器电压传输线。多个存储单元包括薄膜晶体管以及电容器，其中多个存储单元中的每一者与相应的字线以及相应的位线电连接。电容器电压传输线与电容器电连接，其中多条字线或多条位线与电容器电压传输线朝相同方向延伸。
本发明的一实施例的动态随机存取存储器元件的制造方法包括进行以下步骤。提供具有沟槽的基底，其中在沟槽中设置有薄膜晶体管的源极以及电容器的第一电极。在基底上形成第一介电材料层。在第一介电材料层上形成字线、薄膜晶体管的栅极、电容器的第二电极以及电容器电压传输线，其中字线与电容器电压传输线朝第一方向延伸。移除部分的第一介电材料层暴露出部分的源极。在基底上形成主动层，其中主动层与源极电连接。在基底上形成位线以及薄膜晶体管的漏极，以形成存储器元件层，其中位线朝第二方向延伸并连接漏极，且漏极与主动层电连接。在基底的法线方向上堆叠多个存储器元件层。主动层中的沟道层与栅极在第二方向上对应地设置。
本发明的另一实施例的动态随机存取存储器元件的制造方法包括进行以下步骤。提供具有沟槽的基底，其中在沟槽中设置有第一导体层，且第一导体层包括薄膜晶体管的栅极以及电容器电压传输线。在基底上形成覆盖第一导体层的介电层。在基底上形成主动层，其中主动层与栅极对应地设置。在基底上形成第二导体层，以形成存储器元件层，其中第二导体层包括薄膜晶体管的源极与漏极，其中源极以及漏极与主动层电连接。在基底的法线方向上堆叠多个存储器元件层。在多个存储器元件层中形成多个开孔，其中多个开孔在基底的法线方向上延伸。在多个开孔中形成第三导体层。第一导体层还包括多条字线且第三导体层包括多条位线；或者第三导体层包括多条字线且第二导体层还包括多条位线。多条字线与多条位线正交，且多条字线或多条位线与电容器电压传输线朝相同方向延伸。
基于上述，本发明的一些实施例提供一种具有三维结构的动态随机存取存储器元件及其制造方法。基于此，本发明可进一步降低动态随机存取存储器元件的占用面积，而提升动态随机存取存储器元件的集成度。
附图说明
图1A为本发明第一实施例所绘示的一种动态随机存取存储器元件的俯视示意图；
图1B为图1A的剖线A-A’剖出的剖面示意图；
图2A至图2C为本发明第一实施例所绘示的一种动态随机存取存储器元件的制造方法的俯视示意图；
图3A至图3C为本发明第一实施例所绘示的一种动态随机存取存储器元件的制造方法的剖面示意图；
图4A为本发明第二实施例所绘示的一种动态随机存取存储器元件的俯视示意图；
图4B为图4A的剖线B-B’剖出的剖面示意图；
图5A至图5C为本发明第二实施例所绘示的一种动态随机存取存储器元件的制造方法的俯视示意图；
图6A至图6C为本发明第二实施例所绘示的一种动态随机存取存储器元件的制造方法的剖面示意图；
图7A为本发明第三实施例所绘示的一种动态随机存取存储器元件的俯视示意图；
图7B为图7A的剖线C1-C1’剖出的剖面示意图；
图7C为图7A的剖线C2-C2’剖出的剖面示意图；
图8A至图8C为本发明第三实施例所绘示的一种动态随机存取存储器元件的制造方法的俯视示意图；
图9A至图9C为本发明第三实施例所绘示的一种动态随机存取存储器元件的制造方法的剖面示意图。
符号说明
10a、10b、10c:动态随机存取存储器元件
100、200、300:存储器单元层
A-A’、B-B’、C1-C1’、C2-C2’:剖线
AL:主动(有源)层
BL:位线
C:电容器
Cell:存储单元
CIL:电容介电层
D:漏极
d1:第一方向
d2:第二方向
E1、E2:电极
G:栅极
GIL:栅介电层
HL、HL’:开孔
IL:隔离层
ILD1’:介电材料层
ILD1、ILD11、ILD2、ILD21、ILD22、ILD3、ILD31、ILD32、ILD4:介电层
ILD1_OP:开口
n:基底的法线方向
S:源极
SB:基底
T、T’:沟槽
TFT:薄膜晶体管
VPL:电容器电压传输线
WL:字线
WLC:字线接点
具体实施方式
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
本文的示意图仅是用以示意本发明部分的实施例。因此，示意图中所示之各个元件的形状、数量及比例大小不应被用来限制本发明。
图1A为依照本发明第一实施例所绘示的一种动态随机存取存储器元件的俯视示意图，且图1B为依据图1A的剖线A-A’剖出的剖面示意图。
请同时参照图1A以及图1B，本实施例的动态随机存取存储器元件10a包括基底SB、多个存储器元件层100、多条字线WL以及多条位线BL。
基底SB可例如是内层介电层(Inter Layer Dielectric；ILD)或金属层间介电层(Inter Metal Dielectric；IMD)在半导体或半导体上覆绝缘体(semiconductor oninsulator；SOI)基底上，其中半导体基底与半导体上覆绝缘体基底中的半导体材料可例如包括元素半导体、合金半导体或化合物半导体。举例而言，元素半导体可包括Si或Ge，合金半导体可包括SiGe、SiC、SiGeC等，且化合物半导体可包括III-V族半导体材料或II-VI族半导体材料。
多条字线WL例如设置于基底SB上且朝第一方向d1延伸。字线WL的材料可例如包括金属、金属化合物(例如金属氮化物)、合金、半导体材料或其组合，本发明不以此为限。
多条位线BL例如设置于基底SB上且朝第二方向d2延伸，其中第二方向d2例如与第一方向d1正交。位线BL的材料可例如包括金属、金属化合物(例如金属氮化物)、合金、半导体材料或其组合，本发明不以此为限。
多个存储器元件层100例如设置于基底SB上且在基底SB的法线方向n上堆叠，其中基底SB的法线方向n可例如与第一方向d1以及第二方向d2正交。举例而言，图1B示出三层存储器单元层依序在基底SB的法线方向n上堆叠，其中相邻的存储器单元层100之间设置有隔离层IL。隔离层IL的材料可例如包括氧化硅、氮化硅、氮氧化硅或其组合，本发明不以此为限。值得说明的是，虽然图1B仅示出三层存储器单元层100，但本发明并未限制动态随机存取存储器元件10a包括的存储器单元层100的数量。
在本实施例中，多个存储器元件层100中的每一者包括多个存储单元Cell以及电容器电压传输线VPL。多个存储单元Cell中的每一者例如包括薄膜晶体管TFT以及电容器C，其中薄膜晶体管TFT以及电容器C的连接处可形成存储节点SN，如图1A所示出。在本实施例中，存储单元Cell为1T1C(一个薄膜晶体管以及一个电容器)的结构，但本发明不以此为限。在一些实施例中，多个存储单元Cell中的每一者与相应的字线WL以及相应的位线BL电连接，以用于通过对字线WL及/或位线BL施加电压来执行写入操作及/或读取操作。
薄膜晶体管TFT例如包括栅极G、栅介电层GIL、源极S、漏极D以及主动层AL。在一些实施例中，可通过使薄膜晶体管TFT开启以用于执行写入操作及/或读取操作。
栅极G例如设置于基底SB上。在本实施例中，栅极G与字线WL属于同一层。从另一个角度来看，栅极G与字线WL直接连接。
栅介电层GIL例如设置于栅极G的侧壁上。举例而言，栅介电层GIL可在第二方向d2上设置于栅极G的侧壁上，但本发明不以此为限。栅介电层GIL的材料可例如包括氧化硅、氮化硅、氮氧化硅或其组合，本发明不以此为限。
主动层AL例如设置于栅介电层GIL上，且例如与栅极G对应地设置，其中在第二方向d2上与栅极G重叠的主动层AL部分可例如为沟道层CH。从另一个角度来看，栅介电层GIL例如设置于栅极G与主动层AL的沟道层CH之间。在本实施例中，主动层AL的材料包括氧化物半导体。举例而言，主动层AL的材料可包括氧化铟镓锌(indium gallium zinc oxide；IGZO)，但本发明不以此为限。由于氧化物半导体的能带隙(band gap)大于硅的能带隙，当主动层AL的材料包括氧化物半导体时，薄膜晶体管TFT在截止状态下可具有较低的漏电流而可减小电容器C中电荷流失的速度，因此可增加本实施例的动态随机存取存储器元件10a保存数据的时间。
源极S与漏极D例如彼此分离，并各自与主动层AL电连接。在本实施例中，源极S设置于基底SB的沟槽T中，且漏极D设置于栅极G上并与位线BL属于同一层。从另一个角度来看，漏极D与位线BL直接连接。
由于薄膜晶体管TFT具有的沟道层CH沿着基底SB的法线方向n上延伸，且其在基底SB的法线方向n上设置于源极S与漏极D之间，因此，本实施例的薄膜晶体管TFT为一种垂直晶体管(vertical transistor)，但本发明不以此为限。
基于此，通过使薄膜晶体管TFT具有垂直晶体管的设计，薄膜晶体管TFT的漏极D可与位线BL属于同一层，使得位线BL可直接与薄膜晶体管TFT的漏极D连接，由此可使动态随机存取存储器元件10a的集成度提升。
电容器C例如包括电极E1、电容介电层CIL以及电极E2，且与薄膜晶体管TFT电连接。在一些实施例中，电容器C用于存储电荷，且在电容器C中有无电荷的情况可各自以数字“1”以及“0”表示。
电极E1例如设置于基底SB的沟槽T中且与源极S属于同一层。在本实施例中，电极E1与源极S连接以作为存储节点SN，使得电容器C与薄膜晶体管TFT电连接。另外，类似地，通过使薄膜晶体管TFT具有垂直晶体管的设计，薄膜晶体管TFT的源极S可与电容器C的电极E1属于同一层，使得电容器C的电极E1可直接与薄膜晶体管TFT的源极S连接，由此可使动态随机存取存储器元件10a的集成度提升。
电容介电层CIL例如设置于基底SB上，且在基底SB的法线方向n上与电极E1至少部分地重叠。电容介电层CIL的材料可例如包括氧化硅、氮化硅、氮氧化硅或其组合，但本发明不以此为限。在另一些实施例中，电容介电层CIL的材料可包括具有相对高的介电常数的介电材料，其可例如为下述元素或其组合的氧化物，如：铪、锆、铝、钛、镧、钇、钆或钽。
电极E2例如设置于基底SB上且与栅极G属于同一层，且在基底SB的法线方向n上与电极E1至少部分地重叠。从另一个角度来看，电容介电层CIL例如设置于电极E1与电极E2之间。
电容器电压传输线VPL例如设置于基底SB上且与电容器C电连接。在本实施例中，电容器电压传输线VPL与电容器C的电极E2属于同一层，且与电容器C的电极E2连接。电容器电压传输线VPL可例如用以提供电容器电压给电容器C。在本实施例中，电容器电压传输线VPL与字线WL朝相同方向延伸。即，电容器电压传输线VPL朝第一方向d1延伸。在本实施例中，电容器电压传输线VPL在第二方向d2上设置于相邻的字线WL之间，使得电容器电压传输线VPL可被在第二方向d2上相邻的两个存储单元Cell共用，由此可使动态随机存取存储器元件10a的集成度提升。
在本实施例中，动态随机存取存储器元件10a还包括有介电层ILD11、介电层ILD2、介电层ILD3以及介电层ILD4。
介电层ILD11例如设置于基底SB上，且例如设置于基底SB与薄膜晶体管TFT的栅极G之间。在本实施例中，介电层ILD11在基底SB的法线方向n上与栅极G至少部分地重叠。另外，介电层ILD11例如与电容介电层CIL属于同一层。从另一个角度来看，介电层ILD11例如与电容介电层CIL都属于介电层ILD1的一部分，其中介电层ILD1具有暴露出薄膜晶体管TFT的源极S的开口ILD1_OP，以使主动层AL可与源极S电连接，如图1B所示出。
介电层ILD2例如设置于介电层ILD1上。在本实施例中，介电层ILD2包括有介电层ILD21以及介电层ILD22，其中介电层ILD21设置于栅极G上，且介电层ILD22设置于电极E2上。从另一个角度来看，栅极G在基底SB的法线方向n上设置于介电层ILD21与介电层ILD11之间，且电极E2在基底SB的法线方向n上设置于介电层ILD22与电容介电层CIL之间。介电层ILD2的材料可例如包括氧化硅、氮化硅、氮氧化硅或其组合，但本发明不以此为限。
介电层ILD3例如设置于介电层ILD1上。在本实施例中，介电层ILD3包括有介电层ILD31以及介电层ILD32，其中介电层ILD31设置于栅极G的侧壁上，且介电层ILD32设置于电极E2的侧壁上。从另一个角度来看，介电层ILD31在第二方向d2上设置于栅极G的侧壁上，且介电层ILD32在第二方向d2上设置于电极E2的侧壁上。在一些实施例中，介电层ILD31可与字线WL一同朝第一方向d1延伸，且介电层ILD32可与电容器电压传输线VPL一同朝第一方向d1延伸，但本发明不以此为限。在本实施例中，介电层ILD31包括有设置于主动层AL与栅极G之间的栅介电层GIL，此处不再赘述。介电层ILD3的材料可例如包括氧化硅、氮化硅、氮氧化硅或其组合，但本发明不以此为限。
介电层ILD4例如设置于介电层ILD1上，且例如设置于相邻的字线WL与电容器电压传输线VPL之间。在一些实施例中，介电层ILD4可覆盖介电层ILD22以及介电层ILD32。在本实施例中，介电层ILD4至少暴露出部分的主动层AL，以使主动层AL可与漏极D电连接。介电层ILD4的材料可例如包括氧化硅、氮化硅、氮氧化硅或其组合，但本发明不以此为限。
图2A至图2C为依照本发明第一实施例所绘示的一种动态随机存取存储器元件的制造方法的俯视示意图，且图3A至图3C为依照本发明第一实施例所绘示的一种动态随机存取存储器元件的制造方法的剖面示意图。须说明的是，图2A至图2C以及图3A至图3C的实施例可沿用图1A以及图1B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略相同技术内容的说明。
请同时参照图2A以及图3A，在基底SB上形成字线WL、电容器电压传输线VPL以及介电层ILD2，其中字线WL以及电容器电压传输线VPL属于同一层(第一导体层)。基底SB的材料可参照前述实施例，于此不再赘述。
在本实施例中，在基底SB上形成字线WL、电容器电压传输线VPL以及介电层ILD2之前，在基底SB中形成有电容器C的电极E1以及薄膜晶体管TFT的源极S。在一些实施例中，在基底SB中形成电容器C的电极E1以及薄膜晶体管TFT的源极S的方法可进行以下步骤，但本发明不以此为限。首先，在基底SB上形成沟槽T，其中沟槽T可例如是通过进行图案化制作工艺移除部分的基底SB而形成。接着，在基底SB上形成填入沟槽T中的导体材料层(未示出)。然后，移除位于沟槽T外的导体材料层，以形成电容器C的电极E1以及薄膜晶体管TFT的源极S。
在本实施例中，在基底SB上形成字线WL、电容器电压传输线VPL以及介电层ILD2之前，在基底SB上还形成有介电材料层ILD1’，其中介电材料层ILD1’覆盖基底SB以及设置于沟槽T中的电极E1以及源极S。
在一些实施例中，在基底SB上形成字线WL、电容器电压传输线VPL以及介电层ILD2的方法可进行以下步骤，但本发明不以此为限。首先，在基底SB上依序形成覆盖基底SB的导体材料层(未示出)以及介电材料层(未示出)。接着，通过进行图案化制作工艺移除部分的介电材料层，以形成介电层ILD2。然后，以介电层ILD2为掩模进行蚀刻制作工艺移除部分的导体材料层，以各自形成字线WL以及电容器电压传输线VPL。字线WL以及电容器电压传输线VPL例如沿着第一方向d1延伸且在第二方向d2上彼此分离。另外，字线WL以及电容器电压传输线VPL例如设置于介电材料层ILD1’上，且介电层ILD2例如设置于字线WL以及电容器电压传输线VPL上，从另一个角度来看，字线WL以及电容器电压传输线VPL例如位于介电材料层ILD1’与介电层ILD2之间。
在本实施例中，字线WL的一部分可作为薄膜晶体管TFT的栅极G，且电容器电压传输线VPL的一部分可作为电容器C的电极E2，即，栅极G与字线WL直接连接，且电极E2与电容器电压传输线VPL直接连接，但本发明不以此为限。另外，介电层ILD2包括有介电层ILD21以及介电层ILD22，其中介电层ILD21例如设置于栅极G上，且介电层ILD22例如设置于电极E2上。
在本实施例中，还包括在基底SB上形成介电层ILD3，其中介电层ILD3设置于介电材料层ILD1’上且位于字线WL的侧壁以及电容器电压传输线VPL的侧壁上。在本实施例中，介电层ILD3可与字线WL以及电容器电压传输线VPL一同朝第一方向d1延伸，但本发明不以此为限。另外，介电层ILD3例如包括有介电层ILD31以及介电层ILD32，其中介电层ILD31例如位于栅极G的侧壁上，且介电层ILD32例如位于电极E2的侧壁上。
请同时参照图2B以及图3B，在基底SB上形成主动层AL，其中主动层AL覆盖部分的介电层ILD21以及靠近电极E2的部分的介电层ILD31(栅介电层GIL)。在一些实施例中，主动层AL可至少更覆盖远离电极E2的部分的介电层ILD31，但本发明不以此为限。
在本实施例中，在形成主动层AL之前，还包括移除部分的介电材料层ILD1’，以形成具有开口ILD1_OP的介电层ILD1，其中介电层ILD1的开口ILD1_OP暴露出至少部分的源极S。在一些实施例中，移除部分的介电材料层ILD1’的方法可例如是通过进行图案化制作工艺，其中前述的介电层ILD3可在此图案化制作工艺中例如作为掩模使用，但本发明不以此为限。基于此，主动层AL可填入于介电层ILD1的开口ILD1_OP中而与源极S电连接。另外，介电层ILD1例如包括有介电层ILD11以及电容介电层CIL，其中介电层ILD11例如在基底SB的法线方向n上与栅极G至少部分地重叠，电容介电层CIL例如在基底SB的法线方向n上与电极E2至少部分地重叠。
请同时参照图2C以及图3C，在基底SB上形成介电层ILD4以及位线BL，其中介电层ILD4设置于介电层ILD1上，且位线BL设置于介电层ILD4上，从另一个角度来看，介电层ILD4位于位线BL与介电层ILD1之间。在一些实施例中，在基底SB上形成介电层ILD4以及位线BL的方法可进行以下步骤，但本发明不以此为限。首先，在基底SB上形成覆盖主动层AL、介电层ILD2以及介电层ILD3的介电材料层(未示出)。接着，通过进行平坦化制作工艺(例如包括研磨制作工艺、蚀刻制作工艺或其组合)移除部分的介电材料层，以形成介电层ILD4，其中介电层ILD4至少暴露出部分的主动层AL。然后，在介电层ILD4上形成位线BL。在本实施例中，位线BL朝第二方向d2延伸，但本发明不以此为限。另外，位线BL的一部分可例如作为薄膜晶体管TFT的漏极D，即，漏极D与位线BL直接连接，但本发明不以此为限。另外，漏极D与被介电层ILD4暴露出的主动层AL电连接。
至此，完成存储器单元层100的制作，然而，本发明的存储器单元层100的制造方法并不以此为限。
之后，请参照图1B，将多个存储器单元层100在基底SB的法线方向n上堆叠，以形成具有三维结构的动态随机存取存储器元件10a，由此可在提高动态随机存取存储器元件10a的存储容量的同时降低动态随机存取存储器元件10a的占用面积，以利于动态随机存取存储器元件10a的集成。在一些实施例中，相邻的存储器单元层100之间设置有隔离层IL。隔离层IL的材料可参照前述实施例，于此不再赘述。值得说明的是，虽然图1B仅示出三层存储器单元层100，但本发明并未限制动态随机存取存储器元件10a包括的存储器单元层100的数量。
至此，完成动态随机存取存储器元件10a的制作。本实施例的动态随机存取存储器元件10a的制造方法虽然是以上述方法为例进行说明，然而，本发明的动态随机存取存储器元件的制造方法并不以此为限。
图4A为依照本发明第二实施例所绘示的一种动态随机存取存储器元件的俯视示意图，且图4B为依据图4A的剖线B-B’剖出的剖面示意图。
请同时参照图4A以及图4B，本实施例的动态随机存取存储器元件10b与动态随机存取存储器元件10a的主要差异在于：(1)字线WL以及电容器电压传输线VPL设置于基底SB的沟槽T’中；(2)存储器单元层200中的薄膜晶体管TFT为水平晶体管；(3)位线BL朝基底SB的法线方向n延伸。
在前述的(1)中，字线WL以及电容器电压传输线VPL设置于基底SB的沟槽T’中，即，本实施例的字线WL为一种埋入式字线，但本发明不以此为限。另外，与字线WL以及电容器电压传输线VPL属于同一层的栅极G以及电极E2也设置于基底SB的沟槽T’中。
在前述的(2)中，栅介电层GIL例如设置于基底SB上且覆盖栅极G。举例而言，栅介电层GIL可在基底SB的法线方向n上设置于栅极G上，但本发明不以此为限。主动层AL例如设置于栅介电层GIL上，且例如与栅极G对应地设置，其中与栅极G重叠的主动层AL部分可例如为沟道层CH。从另一个角度来看，栅介电层GIL例如设置于栅极G与主动层AL的沟道层CH之间。源极S与漏极D例如属于同一层，且在基底SB的法线方向n上部分地覆盖沟道层CH。另外，电容器的电极E1也与漏极D属于同一层。
在本实施例中，薄膜晶体管TFT具有的沟道层CH沿着第二方向d2延伸，且在基底SB的法线方向n上与栅极G对应地设置，因此，本实施例的薄膜晶体管TFT为一种水平晶体管，但本发明不以此为限。
在前述的(3)中，位线BL朝基底SB的法线方向n延伸。在一些实施例中，位线BL可在基底SB的法线方向n上贯穿多个存储器单元层200。在本实施例中，位线BL在第二方向d2上设置于相邻的薄膜晶体管TFT的漏极D之间，使得位线BL可被在第二方向d2上相邻的两个存储单元Cell共用，由此可使动态随机存取存储器元件10b的集成度提升。
图5A至图5C为依照本发明第二实施例所绘示的一种动态随机存取存储器元件的制造方法的俯视示意图，且图6A至图6C为依照本发明第二实施例所绘示的一种动态随机存取存储器元件的制造方法的剖面示意图。需说明的是，图5A至图5C以及图6A至图6C的实施例可沿用图4A以及图4B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略相同技术内容的说明。
请同时参照图5A以及图6A，提供基底SB。
在本实施例中，在基底SB中还形成有字线WL以及电容器电压传输线VPL(第一导体层)，其中字线WL的一部分可作为薄膜晶体管TFT的栅极G，且电容器电压传输线VPL的一部分可作为电容器C的电极E2。在一些实施例中，在基底SB中形成字线WL以及电容器电压传输线VPL的方法可进行以下步骤，但本发明不以此为限。首先，在基底SB中形成沟槽T’，其中沟槽T’可例如是通过进行图案化制作工艺移除部分的基底SB而形成。接着，在基底SB上形成填入沟槽T’中的导体材料层(未示出)。然后，移除位于沟槽T’外的导体材料层，以形成字线WL以及电容器电压传输线VPL。
在本实施例中，在基底SB上还形成有栅介电层GIL，其中栅介电层GIL覆盖设置于沟槽T’中的字线WL，且未覆盖沟槽T’中的电容器电压传输线VPL。在一些实施例中，基底SB上形成栅介电层GIL的方法可进行以下步骤，但本发明不以此为限。首先，在基底SB上形成覆盖基底SB的介电材料层(未示出)。接着，通过进行图案化制作工艺移除部分的介电材料层，以形成栅介电层GIL。
在本实施例中，在基底SB上还形成有电容介电层CIL，其中介电层ILD1覆盖栅介电层GIL以及设置于沟槽T’中的字线WL以及电容器电压传输线VPL。
请同时参照图5B以及图6B，在基底SB上形成主动层AL，其中主动层AL覆盖部分的介电层ILD1以及部分的栅介电层GIL。在一些实施例中，在基底SB上形成主动层AL的方法可进行以下步骤，但本发明不以此为限。首先，在基底SB上形成覆盖介电层ILD1的主动材料层(未示出)。接着，通过进行图案化制作工艺移除部分的主动材料层，以形成主动层AL。
请同时参照图5C以及图6C，在基底SB上形成薄膜晶体管TFT的源极S与漏极D以及电容器C的电极E1(第二导体层)，其中源极S、漏极D以及电极E1设置于介电层ILD1上。在一些实施例中，在基底SB上形成源极S、漏极D以及电极E1的方法可进行以下步骤，但本发明不以此为限。首先，在基底SB上形成覆盖介电层ILD1的导体材料层(未示出)。接着，通过进行图案化制作工艺移除部分的导体材料层，以形成源极S、漏极D以及电极E1。在本实施例中，源极S与漏极D彼此分离，且源极S与电极E1连接。另外，源极S与漏极D部分地覆盖主动层AL，而与主动层AL电连接。在本实施例中，在第二方向d2相邻的薄膜晶体管TFT的漏极D可彼此连接，如图6C所示出，但本发明不以此为限。
至此，完成存储器单元层200的制作，然而，本发明的存储器单元层200的制造方法并不以此为限。
之后，请参照图4B，将多个存储器单元层200在基底SB的法线方向n上堆叠。在一些实施例中，相邻的存储器单元层200之间设置有隔离层IL。另外，尽管图4B未示出，在其他的实施例中，相邻的存储器单元层200之间还可设置有其余的介电层，本发明不以此为限。
接着，请继续参照图4B，在彼此堆叠的多个存储器单元层200中形成多个开孔HL。多个开孔HL例如在基底SB的法线方向n上贯穿隔离层IL、介电层ILD1以及部分的基底SB，且暴露出部分的薄膜晶体管TFT的漏极D。在一些实施例中，在形成多个开孔HL的过程时可移除部分的漏极D，以断开在第二方向d2相邻的薄膜晶体管TFT中彼此连接的漏极D，但本发明不以此为限。
然后，请继续参照图4B，在形成多个开孔HL之后，在多个开孔HL之中形成位线BL(第三导体层)，其可例如是通过填入导体层形成。因此，在本实施例中，位线BL朝基底SB的法线方向n延伸，且位线BL可与被多个开孔HL暴露出的漏极D电连接。
至此，完成具有三维结构的动态随机存取存储器元件10b的制作，由此可在提高动态随机存取存储器元件10b的存储容量的同时降低动态随机存取存储器元件10b的占用面积，以利于动态随机存取存储器元件10b的集成。本实施例的动态随机存取存储器元件10b的制造方法虽然是以上述方法为例进行说明，然而，本发明的动态随机存取存储器元件的制造方法并不以此为限。值得说明的是，虽然图4B仅示出三层存储器单元层200，但本发明并未限制动态随机存取存储器元件10b包括的存储器单元层200的数量。
图7A为依照本发明第三实施例所绘示的一种动态随机存取存储器元件的俯视示意图，图7B为依据图7A的剖线C1-C1’剖出的剖面示意图，且图7C为依据图7A的剖线C2-C2’剖出的剖面示意图。
请同时参照图7A、图7B以及图7C，本实施例的动态随机存取存储器元件10c与动态随机存取存储器元件10b的主要差异在于：(1)字线WL朝基底SB的法线方向n延伸；(2)薄膜晶体管TFT的漏极D与位线BL属于同一层；(3)位线BL朝第一方向d1延伸。
在前述的(1)中，字线WL形成于贯穿隔离层IL、介电层ILD1以及部分的基底SB多个开孔HL’中，其中多个开孔HL’暴露出部分的字线接点WLC，且薄膜晶体管TFT的栅极G与字线接点WLC连接，因此，形成于开孔HL’中的字线WL可与薄膜晶体管TFT的栅极G电连接。
在前述的(2)中，存储器元件层300中的薄膜晶体管TFT的源漏极D与位线BL属于同一层。在本实施例中，位线BL的一部分可作为薄膜晶体管TFT的漏极D，即，漏极D与位线BL直接连接，但本发明不以此为限。
在前述的(3)中，位线BL朝第一方向d1延伸。因此，在本实施例中，位线BL与电容器电压传输线VPL朝相同方向延伸。
基于此，通过使字线WL在基底SB的法线方向n上与字线接点WLC连接的设计，可使得位线BL与电容器电压传输线VPL朝相同方向延伸而直接与漏极D连接，由此可使动态随机存取存储器元件10c的集成度提升。
图8A至图8C为依照本发明第三实施例所绘示的一种动态随机存取存储器元件的制造方法的俯视示意图，且图9A至图9C为依照本发明第三实施例所绘示的一种动态随机存取存储器元件的制造方法的剖面示意图。须说明的是，图8A至图8C以及图9A至图9C的实施例可沿用图7A至图7C的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略相同技术内容的说明。
请同时参照图8A以及图9A，提供基底SB。
在本实施例中，在基底SB中还形成有栅极G、电容器C的电极E2以及电容器电压传输线VPL(第一导体层)，其中电极E2与电容器电压传输线VPL连接，但本发明不以此为限。另外，在本实施例中，在基底SB中还形成有与栅极G连接的字线接点WLC，其可后续用与使栅极G于字线WL电连接，如后续的实施例所述。
在本实施例中，在基底SB上还形成有栅介电层GIL，其中栅介电层GIL覆盖设置于沟槽T’中的栅极G，且未覆盖沟槽T’中的电容器电压传输线VPL。
在本实施例中，在基底SB上还形成有电容介电层CIL，其中电容介电层CIL覆盖栅介电层GIL以及设置于沟槽T’中的栅极G。
请同时参照图8B以及图9B，在基底SB上形成主动层AL，其中主动层AL覆盖部分的介电层ILD1以及部分的栅介电层GIL。
请同时参照图8C以及图9C，在基底SB上形成薄膜晶体管TFT的源极S与漏极D、电容器C的电极E1以及位线BL(第二导体层)，其中源极S、漏极D、电极E1以及位线BL设置于介电层ILD1上。在本实施例中，源极S与漏极D彼此分离，源极S与电极E1连接，且漏极D与位线BL连接。另外，源极S与漏极D部分地覆盖主动层AL，而与主动层AL电连接。在本实施例中，位线BL与电容器电压传输线VPL朝相同方向(第一方向d1)延伸，但本发明不以此为限。
至此，完成存储器单元层300的制作，然而，本发明的存储器单元层300的制造方法并不以此为限。
之后，请参照图7B以及图7C，将多个存储器单元层300在基底SB的法线方向n上堆叠。在一些实施例中，相邻的存储器单元层300之间设置有隔离层IL。尽管图8B以及图8C未示出，在其他的实施例中，相邻的存储器单元层300之间还可设置有其余的介电层，本发明不以此为限。
接着，请继续参照图7B以及图7C，在彼此堆叠的多个存储器单元层300中形成多个开孔HL’。多个开孔HL’例如在基底SB的法线方向n上贯穿隔离层IL、介电层ILD1以及部分的基底SB，且暴露出部分的字线接点WLC。
然后，请继续参照图7B以及图7C，在形成多个开孔HL’之后，在多个开孔HL’之中形成字线WL(第三导体层)，其可例如是通过填入导体层形成。因此，在本实施例中，字线WL朝基底SB的法线方向n延伸，且字线WL可与被多个开孔HL’暴露出的字线接点WLC连接。因此，形成于开孔HL’中的字线WL可与薄膜晶体管TFT的栅极G电连接。
至此，完成具有三维结构的动态随机存取存储器元件10c的制作，由此可在提高动态随机存取存储器元件10c的存储容量的同时降低动态随机存取存储器元件10c的占用面积，以利于动态随机存取存储器元件10c的集成。本实施例的动态随机存取存储器元件10c的制造方法虽然是以上述方法为例进行说明，然而，本发明的动态随机存取存储器元件的制造方法并不以此为限。值得说明的是，虽然图7B以及图7C仅示出三层存储器单元层300，但本发明并未限制动态随机存取存储器元件10c包括的存储器单元层300的数量。
综上所述，本发明提供一种具有三维结构的动态随机存取存储器元件及其制造方法，其包括在基底的法线方向上堆叠的多个存储器元件层，且在存储器元件层中的薄膜晶体管可为一种垂直晶体管；或者字线或位线朝基底的法线方向延伸。基于此，本发明可进一步降低动态随机存取存储器元件的占用面积，而提升动态随机存取存储器元件的集成度。

Claims (20)

1.一种动态随机存取存储器元件，包括：
基底；
多条字线，朝第一方向延伸；
多条位线，朝第二方向延伸，其中所述第二方向与所述第一方向正交；以及
多个存储器元件层，设置于所述基底上且在所述基底的法线方向上堆叠，其中所述多个存储器元件层中的每一者包括：
多个存储单元，包括薄膜晶体管以及电容器，其中所述多个存储单元中的每一者与相应的字线以及相应的位线电连接；以及
电容器电压传输线，与所述电容器电连接，
其中所述多条字线或所述多条位线与所述电容器电压传输线朝相同方向延伸。
2.如权利要求1所述的动态随机存取存储器元件，其中所述薄膜晶体管的沟道层的材料包括氧化物半导体。
3.如权利要求2所述的动态随机存取存储器元件，其中所述沟道层朝所述基底的所述法线方向延伸。
4.如权利要求1所述的动态随机存取存储器元件，其中所述多条位线在所述基底的所述法线方向延伸。
5.如权利要求1所述的动态随机存取存储器元件，其中所述多条字线朝所述基底的所述法线方向延伸。
6.如权利要求1所述的动态随机存取存储器元件，其中所述薄膜晶体管的漏极与所述位线属于同一层。
7.一种动态随机存取存储器元件的制造方法，包括：
提供具有沟槽的基底，其中在所述沟槽中设置有薄膜晶体管的源极以及电容器的第一电极；
在所述基底上形成第一介电材料层；
在所述第一介电材料层上形成字线、所述薄膜晶体管的栅极、所述电容器的第二电极以及电容器电压传输线，其中所述字线与所述电容器电压传输线朝第一方向延伸；
移除部分的所述第一介电材料层以形成具有开口的第一介电层，其中所述第一介电层的所述开口暴露出部分的所述源极；
在所述基底上形成主动层，其中所述主动层与所述源极电连接；
在所述基底上形成位线以及所述薄膜晶体管的漏极，以形成存储器元件层，其中所述位线朝第二方向延伸，且所述漏极与所述主动层电连接；以及
在所述基底的法线方向上堆叠多个所述存储器元件层，
其中所述主动层中的沟道层与所述栅极在所述第二方向上对应地设置。
8.如权利要求7所述的动态随机存取存储器元件的制造方法，在移除部分的所述第一介电材料层之前，还包括在所述栅极上形成第二介电层。
9.如权利要求7所述的动态随机存取存储器元件的制造方法，其中移除部分的所述第一介电层的步骤包括：
在所述栅极的侧壁上形成第三介电层；以及
利用所述第三介电层为掩模，以移除部分的所述第一介电材料层。
10.如权利要求7所述的动态随机存取存储器元件的制造方法，其中在所述基底上形成所述位线以及所述薄膜晶体管的所述漏极之前，在所述基底上形成第四介电层，其中所述第四介电层暴露出部分的所述主动层。
11.如权利要求7所述的动态随机存取存储器元件的制造方法，其中所述电容器的所述第一电极与所述源极连接以形成存储节点。
12.如权利要求7所述的动态随机存取存储器元件的制造方法，其中所述电容器的所述第二电极与所述电容器电压传输线连接。
13.如权利要求7所述的动态随机存取存储器元件的制造方法，其中所述薄膜晶体管的所述漏极与所述位线属于同一层。
14.如权利要求7所述的动态随机存取存储器元件的制造方法，其中在所述基底的所述法线方向上，相邻的存储器元件层之间设置有隔离层。
15.一种动态随机存取存储器元件的制造方法，包括：
提供具有沟槽的基底，其中在所述沟槽中设置有第一导体层，且所述第一导体层包括薄膜晶体管的栅极以及电容器电压传输线；
在所述基底上形成覆盖所述第一导体层的介电层；
在所述基底上形成主动层，其中所述主动层与所述栅极对应地设置；
在所述基底上形成第二导体层，以形成存储器元件层，其中所述第二导体层包括所述薄膜晶体管的源极与漏极，其中所述源极以及所述漏极与所述主动层电连接；
在所述基底的法线方向上堆叠多个所述存储器元件层；
在所述多个存储器元件层中形成多个开孔，其中所述多个开孔在所述基底的所述法线方向上延伸；
在所述多个开孔中形成第三导体层，
其中所述第一导体层还包括多条字线且所述第三导体层包括多条位线；或者所述第三导体层包括所述多条字线且所述第二导体层还包括所述多条位线，
其中所述多条字线与所述多条位线正交，且所述多条字线或所述多条位线与所述电容器电压传输线朝相同方向延伸。
16.如权利要求15所述的动态随机存取存储器元件的制造方法，其中在所述第一导体层包括所述多条字线且所述第三导体层包括所述多条位线的情况，所述多个开孔暴露出部分的所述漏极，且所述多条位线与所述漏极电连接。
17.如权利要求15所述的动态随机存取存储器元件的制造方法，其中在所述第三导体层包括所述多条字线且所述第二导体层包括所述多条位线的情况，所述第一导体层还包括与所述栅极连接的字线接点，所述多个开孔暴露出部分的所述字线接点，且所述多条字线与所述字线接点电连接。
18.如权利要求15所述的动态随机存取存储器元件的制造方法，其中所述第一导体层还包括电容器的第一电极，且所述第一电极与所述电容器电压传输线连接。
19.如权利要求15所述的动态随机存取存储器元件的制造方法，其中所述介电层包括所述薄膜晶体管的栅介电层以及电容器的电容介电层。
20.如权利要求15所述的动态随机存取存储器元件的制造方法，其中所述第二导体层还包括电容器的第二电极，且所述第二电极与所述源极连接。
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