KR100525336B1 - 반도체 디바이스 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 디바이스 제조 방법은 메모리 셀 부분을 형성하기 위한 셀 영역(1)과 주변 회로 부분을 형성하기 위한 회로 영역(2)을 가진 반도체 기판을 포함하는 기판 몸체를 사용하되, 회로 영역(2)내의 반도체 기판에는 확산층이 형성되어 있고 반도체 기판상에는 제1 중간층 절연막이 형성되어 있다. 이 방법은 회로 영역(2)내에 있는 제1 중간층 절연막을 통해 접속 홀을 형성하여 저부에서 확산층을 노출시키고, 접속 홀의 저부 근방에 있는 확산층에 불순물을 이온 주입하며 확산층에 도입되는 불순물을 활성화시키기 위해 열처리를 적용하는 것을 포함하는 주변 회로를 형성하는 단계와; 셀 영역(1)내에 있는 기판 몸체 상에 캐패시터를 형성하는 단계를 가진 셀 영역을 처리하는 단계를 포함한다.
본 발명에서는, 고유전 상수의 유전체 재료를 캐패시터의 유전체 막 재료로서 사용함으로써, 보상 확산층을 주변 회로 형성 단계에서 수행하는 경우에도, 캐패시터의 용량이 감소되지 않는다.
Description
본 발명은 반도체 디바이스를 제조하는 방법에 관한 것으로서, 특히, 예를 들어 상당히 정제되고 집적된 메모리 디바이스를 가진 반도체 집적 회로 또는 메모리 디바이스 및 로직 디바이스가 함께 배치된 반도체 집적 회로를 제조하는데 적용되는 반도체 디바이스 제조 방법에 관한 것이다.
근래, 고집적도 및 고성능을 위해 상당히 발전된 반도체 집적 회로의 예로서는 DRAM이 알려져 있다. 1비트의 정보를 포함하는 메모리 셀 부분은 적은 수의 디바이스들의 조립체 즉 DRAM의 경우 한 개의 트랜지스터와 한 개의 캐패시터의 조립체로서 형성될 수 있으므로 용량을 증대시키는데 적합하고 상당히 발전된 정제 프로세스에서 선도적인 역할을 한다.
DRAM의 메모리 용량은 약 3년간에 4번에 걸쳐 증대되어 왔으며, 칩 면적도 매 세대마다 1.5배씩 증대되어 왔다. 반면에, 메모리 셀 면적은 1/3로 감소되어 왔다. 한편, 감지 증폭기가 판독할 수 있도록 하기 위해서는 또한 α-선으로 인해 유발되는 소프트 에러(soft error)가 발생하지 않도록 하기 위해서는, 메모리 셀 면적이 상기한 바와 같이 감소되는 경우에도 전하 보유 캐패시터의 저장 용량은 동일하게 해야만 예를 들어 저장 용량을 20fF 내지 30fF로 해야만 한다. 따라서, 캐패시터 면적을 증대시켜야 하거나 높은 특정 유전 상수의 막을 캐패시터의 유전체 막으로서 사용해야 한다.
근래, 높은 특정 유전 상수의 막으로서는 탄탈 산화물이 기대되어 왔는데, 이 막은 지금까지 캐패시터의 유전체 막으로서 주로 사용되고 있는 실리콘 질화물 막의 특정 유전 상수인 7.5보다 상당히 높은 23의 유전 상수를 갖는다.
그런데, 통상적인 DRAM를 제조함에 있어서는 도 4에 도시한 바와 같이 메모리 셀 부분을 형성하기 위한 셀 영역(1)과 주변 회로 부분을 형성하기 위한 회로 영역(2)을 가진 반도체 기판(51)상에 중간층 절연막(52)이 형성된 기판 몸체(50)를 사용한다. 메모리 부분과 주변 회로 부분을 기판 몸체(50)상에 형성할 때에는, 하부 전극(55a), 유전체 막(55b) 및 상부 전극(55c)을 포함하는 캐패시터(55)를 형성하는 단계를 먼저 수행하고, 그 다음 회로 영역(2)에 주변 회로를 형성하는 단계를 수행하는데, 그 이유는 캐패시터(55)를 형성하는 단계가 주변 회로를 형성하는 단계에서의 온도보다 높은 온도의 열 처리 단계를 포함하므로 주변 회로를 먼저 형성하는 경우에는 이후 캐패시터(55)를 형성하는 단계에서의 열 처리 단계로 인해 주변 회로에 결점이 야기되기 때문이다.
예로서, 주변 회로를 형성하는 단계에서는, 반도체 기판(51)상에 형성된 확산층(56)과 기판 몸체(50)상에 형성된 배선을 접속시키기 위한 접속 홀(57)을 회로 영역(2)의 반도체 기판(51)상에 있는 절연막(52, 53, 54)을 통해 그 홀이 확산층(56)에 도달할 때까지 형성한다. 그 다음, 접속 홀(57)내에 장벽 금속층으로서 텅스텐을 매립하여 확산층(56)과의 접합을 위한 텅스텐 플러그를 형성하는 단계를 수행한다.
따라서, 캐패시터(55)를 형성하는 단계 전에 주변 회로를 형성하는 단계를 수행하여 텅스텐 플러그를 형성하면, 캐패시터(55)를 형성하는 단계에서 하부 전극(55a)을 형성하는 폴리실리콘내의 불순물을 활성화시키기 위한 열 처리로 인해서 텅스텐 플러그의 장벽 금속층이 확산층(56)을 관통하여 반도체 기판(51)에 이르게 되는 현상이 발생된다. 그 결과, 텅스텐 플러그와 확산층(56)간의 접합 부분에서 접합 누설이 생긴다. 그러므로, 회로 영역(2)내에 주변 회로를 형성하는 단계를 셀 영역(1)내에 캐패시터(55)를 형성하는 단계 이후에 수행한다. 셀 영역(1)내의 기판 몸체(50)상에 비트 라인(58)을 형성하는 단계는 주변 회로를 형성하는 단계 전에 수행한다.
또한, 주변 회로를 형성하는 단계 중의 텅스텐 플러그를 형성하는 단계에서 회로 영역(2)의 중간층 절연막(52, 53, 54)에 접속 홀(57)을 형성할 때, 포토리소그라픽 단계 및 건식 에칭 단계를 수행한다. 그러나, 상술한 고집적 DRAM의 제조를 위해 접속 홀(57)이 디바이스 절연 영역(59)의 단부와 부분적으로 중첩하도록 포토리소그라픽 단계에서 실리콘 산화물 막을 포함하는 디바이스 절연 영역(59)에 대한 마스크 정렬을 수행할 때에 오정렬이 생길 수도 있다. 이 경우, 디바이스 절연 영역(59)이 조각되어 하부 반도체 기판(51)이 노출되는데, 이를 그대로 두면 이후의 단계에서 도전성 재료를 접속 홀(57)내에 매립할 때에 누설 전류가 생긴다.
이를 감안하여, 근래에는, 도 5에 도시한 바와 같이, 불순물 이온을 접속 홀(57)을 통해 그 홀의 저부에 노출된 확산층(56)에 주입(접점 보상 이온 주입)시킨 다음에 주입된 불순물을 약 800℃와 같은 폴리실리콘 막의 형성을 위한 온도 보다 높은 온도의 열처리에 의해 반도체 기판(51)에서 활성화시켜 보상 확산층(60)을 형성함으로써 누설 전류의 발생을 방지한다.
그런데, 종래 기술의 반도체 디바이스 제조 방법에서는, 상술한 바와 같은 주변 회로 형성 단계에 보상 확산층 형성 단계를 도입하면, 높은 온도의 활성화 열처리가 캐패시터 형성 단계 이후의 보상 확산층 형성 단계에서 수행된다. 그러므로, 탄탈 산화물 막을 캐패시터 형성 단계에서 유전체 막으로서 사용하면, 탄탈 산화물과 캐패시터의 하부 전극은 이후에 적용되는 활성화 열처리에 의해 반응하여 하부 전극이 산화되어 유효 용량이 작아지는 결점이 생긴다. 예를 들어, 폴리실리콘을 캐패시터의 하부 전극으로서 사용하면, 그 폴리실리콘은 4의 낮은 특정 유전 상수를 가진 실리콘 산화물을 형성하여 용량이 작아지게 한다.
상술한 바와 같은 활성화 열처리시에 하부 전극으로서의 폴리실리콘이 산화되는 것을 방지하기 위해서는, 도 5에 도시한 바와 같이 폴리실리콘의 산화 방지를 위해 탄탈 산화물을 포함하는 유전체 막(55b)과 하부 전극(55a)간에 실리콘 질화물 막(61)을 배치하는 것을 생각해 볼 수도 있다. 그러나, 실리콘 질화물 막(61)의 특정 유전 상수가 7.5이므로, 그 경우에 있어서도 용량이 작아지는 것을 피할 수 없다.
또한, 캐패시터의 하부 전극을 형성하기 위한 재료로서 높은 온도로 열처리되는 폴리실리콘 대신에 낮은 온도의 텅스텐을 사용하는 것이 고려되어 왔다. 그러나, 텅스텐도 상술한 보상 확산층 형성 단계에서 높은 온도의 활성화 열처리에 의해 산화되어 캐패시터의 용량이 작아지게 한다. 또한, 텅스텐의 산화물은 승화되므로, 텅스텐은 팽창되어 더 이상 하부 전극으로서의 역할을 담당할 수 없다.
상술한 바로부터, 탄탈 산화물 막과 같은 고유전 상수의 막을 캐패시터로서 사용하더라도 또한 보상 확산층 형성 단계를 주변 회로 형성 단계에서 수행하더라도 캐패시터의 용량이 작아 지지 않게 하는 DRAM 형성 기법을 개발해야만 했다.
또한, DRAM이 판독 성능은 전하 경로인 비트 라인의 저항을 낮추는 만큼 향상되나, 저저항 재료가 아닌 텅스텐 폴리사이드 (WSi)x/poly-Si)가 비트 라인을 형성하기 위한 재료로서 사용되는데 이는 그것이 현재 주변 회로 형성 단계 중의 보상 확산층 형성 단계에서 내열성을 갖기 때문이다. 상술한 바와 같이, 텅스텐 폴리사이드의 저항보다 낮은 저항을 가진 텅스텐을 비트 라인을 형성하기 위한 재료로서 사용하고자 하는 경우, 비트 라인도 상술한 바와 같은 주변 회로 형성 단계 전에 형성되므로, 그 텅스텐은 보상 확산층 형성 단계에서의 활성화 열처리 동안 텅스텐과 접촉하는 산소 원자 및 중간층 절연막들로부터 나오는 가스와 반응하여 비트 라인의 분리와 같은 고장을 유발하는 문제점을 나타낸다. 따라서, 비트 라인의 고장을 유발하지 않으면서도 비트 라인의 저항을 낮출 수 있는 기법을 개발해야만 했다.
따라서, 본 발명의 목적은 상술한 문제점들을 해결하기 위해 반도체 디바이스 제조 방법을 제공하고자 하는 것이다.
본 발명에 따라 제공되는 반도체 디바이스 제조 방법은 메모리 셀 부분을 형성하기 위한 셀 영역과 주변 회로 부분을 형성하기 위한 회로 영역을 가진 반도체 기판을 포함하는 기판 몸체를 사용하되, 회로 영역내의 반도체 기판에는 확산층이 형성되어 있고 반도체 기판상에는 절연막이 형성되어 있다. 이 방법은:
주변 회로를 형성하는 단계로서, 저부에서 확산층이 노출되도록 회로 영역내에 있는 절연막에 접속 홀을 형성하는 단계와, 접속 홀의 근방에 있는 확산층에 불순물을 이온 주입하는 단계와, 확산층에 도입되는 불순물을 활성화시키기 위해 열처리를 적용하는 단계를 포함하는 상기 주변 회로를 형성하는 단계와;
셀 영역을 처리하는 단계로서, 셀 영역내에 있는 기판 몸체 상에 캐패시터를 형성하는 단계를 가진 상기 셀 영역을 처리하는 단계를 포함한다.
상기 셀 영역을 형성하는 단계에서는, 셀 영역내에 있는 기판 몸체 상에 비트 라인을 형성하는 단계를 캐패시터를 형성하는 단계와 함께 수행할 수도 있다.
본 발명에서는, 불순물을 회로 영역내에 있는 접속 홀의 저부에서 노출된 확산층내로 이온 주입하고 불순물의 활성화를 위한 열처리를 주변 회로를 형성하는 단계에서 수행하므로, 보상 확산층이 회로 영역내에 있는 반도체 기판상에 형성된다. 또한, 캐패시터를 형성하는 단계를 가진 셀 영역을 처리하는 단계를 보상 확산층이 제공된 주변 회로를 형성하는 단계 이후에 수행하므로, 이렇게 형성한 캐패시터는 보상 확산층을 형성하기 위한 높은 온도로 열처리되지 않는다. 따라서, 캐패시터를 형성하는 단계에서 유전체 막을 형성하는 재료에 대한 고온 열처리에 의해 캐패시터의 용량이 작아지게 될 수도 있다. 그러나, 높은 특정 유전 상수를 가지며 확산 영역과 접합될 도전성 부분을 주변 회로를 형성하는 단계에서 회로 영역내에 있는 접속 홀내에 형성하는 경우에도, 접합된 부분에서 접합 누설을 유발하지 않는 온도로 형성될 수 있는 유전체 재료를 사용할 수 있다. 또한, 이 유전체 재료를 사용하여 유전체 막을 형성하는 경우에도, 고온 열처리가 적용되지 않으므로 형성된 캐패시터의 용량은 작아 지지 않게 된다. 또한, 캐패시터의 하부 전극을 형성하는 재료에 보상 확산층을 형성하기 위한 높은 온도의 열처리에 의해 결점이 생길 수도 있는데, 셀 영역을 처리하는 단계를 주변 회로를 형성하는 단계 이후에 수행하므로, 저온에서 형성될 수 있는 전도 재료를 사용할 수 있다. 또한, 셀 영역을 처리하는 단계를 주변 회로를 형성하는 단계 이후에 수행하므로, 비트 라인을 형성하는 단계를 셀 영역을 처리하는 단계에서 수행하는 경우에도, 형성된 비트 라인에 보상 확산층을 형성하기 위한 어떤 고온 열처리도 적용되지 않는다. 따라서, 고온 열처리에 의한 결점을 가지나 낮은 저항을 가져 회로 영역내에 있는 도전성 부분과 확산층간의 접합된 부분에서 접합 누설을 유발하지 않는 온도로 형성될 수 있는 도전성 재료를 비트 라인을 형성하기 위한 재료로서 사용할 수 있다.
본 발명에 따른 반도체 디바이스 제조 방법의 바람직한 실시예를 도면을 참조하여 설명한다.
도 1a 내지 도 1d, 도 2a 내지 도 2d 및 도 3a 내지 도 3c는 본 발명에 따른 반도체 디바이스 제조 방법의 바람직한 실시예에 대한 주요 부분들의 단계별 단면도이다. 도 1a 내지 도 1c에서, (1)은 DRAM의 메모리 부분을 형성하는 셀 영역을 나타낸 것이고, (2)는 로직 부분을 포함하는 주변 회로 부분을 형성하는 회로 영역을 나타낸 것이다.
이 실시예에 따른 반도체 디바이스 제조 방법에서, 도 1a에 도시한 기판 몸체(10)는 주변 회로를 형성하는 단계 전에 먼저 마련된다. 즉, 예로서, NMOSS 트랜지스터를 메모리 셀 부분에 대해 채택하고, NMOS 트랜지스터와 PMOS 트랜지스터를 포함하는 CMOS 트랜지스터를 주변회로에 대해 채택하는 경우, 그들 NMOS 트랜지스터와 PMOS 트랜지스터를 형성하기 위한 영역들을 전기적으로 절연하기 위해서 디바이스 절연 영역(12)을 셀 영역(1) 및 실리콘 반도체 기판(11)에 기존의 디바이스 절연기법으로 형성한다. 디바이스 절연 영역(12)은 예를 들어 실리콘 산화물 막으로 만든다. 또한, 디바이스 절연 기법으로서는 예를 들어 트렌치 디바이스 절연 기법 또는 LCOS 디바이스 절연 기법을 언급할 수 있다.
다음, 도체 기판내에 NMOS 트랜지스터를 형성하기 위한 P 웰 영역(도시안함)과 PMOS 트랜지스터를 형성하기 위한 N 웰 영역(도시안함)을 형성하는 단계를 수행한다.
먼저, P 웰을 형성하기 위한 영역에서만 개방된 레지스트 패턴을 반도체 기판상에 포토리소그라피에 의해 형성하고 그 레지스트 패턴을 P 웰 영역을 형성하기 위한 마스크로서 사용하는 것에 의해 이온 주입을 행한다. 이온 주입에서는, 붕소 이온(B+)을 P형 불순물로서 사용하고 스파이킹(spiking) 에너지를 190KeV로 설정하며 도우즈(dose) 속도를 6×1012/㎠으로 설정한다. 그 다음, 레지스트 패턴을 제거한다.
다음, N 웰을 형성하기 위한 영역에서만 개방된 레지스트 패턴을 반도체 기판상에 포토리소그라피에 의해 형성하고 그 레지스트 패턴을 N웰 영역을 형성하기 위한 마스크로서 사용하는 것에 의해 이온 주입을 행한다. 이온 주입에서는, 인 이온(P+)을 N형 불순물로서 사용하고 스파이킹 에너지를 500KeV로 설정하며 도우즈(dose) 속도를 5×1012/㎠으로 설정한다. 그 다음, 레지스트 패턴을 제거한다.
다음, 실리콘 산화물 막을 포함하는 게이트 절연막을 예를 들어 열적 산화법(도시안함)에 의해 반도체 기판(11)의 PMOSS 트랜지스터 및 NMOSS 트랜지스터를 형성하기 위한 영역내에 형성한다. 다음, 게이트 전극에 대한 막 재료로서 도핑된 폴리실리콘 막을 셀 영역(1) 및 회로 영역(2)내에 있는 반도체 기판(11)상에 화학적 증착법(이하, CVD라고 함)에 의해 형성한다. 예로서, 저압하의 CVD(이하, LP-CVD라고 함)를 이용하여 도핑된 폴리실리콘 막을 형성하는 조건은 다음과 같다.
출발 가스 물질 : SiH4/Ph3/He/N2
유속 : 100sccm/50sccm/400sccm/200sccm
대기압 : 70Pa
기판 온도 : 610℃
다음, 텅스텐 실리사이드 막을 도핑된 폴리실리콘 막상에 CVD에 의해 형성한다. LP-CVD를 CVD로서 사용하는 경우의 막 형성 조건은 다음과 같다.
출발 가스 물질 : WF6/SiH2Cl2/Ar
유속 : 2.5sccm/150sccm/100sccm
대기압 : 40Pa
기판 온도 : 680℃
다음, 레지스트 패턴을 텅스텐 실리사이드 막상에 리소그라피에 의해 형성하고 이어서 그 레지스트 패턴을 텅스텐 실리사이드 막 및 도핑된 폴리실리콘 막을 게이트 전극 형상으로 만들기 위한 마스크로서 사용하여 건식 에칭을 수행한다. 다음, 그 레지스트 패턴을 제거하여, 게이트 절연막상에 형성된 폴리실리콘과 그 층상에 형성된 텅스텐 실리사이드 막을 포함하는 폴리사이드 구조의 게이트 전극(13)을 얻는다. 건식 에칭을 예를 들어 마이크로웨이브 에칭기를 사용하여 서로 다른 조건의 두 단계로 수행하는 경우의 에칭 예는 다음과 같다. 제1 단계는 텅스텐 실리사이드 막의 에칭 조건에 대한 것이고, 제2 단계는 폴리실리콘 막의 에칭 조건에 대한 것이다.
제1 단계
에칭 가스 : Cl2/O2
유속 : 75sccm/8sccm
대기압 : 0.4Pa
마이크로웨이브 전력: 900W
RF 전력 : 60W, 20A/7A
기판 온도 : 20℃
제2 단계
에칭 가스 : HBr2/O2
유속 : 120sccm/4sccm
대기압 : 1.0Pa
마이크로웨이브 전력: 900W
RF 전력 : 40W, 25A/4A
기판 온도 : 20℃
다음, PMOS 트랜지스터를 형성하기 위한 영역을 포토리소그라피에 의해 레지스트 막으로 덮고 이온 주입을 행하여 NMOS 트랜지스터를 형성하기 위한 영역내에 LDD 확산 영역을 형성한 후에 레지스트 막을 제거한다. 다음, 이와 동일한 방식으로, NMOS 트랜지스터를 형성하기 위한 영역을 레지스트 막으로 덮고 이온 주입을 행하여 PMOS 트랜지스터를 형성하기 위한 영역내에 LDD 확산 영역을 형성한 후에 레지스트 막을 제거한다.
다음, 얇은 실리콘 산화물 막(도시안함)을 반도체 기판(11)상에 형성하여 게이트 전극을 덮는다. 이어서, 실리콘 산화물 막이 건식 에칭에 의해 노출될 때까지 폴리실리콘 막을 에칭-백하여, 게이트 전극의 측벽상에 LDD 측벽(도시안함)을 형성한다. 실리콘 산화물 막을 형성하기 위한 조건 예 및 폴리실리콘을 형성하기 위한 조건 예는 다음과 같다.
실리콘 산화물 막을 형성하기 위한 조건
출발 가스 : TEOS(Si(OC2H5)4)/N2
유속 : 50sccm/5sccm
대기압 : 80Pa
기판 온도 : 720℃
폴리실리콘 막을 형성하기 위한 조건
출발 가스 : SiH4/Ne/N2
유속 : 100sccm/400sccm/200sccm
대기압 : 70Pa
기판 온도 : 610℃
다음, 레지스트 막을 포토리소그라피에 의해 셀 영역(1) 및 회로 영역(2)내의 PMOS 트랜지스터들을 형성하기 위한 영역들을 덮는 상태로 반도체 기판(11)에 형성한다. 다음, N형 불순물을 소스/드레인 확산층을 형성하기 위해 회로 영역(2)내의 NMOS 트랜지스터를 형성하기 위한 영역내로 이온 주입한다. 이어서, 레지스트 막을 제거한다. 동일한 방식으로, 레지스트 막을 셀 영역(1) 및 회로 영역(2)내의 NMOS 트랜지스터들을 형성하기 위한 영역들을 덮는 상태로 반도체 기판(11)에 형성한다. 다음, P형 불순물을 소스/드레인 확산층을 형성하기 위해 회로 영역(2) 내의 PMOS 트랜지스터를 형성하기 위한 영역내로 이온 주입한다. 이어서, 레지스트 막을 제거한다.
셀 영역(1)내의 확산층 농도는 회로 영역(2)내의 확산층 농도의 보다 낮기 때문에, 셀 영역(1)의 확산층(14)은 상술한 바와 같은 LDD 확산층을 형성하기 위한 이온 주입에 의해서만 반도체 기판(11)상에 형성한다.
또한, 회로 영역(2)내의 확산층(15)은 LDD 확산층을 형성하기 위한 이온 주입 및 소스/드레인 확산층을 형성하기 위한 이온 주입에 의해 반도체 기판(11)에 고농도로 형성한다.
다음, LDD 측벽을 구성하는 폴리실리콘 막을 건식 에칭에 의해 제거하고 이어서 제1 중간층 절연막(16)을 CVD에 의해 게이트 전극(13)을 덮는 상태로 반도체 기판 (11)상에 형성한다. 제1 중간층 절연막(16)은 본 발명의 절연막을 구성하는 것으로서, 표면이 평탄하게 되도록 형성된다. 다음, 셀 영역(1)에서, 후술하는 바와 같이 기판 몸체(10)상에 형성된 비트 라인과 확산층(14)을 접속하기 위한 폴리실리콘 플러그(17) 및 캐패시터의 하부 전극과 확산층(14)을 접속하기 위한 폴리실리콘 플러그(18)를 형성한다.
폴리실리콘 플러그(17, 18)를 형성할 때, 확산층(14)에 이르는 접속 홀(17a, 18a)을 셀 영역(1)내에서 제1 중간층 절연막(16)의 폴리실리콘 플러그(17)를 형성하는 위치에 형성한다. 이어서, 포토리소그라피에 의해 형성되고 상술한 건식 에칭시에 에칭 마스크로서 사용된 레지스트 막을 제거한다.
다음, 도핑된 폴리실리콘 막을 CVD에 의해 제1 중간층 절연막(16)상에 형성하여 접속 홀(17a, 18a)을 매립한다. 다음, 그 도핑된 폴리실리콘 막을 예를 들어 에칭 백에 의해 제1 중간층 절연막(16)의 표면이 노출되는 위치에 이를 때까지 제거하여 접속 홀(17a)내에 남겨진 도핑된 폴리실리콘 막을 포함하는 폴리실리콘 플러그와 접속 홀(18a)내에 남겨진 도핑된 폴리실리콘 막을 포함하는 폴리실리콘 플러그를 얻는다.
상술한 바와 같이 도 1a에 도시한 기판 몸체(10)를 형성한 후, 도 1b 내지 도 2a에 도시한 주변 회로를 형성하는 단계를 수행한다. 먼저, 도 1b에 도시한 바와 같이, 제2 중간층 절연막(21)을 CVD에 의해 기판 몸체(10)상에 형성하되, 예를 들어 차후 형성할 비트 라인의 두께로 형성한다.
다음, 도 1c에 도시한 바와 같이, 레지스트 패턴(22)을 회로 영역(2)내의 확산층(15)과 접속될 플러그를 형성하기 위해 포토리소그라피에 의해서 제2 중간층 절연막(21)상에 형성한다. 이어서, 그 레지스트 패턴(22)을 마스크로서 사용하여 건식 에칭을 행하는 것에 의해, 제2 중간층 절연막(21)과 제1 중간층 절연막(22)을 관통하여 저부에서 확산층(15)을 노출시키는 접속 홀(23a)을 형성한다. 이 접속 홀(23a)은 본 발명의 접속 홀을 구성한다. 다음, 레지스트 패턴(22)을 제거한다.
예를 들어 평판 에칭기를 사용하여 접속 홀(23a)을 형성하기 위한 건식 에칭을 수행하는 경우의 에칭 조건은 다음과 같다.
에칭 가스 : CHF3/CF4/Ar
유속 : 40sccm/400sccm/600sccm
대기압 : 20Pa
RF 전력 : 1200W(380㎑)
기판 온도 : 0℃
다음, 도 1d에 도시한 바와 같이, 회로 영역(2)내의 P형 확산층(15)에 대한 위치만을 개방시키는 레지스트 패턴(24)을 포토리소그라피에 의해 제2 중간층 절연막(21)상에 형성한다. 다음, P형 불순물을 접속 홀(23a)을 통해 그 홀의 저부 근방에 있는 P형 확산층(15)내로 이온 주입(접점 보상 이온 주입)한다.
이어서, 레지스트 패턴(24)을 제거한다. 동일한 방식으로, 회로 영역(2)내의 N형 확산층(15)에 대한 위치만을 개방시키는 레지스트 패턴(24)을 포토리소그라피에 의해 제2 중간층 절연막(21)상에 형성한다. 다음, N형 불순물을 접속 홀(23a)을 통해 그 홀의 저부 근방에 있는 N형 확산층(15)내로 이온 주입(접점 보상 이온 주입)한다. 이어서, 레지스트 패턴(24)을 제거한다.
다음, 이전에 이온 주입시킨 불순물들을 반도체 기판(11)내에서 활성화시켜 도 2a에 도시한 바와 같이 회로 영역(2)내의 접속 홀(23a) 바로 밑에 있는 반도체 기판(11)내에 보상 확산층(25)을 제공하는 온도의 열처리를 수행한다. 이 열처리는 예를 들어 약 10초 동안 약 1000℃의 조건하에서 RTA(급속 열적 어닐링)를 사용하거나 약 10분 동안 약 800℃의 조건하에서 노(furnace)를 사용하여 수행할 수도 있다.
상술한 바와 같이 주변 회로를 형성하는 단계를 수행한 후, 도 2b 내지 도 3b에 도시한 바와 같이 셀 영역을 처리하는 단계를 수행한다. 이 셀 영역 처리 단계는 셀 영역(1)내의 기판 몸체(10)상에 비트 라인을 형성하는 단계와 캐패시터를 형성하는 단계를 포함한다. 이 실시예에서는, 비트 라인을 형성하는 단계를 후술하는 바와 같은 캐패시터를 형성하는 단계 이전에 수행한다. 또한, 비트 라인을 형성하는 단계에서는, 주변 회로를 형성하는 단계에서 상술한 열처리 단계 이후에 또한 캐패시터를 형성하는 단계 이전에 수행할 단계 즉 회로 영역(2)의 접속 홀(23a)에 확산층(15)과 접합될 도전성 부분을 형성하는 단계도 함께 수행한다.
먼저, 도 2b에 도시한 바와 같이 비트 라인을 형성하는 단계에서는, 셀 영역(1)의 비트 라인을 형성하기 위한 위치를 개방시키는 레지스트 패턴(26)을 제2 중간층 절연막(21)상에 형성한다. 이어서, 그 레지스트 패턴(26)을 마스크로서 사용하여 제2 중간층 절연막(21)을 건식 에칭하여 비트 라인을 형성하기 위한 홈(27a)을 형성한다. 또한, 홈(27a)은 그 홈이 셀 영역(1)내의 기판 몸체(10)상에 형성된 실리콘 플러그(17)를 지나 그 홈의 저부가 폴리실리콘(17)의 상부면에 이르도록 형성한다.
다음, 도전성 재료 막(도시안함)을 제2 중간층 절연막상에 형성하여 재료 막으로 셀 영역(1)의 홈(27a)과 회로 영역(2)의 접속 홀(23a)을 매립한다. 이어서, 제2 중간층 절연막의 표면이 노출되는 한편 홈(27a)과 접속 홀(23a)내에 전도성 재료가 남겨지는 상태로 될 때까지 예를 들어 화학/기계적 연마법(이하, CMP라고 함) 또는 에칭 백 방법에 의해서 도전성 재료 막을 제거한다.
이렇게 해서, 셀 영역(1)내에 비트 라인(27)을 형성하는데, 이 비트 라인은 홈(27a)내에 매립된 채로 남겨진 도전성 재료 막을 포함하며 폴리실리콘 플러그(17)에 의해 확산층(14)에 접속된다. 또한, 접속 홀(23a)내에 매립된 채로 남겨진 도전성 재료를 포함하며 확산층(15)과 접속되는 플러그(23)가 회로 영역(2)내에 형성된다. 이 플러그(23)는 본 발명의 전도성 부분을 구성한다.
회로 영역(1)의 플러그(23)와 확산층(15)간의 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도에서 형성될 수 있는 재료를 홈(27a)과 접속 홀(23a)내에 매립될 도전성 재료로서 사용한다. 예를 들어, 장벽 금속으로서의 도전성 재료로 접속 홀(23a)을 매립하는 것에 의해 플러그(27)를 구성하는 경우, 장벽 금속으로서의 도전성 재료로 접속 홀(23a)을 매립하는 것에 의해 플러그(27)를 구성하는 경우에 확산층(15)과 플러그(23)간의 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도는 확산층(15)과 플러그(23)의 장벽 금속간의 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도이다.
예를 들어 티타늄 또는 티타늄과 티타늄 질화물의 적층막으로 장벽 금속층을 형성하는 경우의 온도는 예를 들어 약 600℃보다 낮은 온도인데, 600℃보다 낮은 온도로 CVD에 의해서 형성될 수 있는 텅스텐이 이 실시예에서 도전성 재료로서 사용된다. CVD에 의해 텅스텐 막을 형성하는 조건은 다음과 같다. 티타늄, 티타늄 질화물 등은 예를 들어 약 150℃ 내지 200℃의 온도로 스퍼터링에 의해 막으로 형성될 수 있다.
출발 가스 : WF6/H4/Ar
유속 : 75sccm/500sccm/2800sccm
대기압 : 10640Pa
기판 온도 : 450℃
텅스텐 막을 CMP에 의해서 제거하는 경우의 연마 조건은 다음과 같다.
연마 플레이트 회전수 : 50rpm
웨이퍼 보유지지 시료대 회전수 : 40rpm
연마 압력 : 500gf/㎠
연마액 : 제2 철 질산염 슬러리
온도 : 25℃
또한, 이 실시예는 홈(27a) 및 접속 홀(23a)내에 매립될 도전성 재료로서 텅스텐을 사용하는 예를 보이고 있으나, 회로 영역(2)내의 확산층(15)과 플러그(23)간의 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도에서 형성될 수 있는 것이라면 어떤 다른 재료도 사용될 수 있다. 일 예로서, 전기 분해에 의해 저온에서 형성될 수 있는 구리를 들 수 있다. 또한, 구리를 도전성 재료로서 사용하는 경우, 예를 들어 티타늄 또는 티타늄 질화물을 포함하는 장벽 금속을 홈(27a)과 구리간에 또한 접속 홀(23a)과 구리간에 삽입할 수도 있다. 구리막을 전기 분해에 의해 형성하는 조건은 다음과 같다.
화학 용액 : CuSO4; 68g/litter
H2SO4; 170g/litter
HCl ; 70ppm
온도 : 25℃
인가 전류 : +9A
비트 라인(27) 및 플러그(23)를 상술한 바와 같이 형성한 후, 비트 라인(27) 및 플러그(23)의 상부면을 덮는 제3의 절연층 막(28)을 도 2d에 도시한 바와 같이 제2 중간층 절연막(21)상에 형성한다. 제3 중간층 절연막(28)은 비트 라인(27)과 그 절연막상에 형성될 캐패시터의 하부 전극에 대한 막이다. 제3 중간층 절연막(28)을 평판 플라즈마 CVD 디바이스를 사용하는 플라즈마 CVD에 의해 실리콘 산화물 막으로 형성하는 예는 다음과 같다.
출발 가스 : TEOS/O2
유속 : 800sccm/600sccm
대기압 : 1133.2Pa
기판 온도 : 400℃
RF 전력 : 700W
다음, 도 2d에 도시한 바와 같이, 접속 홀(29a)을 셀 영역(1)내의 제2 중간층 절연막(21)과 제3 중간층 절연막(28)을 통해 형성한다. 이 단계에서는, 접속 홀(29a)을 메모리 노드 접점 부분의 일부로 되는 폴리실리콘 플러그(18)에 이르도록 형성한다. 다음, 상술한 포토리소그라피시에 제3 중간층 절연막(28)상에 형성된 또한 건식 에칭시에 에칭 마스크로서 사용된 레지스트 패턴을 제거한다.
예를 들어 평판 에칭기를 사용하여 접속 홀(29a)을 형성하는 건식 에칭을 수행하는 경우의 에칭 조건은 다음과 같다.
에칭 가스 : CHF3/CF4/Ar
유속 : 40sccm/400sccm/600sccm
대기압 : 20Pa
RF 전력 : 1200W(380㎑)
기판 온도 : 0℃
다음, 캐패시터를 형성하는 단계를 수행한다. 먼저, 캐패시터의 하부 전극을 형성하기 위한 도전성 재료를 제3 중간층 절연막(28)상에 형성하여 접속 홀(29a)을 매립한다. 회로 영역(2)에 이전에 형성된 확산층(15)과 플러그(23)간의 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도에서 형성될 수 있는 도전성 재료를 도전성 재료 막을 위한 도전성 재료로서 사용한다. 하부 전극의 형성 후 수행되는 캐패시터의 유전체 막 형성시에 용량을 감소시키지 않으면서 셀 영역내에 형성될 캐패시터의 용량을 유지할 수 있고 또한 셀 영역 처리 단계 후의 열처리시에 셀 영역 처리 단계에서 형성된 캐패시터의 용량을 유지할 수 있는 다른 도전성 재료도 이 실시예에서 사용된다.
상술한 도전성 재료로서는 , 제1 도전성 재료 및 제2 도전성 재료를 이 실시예에서 사용한다. 제1 도전성 막(도시안함)을 제3 중간층 절연막(28)상에 형성하여 제1 도전성 재료로 접속 홀(29a)을 매립한 후, 제1 도전성 재료 막을 포토리소그라피 및 건식 에칭에 의해 하부 전극 형상으로 제조하여 하부 전극 주 몸체를 형성한다. 다음, 도 3a에 도시한 바와 같이 제2 도전성 재료(도시안함)를 포함하는 막으로 제1 도전성 재료를 포함하는 하부 전극 주 몸체의 표면을 덮는 것에 의해 하부 전극(30)을 형성한다. 또한, 접속 홀(29a)을 제1 도전성 재료로 매립하기 때문에, 메모리 노드 접점 부분을 구성하는 접점 부분(31)을 폴리실리콘 플러그(18)와 함께 형성한다.
이 경우, 회로 영역(2)내의 확산층(15)과 플러그(23)간의 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도에서 형성될 수 있는 재료를 제1 도전성 재료로서 사용한다. 또한, 상기한 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도에서 형성될 수 있고 셀 영역 처리 단계에서 형성된 캐패시터의 용량을 유지할 수 있으면서도 캐패시터 유전체 막 형성 및 셀 영역 처리 단계 후의 열처리시에 하부 전극 주 몸체 표면의 산화를 억제하는 도전성 재료를 제2 도전성 재료로서 사용한다.
제1 도전성 재료와 제2 도전성 재료의 조합으로서는, 회로 영역(2)내의 확산층(15)과 플러그(23)간의 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도가 예를 들어 약 600℃ 이하로 규정되는 경우, 텅스텐의 제1 도전성 재료와 텅스텐 질화물의 제2 도전성 재료를 포함하는 조합, 텅스텐의 제1 도전성 재료와 루테늄의 제2 도전성 재료를 포함하는 조합 및 구리의 제1 도전성 재료와 텅스텐 질화물 또는 구리 질화물의 제2 도전성 재료를 포함하는 조합을 그 예로서 들 수 있다.
제1 도전성 재료로서 텅스텐을 사용하고 제2 도전성 재료로서 텅스텐 질화물을 사용하는 것에 의해 하부 전극을 형성하기 위한 조건들의 예는 다음과 같다. 이 예에서는, CVD를 텅스텐을 포함하는 제1 도전성 재료 막을 형성하는데 사용한다. 다음, 제1 도전성 재료 막을 평판 에칭기를 사용하여 포토리소그라피 및 건식 에칭에 의해 제조해서 하부 전극 주 몸체를 얻는다. 또한, 하부 전극 주 몸체의 표면을 평판 플라즈마 디바이스 또는 고밀도 플라즈마 디바이스를 사용하여 플라즈마로 질화시켜, 하부 전극 주 몸체의 표면상에 텅스텐 질화물을 포함하는 제2 도전성 재료를 형성한다.
텅스텐 막 형성 조건
출발 가스 : WF6/H4/Ar
유속 : 75sccm/500sccm/2800sccm
대기압 : 10640Pa
기판 온도 : 450℃
건식 에칭 조건
에칭 가스 : SF6/Ar/He
유속 : 140sccm/110sccm/25sccm
대기압 : 32.0Pa
RF 전력 : 625W
평판 플라즈마 디바이스에 의한 질화 조건
처리 가스 : N2
유속 : 1000sccm
대기압 : 1200Pa
고밀도 플라즈마 디바이스에 의한 질화 조건
처리 가스 : N2
유속 : 1000sccm
대기압 : 0.2Pa
루테늄을 제2 도전성 재료로 사용하는 경우, 루테늄 막은 스퍼터링에 의해 예를 들어 약 150℃ 내지 200℃의 낮은 온도에서 형성할 수 있다. 루테늄 막을 사용하는 경우에는, 하부 전극 주 몸체의 표면이 캐패시터 유전체 막 형성 및 셀 영역 처리 단계 후의 열처리시에 산화되더라도 캐패시터의 용량이 유지될 수 있다.
하부 전극(30)을 형성한 후에는, 캐패시터용의 유전체 막(32a)을 제3 절연막(28)상에 하부 전극(30)을 덮는 상태로 형성한다. 이 상태에서, 유전체 막(32a)을 회로 영역(2)내의 확산층(15)과 플러그(23)간의 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도에서 형성할 수 있다. 또한, 이 실시예의 유전체 재료로서는 유전체 재료로서 사용되는 실리콘 질화물의 유전 상수(특정 유전 상수=7.5)보다 높은 특정 유전 상수를 가진 재료를 사용하는 것이 바람직하다.
상술한 유전체 재료로서는, 탄탈 산화물(Ta2O5), 이리듐 산화물(IrO2), 티타늄 산화물(TiO2), 세륨 산화물(CeO2), 스트론튬 티타네이트(SrTiO3), 바륨 스트론튬 티타네이트((Ba, Sr)TiO3) 및 란탈 납 지르코늄 티타네이트((La, Pb)(Zr, Ti)O3)를 그 예로서 들 수 있다.
이 실시예에서는, 확산층(15)과 플러그(23)간의 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도(예를 들어 약 600℃ 이하)로 형성될 수 있는 탄탈 산화물을 사용한다. CVD에 의해 탄탈 산화물을 형성하기 위한 조건의 예는 다음과 같다. 탄탈 산화물 막을 형성한 후, 열처리를 약 500℃의 오존 분위기에서 수행하여 탄탈 산화물내의 산화되지 않은 탄탈 막을 산화시켜 유전체 재료 막(32a)을 얻는다.
출발 가스 : Ta(OC2H5)/O2/N2
유속 : 0.05sccm/500sccm/1000sccm
대기압 : 65Pa
기판 온도 : 480℃
다음, 상부 전극을 형성하기 위한 도전성 재료막(33a)을 유전체 재료막(32a)상에 형성한다. 확산층(15)과 플러그(23)간의 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도에서 형성될 수 있는 재료를 또한 도전성 재료(33a)로서 사용한다. 그 예로서는, 티타늄 질화물 막 또는 티타늄 질화물 막과 저저항 금속 재료의 적층막을 들 수 있다. 스퍼터링에 의해 티타늄 질화물을 포함하는 도전성 재료(33a)를 형성하기 위한 조건의 예는 다음과 같다. 티타늄 질화물을 포함하는 도전성 재료 막(33a)물은 또한 CVD에 의해 형성될 수 있다.
스퍼터링 가스 : Ar/N2
유속 : 30sccm/800sccm
대기압 : 0.4Pa
DC 전력 : 5㎾
기판 온도 : 150℃
다음, 도 3b에 도시한 바와 같이, 레지스트 패턴(34)을 포토리소그라피에 의해 셀 영역(1)내의 캐패시터를 덮는 상태로 도전성 재료(33a)상에 형성한다. 이어서, 회로 영역(2)과 같은 불필요한 부분상에 형성된 도전성 재료 막(33a)과 유전성 재료 막(32a)을 레지스트 패턴(34)을 마스크로서 사용하여 건식 에칭에 의해 제거해서 유전체 막(32)과 캐패시터의 상부 전극(33)을 형성한다. 다음, 도 3c에 도시한 바와 같이 레지스트 패턴(34)을 제거하여 하부 전극(30), 유전체 막(32) 및 상부 전극(33)을 포함하는 DRAM용의 캐패시터(35)를 형성한다. 이 단계에서의 건식 에칭은 예를 들어 마그네트론 에칭기를 사용하여 다음과 같은 조건하에서 수행한다.
에칭 가스 : Cl2/Ar/He
유속 : 30sccm/30sccm/10sccm
대기압 : 2.5Pa
DC 전력 : 350W
자계 : 2E-3T
이어서, 배선 등을 통상의 배선 형성법에 의해서 셀 영역(1) 및 회로 영역(2)에 대해 형성한다. 예로서, 실리콘 산화물 막을 포함하는 제4 중간층 절연막(36)을 예를 들어 CVD에 의해 제3 중간층 절연막상에 상부 전극(33)을 덮는 상태로 형성한다. 다음, 포토리소그라피 및 건식 에칭에 의해 상부 전극(33)에 이르는 접속 홀(37a)을 셀 영역(1)내의 제4 중간층 절연막(36)에 형성하고, 플러그(23)의 상부 표면에 이르는 접속 홀(38a)을 회로 영역(2)내의 제4 중간층 절연막(36) 및 제3 중간층 절연막(28)을 통해 형성한다.
다음, 예를 들어 텅스텐을 포함하는 도전성 재료 막을 제4 중간층 절연막(36)상에 형성하여 접속 홀(37a, 38a)의 내부를 매립한다. 이어서, 접속 홀(37a)내에 남겨진 도전성 재료를 포함하는 플러그(37) 및 접속 홀(38a)내에 남겨진 도전성 재료를 포함하는 플러그(38)를 건식 에칭에 의해 제4 중간층 절연막(36) 표면의 노출 위치까지 도전성 재료 막을 에칭 백하여 형성한다.
다음, 알루미늄 또는 알루미늄과 구리의 합금을 포함하는 배선 재료 막을 스퍼터링에 의해 제4 중간층 절연막(36)상에 형성하고, 그 배선 재료 막을 포토리소그라피 및 건식 에칭에 의해 제조하여, 플러그(37)에 의해서 상부 전극(33)과 접속되는 배선(39) 및 플러그(38, 23)에 의해서 확산층(15)과 접속되는 배선(39)을 제4 중간층 절연막(36)상에 형성한다. 메모리 셀 부분과 주변 회로 부분을 가진 DRAM을 포함하는 반도체 디바이스는 상술한 단계들에 의해 제조된다.
상술한 바와 같이, 이 실시예에서는, 셀 영역 처리 단계에서 캐패시터를 형성하는 단계를 보상 확산층(25)을 형성하기 위해 이온 주입 및 열처리를 수행하는 회로 영역 처리 단계 후에 수행한다. 그러므로, 캐패시터(35)는 보상 확산층(25)을 형성하기 위한 고온 열처리에 의한 영향을 받지 않기 때문에, 캐패시터용의 유전체 막(32)을 아주 높은 특정 유전 상수를 갖되 고온 열처리에 의해 캐패시터의 용량을 감소시키는 탄탈 산화물을 사용해서 형성할 수 있다. 따라서, 메모리 셀의 면적이 감소되는 경우에도 α-선으로 인해 유발되는 소프트 에러를 효과적으로 극복할 수 있는 캐패시터의 용량을 제공할 수 있는 반도체 디바이스를 제조할 수 있으며, 또한 반도체 디바이스의 집적도를 더욱 증대시킬 수 있다.
또한, 탄탈 산화물은 회로 영역(2)내의 확산층(15)과 플러그(23)간의 접합 부분에서 접합 누설을 유발하지 않는 온도로 형성될 수 있는 재료이기 때문에, 유전체 막(32)의 형성으로 인해 전기적 신뢰성의 저하되는 것도 방지될 수 있다. 또한, 캐패시터(35)를 형성하는 단계를 주변 회로를 형성하는 단계 이후에 수행하므로, 보상 확산층(25)을 형성하기 위한 고온 열처리에 대해서는 내열성을 갖지 않으나 저온에서 형성될 수 있는 텅스텐을 캐패시터(35)의 하부 전극(30)을 형성하기 위한 재료로서 사용할 수 있다. 그러므로, 하부 전극(30)의 형성으로 인한 주변 회로 부분의 전기적 신뢰성 저하가 방지될 수 있다. 상술한 바와 같이, 캐패시터(35)를 저온에서 형성할 수 있기 때문에, 캐패시터(35)를 주변 회로를 형성하는 단계 이후에 수행하는 경우에도 주변 회로 부분의 전기적 신뢰성을 유지할 수 있다.
또한, 이 실시예에서는, 비트 라인(27)을 형성하는 단계를 회로 영역 처리 단계 이후에 수행하므로, 보상 확산층(25)을 형성하기 위한 고온 열처리에 대해서는 내열성을 갖지 않으나 저저항성을 가지며 회로 영역(2)내의 확산층(15)과 플러그(23)간의 접합 부분에서 접합 누설을 유발하지 않는 온도로 형성될 수 있는 텅스텐을 비트 라인(27)을 형성하기 위한 재료로서 사용할 수 있다. 따라서, 비트 라인(27)의 저항을 감소시키면서도 비트 라인(27)의 고장을 유발하지 않을 수 있는 한편 주변 회로 부분의 전기적 신뢰성을 유지할 수 있기 때문에, 높은 판독 속도를 가지면서도 동작상이 에러가 없고 판독 성능이 향상된 반도체 디바이스를 제조할 수 있다. 또한, 텅스텐의 저항보다 작은 저항을 가진 구리를 비트 라인(27)을 형성하기 위한 재료로서 사용하는 경우, 판독 성능이 더욱 향상된 반도체 디바이스를 얻을 수 있다.
또한, 이 실시예에서는, 확산층(15)과 접합될 플러그(23)를 비트 라인(27)을 형성함과 동시에 회로 영역(2)내에 형성하므로, 비트 라인 및 플러그를 별개로 형성하는 종래 기술에 비해서 단계 수가 줄어든다. 그러므로, 생산 수율이 향상될 수 있다. 따라서, 이 실시예에서는, 용량이 크고 판독 성능이 향상된 DRAM을 포함하는 반도체 디바이스를 제조할 수 있다.
또한, 이 실시예에서는, 비트 라인을 보상 확산층을 형성하기 위한 열처리 이후에 형성하지만, 보상 확산층을 형성하기 위한 열처리에 대해 내열성을 가진 도전성 재료 예를 들어 텅스텐 실리사이드를 비트 라인을 형성하기 위한 재료로서 사용하는 경우에는 비트 라인을 보상 확산층을 형성하기 위한 이온 주입 이전에 형성할 수 있다.
또한, 당업자에게는 자명하듯이, 본 발명에 따른 반도체 디바이스 제조 방법은 상술한 실시예에만 국한하지 않으며 형성 조건 및 재료는 본 발명의 요지를 벗어나지 않는 한 적절히 변형될 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 디바이스 제조 방법에서는, 캐패시터를 형성하기 위한 단계를 가진 셀 영역 처리 단계를 회로 영역내로 불순물을 주입하고 그 불순물을 활성화시키기 위해 고온 열처리를 행하는 주변 회로 형성 단계 이후에 수행하므로, 이렇게 형성한 캐패시터는 주변 회로 형성 영역에 대한 열처리의 영향을 받지 않는다. 그러므로, 고온 열처리에 의해 캐패시터의 용량이 감소될 우려가 있는 높은 유전 상수의 유전체 재료를 캐패시터용의 유전체 막을 형성하기 위한 재료로서 사용할 수 있기 때문에, 메모리 셀의 면적이 감소되는 경우에도 α-선에 의해 유발되는 소프트 에러를 효과적으로 극복할 수 있는 캐패시터 용량을 제공할 수 있는 반도체 디바이스를 제조할 수 있다. 또한, 확산층과 접합된 도전성 부분을 주변 회로를 형성하는 이전 단계에서 회로 영역내의 접속 홀에 형성하는 경우에도, 그 접합 부분에서 접합 누설을 유발하지 않는 온도로 형성될 수 있는 재료가 상기한 높은 유전 상수의 유전체 재료로서 사용되면, 주변 회로 부분의 전기적 신뢰성을 유지할 수 있다.
또한, 셀 영역 처리 단계를 주변 회로를 형성하는 단계 이후에 수행하므로, 고온 열처리로 인해 유발되는 결점 때문에 이제까지 사용되지 않았을 저저항의 도전성 재료를 셀 영역 처리 단계에서 비트 라인을 형성하는 단계를 수행하는 경우에 비트 라인을 형성하기 위한 재료로서 사용할 수 있다. 그러므로, 판독 성능이 향상된 반도체 디바이스를 제조할 수 있다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 디바이스 제조 방법의 바람직한 실시예에 대한 주요 부분(1)의 단계별 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 디바이스 제조 방법의 바람직한 실시예에 대한 주요 부분(2)의 단계별 단면도.
도 3a 내지 도 3c는 본 발명에 따른 반도체 디바이스 제조 방법의 바람직한 실시예에 대한 주요 부분(3)의 단계별 단면도.
도 4는 종래 기술에 따른 반도체 디바이스 제조 방법의 일 예의 주요 부분에 대한 단계별 단면도.
도 5는 종래 기술에 따른 반도체 디바이스 제조 방법의 다른 예의 주요 부분에 대한 단계별 단면도.
<도면의 주요부분에 대한 부호의 설명>
10 : 기판 몸체
11 : 반도체 기판
12 : 디바이스 절연 영역
13 : 게이트 전극
14, 15 : 확산층
16 : 제1 중간층 절연막
17, 18, 23, 37, 38 : 플러그
17a, 18a, 23a, 29a, 37a, 38a : 접속 홀
21 : 제2 중간층 절연막
22, 24, 26, 34 :레지스트 패턴
25 : 보상 확산층
27 : 비트 라인
27a : 홈
28 : 제3 중간층 절연막
30 : 하부 전극
31 : 접점 부분
32, 32a : 유전체 막
33 : 상부 전극
33a : 도전성 재료
35 : 캐패시터
36 : 제4 중간층 절연막
39 : 배선(39)
Claims (18)
- 메모리 셀 부분을 형성하기 위한 셀 영역과 주변 회로 부분을 형성하기 위한 회로 영역을 가진 반도체 기판을 포함하는 기판 몸체를 사용하되, 상기 회로 영역내의 상기 반도체 기판에는 확산층이 형성되어 있고 상기 반도체 기판상에는 절연막이 형성되어 있는 반도체 디바이스를 제조하는 방법에 있어서,저부에서 상기 확산층이 노출되도록 상기 회로 영역내에 있는 상기 절연막에 접속 홀을 형성하는 단계,상기 접속 홀의 근방에 있는 상기 확산층에 불순물을 이온 주입하는 단계, 및상기 확산층에 도입된 상기 불순물을 활성화시키기 위해 열처리를 적용하는 단계로 이루어진 주변 회로 형성 단계와;그 다음, 상기 셀 영역내에 있는 상기 기판 몸체 상에 캐패시터를 형성하는 단계를 가진 셀 영역 처리 단계를 포함하는 반도체 디바이스 제조 방법.
- 제1항에 있어서,상기 주변 회로를 형성하는 단계에서의 상기 열처리 적용 단계와 상기 셀 영역을 처리하는 단계에서의 상기 캐패시터 형성 단계 사이에서, 상기 회로 영역내의 상기 접속 홀에 상기 확산층과 접합될 도전성 부분을 형성하는 단계와,상기 셀 영역을 처리하는 단계에서 상기 확산층과 상기 도전성 부분간의 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도에서 형성될 수 있는 유전체 재료로 상기 캐패시터의 유전체 막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제2항에 있어서, 실리콘 질화물의 것보다 높은 특정 유전 상수를 가진 재료를 상기 유전체 재료로서 사용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제3항에 있어서, 탄탈 산화물을 상기 실리콘 질화물의 것보다 높은 특정 유전 상수를 가진 재료로서 사용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제3항에 있어서, 이리듐 산화물을 상기 실리콘 질화물의 것보다 높은 특정 유전 상수를 가진 재료로서 사용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제3항에 있어서, 티타늄 산화물을 상기 실리콘 질화물의 것보다 높은 특정 유전 상수를 가진 재료로서 사용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제3항에 있어서, 세륨 산화물을 상기 실리콘 질화물의 것보다 높은 특정 유전 상수를 가진 재료로서 사용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제3항에 있어서, 스트론튬 티타네이트를 상기 실리콘 질화물의 것보다 높은 특정 유전 상수를 가진 재료로서 사용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제3항에 있어서, 바륨 스트론튬 티타네이트를 상기 실리콘 질화물의 것보다 높은 특정 유전 상수를 가진 재료로서 사용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제3항에 있어서, 란탄 납 지르코늄 티타네이트를 상기 실리콘 질화물의 것보다 높은 특정 유전 상수를 가진 재료로서 사용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제1항에 있어서,상기 방법은 상기 주변 회로를 형성하는 단계에서의 상기 열처리 적용 단계와 상기 셀 영역을 처리하는 단계에서의 상기 캐패시터 형성 단계 사이에서, 상기 회로 영역내의 상기 접속 홀내에 상기 확산층과 접합될 도전성 부분을 형성하는 단계를 포함하고,상기 셀 영역을 처리하는 단계에 이어서 다른 열처리를 적용하고, 상기 확산층과 상기 접속 부분간의 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도에서 형성될 수 있는 도전성 재료로 상기 캐패시터의 하부 전극을 형성하는 단계 - 상기 도전성 재료는 상기 하부 전극을 형성한 후에 수행되는 상기 캐패시터의 유전체 막 형성시에 상기 셀 영역을 처리하는 단계에서 형성될 상기 캐패시터의 용량을 유지시킬 수 있고, 상기 셀 영역을 처리하는 단계 이후의 열처리시에 상기 셀 영역을 처리하는 단계에서 형성되는 상기 캐패시터의 용량을 유지시킬 수 있음 -를 더 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제11항에 있어서, 상기 방법은상기 캐패시터의 하부 전극을 형성할 시에, 상기 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도에서 형성될 수 있는 제1 도전성 재료로 하부 전극 주 몸체를 형성하고, 이어서 상기 하부 전극 주 몸체의 표면을 제2 도전성 재료로 덮어 상기 하부 전극을 형성하는 단계를 더 포함하며,상기 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도에서 형성될 수 있고, 상기 캐패시터의 유전체 막 형성 및 상기 셀 영역 처리 단계 이후의 열처리시에, 상기 하부 전극 주 몸체 표면 상에서의 산화를 억제시켜, 상기 셀 영역 처리 단계에서 형성된 상기 캐패시터의 용량을 유지할 수 있고 상기 셀 영역을 처리하는 단계에서 이전의 상기 캐패시터의 용량을 유지할 수 있는 도전성 재료를 상기 제2 도전성 재료로서 사용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제12항에 있어서, 상기 제1 도전성 재료는 텅스텐이며, 상기 제2 도전성 재료는 텅스텐 질화물인 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제1항에 있어서, 상기 셀 영역을 처리하는 단계는 상기 캐패시터를 형성하는 단계를 가지며, 또한 상기 셀 영역내에 있는 상기 기판 몸체 상에 비트 라인을 형성하는 단계를 갖는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제14항에 있어서, 상기 방법은상기 주변 회로를 형성하는 단계에서의 상기 열처리 적용 단계와 상기 셀 영역을 처리하는 단계에서의 상기 캐패시터 형성 단계 사이에서, 상기 회로 영역의 상기 접속 홀내에 상기 확산층과 접합될 도전성 부분을 형성하는 단계를 더 포함하며,상기 확산층과 상기 도전성 부분간의 상기 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도에서 형성될 수 있는 도전성 재료를 비트 라인을 형성하기 위한 도전성 재료로서 사용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제15항에 있어서, 텅스텐을 상기 비트 라인을 형성하기 위한 도전성 재료로서 사용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제15항에 있어서, 상기 셀 영역 처리 단계에서 상기 비트 라인을 형성하기 위한 단계는 상기 캐패시터를 형성하는 단계 이전에 수행되는 단계이며,상기 회로 영역의 상기 접속 홀내에 상기 확산층과 접합될 도전성 부분을 형성하는 단계는 상기 비트 라인을 형성하는 단계에서 함께 수행되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제17항에 있어서, 상기 방법은 상기 비트 라인을 형성하기 위해 홈을 상기 셀 영역의 절연막에 형성하고, 이어서 상기 셀 영역내의 상기 홈과 상기 회로 영역내의 접속 홀에 동일한 도전성 재료를 매립해서, 상기 비트 라인 및 상기 확산층과 접합될 도전성 부분을 형성하고, 상기 확산층과 상기 도전성 부분 간의 접합 부분에서 접합 누설을 유발하는 온도보다 낮은 온도에서 형성될 수 있는 재료를 사용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
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