TW407374B

TW407374B - Method of manufacturing a semiconductor device

Info

Publication number: TW407374B
Application number: TW088102677A
Authority: TW
Inventors: Tetsuo Gocho
Original assignee: Sony Corp
Priority date: 1998-02-25
Filing date: 1999-02-23
Publication date: 2000-10-01
Also published as: KR100525336B1; JPH11243180A; US6258654B1; KR19990072910A

Description

控-苽智弩財產局員工肩費合作社"1,". 407374 Β7 五、發明說明（1 ) 發明背景發明領域本發明與一種半導體裝置之製法有關，尤其是有關於，例如，應用在製造以高度精製及集成而成之記億裝置的半導體積體電路或同時配置記億裝置及邏輯裝置在內之半導體積體電路。相關技術說明最近幾年當中，由於將半導體積體電路大大發展成高度集成及高效能，DRAM爲已知之例子。因可將包含一資訊位元之記憶晶格部份加以形成一較少數量裝置的組合，亦即，在DRAM只要一電晶體及一電容，就可適當增加電容量並在高等精製製程中擔任領導地位。改在三年內，DRAM之記億容量已增加四倍之多。而且，在每一年代上，晶片面積已增加了1.5倍。然而，記億晶格面積卻降至1 / 3。同時，爲了能以一感知放大器加以讀取並爲防止發生α射線所感應之軟性錯誤，如以上說明甚至將記憶晶格面積加以縮減的話，對於一蓄電電容而言亦需同一儲存電容量，例如，需要確定從2 0至 3 0 f F之値。然後，必要增加電容面積或使用一高特定電介常數之薄膜作爲電容之電介薄膜。最近，已經預期可將二氧化鉅作爲一高特定電介常數之薄膜。與π目前主要用在電容電介薄膜之氮化矽薄膜 7.5的特定電介常數比較，該薄膜具一特別高之特定電本纸張砭度这用中國國家標準（CNShVl規格（210 X 297公釐） -4- {請先閱讀背面之注意事項再填寫本頁)

-----— II ·1111111· I 烴;5-#智«財產笱員工.'«費合作社0,,?_ 401374 A7 ___B7_ 五、發明說明（2 ) • . 气介常數2 3。順且’在製造一平常DRAM中，如第4圖所示，使用一基體5 0，該基體5 0具一中介層絕緣膜5 2形成在 —半導體基體5 1上，而該基體5 1具一晶格區（1 )用以形成記憶晶格部份以及一電路區（2 )用以形成一週邊電路。當記憶部份及週邊電路部份形成至基體5 0時，即實施一形成電容5 5之步驟，然後再進行將週邊電路形成至電路區（2 )之步驟，其中，電容5 5包含一下電極 5 5 a ，一電介薄膜5 5 b以及一上電極5 5 c。這是因爲形成電容5 5之步驟比形成週邊電路之步驟多含一高溫下之熱處理步驟，因此，假如預先有形成週邊電路時’形成電容5 5隨後步驟中之熱處理歩驟對於週邊電路部份即產生壞處。例如，在形成週邊電路之步驟中’形成一連接孔5 7 ，穿過電路區（2 )之半導體基體5 1上之中介層絕緣膜 52，53及54，直達擴散層56，其中’該連接孔 5 7連接形成在半導體基體5 1上之擴散層5 6以及形成在基體5 0上之繞線。接著，藉連接孔5 7中之障壁金屬層進行一燃鎢步驟’因此形成一鎢接頭與擴散層5 6接合於是，在電容5 5形成步驟前，藉進行形成週邊電路之步驟而形成鎢接頭時’在電容5 5形成步驟中，觸發形成下電極5-5 a之聚合矽膜中雜質的熱處理即造成鎢接頭之障壁金屬層滲入擴散層5 6觸及半導體基體5 1之現象 {請先《讀背面之注意事項再填寫本頁) 訂---------線丨

407374 A7 B7 五、發明說明（3) ^ 。結果，在鎢接頭及擴散層5 6間之結合部份造成接合漏涧。因此，在晶格區（1 )中之電容5 5形成步驟後即進行電路區（2 )中之週邊電路形成步驟°在週邊電路形成步驟前進行在晶格區（1 )中之基體5 0上形成—位元線 5 8之步驟。而且，當在週邊電路形成步驟中之鎢接頭形成步驟中，對電路區（2)之中介層絕緣膜52 ’ 53及54形成連接孔5 7時即利用一光蝕刻步驟以及一乾鈾刻步驟°然後，在製造如上所說明之高集成DRAM的光蝕刻步驟中 ’一進行相對於包含一氧化矽膜之裝置隔離區5 9之光罩對位時，有時會造成錯位，而在與裝置隔離區5 9末端部份重疊之狀態下形成連接孔5 7。在此狀況下，刻出裝置隔離區5 9，暴露出在下之半導體基體5 1 ，假如就這樣擺著，則在隨後步驟中，當將一導電材質埋植入連接孔 57中時會造成漏電電流。有鑒於上，在最近幾年中，如第5圖所示，雜質離子經由連接孔5 7植入暴露在連接孔5 7 (接觸補償離子植入）底部之擴散層5 6，然後，在高於聚合矽膜形成溫度下’例如約8 0 0 °C，以熱處理在半導體基體5 1中對所植入之雜質加以觸發，而形成一補償擴散層6 0 ，因此防止產生漏電電流。順且，在先前技術半導體裝置之製法中，如在如上所說明之週邊-屬路形成步驟中導入補償擴散層形成步驟，則在電容形成步驟後之補償擴散層形成步驟中，在一較高溫本纸張又用中國國家標進（CNS)A4規格（210*297公釐）

Mil oil (請先^慘^^之注意事項再填寫本頁》訂· ' 線. 經;2-部智慧时產局員工鸿費合作社印装 -6 - 經戈部智«.吋產蜀員工消費合作钍?-1·: ,¾ 407374 A7 __B7 _ 五、發明說明（4 ) 下進行熱處理之觸發。因此，在電容形成步驟中，假如以氧化钽膜作爲電介膜，則觸發熱處理反應出氧化鉅及下電容，隨後會應用該熱處理而造成將下電極加以氧化而降低有效電容量之壞處。例如，當電容之下電極使用聚合矽時，該聚合矽即形成具一低如4之特定電介常數之氧化矽加以降低電容量。一觸發以上說明之熱處理時，爲防止作爲下電極之聚合矽的氧化，可考慮在低電極5 5 a及包含氧化鉅之電介膜5 5 b間插入一氮化砂膜6 1 ，如第5圖所示，防止聚合矽之氧化。然而，因氮化矽膜6 1之特定電介常數爲 7 . 5，在此狀況下，電容量之下降是無法避免的。而且，已經考慮使用可在較低溫度下加以形成之鎢取代在高溫下進行熱處理之聚合矽作爲形成電容下電極之材質。然而，在如上說明之補償擴散層形成步驟中，也會經由在高溫下觸發熱處理將鎢加以氧化，造成電容電容量之下降。而且，因氧化鎢之昇華，鎢即膨脹而不再作爲下電極。從前述中，已經有需求要發展一種DRAM之形成技術，使得甚至當使用如氧化钽膜之高電介常數膜作爲電容電介膜且甚至即使在週邊電路形成步驟中進行補償擴散層形成步驟時也不會降低電容之電容量。而且，因作爲電荷路徑之位元線阻抗較低時就能多多改善DRA-M之讀取效能，但是使用非低阻抗材質之聚矽化鎢作爲位元線之形成材質，因目前在週邊電路形成步驟氏張尺用中舀國家標準（CNS)A·!規格（210 X 297公餐) ： (請先闓讀背面之注意事項再填寫本頁> </ ► · n ϋ n 1· _^i ^ · ϋ ϋ 1 言線Λ 蛵濟部智tt>si產局工消費合作-fitrl·'·、. 407374 A： _B7_ 五、發明說明（5 ) 中之補償擴散層形成步驟中它爲抗熱的。如先前所說明，欲使用阻抗較聚矽化鎢爲低之鎢作爲位元線之形成材質，因在如上所說明之週邊電路形成步驟之前也形成了位元線，在補償擴散層形成步驟中之觸發熱處理期間，它與中介層絕緣膜氧化矽中之氧原子起反應，與鎢及自中介層絕緣膜放出之氣體接觸而造成產生諸如位元線斷接敗壞之問題。於是，也已經高度需要發展出一種可降低位元線阻抗而不致對位元線造成敗壞之技術。發明摘要爲解決前述主題，本發明提供一種使用基體之半導體裝置之製法，其中，該基體包含一半導體基體，該半導體基體具一用以形成記億晶格部份之晶格區以及一用以形成週邊電路部份之電路區，擴散層形成在電路區中之半導體基體，且一絕緣層則形成在半導體基體上，該方法包含：週邊電路之形成步驟，該步驟包含將連接孔形成至1 電路區中之絕緣膜而將底部擴散層加以暴露出之步驟；在連接孔近處將離子雜質植入擴散層之步驟；以及施用熱處理將導入擴散層之雜質加以觸發之步驟，且然後包含處理晶格區之步驟，該晶格區具在此晶格區中之基體上形成一電容之步驟。在晶格區處理步驟中，可與電容形成步驟一起進行在晶格區中之基體上形成一位元線之步驟. 表I气張丈lii用中因國家標準（CVS).<V1規格（210 X 297公蜚) ' <請先閱讀背面之注意事項再填寫本頁)

^ ^--------訂---------線AV r A7 -—-4#?374-— 五、發明說明（6 ) (請先閱^背4,之注意事項再填寫本頁> •線. 在本發明中，因雜質係以離子植入暴露在電路區中連接孔底部之擴散層內且在週邊電路之形成步驟中進行觸發雜質之熱處理，補償擴散層則形成在電路區中之半導體基體上。然後，在設置補償擴散層之週邊電路形成步驟後，因進行具電容形成步驟之晶格區的處理步驟，於是爲了形成補償擴散層，所形成之電容未在高溫下受到熱處理。於是，在電容形成步驟中對於形成電介膜之材質，藉在高溫下熱處理可能有降低電容電容量之疑慮。然而，在週邊電路之先前形成步驟，電路區之連接孔中甚至假如形成一具高特定電介常數之導電部份並與擴散區接合，則可能使用一在某溫度下形成之電介材質而不致在結合部份造成接合漏洞。而且，甚至當利用此電介材質形成電介膜時，因未施用高熱處理，並未降低所形成電容之電容量。而且，在週邊電路形成步驟後因進行晶格區之處理步驟，對形成電容下電極之材質，爲形成補償擴散層而在高溫下所作的熱處理可能產生不利之處，而可能使用可在某一低溫下加以形成之導電材質。而且，在週邊電路形成步驟因進行晶格區之處理步驟，甚至假如在晶格區之處理步驟中進行位元線之形成步驟，亦未在高溫下對如此形成之位元線施行熱處理加以形成補償擴散層。因此，作爲形成位元線之一材質而言，可能使用因在高溫下之熱處理而飽受不利，但卻具較低阻抗且能在某一溫度下形成之一導電材質，而不對電路區中擴澈層及導電部份間之結合部份造成接合漏洞。衣纸張尺1这用中®國家標準（CN’S)/VI規格（210 X 297公g ) -9 - 407374 A7 B7 五、發明說明（7 ) __ 圖式簡述第1 A至1 D圖依步驟順序爲一主要部份（1 )之切面圖，表示根據本發明半導體裝置製法之優選實施例；第2 A至2 D圖依步驟順序爲一主要部份（2 )之切面圖，表示根據本發明半導體裝置製法之優選實施例： .第3 A至3 C圖依步驟順序爲一主要部份（3)之切面圖，表示根據本發明半導體裝置製法之優選實施例；第4圖爲一主要部份之切面圖，表示先前技術中半導體裝置製法之一種例子；以及第5圖爲一主要部份之切面圖，表示先前技術中半導體裝置製法之另一種例子。 (請先《讀背面之注意事項再填寫本頁) 4";"部智慧^產局員工消費合作.吐^;^ 主要元件對照表 5 0，1 0，5 1 ! 3 6，1 6，2 1 層絕緣膜 (1 ):晶格运 5 5，3 5 :電容 3 〇，3 3，5 5 £ 5 5 b :電介膜 38，38a，57，37 25，15，56，60, 5 8，4 7 :位元線 59，12 :裝置隔離區 .1 :基體 2 3-52 5 3 ，5 4 :中介 2 ):電路區 5 5 c :電極 :連接孔 4 :擴散層 ϋ技义度这用中S國家標聿（CNS)."V1規格（210 X 297公餐） -10- ^-------•訂-------線八 A7 407374 五、發明說明（8 ) 6 1 :氮化矽膜 1 3 :閘電極 (請先W讀背面之注意事項再填寫本頁) 17，18 :聚合砂插頭 23a，29a，17a，18a :連接孔 34，22，24，26:抗蝕圖案 2 7 a，2 0 a :溝糟 38，37，23，27，2:插頭 2 8 :絕緣層膜 3 1 :接觸部份 3 2 a :電介材質膜 3 3 a :導電材質膜 3 9 :繞線優選實施例說明經濟部智慧財產局員工消費合作社印製藉中一優選實施例及參照其隨圖加以說明根據本發明半導體裝置之一種製法。第1A〜1D圖，第2A〜2D 圖及第3 A〜3 C圖依步驟順序爲切面圖，表示本發明一優選實例之主要部份。在第1A〜1C圖中，（1)代表形成D R A Μ記憶晶格部份之晶格區而（2 )代表形成週邊電路之電路區，該週邊電路部份包含一邏輯部份。根據本實施例半導體裝置之製法中，在週邊電路之形成步驟前首先設置第1 Α圖中所述之基體1 〇。亦即，在採用N Μ 0 3 S電晶體爲記億體晶格部份及例如採用包含 —ΝΜΟ S電晶體與一PMO S電晶體之CMO S電晶體 -11 - 本纸張尺度適用中國园家標準（CNS)A4規格（2】〇 χ 297公釐） 40 切 4 λ： B7 五、發明說明（9 ) 爲一週邊電路部份之狀況下，以現有之裝置隔離技術將裝置隔離區1 2形成爲一晶格區（1 )及由砂做成之一半導體基體11之電路區（2)，形成PMOS電晶體及 N Μ 0 S電晶體作爲電氣隔離區。例如，裝置隔離區1 2 由氧化矽膜做成。而且，以裝置隔離技術而言，例如可提到溝糟裝置隔離技術或L C 0 S裝置隔離技術。然後’進行欲形成NMO S電晶體之Ρ井區（未示出 )形成步驟，及在導體基體中欲形成PMO S電晶體之Ν 井區（未示出）。在此步驟中，爲了要形成Ρ井而只在區域內開啓之抗蝕圖案以光蝕刻術形成在半導體基體11上，利用抗蝕圖案作爲光罩進行離子植入加以形成一 Ρ井區域。在離子植入當中，利用硼離子（Β + )作爲Ρ型雜質且將尖端能量設爲190kev，且用量爲6Χ1012 c m2。然後去除抗蝕圖案。接著以光蝕刻術在半導體基體1 1上形成只在一區域內開啓加以形成一N井之抗蝕圖案且利用抗蝕圖案作爲光罩進行離子植入加以形成一N井區域。在離子植入中，例如使用磷離子作爲N型雜質並將尖端能量設爲5 0 0 k e ν且用量爲5x 1 012cm2。然後，去除抗蝕圖案〇然後，爲了形成半導體基體1之PMO S S電晶體與 NMO S S電晶體，例如以熱氧化法（未示出）在一區域中加以形成-泡含氮化矽膜之閘絕緣膜。然後，以化學蒸氣沈積程序（此後稱爲CVD)將作爲閘電極薄膜材質之摻本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先M讀背面之注意事項再填寫本頁) -»<·------—訂----— I· · 經濟部智慧財產局員工消費合作社印製 407374 A7 B7__ 五、發明說明（10 ) 、雜質聚合矽膜分別形成在半導體基體1 1之晶格區（1 ) 及電路區（2 )。舉一例’使用降壓下之CVD (此後稱 L P — c V D ),形成一摻雜聚合砂膜之條件如下：啓動氣體材質：S iHa/Phs/He/Ns 及流動率 i〇〇sccm/5〇sccm/ 4〇〇sccm/20〇sccm 大氣壓力：7〇Pa 基體溫度然後，以CVD程序在摻雜聚合砍膜上形成Θ酸鎢膜。在使用一LP — CVD程序作爲CVD程序之狀況中，以下表示薄膜形成條件之—例1 ° 啓動氣體材質：Wf 6/S i ϋ2(： 1 2/Α ι· 及流動率 2.5sccm/15〇sccm/ 1 〇 0 s c c m 大氣壓力：4〇Pa

基體溫度：680 °C 然後，一抗蝕圖案以蝕刻術形成在矽酸鎢膜上’且隨後，利用抗蝕圖案作爲光罩’採用乾蝕刻法’以閘電極形狀加以製造矽酸鎢膜及摻雜聚合矽膜。然後，去除抗蝕圖案獲得一聚矽化鎢結構之閘電極1 3，該聚矽化鎢結構包含一形成在閘絕緣膜上之聚合矽以及形成在其上層上之矽酸鎢膜。當使用例如爲微波蝕刻器，在兩不同條件之步驟下進行乾蝕ϋ時，以下表示蝕刻條件之一例。（第一步驟 )爲矽酸鎢膜之蝕刻條件而（第二步驟）爲聚合矽膜之蝕本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) -0·<--------訂---------線· 經濟部智慧財產局員工消費合作社印製 -13- 407374 A7 B7 seem/ (第二步驟）蝕刻氣體及流動率五、發明說明（11 刻條件。 (第一步驟）蝕刻氣體及流動率： C 1 2 ‘ / 0 8 S C c m 大氣壓力： 0 • 4 Pa 微波功率： 9 0 0 W R F功率： 6 0 W > 2 基體溫度： 2 0 °c 7 Η Β τ / Ο 2 4 s c c m 大氣壓力：1 . 0 P a

微波功率：9 0 0 W

RF功率：4〇W，25A/4A

基體溫度：2 0 °C 然後，形成P Μ O S電晶體之區域以光蝕刻術覆蓋^ 抗蝕膜，並進行離子之植入，在形成NMO S電晶體之區域內形成一 L D D擴散層。然後，去除抗蝕膜。依相同方式，形成NMO S電晶體之區域覆蓋一抗蝕膜並進行離子之植入，在形成PMOS電晶體之區域內形成一 LDD擴散層。然後，去除抗蝕膜。然後，在半導體基體1 1上形成一薄氧化矽膜（未示出）加以覆蓋閘電極。接著，在氧化矽膜上形成一聚合矽膜，並將聚合矽膜加以蝕刻回來直到以乾蝕刻法加以暴露 11!!!1! ^ * — — — — — — — II — — — — — — I I* f請先閱讀背面之注意事項再填寫本頁} _ . 經濟部智慧財產局員工消費合作社印製表纸張又度適用中國國家標準（C\’S)A4規格（210 X 297公t ) -14 407374 3；_ 五、發明說明（12) 出氧化矽膜，因此在閘電極之邊壁上形成一 L D D邊壁（未示出）。以下表示形成氧化矽膜條件之例子以及形成聚合砂條件之例子。 (形成氧化矽膜之條件）啓動氣體及流動率：TEOS (S i (OC2H5) 4 )/N2;5〇sccm/ 5 s c c m 大氣壓力：8 0 P a

基體溫度：720 °C (形成聚合矽膜之條件）啓動氣體及流動率：S 1 H4/Ne/N2 : 100sccm/400sccm /200sccm 大氣壓力：70Pa

基體溫度：6 1 0 °C 然後，在半導體基體1 1上形成一抗蝕膜，加以覆蓋該區域，以光蝕刻術在晶格區（1 )及電路區（2 )內形成PMO S電晶體。然後，將N型雜質以離子植入該區域，在形成源極/洩流極擴散層之電路區（2 )內形成 NMO S電晶體。隨後，去除抗蝕膜。依相同方式，在半導體基體1 1上形成一抗蝕膜，加以覆蓋該區域，在晶格區（1 )及-電路區（2)內形成NMOS電晶體。然後，將離子植入該區域，在形成源極/洩流極擴散層之電路區 (請先閲讀背面之注意事項再填寫本頁)

-- - - - -- ---·1111111 I 經-部智慧时產局員工消費合作社印焚本紙張反度適用中國國家標準（CNS).A4規格（210 * 297公爱） -15- 經濟部智慧財產局員工消費合作社印製 407374 A7 ____B7___ 五、發明說明（13) (2)內形成PMOS。隨後，去除抗蝕膜。因晶格區（1 )中之擴散層濃度可能低於電路區（2 )中之擴散層濃度，晶格區（1 )之擴散層1 4只藉如上所述用以形成L D D擴散層之離子植入法形成在半導體基體1 1上。 .而且，電路區（2)中之擴散層1 5藉用以形成 L D D擴散層之離子植入法及形成源極/洩流極擴散層之離子植入法以高濃度形成在半導體基體1 1上。然後，以乾蝕刻法去除構成L DD邊壁之聚合矽膜，且接著，以CVD程序在半導體基體11上形成一第一中介層絕緣膜1 6 ，覆蓋閘電極1 3。第一中介層絕緣膜 1 6在本發明中構成絕緣膜，該膜表面形成爲平均。然後如稍後說明，在晶格區（1 )中形成一聚合矽插頭1 7及擴散層1 4，及作爲記億節點接觸部份加以連接一電容下電極之聚合矽插頭1 8及擴散層1 4，其中，聚合矽插頭 17用以連接形成在基體1〇上之位元線。一形成聚合矽插頭1 7及1 8後，即在晶格區中形成第一中介層絕緣膜1 6之聚合矽插頭1 7之位置形成觸及擴散層1 4之連接孔1 7 a及1 8 a 。隨後，一經前述之乾餓刻法即去除由光蝕刻術所形成及當作蝕刻光罩用之抗蝕膜。然後’爲了藉一 C V D程序加以埋植連接孔1 7 a及 1 8 a ’而在第一中介層絕緣膜1 6上形成一摻雜聚合矽膜。然後’例如將摻雜聚合矽膜加以蝕刻回來而去除直到本纸張尺度適用中關家標準（CNS)A4規格（210 X 297公爱) (請先閲讀背面之注意事項再填寫本頁) ,衣--------訂·-------· 407374 A7 B7____ 五、發明說明（14 ) 暴露出第一中介層絕緣膜1 6表面之位置，而獲致包含留置在連接孔1 7 a中之摻雜聚合矽膜的聚合矽插頭1 7，以及包含留置在連接孔1 8 a中之摻雜聚合矽膜的聚合砂插頭1 8。在形成以上說明’如第1 A圖所示之基體1 〇後，則進行第1 B圖至2 A圖中所示週邊電路之形成步驟。首先，如第1 B圖所示’以一 CVD程序在基體1 〇上形成一第二中介層絕緣膜2 1。第二中介層絕緣膜2 1，例如形成爲一位元線之厚度。然後，如第1 C圖中所示，爲了形成一可與電路區（ 2 )中之擴散層1 5連接之插頭，而以光蝕刻術在第二中介層絕緣膜2 1上形成一抗蝕圖案2 2。隨後，利用抗蝕圖案2 2當作光罩，進行洩流蝕刻，穿過第二中介層絕緣膜2 1及第一中介層絕緣膜1 6形成一連接孔2 3 a ，將底部之擴散層1 5加以暴露。連接孔2 3 a構成本發明之連接孔。然後，去除抗蝕圖案22。以下表示，例如利用一平行電鍍板蝕刻器，爲形成連接孔2 3 a而進行乾蝕刻情況下之蝕刻條件之例子。蝕刻氣體及流動率：C H F 3 / C F 4 / A r : 40sccm/400sccm /600sccm 大氣壓力：20Pa RF功率：1200W(380KHz) 基體溫度：0 °c 本纸張尺度適用中國國家標準（CNS)A4規格（210 χ 297公笼） I I I I I I I I ^ I I n t^)6J· n n i ^ n I n I I <請先閱讀背6*之注意事項再填寫本頁) · 經濟部智慧財產局員工消費合作社印說 -17- 407374 a7 __ B7 五、發明說明（15 ) (請先閱讀背面之注意事項再填寫本頁) 然後，如第1 D圖所示，以光蝕刻術在第二中介層絕緣膜2 1上形成一抗蝕圖案2 4，其中，在此第二中介層絕緣膜2 1中爲了電路區（2 )中之絕緣膜1 5，只開啓 P型擴散層15之位置。然後，以離子方式將P型雜質經由連接孔2 3 a (接觸補償離子植入）加以植入接近連接孔2 3 a底部之P型擴散層1 5。隨後，去除抗蝕圖案2 4。依相同方式，以光蝕刻術在第二中介層絕緣膜2 1上形成一抗蝕圖案2 4，其中，在此第二中介層絕緣膜2 1中爲了電路區（2 )中之絕緣層1 5 ，只開啓N型擴散層1 5之位置。然後，以離子方式將N型雜質經由連接孔2 3 a (接觸補償離子植入）加以植入N型擴散層15，然後，去除抗蝕圖案24。經濟部智慧財產局員工消費合作钍印製然後，以某一溫度進行熱處理，藉此熱處理在半導體基體1 1中觸發先前以離子植入之雜質，如第2A圖中所示，於半導體基體1 1內，恰在電路區（2)中之連接孔 23a下獲致一補償擴散層25 »例如，這可利用RTA (快速熱退火）在約1 0 0 0 °C之條件下進行約1 〇秒鐘之熱處理或利用一火爐在約8 0 0°C之條件下進行約1 〇分鐘之熱處理。如以上說明，進行週邊電路之形成步驟後，即進行如第2 B至3 B圖中所示，晶格區之處理步驟。晶格區處理步驟包含在晶格區（1 )中之基體1 0上之位元線的形成步驟以及電容之形成步驟。在此實施例中，在稍後將說明之電容形成步驟之前，先進行位元線之形成步驟。而且’ -18 - 本纸張尺度適用中國國家標準（CNS).A4規格（210x 297公坌） 40*7314 A7 B7 五、發明說明（16) _ 在位元線形成步驟中也一倂進行以上所說明在週邊電路形成步驟中所採用之熱處理步驟後以及電容形成步驟前的步驟，亦即，一種要與擴散層1 5結合至電路區（2 )之連接孔2 3 a之導電部份的形成步驟。首先，在位元線之形成步驟中，如第2 B圖所示’在第二中介層絕緣膜2 1上形成一抗蝕圖案2 6 ，其中’在此第二中介層絕緣膜2 1中開啓形成晶格區（1 )位元線之位置。接著，利用抗蝕圖案2 6當作光罩，將第二絕緣中介層絕緣膜2 1作乾蝕刻處理，爲形成位元線而加以形成溝糟2 7 a 。而且，將溝糟2 7 a形成得使溝糟穿經矽插頭1 7直到晶格區（1 )中之基體1 0且聚合矽插頭 1 7之上表面則面向底部。然後，去除抗蝕圖案26。然後，在第二中介層絕緣膜2 1上形成一導電材質膜 (未示出）但卻埋植了晶格區（1 )之溝糟2 7 a及電路區（2)之連接孔23a。接著，例如以化學/機械磨光法（此後稱CMP方法）或返蝕刻法加以去除導電材質膜，直到露出第二中介層絕緣膜2 1 ，而不管溝糟2 7 a與連接孔2 3 a中之導電材質。這在晶格區（1 )中形成一位元線2 7，該位元線包含留置並埋植在溝糟2 7 a並藉聚合矽插頭1 7連接到擴散層1 4之導電材質膜。而且，包含留置且埋植在連接孔 2 3 a中並與擴散層1 5結合之導電材質膜的插頭2 3是形成在電路-@ (2)中。插頭2 3構成本發明之導電部份本纸張尺度这用中國國家標準（C-\S)A4規格（210 x 297公餐） (請先閲讀背面之注4事項再填寫本頁) -仏·！！ —訂·！-線. 經濟部智慧財產局員工消費合作社印製 -19- A7 A7 經濟部智慧財產局員工消費合作社印製 __B7___ 五、發明說明（17 ) 使用一種可在低於某一溫度下加以形成之材質作爲導電材質而埋植在溝糟2 7 a及連接孔2 3 a內，其中，該溫度造成在電路區1之擴散層1 5及插頭2 3間之結合部份的接合漏洞。例如，當藉壁障金屬以導電材質加以埋植連接孔2 3 a而構成插頭2 7時，在藉壁障金屬層以導電材質加以埋植連接孔2 3 a而構成插頭2之情況中，比在擴散層1 5及插頭2 3間之結合部份造成接合漏洞之溫度低於在擴散層及插頭2 3之壁障金屬層間之結合部份造成接合漏洞之溫度。例如以鈦或鈦及氮化鈦之積層膜加以形成障壁金屬層之情況，溫度例如爲低於約6 0 0 °C，且在本實施例中使用可在溫度低於6 0 0 °C下以_ C V D程序加以形成之鎢當作導電材質。以下表示利用C V D程序加以形成鎢膜之條件的例子。例如，在約1 5 0 °C至2 0 0 °C下，以噴濺程序可將鈦，氮化鈦或諸如此類者加以形成一薄膜。啓動氣體及流動率：WF6/H4/Ar : " =75sccm/50〇sccm /2800s ccm 大氣壓力：1 0 6 4 0 P a

基體溫度：450 °C 以下表元當以C Μ P方法去除鎢膜之磨光條件的例子本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -20- I I I I ------I I ^ « — — — — I— I I (請先Μ讀背νέ之注意事項再填寫本頁) · 、 407374 A7 B7 五、發明說明（18 ) 磨光板轉數：50rpm (請先閱讀背面之注意事項再填寫本頁) 支撐晶圓樣品台之轉數：4 0 r pm 磨光壓力：500gi/cm2 磨光溶液：硝酸亞鐵漿

溫度：2 5 °C 而且’雖然本實施例表示使用鎢當作導電材質，埋植在溝糟2 0 a及連接孔2 3 a內之例子，只要此材料可形成於在電路區（2 )中擴散層1 5及插頭2 3間結合部份造成接合漏洞之溫度以下，則可使用任何其它之材質。以銅爲例，它可以電解電鏟法在一低溫下加以形成。而且，當使用銅作爲導電材質時，包含，例如鈦或氮化鈦之壁障金屬可介於溝糟2 7 a與銅之間以及介於連接孔2 3 a與銅之間。以下表示以電解電鍍法加以形成銅膜之條件的例子。線. 化學溶液：C u S 0 4 ; 6 8 g /升 Η 2 S 0 4 ； 170g /升 H C 1 : 7 0 p P m 經-都智慧財產局員工消費合作社印製

溫度：2 5 t 施加電流：+ 9 A 如上所說明形成位元線2 7及插頭2 3後，如第2 D 圖所示，在第二中介層絕緣膜2 1上形成一第三絕緣層膜 2 8，加以覆蓋位元線2 7及插頭2 3之上表面。第三中介層絕緣膜-~2 8爲一將位元線2 7加以絕緣之薄膜且電容之下電極則形成在第三中介層絕緣膜2 8上。以下表示使 -21 - 本纸張尺度適用中國國家標準（C\S)AJ規格（210 X 297公釐）經-部智慧財產局員工消費合作社印制^ 40*73^4 a7 B7 _ ---------- 五、發明說明（19 ) 用平行電鍍板電漿CVD裝置’藉由電漿CVD程序，形成具氧化矽膜之第三中介層絕緣膜2 8之例子。啓動氣體及流動率：TE〇S/〇2 ; 800 s c /600sccm 大氣壓力：1133.2Pa

基體溫度：400°C

RF功率：700W 然後，如第2 D圖所示，連接孔2 9 a穿過晶格區（ 2 )中之第二中介層絕緣膜2 1及第三中介層絕緣膜2 8 而形成。在此步驟中，連接孔2 9 a形成到可觸及聚合矽插頭1 8而成爲記憶節點接觸之一部份。然後’去除根據以上說明之光蝕刻術形成在第三中介層絕緣膜2 3上及根據乾蝕刻法當作蝕刻光罩之抗蝕圖案。以下表示，例如使用平行電鍍蝕刻器進行形成連接孔 2 9 a之乾蝕刻法之蝕刻條件的例子。蝕刻氣體及流動率：C H F 3 / C F 4 / A r ; 40sccm/400sccm /600sccm 大氣壓力：20Pa RF功率：1200W(380KHz)

基體溫度：0 °C 然後，進行電容之形成步驟。首先，形成電容下電極之導電材質膜形成在第三中介層絕緣膜2 8上加以埋植連接孔2 9 a。使用一種可在低於某一溫度下加以形成之導 ^-----------------線 — - · (靖先閱讀背面之注意事項再填寫本頁) ' 本紙張尺度邊用中國國家標準（CNS)A·!規格（210 X 297公笼） -22- A7 B7 407374 五、發明說明（2〇) 電材質作爲導電材質膜，其中，該溫度造成先前於電路區 (2 )中所形成之插頭1 3與擴散層1 5間結合部份之接合漏洞。本實施例中也使用另一導電材質，根據在形成下電極後所形成之電容電介膜，它可維持晶格區處理程序中所形成之電容的電容量於不墜，且根據晶格區處理步驟後之熱處理，可維持在晶格區處理程序中所形成之電容的電容量。在本實施例中使用第一導電材質及第二導電材質作爲以上說明之導電材質》在第三中介層絕緣膜2 8上形成第一導電膜（未示出），並以此第一導電材質加以埋植連接孔2 9 a後，以光蝕刻術及乾蝕刻法將第一導電材質膜製成下電極之形狀，形成下電極主體。然後，藉覆蓋下電極主體表面形成下電極3 0 ，如第3 A圖所示，下電極主體包含具一薄膜之第一導電材質而該薄膜包含第二導電材質 (未示出）。而且，因以第一導電材質加以埋植連接孔 2 9 a ，構成記憶節點接觸部份之接觸部份3 1則與聚合矽插頭18—起形成。在此情況下，使用一種可在低於某一溫度下加以形成之材質作爲第一導電材質（2)，其中，該溫度造成在電路區（2 )中之擴散層1 5與插頭2 3間之結合部份的接合漏洞。而且，使用一導電材質作爲第二導電材質，該導電材質可在對如上說明之結合部份造成接合漏洞之溫度以下加以形成-，以及維持在晶格區處理程序中所形成電容之電容量，而根據形成電容電介膜後之熱處理及晶格區處理請先讀背之注意事項再填· I- 頁訂線經濟部智慧財產局員工消費合作社印製本紙張尺度適用中舀國家標準（CNSMJ規格（210x297公釐）經濟部智慧时產局員工消費合作社印副衣 407374 at _B7____ 五、發明說明（21 ) 步驟加以抑制下電極主體表面之氧化作用。在溫度低於在電路區（2)中之擴散層15與插頭 2 3間的結合部份造成接合漏洞之溫度情況下，例如約 6 0 0 °C或更低些時，第一導電材質與第二導電材質之混合物例如可包含鎢之第一導電材質與氮化鎢之第二導電材質之混合物，包含鎢之第一導電材質與釕之第二導電材質之混合物以及包含銅之第一導電材質與氮化鎢或氮化銅之第二導電材質之混合物。以下表示利用鎢作爲第一導電材質及利用氮化鎢作爲第二導電材質加以形成下電極之條件的例子。在此例中，使用C V D程序加以形成包含鎢之第一導電材質膜。然後 ’利用一平行電鍍蝕刻器，以光蝕刻術及乾蝕刻法加以製造第一導電材質膜，獲致下電極主體。而且，利用一平行電鍍電漿裝置或一高密度電漿裝置以電漿將下電極主體表面加以氮化，因此，在下電極主體表面上形成一包含鎢之第二導電材質膜。 (形成鎢膜之條件）啓動氣體及流動率：WF6/H2/Ar ; =75sccm/500sccm /2800sccm 大氣壓力：10640Pa

基體溫度：4 5 0 °C (乾蝕刻法條件）本纸張尺度適用中囷國家標準（CN’S)A4規格（210 X 297公釐） -24- (請先閲讀背面之d意事項再填寫本頁) ^--------訂---------線- 407374 五、發明說明（22) 啓動氣體及流動率：SF6/Ar/He; {請先^讀背1之注意事項再填寫本頁) 140sccm/110sccm / 2 5 s c c m 大氣壓力：32Pa

RF功率：625W (高密度電漿裝置之氮化條件）處理氣體及流動率：N2;l〇〇〇sccm 大氣壓力：0 . 2 P a 當使用釕作爲第二導電材質時，以噴賤法在例如爲約 1 5 0 °C至2 0 0 °C之低溫下可形成一釕膜。在使用釕膜之情況中，根據形成電容電介膜及晶格區處理步驟後之熱處理，甚至假如將下電極主體表面加以氧化也能維持電容之電容量。經濟部智慧財產局員工消費合作社印製在形成下電極3 0後，在第三中介層絕緣膜2 8上形成一電容電介材質膜3 2 a ，俾能覆蓋下電極3 0。在此狀態下電介材質膜3 2 a是一種可在低於某一溫度下形成的電介材質，其中，該溫度在電路區（2 )中之擴散層 1 5及插頭2 3間之結合部份會造成接合漏洞。而且，本實施例中之電介材質最好使用比目前所用電介材質中之氣化矽特定電介常數（7 . 5)爲高之材質。以上說明之電介材質包含，例如爲氧化鉅（T a 2 〇 5 )’氧化銥--(I r ◦ 2 )，氧化.鈦（T i 0 2 )，氧化铈（ C e 0 2 )，鈦酸緦（S r T i 0 3 )，鈦酸鋇錁（B a， 25 本纸張尺度適用中國國家標準（CNS>A4規格（210 X 297公爱） 407374 A7 B7 五、發明說明（23)

Sr)Ti〇3以及鈦锆酸鑭鉛（La，Pb) (Zr， T i ) 〇 3。 (請先閱讀背面之注意事項再填寫本頁) 在本實施例中，使用可在低於某一溫度下（例如， 6 0 0 °C或更低）形成之氧化钽，其中，該溫度在擴散層 1 5及插頭2 3間之結合部份會造成接合漏洞。以下表示以C V D形成氧化鉬之條件的例子。在形成氧化鉬膜後，於5 0 0 °C下之臭氧大氣中施加熱處理而將氧化钽中未氧化之耝加以氧化，獲致一電介材質膜3 2 a。啓動氣體及流動率：Ta (OC2H5) / 〇2/n2 ; =0.05sccm/500 sccm/1000sccm 大氣壓力：65Pa 基體溫度：4 8 0 t：經濟部智慧財產局員工消費合作钍印製然後，形成上電極用之導電材質膜3 3 a則形成在電介材質膜3 2 a上。一種可在低於某一溫度下形成之材質也可當導電材質3 3 a ，其中，該溫度在擴散層1 5及插頭2 3間之結合部份會造成接合漏洞。例如，可提到的是氮化鈦膜或氮化鈦膜之積層膜及低阻抗之金屬材質。以下表示以噴濺法形成包含氮化鈦之導電材質3 3 a之條件的例子。也可以C V D程序加以形成包含氮化鈦膜之導電材質膜3 3 a。噴濺氣體及流動率：Ar/N2; 30sccm/ 〜 8 0 0 s c c in 大氣壓力：〇_4Pa 26 本紙張尺度適用中國國家標準（CNSM·!規格（2】0 * 297公爱） A7 B7 407374 五、發明說明（24 ) .

D C功率：5 K W

基體溫度：1 5 0 °C 請先閲，讀背注意事項再填寫本頁然後，如第3 B圖所示，抗蝕圖案3 4以光蝕刻術形成在導電材質3 3 a上，覆蓋晶格區（1 )中之電容部份。隨後，使用抗蝕圖案3 4作爲光罩，以乾蝕刻法去除形成在如電路區（2 )中非必要部份上之導電材質膜3 3 a 及電介材質膜3 2 a ，因此形成電介膜3 2及電容之上電極33。然後，如第3C圖所示，去除抗蝕圖案34，形成包含下電極3 0之DRAM電容3 5，電介膜3 2以及上電極3 3。在以下條件中，使用例如一磁電管蝕刻器進行此步驟中之乾蝕刻法。蝕刻氣體及流動率：C 1 2 / A r / H e ; 30sccm/30sccm / 1 0 s c c m 大氣壓力：2. 5Pa

:3 5 0 W R F功率磁場：2 E — 3 丁經濟部智慧时產局員工消費合作社印製隨後，以平常之繞線形成程序加以形成晶格區（1 ) 及電路區（2 )之繞線等等。例如，包含氧化矽膜之第四中介層絕緣膜3 6形成在第三中介層絕緣膜上，而例如，以一C V D程序加以覆蓋上電極3 3。然後，以光蝕刻術及乾蝕刻法將觸及上電極3 3之連接孔3 7 a形成在晶格區（1 )之篇四中介層絕緣膜3 6 ，且觸及插頭2 3上表面之連接孔3 8則穿過電路區（2 )中之第四中介層絕緣本纸張尺度逯用中囷國家標準（CNS)AJ規格（210 X 297公釐） -27- 407374 a? Β7 五、發明說明（25) 膜3 6及第三中介層絕緣膜2 8而形成。 (請先閲讀背面之注意事項再填寫本頁) 然後，在第四中介層絕緣膜3 6上形成包含例如爲鎢之導電材質膜，俾能加以埋植連接孔3 7 a及3 8 a之內部。接著，藉著將導電材質膜蝕刻回去，將包含留置在連接孔3 7 a內之導電材質的插頭3 7以及包含留置在連接孔.3 8 a內之導電材質膜的插頭3 8加以形成在一個位置上，使得可以乾蝕刻法暴露出第四中介層絕緣膜3 6之表面。然後，以噴濺法在第四中介層絕緣膜3 6上形成包含鋁或鋁銅合金之一繞線材質膜，並以光蝕刻術及乾蝕刻法製造繞線材質膜，因此形成一以插頭3 7與上電極3 3相接之繞線3 9以及以插頭3 8與插頭2 3與第四中介層絕緣膜3 6上之擴散層1 5相接之繞線3 9。以上述步驟加以製造包含DRAM之半導體裝置，其中，該DRAM具一記憶晶格部份及一週邊電路部份。經濟部智慧財產局員工消費合作社印製如上所述，在本實施例中，在進行離子植入之電路區處理步驟以及形成補償擴散層2 5之熱處理後，即進行在晶格區處理步驟中之電容形成步驟。因此，因電容3 5不受在高溫下形成補償擴散層2 5之熱處理影響，則可利用具非常高特定電介常數之氧化鉅加以形成爲電容所用之電介膜3 2 ，但在高溫下之熱處理卻造成電容電容量之下降。因此，可能製造出一種可確保電容電容量之半導體裝置，甚至在降-低記憶晶格面積下，定也能有效克服α射線所感應的軟性錯誤，而且它也可能進一步增加半導體裝置之 -28- 本纸張尺度適用中國國家標準（CNS).A4規格（210 X 297公釐） A7 B7 407374 五、發明說明（26 ) 整合度。而且，因氧化鉅爲一種可在某一溫度下形成之材質，該溫度不致在電路區（2 )中之擴散層1 5與插頭2 3間之結合部份造成接合漏洞，故也能防止由於電介膜3 2之形成而造成的電氣可靠性退化。而且，在週邊電路之形成步驟後，因進行電容3 5之形成步驟，可使用要形成補償擴散層2 5時，對高溫下之熱處理不具熱阻抗卻可在低溫下加以形成之鎢當作電容3 5之下電極3 0的形成材質。因此，可防止由於形成下電極3 0而對週邊電路部份造成電氣可靠性之退化。如以上說明，因可在一低溫程序下形成電容3 5，甚至假如在週邊電路形成步驟後進行電容 3 5之形成步驟，也能維持週邊電路部份之電氣可靠性。而且，在本實施例中，因在電路區處理步驟後進行位元線2 7之形成步驟，也可使用要形成補償擴散層2 5時，對高溫下之熱處理不具熱阻抗而具低阻抗且能在一溫度下加以形成之鎢當作位元線2 7之形成材質，其中，該溫度不致在電路區（2 )中之擴散層1 5與插頭2 3間之結合部份造成接合漏洞。於是，因可降低位元線2 7之阻抗而不致造成位元線2 7中之故障且能維持週邊電路部份之電氣可靠性，而可能製造出一種高讀取速度，無錯誤運作且具改良讀取效能之半導體裝置。而且，當使用阻抗小於鎢之銅當作位元線2 7之形成材質時，可得到更具改良讀取效能之半導體裝置。而且，在本實施例中，因在電路區（2 )中形.成要與請先閲* 讀背面，注意事項再填，寫乂本，頁訂經濟部智慧財產局員工消費合作社印剎代本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公笼） -29- 407374 B7 五、發明說明（27 ) 擴散層1 5結合之插頭2 3時，同時形成位元線2 7，分別比較先前技術中所形成之位元線及插頭，可省下步驟之次數。因此，可改善生產良率。於是，在本實施例中，可製造一種包含DRAM之半導體裝置，其中，該DRAM 具高電容量及改良之讀取效能。而且，在本實施例中，雖然在形成補償擴散層之熱處理後形成位元線，假如使用對於要形成補償擴散層之熱處理具熱阻抗之導電材質，如矽化鎢當作形成位元線之材質，則在形成補償擴散層之離子植入前也可形成位元線。而且，根據本發明之半導體裝置製法顯然並不只限於前項實施例，只要不偏離本發明之要旨，皆可適當修飾其形成條件及材質。如以上所已經說明的，在根據本發明之半導體裝置製法中，因在將雜質植入電路區並在高溫下施用熱處理加以觸發雜質之週邊電路形成步驟後，進行具電容形成步驟之晶格區處理步驟，這樣形成之電容則不受形成區域之週邊電路熱處理影響。因此，因可使用在高溫下以熱處理而有降低電容電容量疑慮之高電介材質當作電容電介膜之形成材質，故甚至假如降低記億晶格之面積，也可能製造可確保電容電容量及有效克服由α射線所導致軟性錯誤之半導體裝置。而且，在週邊電路之先前形成步驟中，甚至當在電路區之連接孔形成與擴散層結合之傳導部份時，假如使用在結合部份不致造成接合漏洞之溫度下所形成之材質當作高電介材質的話，則也可維持週邊電路部份之電氣可靠本紙張尺度適用中國國家標準（CNS)A·!規格（210 X 297公釐〉 (請先閱讀背面之注意事項再填寫本頁) ^ *111111— «—— — —III — . 經濟部智慧^產局員工消費合作社印製 -30- 407374 A7 __B7___五、發明說明（28 ) 性。而且，因在週邊電路形成步驟後進行晶格區之處理步驟，在晶格區處理步驟中，當作位元線形成材料之位元線形成步驟狀況中，可使用一種低阻抗之導電材質當作位元線之形成材質，其中，由於高溫熱處理所導致之缺失，目前並不能使用這種低阻抗材質。因此，可製造一種具改善讀取效能之半導體裝置。 <請先閱讀背面之注意事項再填寫本頁) --------訂---------線- 經濟部智慧財產局員工消費合作钍印製良纸張尺度·相中關家標準（CNS)A·!規格（210 * 297公S ) - 31

Claims

A8 DO 407374 g»8 六、申請專利範圍 1 . 一種使用基體之半導體裝置的製法，該基體包含 (請先閱讀背面之注意事項再填寫本頁) 一用以形成記億晶格部份之晶格區及一用以形成週邊電路部份之電路區的半導體基體，其中，一擴散層形成在電路區中之半導體基體上且一絕緣膜形成在半導體基體上，該方法包含下列步驟： . 週邊電路之形成步驟，包含：將連接孔形成至電路區中之絕緣膜而將底部擴散層加以暴露出之步驟，在連接孔近處將離子雜質植入擴散層之步驟，以及施用熱處理將導入擴散層之雜質加以觸發之步驟，且然後進行處理晶格區之步驟’該晶格區具在此晶格區中之基體上形成一電容之步驟。經濟部智慧財產局員工消費合作社印製 2 .如申請專利範圍第1項之半導體裝置的製法，其中’該方法包含一與擴散層結合至電路區中連接孔之傳導部份的形成步驟，該步驟係介於施用熱處理形成週邊電路之步驟與在晶格區處理步驟中形成電容之步驟之間，以及以一可在低於某溫度下形成之電介材質加以形成電容之電介膜，其中，該溫度在晶格區處理步驟中之擴散層與導電部份間之結合部份會造成接合漏洞。 3 .如申請專利範圍第2項之半導體裝置的製法，其中’使用一.特定電介常數高於氮化矽之材質當作電介材質本紙張尺度適用中國國家標準（CNS ) A4洗格（210X297公釐） 407374 A8 B8 C8 D8 々、申請專利範圍 4 .如申請專利範圍第3項之半導體裝置的製法，其中’使用氧化鉅當作特定電介常數高於氮化矽之材質。 (請先閱讀背面之注念事巧再填寫本頁) 5 .如申請專利範圍第3項之半導體裝置的製法，其中，使用氧化銥當作特定電介常數高於氮化矽之材質。 6 .如申請專利範圍第3項之半導體裝置的製法，其中，使用氧化鈦當作特定電介常數高於氮化矽之材質。 7 .如申請專利範圍第3項之半導體裝置的製法，其中，使用氧化铈當作特定電介常數高於氮化矽之材質。 8 ·如申請專利範圍第3項之半導體裝置的製法，其中，使用鈦酸緦當作特定電介常數高於氮化矽之材質。 9 ·如申請專利範圍第3項之半導體裝置的製法，其中，使用鈦酸鋇當作特定電介常數高於氮化矽之材質。 1 0 .如申請專利範圍第3項之半導體裝置的製法，其中，使用鈦酸鑭化鉛錆當作特定電介常數高於氮化矽之材質。 1 1 .如申請專利範圍第1項之半導體裝置的製法，其中，該方法包含：經濟部智慧財產局員工消費合作社印製一與電路區連接孔中之擴散層結合的傳導部份之形成步驟，該步驟係介於在週邊電路形成步驟中施用熱處理之步驟與在晶格區處理步驟中形成電容之步驟之間，且進一步包含， —施用晶格區處理步驟後之其它熱處理，並形成一具導電材質電溶之下電極的步驟，該導電材質可在低於某一溫度下加以形成，該溫度對擴散層及連接部份間之結合部 -33- 本纸伕尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 407374 A8 B8 C8 D8 六、申請專利範圍 (計先閣讀背面之注意事項再填寫本頁) 份會造成接合漏洞，該導電材質可維持在形成下電極後，一形成電容電介膜之晶格區處理步驟中所形成電容之電容量並維持根據晶格區處理步驟後之熱處理，在晶格區處理步驟中所形成電容之電容量。 1 2 .如申請專利範圍第1 1項之半導體裝置的製法，其中，該方法包含：以一第一導電物質形成一下電極主體，其中，該導電材質可在低於某一溫度下加以形成，一形成電容之下電極並以一第二導電材質覆蓋下電極主體表面，因此形成下電極後，該溫度會對結合部份造成接合漏洞，其中使用一種導電材質當作第二導電材質，該導電材質可在低於某一溫度下加以形成，該溫度會對結合部份造成接合漏洞，且抑制下電極主體表面上之氧化而因此維持根據形成電容電介膜及晶格區處理步驟後之熱處理，在晶格區處理步驟中所形成電容之電容量，因此可維持在晶格區處理步驟前之電容電容量。經濟部智慧財1局員工消費合作社印製 13.如申請專利範圔第12項之半導體裝置的製法，其中，第一導電材質爲鎢而第二導電材質爲氮化鎢。 1 4 .如申請專利範圍第1項之半導體裝置的製法，其中，晶格區之處理步驟具一電容的形成步驟，以及在晶格區中基體上之位元線的形成步驟。 15.如申請專利範圍第14項之半導體裝置的製法，其中，該.方法含：一與電路區連接孔中之擴散層結合的導電部份之形成 -34- 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） 407374 B8 C8 D8 ~、申請專利範圍步驟，該步驟係介於施用熱處理形成週邊電路之步驟與在晶格區處理步驟中形成電容之步驟之間，以及其中 (請先閱讀背面之注意事項、再填寫本頁) 使用一種可在低於某溫度下加以形成之導電材質當作形成位元線之導電材質，該溫度對於擴散層與導電層間之結合部份會造成接合漏洞。 1 6 .如申請專利範圍第1 5項之半導體裝置的製法，其中，使用鎢作爲形成位元線之導電材質。 1 7 .如申請專利範圍第1 5項之半導體裝置的製法，其中，晶格區形成步驟中之位元線形成步驟是在電容形成步驟之前，以及與連接孔中之擴散層結合而形成一導電部份作爲電路區之步驟是與位元線形成步驟一起進行的。 1 8 .如申請專利範圍第1 7項之半導體裝置的製法，其中，爲了形成位元線，該方法包含形成一溝糟至晶格區之絕緣膜且然後將相同之導電材質埋植在晶格區之溝糟中以及電路區之連接孔中，因此形成位元線及與擴散層結合之導電部份，並使用經濟部智慧时產局員工消費合作社印製一種可在低於某溫度下加以形成之材質，該溫度對於擴散層與導電層間之結合部份會造成接合漏洞。 -35- 本紙法尺度適用中國國家標準（CNS ) A4洗格（210X297公釐）