KR19990037529A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치는 실리콘 기판 상에 형성된 장치 분리 산화막, 층간 절연막, 수소 장벽막들, 하부 전극, 커패시터 절연막, 상부 전극, 층간 절연막 및 배선층을 갖는다. 게이트 전극은 실리콘 기판 내의 불순물 확산 영역들 사이의 게이트 산화막 상에 형성된다. 또한 하부 전극, 커패시터 절연막 (강유전체 또는 고유전체) 및 상부 전극을 구비한 커패시터부는 수소 장벽막들로 완전히 도포된다. 수소 장벽막들은 수소 분위기 내의 환원 조건으로 인한 강유전체 및 고유전율 물질의 저하를 방지한다. 그러나, 단지 커패시터부만 수소 장벽막들로 완전히 도포되기 때문에, 다른 장치 특성들에게 나쁜 영향은 없다.
Description
본 발명은 강유전체 또는 고유전율 물질이 주로 커패시터 절연막으로 이용되는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에, 자기 이력 특성을 갖는 Pb(Zr,Ti)O3및 SrBi2Ta2O9등과 같은 강유전체 물질이 커패시터 절연막으로 이용되는 커패시터 장치 영역을 갖는 비휘발성 메모리와, (Sr,Ba)TiO3등과 같은 고유전체 물질을 커패시터 절연막으로 이용하여, 커패시터 장치 영역이 다량의 축적된 전하를 갖는 동적 임의 접근 메모리 (DRAM) 에 관계하는 반도체 장치의 영역에서 발전이 이루어졌다.
유전체가 산화물에 의해 형성되기 때문에, 유전체가 환원 분위기에 주어질 때, 상기 반도체 장치에서 이용된 Pb(Zr,Ti)O3및 (Sr,Ba)TiO3등과 같은 유전체에서 절연성과 강유전성의 저하가 일어난다는 것이 공지되어 있다. 특히, 유전체가 수소에 노출될 때에는, 장치 특성이 몹시 저하된다. 극단적인 경우에, 전극의 박리가 유발될 수도 있다.
그러나, 대규모 집적 회로 ("LSI") 등과 같은 반도체 장치의 제조 과정에서 수소 분위기는 반드시 생성된다. 예컨대, 층간 절연막으로 이용되는 SiO2막은 일반적으로 화학 기상 증착 ("CVD") 기법을 이용함으로써 형성된다. 이 반응은 SiH4+ O2→ SiO2+ 2H2로 표시된다. 이 반응식은 반응 생성물로서 수소가 발생한다는 것을 표시한다. 또한, 장치 크기가 작아짐에 따라서 큰 애스펙트비 (aspect ratio) 를 갖는 콘택트홀을 매립하는데에 텅스텐 ("W") 의 CVD 가 광범위하게 이용된다. 이러한 경우에, 2WF6+ 3SiH4→ 2W + 3SiH4+6H2로 표시되는 반응에 의해, W 가 피착된다. 이러한 반응식은 이 반응이 매우 강한 환원 분위기에서 수행된다는 것을 표시한다. 게다가, Al 배선 패턴의 형성 이후에 MOS 트랜지스터의 특성을 보장하기 위해, 수소를 포함하는 분위기에서 어닐링 과정이 수행된다.
유전체 커패시터 (dielectric capacitor) 가 수소로 인해 저하되는 것을 방지하기 위한 수단이 그 분야에서 공지된 바와 같이 수 개의 반도체 장치에서 채택되었다. 예를 들어, 커패시터부 (19) 의 층간 절연막 (16) 상에 수소 장벽막 (17) 으로서 형성된 TiN 막 또는 TiON 막을 갖는 도 27 에서 도시된 반도체 장치가 일본 공개 특허 공보 평 4-102367 호 공보에 개시되어 있다. 도 27 에서 도시된 구조체에서, 장치 분리 산화막 (2), 층간 절연막 (6), 하부 전극 (8), 커패시터 절연막 (9), 상부 전극 (10), 층간 절연막 (13), 배선층 (13), 층간 절연막 (16) 및 수소 장벽막 (17) 이 순서대로 실리콘 기판 (1) 상에 연속적으로 피착된다. 또한, 이 실리콘 기판 (1) 내의 불순물 확산 영역들 (3) 사이의 게이트 산화막 (4) 상에 게이트 전극 (5) 이 형성된다.
택일적으로, 일본 공개 특허 공보 평 7-111318 호 공보에 개시된 유전체 메모리의 경우에, 도 28 에서 도시된 구조체에서, 수소 장벽막 (11) 로서, AlN 또는 Ti3N4이 커패시터부 (19) 의 상부 전극 (10) 상에 형성된다. 다른 한편, 도 29 에 도시된 구조체에서, Si3N4가 수소 장벽막 (12) 로서 이 장치의 전면 상에 형성된다.
특히, 도 28 에서 도시된 구조체에서는, 장치 분리 산화막 (2), 층간 절연막 (6), 하부 전극 (8), 커패시터 절연막 (9), 상부 전극 (10), 수소 장벽막 (11), 층간 절연막 (13) 및 배선층 (14) 이 순서대로 실리콘 기판 (1) 상에 연속적으로 형성된다. 또한, 이 실리콘 기판 (1) 내의 불순물 확산 영역들 (3) 사이의 게이트 산화막 (4) 상에 게이트 전극 (5) 이 형성된다. 도 29 에서 도시된 구조에서는, 장치 분리 산화막 (2), 층간 절연막 (6), 하부 전극 (8), 커패시터 절연막 (9), 상부 전극 (10), 수소 장벽막 (11), 수소 장벽막 (12), 층간 절연막 (13) 및 배선층 (14) 이 순서대로 실리콘 기판 (1) 상에 연속적으로 피착된다. 이러한 경우에, 수소 장벽막 (12) 이 형성되어, 하부 전극 (8), 커패시터 절연막 (9), 상부 전극 (10) 및 수소 장벽막 (11) 을 도포한다. 게다가, 실리콘 기판 (1) 내의 불순물 확산 영역들 (3) 사이의 게이트 산화막 (4) 상에, 게이트 전극 (5) 이 형성된다.
도 27 에서 도시된 종래의 반도체 장치와 같이, 수소 장벽막 (17) 이 커패시터부 (19) 의 층간 절연막 상에 형성되는 곳에서, 수소 장벽막 (17) 은 측방향으로부터의 수소 침투를 방어하기 위해, 커패시터부 (19) 로부터 수 마이크론 이상의 공간 영역으로 커패시터부 (19) 를 도포해야 한다. 그러나, 메모리의 고집적화로 셀 영역이 감소되어서, 256 메가비트 이상으로 고집적된 메모리의 셀 영역은 Nikkey Micro Device, March 1995, at page 31 에서 개시된 바와 같이 1 ㎛2이하이다. 그러한 경우에, 커패시터부 (19) 상의 수소 장벽막 (17) 의 영역은 셀 영역과 같거나, 작다. 결과적으로, 측방향으로부터의 수소 침투가 충분히 방지될 수 없다. 게다가, 배선층을 위해 W 의 CVD 가 이용되는 곳에서, 종래의 반도체 장치는 수소로 인한 커패시터부 (19) 의 특성이 저하되는 것을 방지하는데는 효율적이지 않다. 왜냐하면, 수소 장벽막이 배선층 (14) 상에 형성되기 때문이다.
또한, 도 28 에서 도시된 다른 종래의 반도체는 측부로부터의 수소 침투를 막는데에 효율적이지 않다. 게다가, 도 29 에서 도시된 다른 종래의 반도체 장치에서는, Al 배선 패턴의 형성 후에, 수소 어닐링으로 보장되는 MOS 트랜지스터의 특성이 저하된다. 왜냐하면, Si3N4막이 이 장치의 전면을 위해 형성되기 때문이다. 이 경우에, Si3N4막의 형성으로 수소 어닐링 효과가 저하되는 것은 PRODEEDINGS OF THE SYMPOSIUM ON SILICON NITRIDE THIN INSULATING FILMS, 1983, pages 94 내지 110 에서 설명된 바와 같이, 광범위하게 공지되어 있다.
본 발명에 따른 반도체 장치에서는, 커패시터부는 수소 장벽막으로 직접 도포되고, 또한 이 수소 장벽막은 커패시터부를 도포하는 부분을 제외하고는 제거된다. 결과적으로, MOS 트랜지스터의 특성을 저하시키지 않고, 커패시터부가 저하되는 것을 효과적으로 방지할 수 있다.
본 발명에 따르면, 커패시터 절연막으로서 강유전체 또는 고유전율 물질을 포함하는 커패시터부를 갖는 반도체 장치가 제공된다. 이 커패시터부는 수소 장벽막으로 도포되고, 커패시터부를 제외한 잔여 부분은 수소 장벽막으로 도포되지 않는다.
본 발명에 따른 반도체 장치 제조 방법은 하부 전극, 강유전체 또는 고유전율 물질로 된 커패시터 절연막 및 하부 전극을 구비하는 커패시터부를 형성하는 단계, 이 커패시터부를 도포하기 위한 수소 장벽막을 형성하는 단계, 및 에칭으로 이 수소 장벽막의 일부를 제거하는 단계를 포함한다.
본 발명의 특징은 수소 장벽막으로 도포된 커패시터부와 수소 장벽막을 갖지 않는 부분을 갖는 반도체 장치이다.
본 발명의 또다른 특징은 커패시터부로부터 수소 장벽막부를 제거함으로써 형성된 커패시터부 상의 콘택트부이다.
본 발명의 또다른 특징은 Si3N4와, SiON 과, Si3N4, SiON 및 SiO2의 결합으로 구성된 그룹으로부터 선택된 하나 이상의 물질을 포함하는 비도전성 수소 장벽막이다.
본 발명의 또다른 특징은 Ti, Zr, Nb, Ta, Hf 및 W 로 구성된 그룹의 질화물로부터 선택된 하나 이상의 물질을 구비하는 전기 도전성 수소 장벽막이다.
본 발명의 또다른 특징은 메모리 커패시터의 상부 전극으로서 전기 도전성 수소 장벽막을 이용하는 것이다.
제 1 실시예에서, 본 발명은 기판과, 상기 기판 상의 게이트 산화막, 상기 게이트 산화막 상의 게이트 전극 및 상기 기판 내의 불순물 확산 영역을 갖는 트랜지스터부를 구비한다. 그것은 커패시터 절연막을 포함하며, 표면을 갖는 커패시터부를 더 포함한다. 수소 장벽막은 커패시터부의 표면 상에 배치된다. 커패시터부의 수소 장벽막을 제거하여, 커패시터부의 표면 상에 콘택트부를 형성한다. 콘택트부는 커패시터부의 트랜지스터부와 전기적으로 콘택트시키기 위한 것이다. 커패시터부는 트랜지스터부와 겹쳐지지 않는다.
본 발명의 제 1 실시예의 한 변형에서는, 비도전성 수소 장벽막이 층간 절연막 상에 형성되고 나서, 하부 전극 및 커패시터 절연막이 형성된다. 그런 후, 상부 전극 및 도전성 수소 장벽 또는 택일적으로 또한 전극으로 이용되는 단지 도전성 수소 장벽이 형성된다. 이러한 막들은 패터닝되고 나서, 이 패턴된 표면이 제 2 비도전성 수소 장벽막으로 도포된다. 콘택트홀이 제 2 비도전성 수소 장벽막 내에서 만들어져서 아래의 도전성 막 상에 콘택트부를 형성한다.
또다른 변형에서, 상부 전극은 커패시터 절연막 상에 형성되고, 이 막들은 패터닝되어 커패시터를 형성하고 나서, 제 2 비도전성 수소 장벽막이 형성되어 상기 커패시터의 표면들을 도포한다. 그런 후 비도전성 수소 부분을 제거하여 상기 상부 전극 상에 콘택트홀과 콘택트부를 형성한다. 그런 후, 도전성 수소 장벽막이 형성되어 상기 콘택트홀을 메우고, 상기 콘택트부와 커패시터부의 상단을 도포한다. 택일적으로, 층간 절연막은 제 2 비도전성 수소 장벽막, 상기 층간 절연막 및 상기 제 2 비도전성 수소 장벽막 양자 모두를 통해 형성된 콘택트홀, 및 도전성 수소 장벽막으로 도포된 콘택트부 상에 형성될 수 있다.
또다른 제 2 실시예에서, 본 발명은 기판과, 상기 기판 상의 게이트 산화막, 상기 게이트 산화막 상의 게이트 전극 및 상기 기판 내의 불순물 확산 영역을 갖는 트랜지스터부를 구비한다. 그것은 각각이 하부 전극 및 커패시터 절연막을 갖는 다수의 커패시터부를 더 포함하고, 이러한 커패시터부 각각은 트랜지스터부와 겹쳐진다. 각 커패시터부는 전기적으로 트랜지스터부에 접속되는 플러그 상에 배치된다. 먼저, 비도전성 수소 장벽막은 층간 절연막 상에 형성된다. 두 번째, 전기 도전성 수소 장벽막은 상기 제 1 비도전성 수소 장벽막 및 상기 플러그 상에 형성된다. 하부 전극은 제 2 도전성 수소 장벽막 상에 형성된다. 하부 전극 및 제 2 도전성 수소 장벽막은 패터닝되어 패턴된 표면을 형성한다. 커패시터 절연막은 패턴된 표면 상에 형성되고 나서, 커패시터부의 상면 및 측면을 제외한 표면으로부터 제거된다. 세 번째, 도전성 수소 장벽막은 커패시터 절연층 및 제 1 비도전성 수소 장벽막 상에 형성된다. 그런 후, 제 3 도전성 수소 장벽막 및 제 1 비도전성 수소 장벽막이 커패시터부로부터가 아니라, 하부의 층간 절연막으로부터 제거된다. 따라서, 커패시터부는 수소 장벽막에 의해 도포되지만, 커패시터부들 사이에 도포되지 않은 부분이 있다.
제 2 실시예의 제 1 변형은, 전술한 바와 같이 플러그 상 및 층간 절연막 상에 형성된 제 1 전기 비도전성 수소 장벽막을 포함하지만, 커패시터 절연막은 제 3 도전성 수소 장벽막 및 비도전성 수소 장벽막과 동일한 과정에서 패턴된다. 제 2 변형에서, 비도전성 수소 장벽막은 층간 절연층 상에 형성되지 않고, 제 2 도전성 수소 장벽막, 커패시터 절연막 및 제 1 도전성 수소 장벽막이 동일한 과정으로 패턴된다.
본 발명의 특징은 커패시터 절연막이 강유전체 물질 또는 고유전율 물질을 포함할 수도 있다는 것이다. 이 강유전체 물질은 Pb(Zr,Ti)O3및 SrBi2Ta2O9등과 같은 강유전체 금속 산화물이다. 고유전율 물질은 (Sr,Ba)TiO3등과 같은 비강유전체 금속 산화물이다.
본 발명의 다수의 다른 특징들, 목적들 및 장점들이 첨부 도면들을 참고하면 다음의 설명들로 명확해질 것이다.
도면들을 참고하여, 반도체 장치 및 그 제조 방법이 수 개의 실시예들에서 설명된다.
도 1 은 본 발명의 제 1 실시예에 따른 반도체 장치의 기본 구조를 도시한 측단면도이다.
도 2-9 는 도 1 에서 도시한 반도체 장치 제조 방법을 각 제조 단계별로 도시한 측단면도이다.
도 10 은 도 1 에서 도시한 반도체 장치의 변형된 실시예의 기본 구조를 도시한 측단면도이다.
도 11 은 도 1 에서 도시한 반도체 장치의 또다른 변형된 실시예의 기본 구조를 도시하는 측단면도이다.
도 12 는 도 1 에서 도시한 반도체 장치의 또다른 변형된 실시예의 기본 구조를 도시하는 측단면도이다.
도 13 은 도 1 에서 도시한 반도체 장치의 수소 어닐링 전후에 커패시터 장치부에서의 자기 이력 측정 결과를 도시한다.
도 14 는 도 1 에서 도시한 반도체 장치 (트랜지스터) 의 수소 어닐링 전후에 Vt 측정값의 도수 분포를 도시한다.
도 15 는 본 발명의 제 2 실시예에 따른 반도체 장치의 기본 구조를 도시하는 측단면도이다.
도 16-24 는 도 15 에 도시한 반도체 장치의 제조 방법을 각 제조 단계별로 도시한 측단면도이다.
도 25 는 도 15 에서 도시한 반도체 장치의 변형된 실시예의 기본 구조를 도시한 측단면도이다.
도 26 은 도 15 에서 도시한 반도체 장치의 또다른 변형된 실시예의 기본 구조를 도시한 측단면도이다.
도 27 은 수소 장벽막이 층간 절연막 상에 형성된 종래의 반도체 장치의 기본 구조를 도시한 측단면도이다.
도 28 은 수소 장벽막이 상기 장치의 상부 전극 상에 형성된 종래의 반도체 장치의 기본 구조를 도시한 측단면도이다.
도 29 는 수소 장벽막이 상기 장치의 전면 상에 형성된 또다른 종래의 반도체 장치의 기본 구조를 도시한 측단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판
2 : 장치 분리 산화막
3 : 불순물 확산 영역
4 : 게이트 산화막
5 : 게이트 전극
6, 13 : 층간 절연막
7 : 제 1 수소 장벽막
8 : 하부 전극
9 : 커패시터 절연막
10 : 상부 전극
11 : 제 2 수소 장벽막
12 : 제 3 수소 장벽막
14 : 배선층
15 : 플러그
19 : 커패시터부
20 : 콘택트부
본 발명에 따른 집적 회로 장치들을 설명하는 도 1-12, 15-26 이, 실제의 집적 회로 장치의 임의의 특정 부분의 단면도 혹은 실제 평면도를 의미하는 것이 아니라는 것을 주의해야 한다. 실제 장치에서, 상기 층들이 규칙적이지 않을 것이며, 그 두께도 다른 비율을 차지할 수 있다. 실제 장치에서의 다양한 층들은 종종 곡선 모양이며, 오버랩 에지 (overlapping edge) 를 갖는다. 상기 도면들은 대신에, 본 발명의 방법을 더욱 명확하고 완전하게 설명할 수 있도록 사용된 이상화된 표현이다. 또한, 도면들은 단지 본 발명의 방법을 이용하여 합성될 수 있는 강유전체 장치들의 무수한 변형들 중 하나를 나타낼 뿐이다. 명확하게 하기 위해, 도면에서 묘사된 본 발명의 상이한 실시예들 중에서 유사한 요소들을 확인하도록 동일한 도면 부호가 사용된다.
위의 문제점 진술에서 논의된 바와 같이, 커패시터 절연막의 유전체는, Pb(Zr,Ti)O3및 SrBi2Ta2O9등과 같은 강유전체 산화물이 될 수도 있는 산화물이거나, (Sr,Ba)TiO3등과 같은 비강유전체 유전체 산화물이 될 수도 있다.
도 1 은 본 발명의 제 1 실시예에 따른 반도체 장치의 기본 구조를 도시한 측단면도이다. 반도체 장치의 구조에서, 장치 분리 산화막 (2), 층간 절연막 (6), 수소 장벽막 (7), 하부 전극 (8), 커패시터 절연막 (9), 상부 전극 (10), 수소 장벽막 (11), 수소 장벽막 (12), 층간 절연막 (13) 및 배선층 (14) 이 순서대로 실리콘 기판 (1) 상에 피착된다. 하부 전극 (8), 커패시터 절연막 (유전체막) (9) 및 상부 전극 (10) 을 구비한 커패시터부 (19) 는 완전히 수소 장벽막 (7, 11, 및 12) 으로 도포된다. 또한, 게이트 전극 (5) 은 실리콘 기판 (1) 내의 불순물 확산 영역들 (3) 사이의 게이트 산화막 (4) 상에 형성된다. 이러한 경우에, 커패시터부 (19) 는 수소 장벽막 (7, 11 및 12) 으로 완전히 도포되기 때문에, 커패시터부 (19) 의 형성 후에 환원 분위기 내에서의 제조 과정 동안 커패시터부 (19) 의 특성이 저하되지 않는다. 또한, MOS 특성은 수소 어닐링에 의해 효과적으로 보장되고, 트랜지스터의 Vt 는 수소 장벽막이 트랜지스터 상에서 제거되었기 때문에 요동하지 않는다.
도 2-9 는 상기 반도체 장치를 제조하는 방법을 각 제조 단계별로 도시한 측면도이다.
먼저, 도 2 에서 도시된 바와 같이, 트랜지스터부는 공지된 CMOS 과정을 이용하여, 실리콘 기판 (1) 내의 불순물 확산 영역들 (3) 사이의 게이트 산화막 (4) 상에 게이트 전극 (5) 을 형성함으로써 합성된다. 그런 후, BPSG 층의 제 1 층간 절연막 (6) 이 형성되고, 100 내지 2000 Å (예를 들면 500 Å) 의 두께를 갖는 제 1 수소 장벽막 (7) 이 상기 층간 절연막 (6) 상에 형성된다. 수소 장벽막 (7) 은 감압 CVD 기법 또는 스퍼터링 기법을 이용하여 형성되는 Si3N4막이다. 막두께가 100 Å 이하이면, 수소 장벽막 (7) 은 충분한 장벽의 성능을 발휘하지 못한다. 다른 한편, 막두께가 2000 Å 을 초과하면, Si3N4막으로부터의 스트레스 때문에 실리콘 기판 (1) 에 뒤틀림 (warping) 이 일어난다. 따라서, 100-2000 Å 범위 밖의 두께는 바람직하지 못하다. 감압 CVD 기법으로 인한 Si3N4막은 과도하게 고밀도이고, 수소 함유량 또한 매우 적다. 결과적으로, 도 3 에서 도시된 바와 같이, 하부 전극 (8), 커패시터 절연막 (9), 상부 전극 (10) 및 제 2 수소 장벽막 (11) 이 장벽막 (7) 상에 연속적으로 피착된다. SiO2등과 같은 콘택트층은 수소 장벽막 (7) 및 하부 전극 (8) 사이에 또한 형성될 수도 있다. 예를 들면, 500 Å 의 막두께를 갖는 NSG 의 콘택트층이 수소 장벽막 상에 형성되고, 그 곳 위에, 500 Å 두께의 Ti 막과 2000 Å 두께의 Pt 층을 구비한 하부 전극 (8) 이 스퍼터링 기법을 이용하여 피착된다. 또한, 2000 Å 두께의 막을 갖는 커패시터 절연막은 솔 겔 과정 (sol-gel process) 에 의해 형성된다. 그런 후, 200 Å 의 막두께를 갖는 Pt 의 상부 전극 (10) 과 500 Å 의 막두께를 갖는 TiN 의 수소 장벽막 (11) 이 스퍼터링 기법에 의해 그 위에 연속적으로 피착된다. 장벽막 (11) 은 도전성이어야 하므로, TiN 및 TaN 등과 같은 도전성 질화물이 사용되어 이를 형성한다. 또한, 그 막두께가 100 Å 이상으로 설정되어, 충분한 장벽 성능을 얻을 수 있다.
도 4 에서 도시된 바와 같이, 수소 장벽막 (11), 상부 전극 (10), 커패시터 절연막 (9) 및 하부 전극 (8) 이 에칭에 의해 처리된다.
제 3 수소 장벽막 (12) 이 전체 상면 상에 형성된 후에, 도 5 에서 도시된 바와 같이, 트랜지스터 상의 수소 장벽막 7 과 수소 장벽막 12 가 에칭에 의해 제거되어 도 6 에서 도시된 조건을 얻는다. 예컨대, 두께 500 Å 인 Si3N4수소 장벽막 (12) 이 스퍼터링에 의해 피착된다. 그런 후, 도 6 에서 도시된 바와 같이, 수소 장벽막들 (7 및 12) 이 층간 절연막 (6) 으로부터 제거되지만, 커패시터부 (19) 로부터는 제거되지 않는다.
또한, 수소 장벽막 7 으로서 Si3N4를 이용하여, 수소 장벽막 12 를 동일한 두께로 형성한다. 그러나, CVD 기법이 커패시턴스 특성을 저하시키는 수소 분위기를 갖기 때문에, 피착 기법으로서 스퍼터링 기법을 사용하는 것이 바람직하다. 또한, Si3N4및 SiO2또는, SiON 으로 표시되는 산소와 질소를 포함하는 막 (즉, SiON 또는 Si3N4, SiON 및 SiO2의 그룹으로부터 선택된 하나) 의 다층 (multilayer) 을 수소 장벽막 (12) 으로 이용할 수 있다.
다음으로, 도 7 에서 도시된 바와 같이, SiO2인 제 2 절연막 (13) 이 CVD 기법으로 형성된 후에, 콘택트홀이 도 8 에서 도시된 바와 같이 형성된다. 도 9 에서 도시된 바와 같이 W 막이 CVD 기법에 의해 마지막으로 형성된 후에, W 가 에치 백 (etch back) 에 의해 콘택트부 (20) 속으로 매립되고, Al 인 상기 배선층 (14) 이 피착되고 패턴된다. 그런 후, 수소 어닐링이 400 ℃ 에서 실행되어 상기 배선층 (14) 상에 보호막을 형성한다.
도 10 은 도 1 에서 도시된 반도체 장치의 변형에 대한 기본 구조를 도시한 측단면도이다. 그러한 반도체 장치에서, 수소 장벽을 형성하는 시퀀스는 도 1 에서 도시된 반도체 장치와는 상이하다. 즉, 이러한 예에서는, 제 2 층간 절연막 (13) 이 형성되고 콘택트홀이 에칭된 후에 제 2 장벽막 (11) 이 형성된다. 그런 후, 제 2 수소 장벽막 (11) 이 커패시터부 (19) 상을 제외하고 제거된다. 도 1 에서 도시된 반도체 장치와 동일한 구조가 상기 제조 방법에 의해 얻어질 수 있다.
도 1 에서 도시된 구조에서, 제 2 수소 장벽막 (11)의 형성 후에, 커패시터 절연막 (9) 이 산소로부터 절연되기 때문에, 산소를 포함하는 분위기에서의 고온 열처리는 수행될 수 없다. 그러나, 이 구조에서 제 2 수소 장벽막 (11) 이 커패시터 절연막 (9) 과 동시에 형성될 수 없기 때문에, 커패시턴스 특성은 커패시터 절연막 (9) 를 처리한 후에 산소 어닐링을 수행함으로써 향상될 수 있다.
도 11 은 도 1 에서 도시된 반도체 장치의 또다른 변형예에 따른 기본 구조를 도시한 측단면도이다.
상기 반도체 장치에서, 제 3 수소 장벽막 (12) 이 형성되고, 커패시터부 (19) 의 콘택트홀이 에칭된 된 후에, 제 2 수소막 (11) 은 형성된다. 그런 후, 도 1 에서 도시된 반도체 장치와 대조를 이루어, 커패시터부 (19) 상을 제외하고, 수소 장벽막 (11 및 12) 이 제거된다. 도 1 에서 도시된 반도체 장치와 동일한 구조가 상기 제조 방법에 의해 얻어질 수 있다.
도 12 는 도 1 에서 도시된 반도체 장치의 또다른 변형예에 따라서 기본 구조를 도시하는 측단면도이다. 상기 반도체 장치에서는, 도 1 에서 도시된 반도체 장치와 대조를 이루어, 제 1 수소 장벽막 (7) 이 하부 전극 (9) 과 동시에 에칭된다. 도 1 에서 도시된 반도체 장치와 동일한 구조가 이러한 제조 방법에 의해 얻어질 수 있다.
도 13 은 도 1 에서 도시된 반도체 장치를 위한 수소 어닐링 전후에 커패시터 장치부의 자기 이력 곡선 [전압 (V) 의 함수로서의 분극화 (μC/㎠)] 측정 결과를 도시한다. 커패시터 절연막은 SrBi2Ta2O9으로 구성되었다. 결과 곡선은 발생된 수소 어닐링으로 인하여 거의 저하되지 않았음을 도시한다.
도 14 는 도 1 에서 도시된 반도체 장치를 위한 수소 어닐링 (nMOS 및 pMOS 의 경우에) 전후에 측정된 Vt 값의 도수 분포를 도시한다. 측정 결과로부터 수소 어닐링 이후에 Vt 요동이 크게 감소되었음을 알 수 있다.
도 15 는 본 발명의 제 2 실시예에 따른 반도체 장치의 기본 구조를 도시하는 측단면도이다.
장치 분리 산화막 (2), 플러그 (15) 를 갖는 층간 절연막 (6), 수소 장벽막 (11), 하부 전극 (8), 커패시터 절연막 (9), 수소 장벽막 (12) 및 배선층 (14) 이 순서대로 실리콘 기판 (1) 상에 피착된다. 이러한 경우에, 하부 전극 (8) 및 커패시터 층간 절연막 (유전체막) (9) 을 구비한 커패시터부 (19) 는 수소 장벽막 (7,11 및 12) 으로 완전히 도포되고, 게이트 전극 (5) 은 실리콘 기판 (1) 내의 불순물 확산 영역들 (3) 사이의 게이트 산화막 (4) 상에 형성된다. 이러한 예에서, 제 1 실시예와 대조를 이루며, 하부 전극 (8) 은 플러그 (15) 를 경유하여 선택 트랜지스터의 소스 및 드레인에 접속된다. 그러나, 제 1 실시예에서와 같이, 커패시터부 (19) 는 수소 장벽막들 (7, 11 및 12) 로 도포되고, 커패시터부 (19) 상을 제외한 수소 장벽막들이 제거된다. 비록 도 15 에서 도시된 바와 같이, 커패시터부 (19) 가 실질적으로 트랜지스터부와 겹치고, 수소 장벽막들 (7, 11 및 12) 은 이 트랜지스터부 상에 배치되더라도, 수소 장벽이 제거됨으로써 커패시터부들 (19) 사이의 부분으로부터 수소가 충분히 확산되기 때문에, MOS 특성은 수소 어닐링에 의해 보장된다.
도 16-24 는 도 15 의 반도체 장치 제조 방법을 각 제조 단계별로 도시한 측단면도이다.
먼저, 도 16 에서 도시된 바와 같이, 제 1 장벽막 (7) 이 제 1 실시예와 동일한 시퀀스로 형성되고, 도 17 에서 도시된 바와 같이 에칭에 의해 콘택트홀이 형성된다. 그런 후, 도 18 에서 도시된 바와 같이, 플러그 (15) 는 폴리실리콘이 CVD 기법을 이용하여 피착된 후에 에치백에 의해 형성된다.
다음으로, 도 19 에서 도시된 바와 같이, 제 2 장벽막 (11) 및 하부 전극 (8) 이 피착된다. 수소 장벽막 (11) 은 도전성이어야 하기 때문에, TiN, TaN 등이 이용된다. 장벽막 (11) 은 100 Å 이상의 막두께를 가져서, 충분한 장벽 성능을 발휘한다. 예를 들어, 500 Å 의 막두꼐를 갖는 TaN 수소 장벽막 (11) 과 Ru 하부 전극 (8) 이 스퍼터링 방법에 의해 피착된다.
게다가, 도 20 에서 도시된 바와 같이, 하부 전극 (8) 및 수소 장벽막 (11) 이 에칭에 의해 처리되고, 도 21 에서 도시된 바와 같이, 그 위에 커패시터 절연막 (9) 의 형성이 뒤따른다. 도 22 에서 도시된 바와 같이, 커패시터 절연막 (9) 은 에칭에 의해 처리된다. 예를 들어, TaN 막인 수소 장벽막 (11) 및 Ru 층인 하부 전극 (8) 이 에칭된 후에, (Ba,Sr)TiO3가 커패시터 절연막 (9) 으로서 CVD 기법에 의해 형성된다. 그런 후, 에칭 과정이 수행된다.
연속하여, 도 23 에서 도시된 바와 같이, 도전성인 제 3 장벽막 (12) 이 형성되고, 플레이트 라인층 (plate line layer) 인 배선층 (14) 이 그 위에 형성된다. 예를 들어, 500 Å 의 두께를 갖는 TiN 수소막 (12) 이 CVD 에 의해 형성되고 나서, 폴리실리콘이 CVD 에 의해 플레이트 라인층으로서 형성되어 배선층 (14) 를 얻는다. 이러한 경우에, 수소 장벽막 (12) 을 형성하기 위해 이용된 CVD 기법은 우수한 단차 피복 (step coverage) 을 하는 막을 제공한다. 배선층 (14) 를 형성하는데 있어서, 폴리실리콘은 SiH4→ Si + 2H2로 표시되는 반응이 수행되는 환원 분위기 내에서 형성된다. 그러나, 커패시터 절연막 (9) 은 TiN 막인 수소 장벽막 (12) 이 적절하기 때문에, 저하되지 않는다.
이어서, 도 24 에서 도시된 바와 같이, 배선층 (14) 및 수소 장벽막들 (12 및 7) 이 커패시터부들 (19) 사이에서 에칭에 의해 제거된다. 그런 후, 제 2 층간 절연막 (13) 및 Al 배선층 (도시되지 않음) 이 그 위에 형성된다. 다음에, 수소 어닐링이 400 ℃ 에서 수행된다.
반도체 장치 (nMOS 및 pMOS 트랜지스터들) 에서, (Ba,Sr)TiO3커패시터 절연막 (9) 은 약 300 의 유전율을 갖고, 트랜지스터의 Vt 요동은 nMOS 및 pMOS 양자 모두의 경우에 10 % 이하이다.
도 25 는 도 15 에서 도시된 반도체 장치의 한 변형된 실시예에 따른 기본 구조를 도시한 측단면도이다. 그러한 반도체 장치에서, 커패시터 절연막 (9) 의 형성 후에 에칭 과정이 생략되고, 커패시터 절연막 (9) 은 배선층 (14) 과 동시에 에칭된다. 원래, 도 15 에서 도시된 반도체 장치와 동일한 구조가 상기 제조 단계를 이용하여 얻어질 수 있다. 이러한 반도체 장치는 제조 단계들을 감소시키는 장점이 있다. 다른 한편, 도 15 에서 묘사된 반도체 장치에 비해, 이 반도체 장치는 커패시터 절연막 (9) 이 측면에서 노출되기 때문에 수소로부터 발생하는 손상에 더욱 노출된다. 그러나, 하부 전극 (8) 과 접촉하지 않는 측면은 커패시터에 작용하지 않기 때문에, 적은 정도의 저하만이 허용될 수 있다.
도 26 은 도 15 에서 묘사된 반도체 장치의 또다른 변형된 실시예에 따른 기본 구조를 도시한 측단면도이다. 그러한 반도체 장치에서, 도 15 의 반도체 장치와 대조를 이루어, 제 1 수소막 (7) 이 생략되고, 제 2 수소 장벽막 (11) 이 배선층 (14) 과 동시에 에칭된다. 원래, 도 15 에서 도시된 반도체 장치와 동일한 구조가 상기 제조 방법을 이용하여 얻어질 수 있다. 이러한 경우에, 커패시터 절연막 (9) 이 측면에서 노출되더라도, 도 25 의 반도체 장치에서와 같이, 이 반도체 장치는 제조 과정이 단축될 수 있는 장점을 갖는다.
전술한 바와 같이, 수소로 인한 커패시터 절연막 (유전체막) 의 저하가 완전히 방지될 수 있고, 또한 환원 분위기 내의 제조 단계에도 불구하고, 본 발명의 제조 방법으로 반도체 장치들에 있어서 우수한 커패시턴스 특성을 얻을 수 있다. 따라서, 작동 마진 (operating margin) 증가의 결과로서 수율이 증가될 수 있다. 게다가, 커패시터부 (19) 가 수소 장벽막에 의해 직접 도포되기 때문에, 우수한 커패시턴스 특성을 얻을 수 있다. 또한, 커패시터부 (19) 를 형성한 후에, W 를 피착시키기 위해, CVD 기법을 이용하면, 커패시터부 (19) 에 대한 수소 장벽막의 크기를 증가시키지 않고도, 제조 과정은 수행될 수 있다. 따라서, 커패시터부 (19) 를 위해 필요한 셀 영역이 감소될 수 있고, 높은 애스펙트비를 갖는 콘택트부 (20) 를 형성할 수 있다. 게다가, 수소 장벽막이 수소 뿐 아니라 물에 대해서도 높은 장벽 성능을 갖기 때문에, 시간에 따른 커패시터부 (19) 의 특성 저하를 방지할 수 있고, 신뢰도를 향상시킬 수 있다.
수소에 노출되는 것을 허용하며, 결과로서 좋은 전기 특성을 갖는 강유전체 장치가 되는 강유전체 집적 회로 합성 방법이 설명되었다. 도면들에서 도시되고, 명세서에서 설명된 특정한 실시예들은 예를 위한 것이며, 이하의 청구항들에서 기술되는 본 발명을 제한하고자 하는 것이 아님을 주의해야 한다. 또한, 당업자들이 본 발명의 개념에서 벗어나지 않고 다양한 용도들과, 설명된 특정 실시예들의 변형들을 만들 수 있다는 것은 명백하다. 기술된 단계들이 어떤 경우에서는 다른 순서로 수행될 수도 있고, 또는 설명된 다양한 구조들 및 과정들 대신에 동일한 구조들 및 과정들이 이용될 수도 있다. 결과적으로, 본 발명은 각각을 포함하며, 설명된 합성 과정들, 전자 장치들 및 전자 장치 제조 방법들에서, 그리고 그에 의해서 포함되는 모든 새로운 특징들과 새로운 결합으로 구성된다.
Claims (26)
- 강유전체 물질 또는 고유전율 물질로 구성된 그룹으로부터 선택된 물질을 구비하는 커패시터 절연막을 구비하는 커패시터부,상기 커패시터부를 도포하는 수소 장벽막, 및수소 장벽막이 없는 부분을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,트랜지스터부,상기 커패시터부 상의 표면, 및상기 트랜지스터부를 상기 커패시터부와 전기적으로 콘택트시키기 위해서 상기 표면에 배치된 콘택트부를 더 구비하며, 상기 수소 장벽막이 상기 콘택트부를 제외한 상기 표면을 도포하는 것을 특징으로 하는 반도체 장치.
- 기판면을 형성하는 기판,상기 기판 상의 게이트 산화막, 상기 게이트 산화막 상의 게이트 전극, 및 불순물 확산 영역을 갖는 트랜지스터부,강유전체 물질 또는 고유전율 물질로 구성되는 그룹에서 선택된 물질을 구비하는 커패시터 절연막을 갖는 커패시터부로서, 상기 불순물 확산 영역을 상기 커패시터부와 전기적으로 콘택트시키기 위한 콘택트부를 갖는 한 표면을 가지며, 상기 트랜지스터부와 기판면 상에서 서로 겹치지 않도록 되어 있는 커패시터부와,상기 콘택트부를 제외한 상기 표면 상에 배치된 수소 장벽막을 구비하며,상기 트랜지스터부 상에 수소 장벽막이 배치되지 않는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 커패시터부가 상단 및 하부 전극을 갖고, 상기 하부 전극은 상면을 갖고, 상기 커패시터 절연막은 상기 상면 상에 배치되고,상기 반도체 장치는 제 1 수소 장벽막을 구비하고, 상기 제 1 수소 장벽막은 비도전성이며, 상기 하부 전극 하부에 배치되며, 상기 콘택트부에는 배치되지 않고,상기 반도체 장치는 제 2 수소 장벽막을 구비하고, 상기 제 2 수소 장벽막은 상기 커패시터부의 상기 상단에 배치되며, 상기 제 2 수소 장벽막은 도전성 수소 장벽막들 및 비도전성 수소 장벽막들로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치.
- 제 4 항에 있어서, 상기 비도전성 수소 장벽막은 Si3N4, SiON, 및 Si3N4,SiON 과 SiO2의 결합으로 구성된 그룹으로부터 선택된 하나 이상을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 커패시터부는 도전성 상단 및 하부 전극을 갖고, 상기 하부 전극은 상면과 측면을 가지며, 상기 커패시터 절연막은 상기 상면 및 상기 측면 상에 배치되고,상기 커패시터 절연막은 하면을 가지며,상기 반도체 장치는 비도전성 수소 장벽막을 구비하고, 상기 비도전성 수소 장벽막은 상기 커패시터부의 상기 도전성 상단, 상기 하부 전극의 상기 측면 및 상기 커패시터 절연막의 상기 하면을 도포하는 것을 특징으로 하는 반도체 장치.
- 제 6 항에 있어서, 상기 반도체 장치는 도전성 수소 장벽막을 구비하고, 상기 도전성 수소 장벽막은 상기 콘택트부를 도포하는 것을 특징으로 하는 반도체 장치.
- 제 7 항에 있어서, 상기 도전성 수소 장벽막이 Ti, Zr, Nb, Ta, Hf 및 W 의 질화물로 구성된 그룹으로부터 선택된 하나 이상을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 6 항에 있어서, 상기 비도전성 수소 장벽막이 Si3N4, SiON, 및 Si3N4,SiON 과 SiO2의 결합으로 구성된 그룹으로부터 선택된 하나 이상을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 6 항에 있어서, 상부 전극을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 기판과,상기 기판 상의 게이트 산화막, 상기 게이트 산화막 상의 게이트 전극 및 불순물 확산 영역을 갖는 트랜지스터부,각각이 커패시터 절연막을 갖는 다수의 커패시터부로서, 상기 커패시터 절연막은 강유전체 물질 또는 고유전율 물질로 구성된 그룹으로부터 선택된 물질을 구비하며, 상기 커패시터부 각각은 상기 불순물 확산 영역과 전기적으로 접속된 플러그 상에 형성되며, 상기 커패시터부 각각은 콘택트부가 있는 표면을 갖고, 상기 콘택트부는 상기 트랜지스터부와 전기적으로 접속되는 커패시터부,상기 콘택트부를 제외한 상기 표면 상에 배치된 수소 장벽막을 구비하며,상기 수소 장벽막이 상기 커패시터부들 사이에 배치되지 않는 것을 특징으로 하는 반도체 장치.
- 제 11 항에 있어서,상기 커패시터부는 상단과 하부 전극을 갖고, 상기 하부 전극은 상면을 갖고, 상기 커패시터 절연막은 상기 상면 상에 배치되고,상기 반도체 장치는 제 1 수소 장벽막을 구비하고, 상기 제 1 수소 장벽막은 비도전성이며, 상기 하부 전극 하부에 배치되며, 상기 콘택트부에는 배치되지 않으며,상기 반도체 장치는 제 2 수소 장벽막을 구비하며, 상기 제 2 수소 장벽막은 상기 커패시터부의 상기 상단에 배치되며, 상기 제 2 수소 장벽막은 도전성 수소 장벽막들 및 비도전성 수소 장벽막들로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치.
- 제 12 항에 있어서, 상기 비도전성 수소 장벽막은 Si3N4, SiON, 및 Si3N4,SiON 과 SiO2의 결합으로 구성된 그룹으로부터 선택된 하나 이상을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 11 항에 있어서,상기 커패시터부는 도전성 상단 및 하부 전극을 갖고, 상기 하부 전극은 상면 및 측면을 갖고, 상기 커패시터 절연막은 상기 상면 및 상기 측면 상에 배치되고,상기 커패시터 절연막은 하면을 가지며,상기 반도체 장치는 비도전성 수소 장벽막을 구비하고, 상기 비도전성 수소 장벽막은 상기 커패시터부의 상기 도전성 상단, 상기 하부 전극의 상기 측면 및 상기 커패시터 절연막의 상기 하면을 도포하는 것을 특징으로 하는 반도체 장치.
- 제 14 항에 있어서, 상기 반도체 장치는 도전성 수소 장벽막을 구비하고, 상기 도전성 수소 장벽막은 상기 콘택트부를 도포하는 것을 특징으로 하는 반도체 장치.
- 제 15 항에 있어서, 상기 도전성 수소 장벽막은 Ti, Zr, Nb, Ta, Hf 및 W 의 질화물로 구성된 그룹으로부터 선택된 하나 이상을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 14 항에 있어서, 상기 비도전성 수소 장벽막은 Si3N4, SiON, 및 Si3N4, SiON 과 SiO2의 결합으로 구성된 그룹으로부터 선택된 하나 이상을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 14 항에 있어서, 상부 전극을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 금속 산화물을 구비하는 커패시터 절연막을 갖는 커패시터부와,상기 커패시터부를 도포하는 수소 장벽막과,수소 장벽막이 없는 부분을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 19 항에 있어서, 상기 금속 산화물은 SrBi2Ta2O9, Pb(Zr,Ti)O3, 및 (Sr,Ba)TiO3로 구성된 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 장치.
- 하부 전극, 커패시터 절연막 및 상부 전극을 갖는 커패시터부를 형성하는 단계,상기 커패시터부를 도포하는 수소 장벽막을 형성하는 단계, 및상기 수소 장벽막의 일부분을 에칭에 의해 제거하는 단계를 구비하고,상기 커패시터 절연막은 강유전체 물질 또는 고유전율 물질로 구성되는 그룹으로부터 선택된 물질을 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 수소 장벽막 상에 하부 전극을 형성하는 단계,상기 하부 전극 상에 커패시터 절연막을 형성하는 단계,상기 커패시터 절연막 상에 상부 전극을 형성하는 단계,상기 상부 전극 상에 제 2 수소 장벽막을 형성하는 단계,상기 제 1 수소 장벽막, 상기 하부 전극, 상기 커패시터 절연막, 상기 상부 전극 및 상기 제 2 수소 절연막을 동시에 패터닝하여 커패시터부를 포함하는 패턴된 표면을 형성하는 단계,상기 패턴된 표면 상에 비도전성인 제 3 수소 장벽막을 형성하는 단계,상기 커패시터부를 제외한 상기 패턴된 표면으로부터 상기 제 3 수소 장벽막을 제거하는 단계,상기 상부 전극 상의 상기 제 3 수소 장벽막의 일부를 제거하여 콘택트부를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 하부 전극을 제 1 수소 장벽막 상에 형성하는 단계,상기 하부 전극 상에 커패시터 절연막을 형성하는 단계,상기 커패시터 절연막 상에 상부 전극을 형성하는 단계,상기 제 1 수소 장벽막, 상기 하부 전극, 상기 커패시터 절연막 및 상기 상부 전극을 동시에 패터닝하여 커패시터부를 포함하는 패턴된 표면을 형성하는 단계,상기 패턴된 표면 상에서 제 3 수소 장벽막을 형성하고, 상기 커패시터부를 제외한 부분으로부터 상기 제 3 수소 장벽막을 제거하는 단계,상기 상부 전극 상의 상기 제 3 수소 장벽막의 일부분을 제거하여 콘택트부를 형성하는 단계, 및도전성인 제 2 수소 장벽막을 형성하여 상기 콘택트부를 도포하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 비도전성 수소 장벽막을 층간 절연막 상에 형성하는 단계,플러그를 형성하는 단계,상기 플러그 상에 제 2 도전성 수소 장벽막을 형성하는 단계,상기 제 2 도전성 수소 장벽막 상에 하부 전극을 형성하는 단계,상기 하부 전극 및 상기 제 2 도전성 수소 장벽막을 패터닝하여 커패시터부를 포함한 패턴된 표면을 형성하는 단계,상기 패턴된 표면 상에 커패시터 절연막을 형성하는 단계,상기 커패시터부를 제외한 상기 패턴된 표면으로부터 상기 커패시터 절연막을 제거하는 단계,상기 커패시터부 상을 포함한 상기 패턴된 표면 상에 제 3 도전성 수소 장벽막을 형성하는 단계,상기 커패시터부를 제외한 상기 층간 절연막으로부터 상기 제 3 도전성 수소 장벽막 및 상기 제 1 비도전성 수소 장벽막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 비도전성 수소 장벽막을 층간 절연막 상에 형성하는 단계,상기 제 1 비도전성 수소 장벽막 내와 상기 층간 절연막 내에 플러그를 형성하는 단계,상기 플러그 상과 상기 제 1 비도전성 수소 장벽막 상에 제 2 도전성 수소 장벽막을 형성하는 단계,상기 제 2 도전성 수소 장벽막 상에 하부 전극을 형성하는 단계,상기 하부 전극 및 상기 제 2 도전성 수소 장벽막을 패터닝하여 커패시터부를 포함하는 패턴된 표면을 형성하는 단계,상기 커패시터부 상을 포함하는 상기 패턴된 표면 상에 커패시터 절연막을 형성하는 단계,상기 커패시터부 상을 포함하는 상기 패턴된 표면 상에 제 3 도전성 수소 장벽막을 형성하는 단계,상기 커패시터부를 제외한 상기 층간 절연막으로부터 상기 제 3 도전성 수소 장벽막, 상기 커패시터 절연막 및 상기 제 1 비도전성 수소 장벽막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 층간 절연막 내에 플러그를 형성하는 단계,상기 플러그 상과 상기 층간 절연막 상에 제 1 도전성 수소 장벽막을 형성하는 단계,상기 제 1 도전성 수소 장벽막 상에 하부 전극을 형성하는 단계,상기 하부 전극을 패터닝하여 커패시터부를 포함하는 패턴된 표면을 형성하는 단계,상기 커패시터부 상을 포함하는 상기 패턴된 표면 상에 커패시터 절연막을 형성하는 단계,상기 커패시터부 상을 포함하는 상기 패턴된 표면 상에 제 2 도전성 수소 장벽막을 형성하는 단계,상기 커패시터부를 제외한 상기 층간 절연막으로부터 상기 제 2 도전성 수소 장벽막, 상기 커패시터 절연막 및 상기 제 1 도전성 수소 장벽막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
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