JPH10200067A

JPH10200067A - 半導体装置の製造方法

Info

Publication number: JPH10200067A
Application number: JP8358169A
Authority: JP
Inventors: Hideaki Kuroda; 英明黒田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-12-29
Filing date: 1996-12-29
Publication date: 1998-07-31

Abstract

(57)【要約】【課題】周辺回路部における層間絶縁膜を薄くし、コン
タクト径を小さくできるＣＯＢ型ＤＲＡＭ等の半導体装
置の製造方法を提供する。【解決手段】層間絶縁膜を貫通するホールを開口した
後、ホールを導電性材料で埋めてプラグを形成し、プラ
グを含んで該層間絶縁膜に配線用溝を形成し、配線用溝
を導電性材料で埋め込んで埋込配線層を形成して半導体
装置を製造する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory）等の半導体装置の製造方法に
関する。

【０００２】

【従来の技術】図２５にＣＯＢ（Capacitor Over Bitli
ne）型のＤＲＡＭセルの平面図を示す。このＤＲＡＭ
は、選択トランジスタＳＴｒのゲート電極ＷＬが平行に
配線され、これらの選択トランジスタＳＴｒの拡散層と
ビットコンタクトＢＣで接続されたビット線ＢＬがゲー
ト電極ＷＬと直交して配線されている。各選択トランジ
スタＳＴｒの拡散層には図示しないキャパシタと接続さ
れたノードコンタクトＮＣが設けられている。図のＡ−
Ａ’線に沿った断面図を図２６に、図のＢ−Ｂ’線に沿
った断面図を図４０に示す。これらの断面図からわかる
ようにノードコンタクトＮＣは、いわゆる座布団付プラ
グで途中取り出しコンタクトを採用していると共に、こ
のＤＲＡＭは、選択トランジスタＳＴｒとキャパシタＣ
ＡＰとの間の層間絶縁膜にビット線が埋め込まれたＣＯ
Ｂ型である。また、図４０の断面図は、ＤＲＡＭセル部
と一部周辺回路も示している。

【０００３】次に、従来の図４０に示したＣＯＢ型のＤ
ＲＡＭセルの製造方法について、図２７〜図４０を参照
して簡単に説明する。まず、図２７に示すように、Ｐ型
シリコン基板にＮウエルとＰウエルが形成された基板に
素子分離酸化膜２０１を形成して素子分離を行い、その
後、図示しないゲート絶縁膜を熱酸化法で形成した後、
ポリシリコン３０１ａ、タングステンシリサイド３０１
ｂを積層した後パターニングしてゲート電極３０１を形
成する。このゲート電極３０１をマスクとしてイオン注
入を行い、ＬＤＤ（Lightly Doped Drain ）１０１を形
成する。

【０００４】次に、図２８に示すように、全面にエッチ
ングストッパー用の薄いシリコン酸化膜２０２を形成す
る。次いで、ポリシリコンを堆積した後エッチバックす
ることにより、ゲート電極側壁にポリシリコンで構成さ
れるサイドウオール３０２を形成する。そして、このサ
イドウオール３０２をマスクとしてイオン注入を行い、
ソース・ドレイン１０２を形成する。

【０００５】サイドウオール３０２を取り除いた後、図
２９に示すように、エッチングストッパー用のシリコン
窒化膜２０３を低圧ＣＶＤにより全面に形成する。その
後、ＮＳＧ（Natural Silicate Glass）膜２０４をＯ₃
−ＴＥＯＳ（テトラエトキシシラン）で形成した後、Ｂ
ＰＳＧ（Boro-Phospho-Silicate-Glass ）膜２０５をＯ
₃−ＴＥＯＳで形成する。

【０００６】次に、図３０に示すように、ＢＰＳＧ２０
５をフローして平坦化する。その後、ポリシリコン３０
３を堆積した後、ビットコンタクト及びノードコンタク
トの開口を行うためのレジストパターニングＲ１１を行
う。

【０００７】次に、図３１に示すように、ポリシリコン
膜３０３、ＢＰＳＧ膜２０５、ＮＳＧ膜２０４をエッチ
ングし、途中でエッチングを停止して予備コンタクト孔
を形成し、更にポリシリコンを堆積した後エッチバック
することにより、この予備コンタクト孔の側壁にポリシ
リコンで構成されるサイドウオール３０４を形成する。
次に、このサイドウオール３０４とポリシリコン膜３０
３をマスクとしてエッチングすることにより、基板に達
するコンタクトホールを開口し、シュリンクされたビッ
ト線コンタクトホールＢＣＨ及びノードコンタクトホー
ルＮＣＨを開口する。

【０００８】コンタクトホール開口後、図３２に示すよ
うに、ポリシリコン膜３０５を堆積してコンタクトホー
ルＢＣＨ、ＮＣＨを埋める。

【０００９】次に、図３３に示すように、ポリシリコン
膜３０５、３０３、サイドウオール３０４をエッチバッ
クして予備コンタクト孔よりポリシリコン膜３０５（サ
イドウオール３０４も含まれる）の表面が低くなるよう
にする。これにより、各コンタクトには途中取り出し用
のいわゆる座布団付ポリプラグ３０６が形成される。

【００１０】次に、図３４に示すように、ＢＰＳＧ膜２
０５をエッチングしてポリプラグ３０６と面一化した
後、ＬＰ−ＴＥＯＳにより酸化シリコン膜２０７、次い
で低圧ＣＶＤ法により窒化シリコン膜２０８を全面に形
成する。その上にビット線形成用のコンタクト開口用の
レジストＲ１２をパターニングする。

【００１１】次に、図３５に示すように、レジスト膜Ｒ
１２をマスクとして窒化シリコン膜２０８、酸化シリコ
ン膜２０９をエッチングしてビット線コンタクトのプラ
グ表面を露出させる。レジスト膜Ｒ１２を除去した後、
ビット線形成用のポリシリコン膜３０８、タングステン
シリサイド３０９を堆積し、ビット線用のレジストパタ
ーンを形成し、これをマスクとしてエッチングしてビッ
ト線ＢＬをパターニングする。その後、ＬＰ−ＴＥＯＳ
で酸化シリコン膜２１０、低圧ＣＶＤ法により窒化シリ
コン膜２１１をそれぞれ薄く形成した後、ＮＳＧ膜２１
２、ＢＰＳＧ２１３を堆積して、ＢＰＳＧ２１３をフロ
ーして平坦化する。

【００１２】次に、図３６に示すように、エッチング等
により表面を削って平坦化した後、キャパシタ形成時の
エッチングストッパーとなる窒化シリコン膜２１４を堆
積する。その上にポリシリコン膜３１０を堆積した後、
ノードコンタクトプラグに対するコンタクトを開口する
レジストパターニングＲ１３を行う。

【００１３】そして、図３７に示すように、レジストＲ
１３をマスクとしてエッチングし、ポリシリコン膜３１
０に予備コンタクト孔を形成する。次に、ポリシリコン
を堆積した後エッチバックすることにより、予備コンタ
クト孔の側壁にポリシリコンで構成されるサイドウオー
ル３１１を形成し、サイドウオール３１１とポリシリコ
ン膜３１０をマスクとして窒化シリコン膜２１４、ＢＰ
ＳＧ膜２１３、ＮＳＧ膜２１２、窒化シリコン膜２０
８、酸化シリコン膜２０７を順次エッチングして、いわ
ゆる座布団に達するシュリンクされたノードコンタクト
孔を開口し、次にポリシリコン３１２を堆積してコンタ
クト孔を埋める。

【００１４】次に、図３８に示すように、ポリシリコン
膜３１２、ポリシリコン膜３１０、サイドウオール３１
１をエッチバックすることにより、ポリプラグ３１４を
残してポリシリコン膜を除去し、更に、ノード電極のた
めのポリシリコン膜３１５を堆積する。その上に、シリ
ンダー型キャパシタを形成するための酸化シリコン膜２
１５を厚く堆積し、キャパシタの底壁電極用のパターン
でレジスト膜Ｒ１４を形成する。

【００１５】次に、図３９に示すように、レジスト膜Ｒ
１４をマスクとして異方性エッチングを行い、酸化シリ
コン膜２１５とポリシリコン膜３１５をパターニングし
た後、レジスト膜Ｒ１４を除去する。その後、ポリシリ
コン膜を堆積した後、エッチバックすることにより酸化
シリコン膜の側部にポリシリコンで構成されるサイドウ
オール３１６を形成する。酸化シリコン２１５をウエッ
トエッチングにより除去してシリンダー型のノード電極
を形成する。その後、ＯＮＯ膜（酸化シリコンを窒化シ
リコン膜で挟んだ構造）２１６をノード電極上に形成し
た後、プレート電極となるポリシリコン膜３１７を堆積
し、次にプレート電極３１７及び窒化シリコン膜２１４
をパターニングしてプレート電極を形成してキャパシタ
ＣＡＰが形成される。これにより、ＤＲＡＭが完成す
る。

【００１６】その後、図４０に示したように、層間絶縁
膜２１７を堆積してキャパシタを埋め込み、平坦化した
後、プレート電極、周辺回路と配線層を接続するための
コンタクト孔を開口する。次いで、コンタクト孔内壁を
覆って密着層としてのＴｉ／ＴｉＮ膜３１８を形成した
後、タングステンを堆積した後エッチバックすることに
より、ブランケットタングステン３１９を形成する。そ
の後配線層３１０をパターニングして図４０に示した断
面構造のＣＯＢ型のＤＲＡＭを得る。

【００１７】

【発明が解決しようとする課題】この従来の工程で製造
されるＣＯＢ型ＤＲＡＭセルでは、配線層がゲート電
極、ビット線及びキャパシタの３層、層間絶縁膜が３層
あることから、メモリセル部の高さは１μｍ程度にな
り、周辺回路の層間絶縁膜が厚くなって周辺回路のコン
タクトのアスペクト比が大きくなるため、周辺回路のコ
ンタクト径を小さくできず、集積度を上げることができ
ないという問題がある。

【００１８】本発明は、上記事情に鑑みなされたもの
で、周辺回路部における層間絶縁膜を薄くし、コンタク
ト径を小さくできるＣＯＢ型ＤＲＡＭ等の半導体装置の
製造方法を提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、上記目的を達成するため、層間絶縁膜を貫通
するホールを開口した後、該ホールを導電性材料で埋め
てプラグを形成する工程と、該プラグを含んで該層間絶
縁膜に配線用溝を形成する工程と、該配線用溝を導電性
材料で埋め込んで埋込配線層を形成する工程とを有する
ことを特徴とする半導体装置の製造方法を提供する。

【００２０】本発明の半導体装置の製造方法により得ら
れる半導体装置は、層間絶縁膜に掘られた配線用溝を導
電性材料で埋めて構成され、その層間絶縁膜を貫通する
導電性プラグが接続されている埋込配線層を有する。そ
のため、従来の配線層が層間絶縁膜上に形成され、更に
その配線層を層間絶縁膜で被覆していた構造と比較し
て、配線層の厚さ及びその配線層を被覆する絶縁膜の厚
さの分、層構成を省略でき、半導体装置の厚さを減少で
きる。この埋込配線層を上記ＣＯＢ型ＤＲＡＭのビット
線に適用すれば、いわば従来のビット線の厚さが消失し
たかのような構造となり、その結果、従来１μｍ程度あ
るメモリセル部の高さを、例えば３００〜４００ｎｍ程
度減少させることが可能であり、その分、周辺回路部の
層間絶縁膜を薄膜化でき、周辺回路部のアスペクト比が
小さくなってコンタクト径を小さくでき、集積度を向上
させることができる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明するが、本発明は、下記の実施の形態に
限定されるものではない。

【００２２】本発明の半導体装置の製造方法は、層間絶
縁膜を貫通するホールを開口した後、該ホールを導電性
材料で埋めてプラグを形成する工程と、該プラグを含ん
で該層間絶縁膜に配線用溝を形成する工程と、該配線用
溝を導電性材料で埋め込んで埋込配線層を形成する工程
とにより、半導体装置を製造するもので、好適には上記
ＣＯＢ型ＤＲＡＭのビット線に適用することができる。

【００２３】本発明の半導体装置をＣＯＢ型ＤＲＡＭに
適用した形態の平面的な構成は、従来と同様であり、図
２５に示した平面図がそのまま適用される。即ち、選択
トランジスタＳＴｒのゲート電極ＷＬが平行に配線さ
れ、これらの選択トランジスタＳＴｒの拡散層とビット
コンタクトＢＣで接続されたビット線ＢＬがゲート電極
ＷＬと直交して配線されている。各選択トランジスタＳ
Ｔｒの拡散層には図示しないキャパシタと接続されたノ
ードコンタクトＮＣが設けられている。

【００２４】図２５のＢ−Ｂ’線に沿った本発明にかか
るＣＯＢ型ＤＲＡＭの断面図の一形態を図１６に示し
た。なお、この断面図は周辺回路の一部も含んでいる。
このＤＲＡＭは、シリコン基板ＳＵＢ面に選択トランジ
スタＳＴｒ及び周辺回路のトランジスタＴｒが形成され
ている。ビット線ＢＬは基板ＳＵＢとキャパシタＣＡＰ
との間の層間絶縁膜中に配線され、ビット線コンタクト
ＢＣで選択トランジスタＳＴｒの拡散層と接続されてい
る。また、キャパシタＣＡＰはノードコンタクトＮＣで
選択トランジスタＳＴｒの拡散層に接続されている。

【００２５】ビット線ＢＬは、トランジスタＳＴｒを覆
っている層間絶縁膜２３に掘られたビット線用溝ＢＬＣ
を埋める例えばタングステンシリサイドとポリシリコン
の２層の導電性材料で構成されている。ビット線コンタ
クトＢＣはビット線ＢＬを貫通して基板ＳＵＢと接続さ
れている。また、ビット線ＢＬの上面は平坦化されて、
絶縁膜２６で被覆され、キャパシタＣＡＰと分離されて
いる。

【００２６】次に、このような断面構造の半導体装置の
製造工程を説明する。

【００２７】［第１実施形態］まず、図１に示すよう
に、例えば、基板としてＰ型基板にＮウエルを形成した
後、そのＮウエル内にＰウエルを形成したシリコン基板
を用いる。そのシリコン基板に例えばパッド酸化膜と窒
化シリコン膜を堆積した後、レジスト膜を形成し、レジ
スト膜に素子分離形成領域の開口部のパターニングを露
光、現像により形成し、レジスト膜の開口部の窒化シリ
コン膜をエッチングで除去する。レジスト膜を除去後、
基板を酸化してＬＯＣＯＳ２０を形成し、素子分離を行
う。窒化珪素膜とパッド酸化膜を除去した後、シリコン
基板表面を酸化して活性領域に図示しないゲート酸化膜
を形成する。その後、例えば不純物導入ポリシリコン膜
３１ａをＣＶＤ法により、更に、タングステンシリサイ
ドＷＳｉｘ３１ｂをＣＶＤ法により数百ｎｍ程度の膜厚
でそれぞれ堆積する。次に、ゲート電極パターンにレジ
ストパターニングを行い、タングステンシリサイド３１
ｂ、ポリシリコン膜３１ａをエッチングによりパターニ
ングしてゲート電極３１を形成する。次に、ゲート電極
３１とＬＯＣＯＳ２０をマスクとして、砒素又はリンを
例えばエネルギー数十ｋｅＶ、ドーズ量１×１０¹²〜１
×１０¹⁴程度の条件でイオン注入して、ＬＤＤ１１を形
成する。

【００２８】次に、図２に示すように、エッチングマス
クとしての酸化シリコン膜２１を、少なくとも基板とゲ
ート電極３１を覆うように低圧ＣＶＤ法又は熱酸化法で
数十ｎｍ程度の膜厚で形成する。その後、ポリシリコン
膜を百数十ｎｍの膜厚でＣＶＤ法により堆積した後、こ
れを異方性エッチングすることによりゲート電極３１側
壁にサイドウオール４１を形成する。次に、Ｎチャネル
領域、Ｐチャネル領域それぞれ窓開けされるようにレジ
ストパターニングを行って、Ｎチャネル領域には砒素を
エネルギー数十ｋｅＶ、ドーズ量１×１０¹⁵〜１×１０
¹⁶程度の条件で、Ｐチャネル領域にはＢＦ₂ ⁺をエネル
ギー数十ｋｅＶ、ドーズ量１×１０¹⁵〜１×１０¹⁶程度
の条件でそれぞれイオン注入し、ソース・ドレイン１２
を形成する。

【００２９】その後、図３に示すように、ポリシリコン
で構成されるサイドウオール４１を除去した後、低圧Ｃ
ＶＤ法により、窒化シリコン膜２２を例えば数十ｎｍ程
度の膜厚で堆積し、Ｏ₃−ＴＥＯＳ法ＣＶＤにより、Ｎ
ＳＧ膜２３を数百ｎｍの膜厚で堆積し、次に、Ｏ₃−Ｔ
ＥＯＳ法ＣＶＤにより、ＢＰＳＧ膜２４を数百ｎｍ程度
の膜厚で堆積する。

【００３０】次に、図４に示すように、ＢＰＳＧ膜２４
をフローして平坦化した後、ポリシリコン膜４２を数百
ｎｍの膜厚でＣＶＤ法により堆積した後、ノードコンタ
クト、ビット線コンタクト、周辺回路のコンタクトのそ
れぞれの引き出しコンタクトのレジストパターニングＲ
１を行う。

【００３１】次に、図５に示すように、レジストＲ１を
マスクとして、まずポリシリコン膜４２を異方性エッチ
ングし、次にＢＰＳＧ膜２４とＮＳＧ膜２３を順次異方
性エッチングを行い、ゲート電極の上でエッチングを停
止する。このとき、ゲート電極３１は窒化シリコン膜２
２で覆われているため、このエッチングでゲート電極３
１が露出することはない。これにより、途中引き出し用
のいわゆる座布団形成用のホールが形成される。次に、
レジスト膜Ｒ１を除去した後、ポリシリコン膜を数十ｎ
ｍ〜百数十ｎｍの膜厚にＣＶＤにより堆積し、これを異
方性エッチングすることにより座布団形成用ホールの内
壁にポリシリコンで構成されるサイドウオール４２ａを
形成する。そして、ポリシリコン膜４２、サイドウオー
ルをマスクとしてＮＳＧ膜２３、窒化シリコン膜２２を
順次異方性エッチングしてシュリンクされたノードコン
タクトホールＮＣＨ、ビット線コンタクトホールＢＣＨ
を同時に開口する。

【００３２】次に、図６に示すように、不純物導入ポリ
シリコン４３を数百ｎｍの膜厚でＣＶＤにより堆積して
ノードコンタクトホール、ビット線コンタクトホールを
ポリシリコン４３で埋める。

【００３３】次に、図７に示すように、ポリシリコン膜
４３、４２、及びサイドウオール４２ａをエッチバック
し、いわゆる座布団付ポリプラグ３２を形成する。

【００３４】次に、図８に示すように、通常のビット線
パターンの反転パターンでレジストパターニングＲ２を
行い、これをマスクとして窒化シリコン膜２５、ＢＰＳ
Ｇ膜２４、ＮＳＧ膜２４を順次エッチングし、ＮＳＧ膜
２３のゲート電極３１の上でエッチングを停止する。こ
の場合、ゲート電極３１を被覆してシリコン窒化膜２２
を形成しているため、ゲート電極３１がエッチングによ
り露出することはない。これにより、ビット線のパター
ンでビット線用溝ＢＬＣが選択トランジスタを直接覆う
層間絶縁膜２３中に形成される。また、同じレジストを
マスクにしてそのビット線用溝ＢＬＣ内のポリプラグ３
２をエッチングにより除去してビット線用溝ＢＬＣの底
面を平坦化する。

【００３５】次に、図９に示すように、レジスト膜Ｒ２
を除去した後、シリコン酸化膜又は窒化シリコン膜ある
いはこれらの複合膜である絶縁膜を数十ｎｍ〜百数十ｎ
ｍの膜厚でＣＶＤにより堆積し、これを異方性エッチン
グすることにより、ビット線用溝ＢＬＣの内壁に絶縁性
サイドウオール２５を形成する。この絶縁性サイドウオ
ールはポリプラグ３２を形成したホール内壁にも形成さ
れる。次に、例えばＷＦ₆／ＳｉＨ₂Ｃｌ₂＝３．６ｓ
ｃｃｍ／１００ｓｃｃｍ、温度５９５℃、１３３Ｐａの
条件でタングステンシリサイドＷＳｉｘ膜３３を数十ｎ
ｍの膜厚でＣＶＤ法により堆積し、更に不純物導入ポリ
シリコン膜３４を数十ｎｍ程度の膜厚でＣＶＤ法により
堆積し、ビット線用溝ＢＬＣを埋める。

【００３６】次に、図１０に示すように、ポリシリコン
膜３４、タングステンシリサイド層３３を順次エッチン
グにより除去又はＣＭＰ（Chemical Mechanical Polish
ing）法により研磨し、続いて層間絶縁膜２５、２４、
及びビット線用溝中のポリシリコン膜３４、タングステ
ンシリサイド膜３３をＣＭＰ法により研磨して平坦化す
る。これにより、ビット線用溝ＢＬＣを埋め込んだビッ
ト線ＢＬが形成される。このように、本実施形態では、
ビット線ＢＬの形成と平坦化を併用しているプロセスを
採用しているため、従来より工程が短縮化されている。
次に、ノード電極形成時のエッチングストッパー及びビ
ット線ＢＬを埋め込むための窒化シリコン膜２６を数十
ｎｍの膜厚でＣＶＤ法により堆積する。その後、酸化シ
リコン膜（ポリシリコン膜でもよい）４４を数百ｎｍの
膜厚で堆積する。そして、ノードコンタクトのレジスト
パターニングを行い、酸化シリコン膜４４に予備コンタ
クト孔を開口し、その後、酸化シリコン膜をＣＶＤ法に
より堆積した後エッチバックすることにより、予備コン
タクト孔の内壁にサイドウオール４４ａを形成する。そ
して、酸化シリコン膜４４とサイドウオール４４ａをマ
スクとしてシリコン窒化膜２６を異方性エッチングし、
シリコン窒化膜２６にポリプラグ３２に開口するシュリ
ンクされたノードコンタクト孔を開口する。

【００３７】次に、図１１に示すように、その後は、キ
ャパシタ形成工程に入り、ノード電極のための不純物導
入ポリシリコン膜３５をＣＶＤ法により数百ｎｍの膜厚
で堆積する。その上に、シリンダー型キャパシタを形成
するための酸化シリコン膜２７を厚くＣＶＤ法により堆
積し、キャパシタの底壁電極用のパターンでレジストパ
ターニングＲ４を形成する。

【００３８】次に、図１２に示すように、レジスト膜Ｒ
４をマスクとして異方性エッチングを行い、酸化シリコ
ン膜２７とポリシリコン膜３５をパターニングした後、
レジスト膜Ｒ４を除去する。その後、ポリシリコン膜３
６を堆積する。

【００３９】次に、図１３に示すように、ポリシリコン
膜３６をエッチバックすることにより酸化シリコン膜２
７の側部にポリシリコンで構成されるサイドウオール３
６を形成し、シリンダー型記憶ノードの立設する側壁を
形成する。次に、酸化シリコン２７をウエットエッチン
グにより除去してシリンダー型のノード電極を形成す
る。その後、記憶ノード３５、３６表面のＲＴＡ（Rapi
d Thermal Anneal）をアンモニア雰囲気下で行い、次に
窒化ケイ素膜をＣＶＤで形成し、続いて窒化ケイ素膜を
例えば熱酸化して誘電体膜（ＯＮＯ膜）２８を形成し、
誘電体膜２８で記憶ノード３５、３６を被覆する。その
後、プレート電極となるポリシリコン膜３７をＣＶＤ法
により数百ｎｍ程度の膜厚で堆積した後、プレート電極
のパターンでレジストパターニングし、レジストをマス
クとして異方性エッチングを行い、プレート電極３７を
形成する。その後、プレート電極保護のための酸化シリ
コン膜２９をＣＶＤ法により堆積する。この後、周辺回
路部のコンタクト開口パターン（溝状の場合もある）で
レジストＲ５をパターニングし、これをマスクとして異
方性エッチングを行い、コンタクト孔を開口する。

【００４０】次に、図１４に示すように、レジストを除
去した後、コンタクト孔内壁を覆って密着層としてのＴ
ｉ／ＴｉＮ膜を形成する。その後、タングステンを数百
ｎｍの膜厚で堆積した後エッチバックすることにより、
ブランケットタングステン３８を形成し、途中取り出し
用のタングステンプラグ３８を形成する。

【００４１】その後、図１５に示すように、酸化シリコ
ン膜３０ａを数百ｎｍ程度の膜厚で堆積し、ＢＰＳＧ膜
３０ｂをＣＶＤ法により堆積した後平坦化する。次に、
周辺回路部のコンタクト、プレート電極の取り出し用コ
ンタクト等を開口するパターンでレジストパターニング
Ｒ６を行い、レジストＲ６をマスクとして異方性エッチ
ングにより層間絶縁膜３０ａ、３０ｂにコンタクト孔を
開口する。

【００４２】次に、図１６に示すように、レジスト膜を
除去した後、タングステンを数百ｎｍ程度の膜厚でＣＶ
Ｄ法により堆積してコンタクト孔を埋め、その後、エッ
チバックすることによりタングステンプラグ３９を形成
する。次に、アルミニウムなどの金属をスパッタリング
等により成膜し、配線パターンでレジストパターニング
し、レジストをマスクとして異方性エッチングすること
により金属配線層ＭＬを形成してＣＯＢ型のＤＲＡＭが
完成する。

【００４３】以上の工程で得られたＣＯＢ型ＤＲＡＭセ
ルは、従来のビット線が層間絶縁膜上に乗った構造と異
なり、ビット線ＢＬが層間絶縁膜２３に掘られた溝の底
部を埋める構造となっている。そのため、ビット線の厚
さ及びビット線を埋める層間絶縁膜の厚さの分、基板表
面上の層間絶縁膜の高さが従来のＣＯＢ型のＤＲＡＭよ
り減少する。具体的には、シリンダー型のキャパシタを
有するＣＯＢ型のＤＲＡＭでは、キャパシタ上端までの
高さは約１μｍ（１０００ｎｍ）程度あるが、本実施形
態によれば３００〜４００ｎｍ程度の高さの減少が可能
であり、３〜４割程度ＤＲＡＭの高さを減らすことがで
きる。その結果、周辺回路部における層間絶縁膜の膜厚
も３００〜４００ｎｍ程度減少する。それによって周辺
回路部のコンタクト孔形成時のアスペクト比が低下し、
コンタクト径の縮小化が可能であり、集積度を向上させ
ることが可能である。

【００４４】また、ビット線上の平坦化プロセスとビッ
ト線形成プロセスを併用しているため、工程の短縮が可
能であり、コスト低下が可能である。

【００４５】更に、第１実施形態では、ビット線用溝の
側壁部に絶縁性サイドウオールを形成し、線幅を縮めた
ビット線を形成する。このようにビット線の線幅を縮め
ても抵抗値はほとんど変動がない上、ビット線の線幅を
縮めることでノードコンタクトの開口幅の余裕ができ、
生産上のメリットがある。

【００４６】［第２実施形態］第１実施形態では、ノー
ドコンタクト、ビット線コンタクトの途中取り出し用コ
ンタクトを両方同時に形成したが、第２実施形態では途
中取り出し用コンタクトを形成せず、直接コンタクトを
形成する。また、ノードコンタクトとビット線コンタク
トは別工程で形成する。本発明にかかるＤＲＡＭは、層
間膜が薄いので、かかる方法が十分可能である。第２実
施形態にかかる図では、第１実施形態と同じ部材には同
一の符号を付す。

【００４７】まず、図１７に示すように、基板にトラン
ジスタＳＴｒ、Ｔｒを形成し、低圧ＣＶＤ法により、窒
化シリコン膜２２を例えば数十ｎｍ程度の膜厚で堆積
し、Ｏ₃−ＴＥＯＳ法ＣＶＤにより、ＮＳＧ膜２３を数
百ｎｍの膜厚で堆積し、次に、Ｏ₃−ＴＥＯＳ法ＣＶＤ
により、ＢＰＳＧ膜２４を数百ｎｍ程度の膜厚で堆積す
る。その後、ＢＰＳＧ膜２４をリフローして平坦化した
後、不純物導入ポリシリコン４２を数百ｎｍ程度の膜厚
で堆積し、ビットコンタクト、周辺回路のコンタクトの
パターンを同時に形成するレジストパターニングＲ１’
を形成する。

【００４８】次に、図１８に示すように、レジスト膜Ｒ
１’をマスクにしてポリシリコン膜４２をエッチング
し、ポリシリコン膜４２に予備コンタクト孔を形成す
る。予備コンタクト孔を開口した後、レジスト膜Ｒ１’
を除去し、ポリシリコン膜を数十ｎｍ〜百数十ｎｍ程度
の膜厚でＣＶＤ法により堆積した後、異方性エッチング
することにより、予備コンタクト孔の側壁にポリシリコ
ンで構成されるサイドウオール４２ａを形成する。その
後、ポリシリコン膜４２とポリシリコンで構成されるサ
イドウオール４２ａをマスクとして、ＢＰＳＧ膜２４、
ＮＳＧ膜２３、窒化シリコン膜２２、酸化シリコン膜２
１を貫いて基板表面に達し、サイドウオール４２ａによ
りシュリンクされたビットコンタクト孔を開口する。次
に、不純物導入ポリシリコン膜４３を数百ｎｍ程度の膜
厚でＣＶＤ法により堆積し、ビットコンタクト孔をポリ
シリコンで埋める。

【００４９】次に、図１９に示すように、ポリシリコン
膜４３、ポリシリコン膜４２、サイドウオール４２ａを
エッチバックで除去し、コンタクト孔を埋めたポリプラ
グ３２を残す。次に、通常のビット線パターンの反転パ
ターンでレジストパターニングＲ２を行い、これをマス
クとしてＢＰＳＧ膜２４、ＮＳＧ膜２４を順次エッチン
グし、ＮＳＧ膜２３のゲート電極３１の上でエッチング
を停止する。この場合、ゲート電極３１を被覆してシリ
コン窒化膜２２を形成しているため、ゲート電極３１が
エッチングにより露出することはない。これにより、ビ
ット線のパターンでビット線用溝ＢＬＣが選択トランジ
スタを直接覆う層間絶縁膜２３中に形成される。また、
同じレジストをマスクにしてそのビット線用溝ＢＬＣ内
のポリプラグ３２をエッチングにより除去してビット線
用溝ＢＬＣの底面を平坦化する。

【００５０】次に、図２０に示すように、レジスト膜Ｒ
２を除去した後、シリコン酸化膜又は窒化シリコン膜あ
るいはこれらの複合膜である絶縁膜を数十ｎｍ〜百数十
ｎｍの膜厚でＣＶＤにより堆積し、これを異方性エッチ
ングすることにより、ビット線用溝ＢＬＣの内壁に絶縁
性サイドウオール２５を形成する。この絶縁性サイドウ
オールはポリプラグ３２を形成したホール内壁にも形成
される。次に、例えばＷＦ₆／ＳｉＨ₂Ｃｌ₂＝３．６
ｓｃｃｍ／１００ｓｃｃｍ、温度５９５℃、１３３Ｐａ
の条件でタングステンシリサイドＷＳｉｘ膜３３を数十
ｎｍの膜厚でＣＶＤ法により堆積し、更に不純物導入ポ
リシリコン膜３４を数十ｎｍ程度の膜厚でＣＶＤ法によ
り堆積し、ビット線用溝ＢＬＣを埋める。

【００５１】次に、図２１に示すように、ポリシリコン
膜３４、タングステンシリサイド層３３を順次エッチン
グにより除去又はＣＭＰ法により研磨し、続いて層間絶
縁膜２５、２４、及びビット線用溝中のポリシリコン膜
３４、タングステンシリサイド膜３３をＣＭＰ法により
研磨して平坦化する。これにより、ビット線用溝ＢＬＣ
を埋め込んだビット線ＢＬが形成される。このように、
本実施形態では、ビット線ＢＬの形成と平坦化を併用し
ているプロセスを採用しているため、従来より工程が短
縮化されている。次に、ノード電極形成時のエッチング
ストッパー及びビット線ＢＬを埋め込むための窒化シリ
コン膜２６を数十ｎｍの膜厚でＣＶＤ法により堆積す
る。

【００５２】その後、図２２に示すように、ポリシリコ
ン膜４５を数百ｎｍの膜厚で堆積する。そして、ノード
コンタクトのレジストパターニングＲ７を行う。

【００５３】次に、図２３に示すように、ポリシリコン
膜４５に予備コンタクト孔を開口し、その後、ポリシリ
コン膜をＣＶＤ法により堆積した後エッチバックするこ
とにより、予備コンタクト孔の内壁にサイドウオール４
５ａを形成する。そして、ポリシリコン膜４５とサイド
ウオール４５ａをマスクとしてシリコン窒化膜２６、Ｎ
ＳＧ膜２３、窒化シリコン膜２２を順次異方性エッチン
グし、基板に達するシュリンクされたノードコンタクト
孔を開口する。この場合、ビット線用溝の側部絶縁性サ
イドウオールを形成してビット線幅を縮小しているた
め、ノードコンタクトの合わせ余裕が生じる。次に、不
純物導入ポリシリコンを数百ｎｍの膜厚でＣＶＤ法によ
り堆積してノードコンタクト孔をポリシリコンで埋め
る。

【００５４】次に、図２４に示すように、ポリシリコン
膜４６、４５、サイドウオール４５ａをエッチバックし
て除去し、ノードコンタクトのポリプラグ３２を残す。
その後は、第１実施形態の図１１と同様の構造となる、
以下、第１実施形態と同じ工程でＣＯＢ型ＤＲＡＭを製
造することができる。

【００５５】上記態様では、ビット線用溝の側部を絶縁
性サイドウオールを形成してビット線幅を縮小化してい
るが、ビット線用溝内全部を導電性材料で埋めてもよい
ことは勿論である。また、上記態様では、本発明をＣＯ
Ｂ型ＤＲＡＭに適用した形態で説明しているが、本発明
はＳＲＡＭ等にも適用でき、ＤＲＡＭに限られるもので
はない。更に、ノードコンタクトとビット線コンタクト
は共に、ポリシリコンで埋めてポリプラグとしている
が、キャパシタのＯＮＯ膜形成時の熱に耐えるものであ
れば、高融点金属で構成してもよい。その他、例えばキ
ャパシタは、何れの形態でもよく、その他本発明の要旨
を逸脱しない範囲で種々変更することができる。

【００５６】

【発明の効果】また、本発明の半導体装置の製造方法に
よれば、層間絶縁膜の厚さを減らし、コンタクトホール
のアスペクト比を小さくすることにより、コンタクトホ
ールの開口径を小さくして集積度の向上した半導体装置
を得ることができる。

【図面の簡単な説明】

【図１】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する最初の工程を説明する断面図である。

【図２】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図１に続く工程を説明する断面図である。

【図３】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図２に続く工程を説明する断面図である。

【図４】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図３に続く工程を説明する断面図である。

【図５】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図４に続く工程を説明する断面図である。

【図６】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図５に続く工程を説明する断面図である。

【図７】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図６に続く工程を説明する断面図である。

【図８】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図７に続く工程を説明する断面図である。

【図９】本発明にかかる第１実施形態のＣＯＢ型ＤＲＡ
Ｍを製造する図８に続く工程を説明する断面図である。

【図１０】本発明にかかる第１実施形態のＣＯＢ型ＤＲ
ＡＭを製造する図９に続く工程を説明する断面図であ
る。

【図１１】本発明にかかる第１実施形態のＣＯＢ型ＤＲ
ＡＭを製造する図１０に続く工程を説明する断面図であ
る。

【図１２】本発明にかかる第１実施形態のＣＯＢ型ＤＲ
ＡＭを製造する図１１に続く工程を説明する断面図であ
る。

【図１３】本発明にかかる第１実施形態のＣＯＢ型ＤＲ
ＡＭを製造する図１２に続く工程を説明する断面図であ
る。

【図１４】本発明にかかる第１実施形態のＣＯＢ型ＤＲ
ＡＭを製造する図１３に続く工程を説明する断面図であ
る。

【図１５】本発明にかかる第１実施形態のＣＯＢ型ＤＲ
ＡＭを製造する図１４に続く工程を説明する断面図であ
る。

【図１６】本発明にかかる第１実施形態のＣＯＢ型ＤＲ
ＡＭを製造する最終工程を説明する断面図であり、図２
５のＢ−Ｂ’線に沿った断面図である。

【図１７】本発明にかかる第２実施形態のＣＯＢ型ＤＲ
ＡＭを製造する工程を説明する断面図であり、第１実施
形態の図４に相当する。

【図１８】本発明にかかる第２実施形態の図１７に続く
ＣＯＢ型ＤＲＡＭを製造する工程を説明する断面図であ
る。

【図１９】本発明にかかる第２実施形態の図１８に続く
ＣＯＢ型ＤＲＡＭを製造する工程を説明する断面図であ
る。

【図２０】本発明にかかる第２実施形態の図１９に続く
ＣＯＢ型ＤＲＡＭを製造する工程を説明する断面図であ
る。

【図２１】本発明にかかる第２実施形態の図２０に続く
ＣＯＢ型ＤＲＡＭを製造する工程を説明する断面図であ
る。

【図２２】本発明にかかる第２実施形態の図２１に続く
ＣＯＢ型ＤＲＡＭを製造する工程を説明する断面図であ
る。

【図２３】本発明にかかる第２実施形態の図２２に続く
ＣＯＢ型ＤＲＡＭを製造する工程を説明する断面図であ
る。

【図２４】本発明にかかる第２実施形態の図２３に続く
ＣＯＢ型ＤＲＡＭを製造する工程を説明する断面図であ
る。

【図２５】従来のＣＯＢ型ＤＲＡＭの平面構成を示す配
置図である。

【図２６】図２５のＡ−Ａ’線に沿った断面図である。

【図２７】従来のＣＯＢ型ＤＲＡＭの製造工程の最初の
段階を説明する断面図である。

【図２８】図２７に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図２９】図２８に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図３０】図２９に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図３１】図３０に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図３２】図３１に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図３３】図３２に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図３４】図３３に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図３５】図３４に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図３６】図３５に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図３７】図３６に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図３８】図３７に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図３９】図３８に続く従来のＣＯＢ型ＤＲＡＭの製造
工程を説明する断面図である。

【図４０】従来のＣＯＢ型ＤＲＡＭを製造する最終工程
を説明する断面図であり、図２５のＢ−Ｂ’線に沿った
断面図である。

【符号の説明】

ＳＴｒ…選択トランジスタ、ＷＬ…ゲート電極、ＢＬ…
ビット線、ＢＣ…ビットコンタクト、ＢＣＨ…ビットコ
ンタクトホール、ＮＣ…ノードコンタクト、ＮＣＨ…ノ
ードコンタクトホール、ＢＬＣ…ビット線用溝、ＣＡＰ
…キャパシタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年３月５日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図７】

【図２】

【図３】

【図４】

【図５】

【図６】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

Claims

【特許請求の範囲】

【請求項１】層間絶縁膜を貫通するホールを開口した
後、該ホールを導電性材料で埋めてプラグを形成する工
程と、該プラグを含んで該層間絶縁膜に配線用溝を形成する工
程と、該配線用溝を導電性材料で埋め込んで埋込配線層を形成
する工程とを有することを特徴とする半導体装置の製造
方法。
【請求項２】上記工程後、上記埋込配線層と上記層間絶
縁膜を平坦化する工程と、該層間絶縁膜上に該埋込配線層を被覆する層間絶縁膜を
形成する工程とを有する請求項１記載の半導体装置の製
造方法。
【請求項３】該層間絶縁膜がトランジスタを直接被覆し
ている請求項１記載の半導体装置の製造方法。
【請求項４】上記配線用溝の側壁に絶縁性のサイドウオ
ールを形成した後、配線用溝を導電性材料で埋める工程
を有する請求項１記載の半導体装置の製造方法。
【請求項５】上記埋込配線層がダイナミックランダムア
クセスメモリのビット線を構成する請求項１記載の半導
体装置の製造方法。