JP3120867B2

JP3120867B2 - 静電容量素子を含む半導体装置およびその製造方法

Info

Publication number: JP3120867B2
Application number: JP03129773A
Authority: JP
Inventors: 俊輔井上; 幸彦坂下; 伸菊池; 浩譲原; 佳夫中村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-05-31
Filing date: 1991-05-31
Publication date: 2000-12-25
Anticipated expiration: 2015-12-25
Also published as: JPH04229646A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は各種電子機器に搭載され
るメモリー，光電変換装置，信号処理装置等の半導体集
積回路装置およびその製造方法に関し、特に静電容量素
子が組込まれいる半導体装置およびその製造方法に関す
るものである。

【０００２】

【従来の技術】半導体集積回路には、多くの静電容量素
子が組み込まれているものがある。近年集積回路の高密
度化，高速化に伴って、容量素子の小型化，大容量化が
求められている。

【０００３】図１は集積回路に一般に用いられているMO
S キャパシタの模式的断面図であり、図２はその等価回
路である。このMOS キャパシタは、ｐ型基板101 上に埋
め込まれたn^-層102 の上に形成されたn⁺層103 を下部電
極層とし、誘電体層104 を介して上部電極105 およびn⁺
層からの引き出し電極106 を設けたものである。等価回
路のＡ端子およびＢ端子がそれぞれ上部電極104 および
下部引き出し電極105に相当する。等価回路に示すよう
に下部電極としてn⁺拡散層等の導電体を用いるため、基
板に対してダイオードＤおよび容量Ccs 等の寄生素子を
持ち、容量C₁とＢ端子間には、n⁺拡散層による抵抗成分
R₁がある。また、上部電極としては、一般にAlまたはポ
リシリコンが使用されるが、ポリシリコンを使用した場
合は、Ａ端子と容量C₁の間にポリシリコンによる抵抗成
分R₂が付加される。

【０００４】従って、MOS コンデンサを使用した場合に
は、容量C₁以外に寄生素子として抵抗および容量，ダイ
オートが含まれるため、それらの寄生素子の影響によ
り、MOS コンデンサの周波数特性が制限される。

【０００５】また、容量素子の端子の一方を高インピー
ダンスで使用する場合には、寄生素子Ccs のため、C₁と
Ccs による容量分割が生じる。

【０００６】さらに、印加電圧の極性によっては、MOS
構造のCV特性により容量値が電圧により変化してしま
う。

【０００７】図３は集積回路に一般に用いられているpn
接合キャパシタの模式的断面図であり、図４はその等価
回路である。このキャパシタは、ｐ型基板101 上にｎ層
102,ｐ層107,n⁺層103,108 を形成し、誘電体層104 を介
して電極109 と110とを対向させたものである。

【０００８】図３の構造と図４の等価回路の端子とを図
中の符号で対応させてある。端子XY間の容量はC₂+C₃ と
なるが、容量としてはどのpn接合を用いることも可能で
ある。

【０００９】pn接合キャパシタは、寄生抵抗および寄生
容量を含むため、その影響により周波数特性が制限され
るだけでなく、容量値の電圧依存性も大きい。さらに、
pn接合がバイアスになる場合以外に使用できない。

【００１０】図５は上述したMOS キャパシタあるいはpn
接合キャパシタの欠点を改善するために考案された金属
−絶縁膜−金属構造の容量素子の模式的断面図である。

【００１１】この容量素子は半導体基板201 上に形成さ
れた下地金属（下部電極)202, 層間絶縁膜203,上層金属
（上部電極)204および容量部分となる薄い絶縁膜（誘電
体層)205を含んでいる。

【００１２】上層および下層の金属膜としては例えばマ
グネトロンスパッタリング法により形成されるAlまたは
Al合金，タングステン，あるいは化学気相堆積法（CVD
法）で形成されたタングステンが用いられていた。容量
となる薄い絶縁層205 としては、CVD 法で形成されたSi
O₂,Si₃N₄,Ta₂O₅, 陽極酸化法で形成されたAl₂O₃ 、また
はこれらの膜を組合せて積層したものが用いられてき
た。

【００１３】この容量素子では、寄生容量，寄生抵抗が
生じないという利点がある。しかし、従来の技術では、
電極の表面が粗く、容量素子の単位面積当りの静電容量
を大きくすることは困難であった。すなわち、従来の技
術で形成した電極表面には、図５に拡大して示すように
ヒロック202Aが存在し、そのために、容量素子の単位面
積当りの静電容量を大きくしようとして、誘電体層205
の厚さを薄くすると、ヒロック202Aの生じた箇所で誘電
体層205 が破壊される，あるいは極端にその厚さが薄く
なり、電気的な耐圧が低くなってしまう、などの問題が
生じた。つまりスパッタリング法, CVD 法など従来の方
法で形成された金属膜は堆積後の熱処理により、膜中に
蓄積されたストレスがヒロックという形で発散された結
果、金属膜の表面は凹凸が激しくなり、薄い絶縁層の形
成には無理があったのである。

【００１４】高集積回路システムでは、高誘電率で薄い
絶縁層を均一に形成することが要求される。特にAl−絶
縁層−Al構造の容量素子の場合にはAlを陽極酸化するこ
とにより、比誘電率８〜10のAl₂O₃ を絶縁層として用い
ることができれば、集積度を大幅に向上させることがで
きる。しかし、上述したように従来の技術ではAl表面は
あまりにも凹凸が多く、Al₂O₃ を実用的な歩留りで均一
に形成するのは不可欠であった。

【００１５】一方ダイナミックRAM 等に使用される静電
容量素子として、図６に示すような、MOSFETのドレイン
側にキャパシタを接続した回路が知られている。図７は
この回路を実現する素子構造の一つであって、スタック
型と称される。この構造は、Ｐ型基板21に形成されたゲ
ート酸化膜22上のポリシリコンゲート23，ソース24，ド
レイン25，ソース電極26，フィールド酸化膜27，酸化膜
28および層間絶縁膜29を有するpMOSFET のドレイン25に
接してポリシリコン30を設け、誘電膜31を介してさらに
ポリシリコン32を設け、キャパシタを構成したものであ
る。図８に示したトレンチ型および図９に示したフィン
型は、スタック型のキャパシタの容量の増加とサイズの
減少を目的として、それぞれポリシリコン層30A,32A お
よび30B,32B の形状を図示のように変形したものであ
る。

【００１６】半導体回路の中で記憶素子（以下、メモリ
セルという）は例えば図10に示すような回路構成のもの
が知られている。このようなメモリセルの模式的断面図
を図11に示す。図11に示すように、メモリセルに組み込
まれた容量素子としてのキャパシタＣは下部電極30と上
部電極32と両電極30と32間に形成されている誘電体膜31
とから構成されている。

【００１７】このようなメモリセルに対して高集積化が
要求される場合には、各ビットにおける容量部分として
のキャパシタＣの平面積を縮小化する必要がある。メモ
リセルを正常に動作させるには、例えばDRAMのセラミッ
クパッケージから放射されるα線によるソフトエラーに
対する耐性を確保するために約200fC の電荷量をキャパ
シタＣに蓄積する必要がある。この電荷量から電源電圧
を5Vとし、キャパシタＣのソース・アース間容量をC_Sで
表すと、C_S≧40fFとなる。誘電体膜31が一般的なSi酸化
膜である場合、Si酸化膜に対する信頼性から誘電体膜31
に印加可能な電界ＥはＥ＜5MV/cm程度であることが知ら
れている。このため電源電圧の半分の電圧を印加する方
法を用いた場合に誘電体膜として十分に使用できるSi酸
化膜の厚さは50Åであるとされる。Si酸化膜の比誘電率
εｒは３．７であるからC_S≧40fFを実現するためにキ
ャパシタＣの平面積として６μｍ² 以上確保する必要が
ある。このように大きな平面積を有するキャパシタＣを
具備したメモリセルは、上述したような近年の高集積化
の要求に対応できない。そこで、積層構造のキャパシタ
Ｃを例えば図11に示すように下に凸の形状、あるいは上
に凸の形状として、キャパシタＣの投影平面積を拡大さ
せることなく、その表面積を増加させて、必要な容量を
確保できるようにしていた。

【００１８】

【発明が解決しようとする課題】前述したように静電容
量素子そのものの改良が望まれることとは、別にメモリ
ーセルにおいては、キャパシタの大容量化および素子面
積の縮少が大きな技術的課題となっている。しかしなが
ら上述したスタック型ではキャパシタの大容量化および
素子面積の縮少が両立せず、トレンチ型ではキャパシタ
のリークの問題があり、フィン型ではポリシリコンの形
状が複雑なために製造工程が複雑になるという問題があ
り、集積度が高くなるにつれてより低価格でメモリーセ
ルを提供していくことが難しかった。

【００１９】すなわち、従来技術ではキャパシタの構成
あるいは製造方法が十分ではないために、小占有面積で
かつ大容量のキャパシタを歩留まり良く形成することが
難しかった。

【００２０】本発明の目的は従来よりも高集積化に適し
た半導体装置を提供することにある。

【００２１】本発明の別の目的は従来よりも信頼性の高
い半導体装置を提供することにある。

【００２２】本発明の他の目的は従来よりも高集積化さ
れ高い信頼性を有する半導体装置を歩留り良く製造でき
る半導体装置の製造方法を提供することにある。

【００２３】

【課題を解決するための手段】本発明による半導体装置
は、単結晶半導体基体上に形成された単結晶アルミニウ
ムからなる第１の領域と、前記第１の領域を酸化するこ
とにより該第１の領域の表面に形成された酸化アルミニ
ウム膜と、前記酸化アルミニウム酸化膜を挟んで前記第
１の領域に対向する電極と、を備えたキャパシタを有す
ることを特徴とする。

【００２４】本発明による半導体の製造方法は、電荷を
蓄積するためのキャパシタを有する半導体装置の製造方
法において、アルキルアルミニウムハイドライトのガス
と水素とを利用したCVD 法によりAlまたはAlを主成分と
する金属を堆積して前記キャパシタを構成する電極の一
方を形成する工程と、前記電極の一方の表面に酸化アル
ミニウム膜を形成する工程とを含むことを特徴とする。

【００２５】さらに本発明による半導体装置の製造方法
は、ソース・ドレイン領域とゲート絶縁膜とゲート電極
とを有するトランジスタと、前記ソース・ドレイン領域
のいずれか一方の上にこれに接続して設けられたキャパ
シタと、を備えた半導体装置の製造方法において、前記
トランジスタ上に設けられた絶縁膜に、前記ソース・ド
レイン領域のいずれか一方を露出するための所定の長辺
L および所定の短辺Wをもつ開孔部を設ける工程、前記
開孔部内に所定の高さH をもつ前記キャパシタ用の下部
電極を形成する工程、前記下部電極上に絶縁膜を形成す
る工程、前記絶縁膜上に上部電極を形成する工程、を有
し、前記下部電極の形成工程が、アルキルアルミニウム
ハイドライドと水素とを利用したCVD 法により、高さH
＞短辺Wを満足する寸法の角柱状のアルミニウムを形成
する工程を含み、前記絶縁膜の形成工程が、前記アルミ
ニウム膜の表面を酸化する工程を含むことを特徴とす
る。

【００２６】本発明による半導体装置は、トランジスタ
を構成するための拡散層を有する、面方位（１００）の
半導体基体と、該拡散層に接続された第１の電極と、間
に誘電体層を介して該第１の電極に対向する対向電極
と、を有するキャパシタと、を有し、前記第１の電極
は、前記半導体基体上に設けられた絶縁層の開孔部内に
埋め込まれた縦長の下層部分と、前記絶縁層上に水平方
向に延びる上層部分と、を有する、面方位（１１１）の
単結晶アルミニウムであること特徴とする。

【００２７】さらに本発明による半導体装置は、導電性
の下地表面上の絶縁膜に形成された下地表面を露出する
ための開孔内の該下地表面上に形成された下層部分と該
下層部分から前記下地表面に沿う方向に延出する上層部
分とを有する、アルミニウムあるいはSi,Ti およびCuの
うちの少なくとも１種の原子を含むアルミニウム合金の
いずれかの導電材料からなる第１の電極と、該第１の電
極の表面に誘電体膜を介して形成された第２の電極とを
含む容量素子を具備したこと特徴とする。

【００２８】本発明による半導体装置の製造方法は、導
電性の下地表面上の絶縁膜に形成された下地表面を露出
するための開孔内の該下地表面の上にアルキルアルミニ
ウムハイドライドのガスと水素とを利用したCVD 法によ
り選択的に導電材料を堆積させて下層部分を形成したの
ち、該下層部分の上部から前記下地表面に沿う方向にア
ルキルアルミニウムハイドライドのガスと水素とを利用
したCVD 法により選択的に導電材料を堆積させて上層部
分を形成して該上層部分と前記下層部分とを含む第１の
電極を形成する工程と、前記絶縁膜のうち、前記第１の
電極の上層部分の下側で、かつ下層部分を囲繞する部分
を除去して前記上層部分の下面と前記下層部分の表面を
露出させる工程と、該露出した第１の電極の表面に誘電
体膜を形成する工程と、該誘電体膜の上に導電材料から
なる第２の電極を形成する工程とを含むことを特徴とす
る。

【００２９】本発明による半導体装置の製造方法は、導
電性の下地表面上の絶縁膜に形成された下地表面を露出
するための開孔内の該下地表面の上にジメチルアルミニ
ウムハイドライドのガスと水素とを利用したCVD 法によ
り選択的に導電材料を堆積させて下層部分を形成したの
ち、該下層部分の上部から前記下地表面に沿う方向にジ
メチルアルミニウムハイドライドのガスと水素とを利用
したCVD 法により選択的に導電材料を堆積させて上層部
分を形成して該上層部分と前記下層部分とを含む第１の
電極を形成する工程と、前記絶縁膜のうち、前記第１の
電極の上層部分の下側で、かつ下層部分を囲繞する部分
を除去して前記上層部分の下面と前記下層部分の表面を
露出させる工程と、該露出した第１の電極の表面に誘電
体膜を形成する工程と、該誘電体膜の上に導電材料から
なる第２の電極を形成する工程とを含むことを特徴とす
る。さらに、本発明による半導体装置の製造方法は、導
電性の下地表面上の絶縁膜に形成された下地表面を露出
するための開孔内の該下地表面の上にアルキルアルミニ
ウムハイドライドのガスと水素とを利用したCVD 法によ
り選択的に導電材料を堆積させて下層部分を形成したの
ち、該下層部分の上部から前記下地表面に沿う方向にア
ルキルアルミニウムハイドライドのガスと水素とを利用
したCVD 法により選択的に導電材料を堆積させて上層部
分を形成して該上層部分と前記下層部分とを含む第１の
電極を形成する工程と、前記絶縁膜のうち、前記第１の
電極の上層部分の下側で、かつ下層部分を囲繞する部分
を除去して前記上層部分の下面と前記下層部分の表面を
露出させる工程と、該露出した第１の電極の表面にアル
ミニウム膜からなる誘電体膜を形成する工程と、該誘電
体膜の上に導電材料からなる第２の電極を形成する工程
とを含むことを特徴とする。

【００３０】

【作用】本発明においては、第１の電極が導電性の下地
表面上の下層部分とこの下層部分から下地表面に沿う方
向に延出する上層部分とを有するものであるので、上層
部分の下地表面に対する投影平面積を下層部分の投影平
面積よりも大きくとれるから、容量素子全体の表面積お
よび容量を大きくすることができる。上述したように、
第１の電極を２層構造としたことにより、上層部分の張
出部分の下側に位置する下地表面上のスペースを他の素
子のためのスペースとして有効利用できることから、集
積度を大幅に向上させることができる。

【００３１】また、本発明においては、新規なCVD 法に
よる金属堆積技術により第１の電極を形成するので、開
孔内の下地表面上に選択的に導電材料を堆積させて形成
した下層部分の上面から、下層部分の面方位および下地
表面の面方位に依存するファセットをもって下層部分の
結晶を成長させて下地表面に沿う方向に延出する上層部
分を形成することができる。

【００３２】さらに、本発明においては、下層金属層と
して半導体基板上に選択的に堆積したAlまたはAl合金を
用いるので、絶縁耐圧が高く信頼性の高いAl−絶縁膜−
Al構造の静電容量素子を歩留り良く形成することができ
る。また静電容量素子の両電極にAl電極を使用するた
め、MOS キャパシタ, pn接合キャパシタとに比較して拡
散抵抗および接合容量の影響をなくすことができ、寄生
素子の影響を小さくすることができるため、容量の周波
数特性が改善される。

【００３３】さらに、本発明によるAl電極の表面は極め
て平坦なので、従来に比べて絶縁層を薄くすることが可
能であり、単位面積当りの静電容量を大きくすることが
できる。

【００３４】さらにまた、本発明においては、半導体基
体上に一方の電極を縦長の構造として形成し最終的にキ
ャパシタを縦構造としているので、簡単な工程で、大容
量かつ寸法の小さな耐久性の良いキャパシタを有する半
導体装置を実現することができる。

【００３５】また、キャパシタを構成する電極を形成す
る際に選択性良く良質の電極材料を堆積形成できるので
歩留まり良く小さな占有面積のキャパシタを形成でき
る。

【００３６】

【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明するが、本発明はこれらの実施例に限定され
ることはなく、各実施例の要素技術の組み合わせや種々
の設計変更が可能である。

【００３７】（実施例１）以下、図面を参照して本発明
の実施例１を詳細に説明する。

【００３８】図12は本発明の好ましい実施態様例を示す
模式的断面図である。

【００３９】半導体基板１の表面に形成された絶縁膜２
の所定の個所が除去され、半導体基板の特定領域上に下
部電極としての金属層３が形成され、その表面には第１
の誘電体膜４が形成されており、さらに第２の誘電体層
５を介して上部電極としての第２の金属層６が設けら
れ、キャパシタを構成している。

【００４０】本発明における下部電極金属層の表面は極
めて平坦であり、その表面に極く薄い誘電体が形成され
ている。このような金属層は後述する新規なCVD 法によ
って形成することができる。この電極としては、少なく
とも一方がAlや、Al-Si,Al-Ti,Al-Cu,Al-Si-Ti,Al-Si-C
u 等のAlを主成分とする金属である。特に単結晶Alであ
ればより一層好ましい。また、下の半導体領域としては
ｎ型でもｐ型でもよく、間にTiN のようなバリアメタル
の如き膜が介在してもよいが後述する新規なCVD 法（Al
-CVD法と称す）を用いれば堆積する膜質が極めて良好な
為バリアメタルを必ずしも必要としない。

【００４１】そしてその表面性にも優れている為に表面
に形成される誘電体膜を薄くすることができ、容量を大
きくすることができる。その誘電体膜としては電極を酸
化して得られるものであれば、より薄く、かつ緻密な膜
とすることができるのでキャパシタの容量をより一層大
きくすることができる。

【００４２】第２の誘電体層としては、誘電率の高い酸
化物，窒化物等を任意に用いることができる。さらに、
第２の誘電体層を省略して単一の誘電体を用いて静電容
量素子を構成することもできる。

【００４３】上部電極の金属層上に層間絶縁膜を形成し
て、上部電極に達する開孔を設け、その開孔中に金属を
堆積し、層間絶縁膜上に設けた配線パターンと接続し
て、多層配線を形成することもできる。

【００４４】図12に示した構造の容量素子を有する半導
体装置を作製した。

【００４５】露出したSi単結晶基板１の(100) 面にDMAH
( ジメチルアルミニウムハイドライド）と水素を用いCV
D 法によってAlを選択的に堆積した。基体温度は 290℃
とした。この時、面方位(111) のAl単結晶３が成長し
た。その表面は極めて平坦であった。RIE(反応性イオン
エッチング）法によってAl単結晶を所望の形状に加工
し、CVD 法によってSiO₂膜２を8,000 Åの厚さ堆積し
た。次にフォトレジストパターニングとRIE によって、
SiO₂膜をエッチングしてAl単結晶上の容量部に相当する
個所に開孔部を設けた。ついで、ウエハ全体をH₂O₂:H₂O
=1:1の溶液に浸漬して露出されたAl単結晶３の表面に厚
さ約15ÅのAl₂O₃ 膜４を形成した。なお、ここまでの手
順において、Si基板１に、まずSiO₂膜２を形成し、その
所定の個所にSi基板１の表面に達する開口部を設け、露
出されたSi基板１の表面にAlを選択的に堆積し、その表
面にAl₂O₃ 膜３を形成することも可能である。次に基板
を約350℃に加熱しNH₃ ガスとSiH₄ガスを用いたCVD 法
によって、窒化シリコン膜５を厚さ約100 Å堆積した。
さらに通常のCVD 法によって、窒化シリコン膜５よびSi
O₂膜２の上に上層のAlを堆積し、パターニングして上部
電極６を形成した。上層のAl膜は、必ずずしもCVD 法に
よる必要はないが、スパッタリングのような高エネルギ
ーによる堆積より、CVD 法によった方が薄い誘電体膜の
損傷が少く、より好ましい。Al₂O₃ 膜を所望の厚さに形
成し、窒化シリコン膜の形成を省略することも可能であ
る。

【００４６】このようにして作製された本発明による静
電容量素子の製造歩留りとヒロックの有無を、従来のマ
グネトロンスパッタリング法（基板温度250℃,Ar 圧力6
mTorr) で下部電極Alを形成した容量素子と比較して表
１に示す。パラメータとして、上部Al電極形成後の合金
化処理温度をとり、20個の作製例についての値を表に示
してある。

【００４７】

【表１】

【００４８】表１に示すように、本発明によれば、Ａｌ
電極表面にヒロックが発生せず、高い歩留りで静電容量
素子を作製できる。さらに、本発明によれば、Al電極の
表面が極めて平坦なために極めて薄い誘電体膜を形成で
きるので、小型かつ大容量の静電容量素子を含んだ半導
体装置を実現できる。従来のDRAMは多結晶Si-SiO₂/Si₃N
₄/SiO₂- 多結晶Si構造で形成され絶縁層の厚さはSiO₂換
算で約100 Åであった。SiO₂とAl₂O₃ の比誘電率がそれ
ぞれ3,9,10.0なので、本発明によれば同じ膜厚で蓄積容
量の占める面積を従来の40％程度に縮小することがで
き、チップ寸法を大幅に減少することが可能である。

【００４９】（実施例２）図13に本発明の実施例２によ
る静電容量素子の他の構造を示す。本実施例は、半導体
基板11上に前述したDMAHと水素とを利用したCVD 法によ
って堆積された第１のAl電極12, 誘電体層13, スパッタ
リング法等で非選択的に堆積された第２のAl電極14, 誘
電体層, スパッタリング法等で非選択的に堆積された第
３のAl電極16，絶縁膜17および層間絶縁膜18を有し、第
１の電極12，誘電体層13および第２の電極14で第１の静
電容量素子を、第２の電極14, 誘電体層15および第３の
電極16で第２の誘電体層を形成している。誘電体層13お
よび15はAl₂O₃ の単層であってもよく、窒化シリコンな
ど他の誘電体層との複層であってもよい。

【００５０】このように、半導体基板上に２個の容量素
子を積層して形成できるので、チップ面積を小さくする
ことができる。さらに、第１の電極12と第３の電極16を
接続し、第１の電極12−第２の電極14間の容量と第２の
電極14−第３の電極16間の容量を並列接続とすれば同面
積でより大きな容量を得ることができる。また、容量素
子の積層数を増して、容量をさらに増加することもでき
る。さらに第１の電極12を、図13に示したようなMOS キ
ャパシタの上部電極上に形成し、下部のMOS キャパシタ
と並列接続すことにより、より大きな容量とすることが
可能である。

【００５１】本実施例によれば、同じ面積で蓄積容量を
大きくすることができるので、例えばサンプルホールド
回路のキャパシタ等に応用すれば読み出し時の転送効率
を1.0 に近づけることができる。また該サンプルホール
ド回路を用いたセンサーでは、そのセンサーの感度を向
上させることができる。

【００５２】（実施例３）図14に本発明による半導体装
置の等価回路を示す。この装置はDRAMの記憶素子の一例
であって、半導体基板上に読み出し／書き込み用のnMOS
トランジスタ521および電荷蓄積用静電容量素子522 を
形成し、さらにビット線523 およびワード線524 を配線
したものである。

【００５３】DRAMの集積度を向上させるには、小面積
で、数10pFの容量を確保し、かつ容量部の誘電体層の信
頼性の高い電荷蓄積素子を形成する必要がある。先に説
明したように本発明によれば、このような条件を満足す
る容量素子を実現できるので、DRAMの集積度を向上する
ことができる。

【００５４】（実施例４）図15に本発明を適用し得る制
御電極領域としてのベース領域にキャリアを蓄積し、エ
ミッタホロワ回路より信号を読み出すタイプの光電変換
素子の一例の回路図を示す。本実施例は、npn 型フォト
トランジスタ531,制御電極に必要に応じて付加された容
量532,ベース電位をクランプするためのリセット用pMOS
トランジスタ533,エミッタを所定の基準電圧源に結合さ
せベースエミッタ内を順バイアスすることで蓄積された
キャリアを消減させるためのエミッタリセット用nMOSト
ランジスタ534,読み出し用nMOSトランジスタ535 および
537,図15に示した構造の蓄積容量536 および負荷容量53
8 を半導体基板上に形成したものである。この基本構造
はヨーロッパ特許公開公報第0132076 号およびそれに対
応した米国特許第4,791,469 号に開示されている。

【００５５】通常蓄積容量536 の面積は光電変換素子を
形成した単結晶半導体基板の面積の10〜25％を占める。
従って本発明を適用することによって、蓄積容量を小型
化し、光電変換素子チップの面積を従来と比較して５〜
20％縮少することができる。

【００５６】（実施例５）図16に本発明を適用し得る演
算増幅器の一例の回路図を示す。この演算増幅器は入力
増幅器541,増幅段増幅器542，出力段増幅器543 および
図12または図13に示した構造の位相補償キャパシタ544
を同一の半導体基板上に形成したものである。

【００５７】一般に演算増幅器において、位相補償キャ
パシタ544 は入出力が反転関係にある増幅段の入出力間
に付加される。この位相補償キャパシタの主な目的は、
増幅段の周波数特性以上の周波数成分をバイパスするこ
とにより、回路動作を安定させることにある。しかし、
これまで説明したように従来技術による周波数特性の悪
いキャパシタを使用した場合は、位相補償キャパシタの
効果を十分に得ることができなかった。これに対し、本
発明によれば、周波数特性の良いキャパシタが使用でき
るため、位相補償の効果を十分に発揮でき、回路動作を
安定にすることができる。

【００５８】（実施例６）図17に本発明を適用し得るコ
ンパレータ回路の一例を示す。本実施例のコンパレータ
は、増幅器551,552 および553 ，キャパシタ554 および
555,スイッチSW1〜SW4 を具えている。

【００５９】まず、コンパレータの動作の概要を述べ
る。スイッチSE1,SW3,SW4 がON,SW2がOFF の状態で、入
力電圧V₁と増幅器551 のオフセット電圧をキャパシタ55
4 に充電し、増幅器551 出力電圧と増幅器552 のオフセ
ット電圧をキャパシタ555 に充電する。次にスイッチSW
1,SW3,SW4 をOFF,SW2 をONとし、充電されたV₁と入力電
圧V₂を比較する。

【００６０】ここで、キャパシタ555 および増幅器552,
553 は、コンパレータの利得を増すために使用され、必
要とされる利得に応じて諸元が決定される。

【００６１】従来のMOS キャパシタ等においては先に述
べたように、キャパシタ554,555 を形成する際、増幅器
の入力側に寄生容量が発生し易く、そのためにスイッチ
SW3およびSW4 がOFF となり、キャパシタの片側が高イ
ンピーダンス状態となるとキャパシタ554,555 および各
キャパシタの寄生容量のために容量分割が生じ、コンパ
レーターのオフセット電圧を増大させるという欠点があ
った。

【００６２】さらに、従来のキャパシタでは、キャパシ
タと直列に寄生抵抗が存在するため、充電スピードが制
限されるという欠点があった。これに対し、本発明によ
れば寄生容量および寄生抵抗を極めて小さくできないた
め、従来に比べて、オフセットが小さく、スピードの速
いコンパレーターを作製することができる。

【００６３】（実施例７）以下に本発明の好適な実施態
様例を説明する。

【００６４】図18(a) は本発明の実施例７による半導体
装置の一部分の模式的断面図である。

【００６５】半導体基体601 の主面上にはゲート絶縁膜
602 が形成され、その周囲には厚いフィールド絶縁膜60
3 が形成されて半導体素子領域を画成している。該半導
体素子領域内にはドレインおよびソース領域605 が形成
されておりこれらの間にはゲート絶縁膜602 を介してゲ
ート電極604 が設けられている。ゲート電極の絶縁膜60
6 およびフィールド絶縁膜603 等の半導体領域表面上の
絶縁膜に形成された開孔より露出した半導体領域表面上
にはキャパシタを構成するための下層電極607が設けら
れ、その上の誘電体膜８を介して上部電極が設けられて
キャパシタを構成している。

【００６６】ここで最も特徴的な構成は下層電極607 が
図18(b)に示すように、縦長の構造となっていることで
ある。このような構造であればキャパシタの占める、半
導体基体表面に沿った面積は小さいまま容量を大きくす
ることができる。

【００６７】縦長の構造としては下の半導体領域との接
合面に対して交差する方向の長さが長いものであればよ
く、円柱，角柱，円すい，角すい等の形状を含むもので
ある。好ましくは長方体形状のものが設計し易いので良
い。長方体形状であれば下の半導体領域との接合面にお
ける短辺の長さをＷとした時、高さＨがＨ＞Ｗの関係を
満たすように設計すればよい。

【００６８】ここでＨとＷとの比や接合面の長辺Ｌ（≧
Ｗ）は設計すべきキャパシタの容量に応じて適宜選択さ
れるものであり、ＨとＷとの大小関係さえ上述の式を満
たしていればキャパシタの占める面積を小さくすること
ができる。

【００６９】従来の技術では例えばアスペクト比の大き
なコンタクトホール等を完全に導電材料で埋めるという
技術さえ困難であった。

【００７０】それ故にコンタクト部分さえ縦長にできな
かったのであるから、ましてやキャパシタの一方の電極
を上記関係を満たす構造にすることなど考えてもいなか
った。

【００７１】本発明は後述する新規なCVD 法を利用する
ことにより非常に良好な選択性のもとに良質の金属を堆
積することができることを見い出した上でなされたもの
である。

【００７２】さらに詳しい研究，検討を重ねた結果その
成長が縦方向に延びて行くことが判明したが故に発想の
転換を行うことができたのである。

【００７３】本発明によるキャパシタ電極の構造は長方
体といえども図18(a) に示すようにエッヂ部がテーパー
化されているものをも含む。

【００７４】この電極としては、Alや、Al-Si,Al-Ti,Al
-Cu,Al-Si-Ti, Al-Si-Cu等のAlを主成分とする金属が好
ましく、Ｗ，Mo, Cu等であってもよい。特に単結晶Alで
あればより一層好ましい。

【００７５】また、下の半導体領域としてはｎ型でもｐ
型でもよく、間にTiN のようなバリアメタルの如き膜が
介在してもよいが後述する新規なCVD 法を用いれば堆積
する膜質が極めて良好なためバリアメタルを必要としな
い。

【００７６】そしてその表面性にも優れているために誘
電体膜を薄くことができ容量を大きくすることができ
る。その誘電体膜としては電極を酸化して得られるもの
であればより薄くかつ緻密な膜とすることができるので
キャパシタの容量をより一層大きくすることができる。

【００７７】本発明の電極形式の際に好適に利用される
CVD 法について説明する。以下の説明では半導体素子と
上部配線とのコンタクトが良好でかつ平坦な上部配線を
形成する例を上げて説明するが、その趣旨はいかに選択
性良く良質の膜を縦長形状にできるかを示すことであ
り、アスペクト比の大きいコンタクトホール内の埋め込
みを中心としているが、コンタクトホールを有する絶縁
膜上にも堆積する膜が選択性に優れているが故に上述し
たような電極を形成することができるのである。

【００７８】もちろん以下に説明する方法により図18
(a) に示した構成の上に絶縁膜を介して多層配線を形成
しても良好なものが得られる。

【００７９】（実施例８）図19に本発明の実施例８によ
るメモリセルの模式的断面を示す。図19のメモリセルの
回路構造は図６に示した回路に対応するものである。ｐ
型基板611 の表面にゲート酸化膜612 ，フィールド酸化
膜613 が形成されており、ポリシリコンゲート614 ，ｎ
型のドレイン領域615 ，ソース領域616 が設けられ、ポ
リシリコンゲート614 は酸化膜617 で覆れている。ドレ
イン領域615 上部の酸化膜にはコンタクトホールが開口
され、ドレイン上に上述した選択堆積法によってAl単結
晶618 が堆積され、酸化膜(Al₂O₃)619およびポリシリコ
ン620 と共にキャパシタを構成している。層間絶縁膜62
0 のソース領域616 の上部は開口され、 Al電極622 が設
けられている。Al電極622 も選択堆積法によって形成さ
れることが望ましい。Al-CVD法を用いればその表面を図
のような凹凸を形成することなく、配線を平坦化するこ
とができる。ポリシリコンゲート614 上にスルーホール
を開口し、その内部を選択堆積法によってAlで充填し、
層間絶縁膜上に非選択的堆積によってAl配線を形成し、
ポリシリコンゲートと接続することもできる。

【００８０】次に図20を参照して本実施例の製造方法を
説明する。

【００８１】まず図20(a) に示すように、ｐ型基板611
上にゲート酸化膜612 およびフィールド酸化膜613 を形
成する。次にCVD 法によってポリシリコンを堆積し、パ
ターニングしてポリシリコンゲート614 を形成する（図
20(b) ）。イオン注入法などによってｎ型のドレイ615
，ソース616 を形成し、ポリシリコンゲート615 の表
面に酸化膜617 を形成してnMOS構造を作製する（図20
(c) ）。ここまでの工程は従来法と同様である。ドレイ
ン615 の上部の酸化膜612 を除去してコンタクトホール
を形成する（図20(d) ）。その後、Al(CH₃)₂H とH₂とを
用いたCVD 法によってドレイン上に厚さ１μm のAl618
を選択的に堆積する（図20(e) ）。この堆積は自己整合
的に行われ、堆積したAlは単結晶であり、その上面およ
び側面は極めて平坦になる。次にAl単結晶618 の表面を
熱酸化または陽極酸化によって酸化してAl₂O₃ 膜619 を
形成する（図20(f) ）。この酸化膜619 は単結晶Alを酸
化して形成するので薄くかつ極めて緻密なものとなる。
陽極酸化膜は特に緻密になる。次にCVD 法によってポリ
シリコン層620 を形成し、キャパシタの対向電極とする
（図20(g))。その後、層間絶縁膜621 を形成し、ソース
上にコンタクトホールを開孔し、ソース電極622 として
のAlをスパッタリング法によって堆積する（図20(h)
）。

【００８２】このようにして作製されたメモリセルのキ
ャパシタは、素子表面積ではドレイン領域またはそれ以
下という小面積であって、高集積化に適し、キャパシタ
としての面積、すなわちAl単結晶の側面を含む酸化膜の
全面積は十分に大きく、かつ酸化膜は薄く、緻密であ
り、さらにAl₂O₃ の誘電率はSiO₂の誘電率の約2.5 倍と
いう高い値をもっているので、大容量のキャパシタを構
成できる。なお、本発明をPMOSFETに適用できること、
さらにキャパシタをドレイン側でなく、ソース側に構成
できることは言うまでもない。

【００８３】（実施例９）図21に本発明を適用し得る他
の回路を示す。この回路はサンプルアンドホールド回路
あるいはスイッチドキャパシタ回路として使用されるも
ので、２個のMOSFETの共通のドレイン領域にキャパシタ
が接続されている。図22及び図23はそれぞれ図21の回路
を実現するための素子構造を示す模式的断面図である。
図22に示した素子は、ドレイン615 を共有し、それぞれ
ポリシリコンゲート614A,614B,ソース616A,616B および
ソース電極622A,622B を有する２個のnMOSFET のドレイ
ン上に選択成長法によって自己整合的にAl単結晶618 を
堆積し、図19と同様にキャパシタを構成したものであ
る。図23の素子は、ドレイン615 上の酸化膜を２個所除
去して２個のコンタクトホールを形成し、ドレイン上の
２個所に選択成長法によってAl単結晶618A,618B を自己
整合的に堆積し、その表面を酸化してAl₂O₃ 膜619A,619
B を形成した後、ポリシリコン620 をCVD 法によって形
成してキャパシタを構成し、容量を一層大きくしたもの
である。図22および図23に示した素子は、いずれも大容
量でかつ素子表面積の小さいキャパシタを有し、実施例
７と同様の効果を有する。

【００８４】なお、本発明は上述した回路に限らず、実
施例３ないし６のようなキャパシタを組込んだ半導体装
置に適用できる。すなわち、回路設計の必要に応じて半
導体基体の所望の位置にAlを選択的、かつ自己整合的に
堆積してその表面を酸化してキャパシタを構成すること
ができる。

【００８５】（実施例10）図24は本発明の半導体装置の
一実施例を示す模式的断面図である。導電性下地として
の面方位(100) の半導体基板701 の表面にはSiO₂などの
層間絶縁膜702 が形成されている。この絶縁膜702 に
は、素子分離領域721 が形成されている。この素子分離
領域721 から離間した位置の半導体基板701 の表面に
は、MOS トランジスタの形成のためにゲート酸化膜722
およびその上にポリシリコン電極703 が形成されてい
る。

【００８６】この絶縁膜702 の素子分離領域721 とポリ
シリコン電極703 との間には半導体基板701 の表層のｎ
型層711が露出する開孔702Aが形成されている。この開
孔702A内および開孔702Aの上部には、絶縁膜702 の表面
から突出する第１の電極としての金属層704 が形成され
ている。この金属層704 は、開孔702A内の半導体基板70
1 の表面からの高さＬである略柱状の下層部分741 と、
この下層部分741 の上面上に位置し、かつ下層部分741
の側面から半導体基板701 の表面に沿う方向への長さが
ａであり、下層部分741 の上面からの高さがｈである裾
部分を有する截頭錐体状の上層部分742 とから構成され
ている。この金属層704 はAlの面方位(111) 単結晶であ
り、後述する新規なCVD 法によって形成することが望ま
しい。このCVD 法によれば、金属層704 の下層部分741
の高さＬ、上層部分742 の裾部分の長さａおよび高さｈ
を適切に制御することができる。下層部分741 は半導体
基板701 の面方位(100) に依存するファセット（面方位
(111) ）をもって成長し、上層部分742 は半導体基板70
1 の面方位に加えて下層部分741 の面方位に依存するフ
ァセットをもって成長する。このようにSi(100) 基板を
用いてAl(111) 結晶を成長させると上面が平坦となり集
積化に好ましいものとなる。金属層704 の表面積を大き
くするためには、上層部分742 の裾部分の機械的強度や
他の素子との相対的位置関係などを勘案したうえで、裾
部分を成長させて長さａを大きくするとよい。この図24
ではAl電極741 の構成をわかりやすくするためにＬおよ
びｈを決定づける絶縁層を除去したものを図示してい
る。金属層４に用いられ得る電極材料としては、AlやAl
-Si,Al-Ti,Al-Cu,Al-Si-CuおよびAl-Si-Ti等のAlを主成
分とするAl合金が好適である。特に、単結晶Alであれば
表面性に優れている点で、より一層好ましい。

【００８７】このように表面性に優れた金属層704 の表
面には、絶縁層702 から露出している部分に例えばAl₂O
₃ などの誘電体膜751 、および例えばTa₂O₅ などの誘電
体層752 が順次積層されて形成されている。これら誘電
体膜751 および誘電体層752の上および絶縁層702 の上
には第２の電極としての金属層706 が所定の膜厚をもっ
て形成されている。第１および第２の電極704 および70
6 と誘電体膜751 および誘電体層752 とは容量素子を構
成している。

【００８８】上述の金属層704 はどの部分においても表
面性に優れているために表面に形成される誘電体膜を薄
くすることができ、かつ表面積が大きいことから誘電体
膜の容量を大きくすることができる。その誘電体膜とし
ては電極を酸化して得られるものであれば、より一層好
ましい。金属層の形成材料が例えばAlであれば、これを
酸化して得られる誘電体層はAl₂O₃となり、その比誘電
率が10.0とSiO₂よりも大きいことから誘電体層の容量を
より大きくすることができる。

【００８９】また誘電体層として例えば比誘電率が722
であるTa₂O₅ 膜を堆積すれば、容量をより一層大きくす
ることが可能となる。

【００９０】次に、図24に示した本発明の半導体装置を
製造する方法の一例を図25〜図27を参照して説明する。

【００９１】Ｐ型で面方位(100) の半導体基板701 の表
面にSiO₂とSi₃N₄ 膜とを被着し、ホトエッチングにより
トランジスタの形成を予定した部分のSi₃N₄ 膜だけを残
す。さらに、ホトレジスト膜をマスクとしてＢをイオン
打込みし、その後湿式酸化してSi₃N₄ 膜のない部分の半
導体基板701 に素子分離領域721 を形成する。次いで、
Si₃N₄ 膜およびSiO₂膜を除去したのち、乾式酸化あるい
はHCl 酸化によりゲート酸化膜722 を形成する。このゲ
ート酸化膜722 にＢをイオン打込みしたのち、SiH₄ガス
の熱分解等を行ってポリシリコン電極703 を堆積する。
この後、ホトエッチングとCF₄ ガス等を用いたドライエ
ッチングによりポリシリコン電極703 を加工する。次
に、このポリシリコン電極703 をマスクとしてA_Sをイオ
ン打込みしたのち、CVD 法により層間絶縁膜723 として
のＰを含むSiO₂膜(PSG) 、ｎ型層711 およびSi₃N₄ 膜24
を形成する（図25参照）。

【００９２】次いで、Si₃N₄ 膜724 の上にCVD法により
さらにSiO₂膜725 を堆積したのち、レジストパターニン
グおよび反応性イオンエッチング(RIE) によりｎ型層71
1 の表面が露出するように開孔702Aを形成する（図26参
照）。

【００９３】次に、開孔702A内のｎ型層711 の表面から
例えばAlなどの導電材料を後述する新規なCVD 法により
選択的に堆積させる。このAl膜の上面が開孔702Aの上縁
を越えたところで、Alのソースガスの分圧および基板温
度を上げて半導体基板701 の表面に沿う方向にも堆積さ
せて金属層704 を形成する（図27参照）。

【００９４】次いで、金属層704 の上層部分742 の裾部
分の下側で、かつ下層部分741 の側部近傍に位置するSi
O₂膜725 を選択的に除去し、金属層704 を露出させる。

【００９５】次に、金属層704 の表面に酸化によりAl₂O
₃ などの誘電体膜751 を形成する。酸化方法としては、
ランプアニールでもよい。次に、基板701 を所定温度に
加熱したうえ、NH₃ ガスとSiH₄ガスを用いた減圧CVD 法
により、Si₃N₄ などの誘電体層752 を堆積する。次い
で、通常の被覆性の良いCVD 法により誘電体層752 の上
に例えばAlを堆積し、パターニングを行って金属層706
を形成する。この金属層706 は、低温で堆積可能なバイ
アススパッタによるポリシリコンでもよい。

【００９６】次に、以上のようにAlを選択堆積させた基
体に上述したスパッタリング法により非選択的にAlを堆
積させてパターニングする。

【００９７】その結果、スパッタリング法によるAl膜
と、開孔内の選択堆積したAl膜とは、開孔内のAl膜の表
面性がよいために良好な電気的にも機械的にも耐久性の
高いコンタクト状態となっている。

【００９８】図24に示した構造の容量素子を有するメモ
リセルを作製した。図25に示すように先ずＰ型で面方位
(100) の半導体基板701 上の絶縁膜702 に素子分離領域
702を形成した。

【００９９】その後、MOS トランジスタを形成するため
にゲート酸化膜732 を形成し、その上にポリシリコン電
極703 を形成した。図25のように層間絶縁膜としてSiO₂
膜723 を形成した後、ｎ型層711 を形成しSi₃N₄ 膜724
をCVD 法により堆積した。この後、更にSiO₂膜725 をCV
D 法により堆積し、レジストパターニング及び反応性イ
オンエッチング(RIE) によりｎ型層711 の表面が露出す
るように開孔した（図26参照）。

【０１００】図24における柱の高さＬは開孔部の深さに
相当しており、本実施例においては1.0μm であった。

【０１０１】次に、前述の選択CVD によりAl膜の上部が
開口部の上端を越えた後、Alの柱を中心に水平方向にも
堆積し図27のように開口部に対し0.5 μm の裾ａをもつ
台形の柱を堆積した。このとき台形の高さｈは 0.4μm
であった。次にSiO₂膜725 を選択除去しAl単結晶を露出
させた。ついでウエハをH₂O₂:H₂O＝1:1 の溶液に浸漬す
ることによって、露出したAl単結晶704 の表面に厚さ15
ÅのAl₂O₃ 膜751 を形成した。次に基板を350 ℃に加熱
しNH₃ ガスとSiH₄ガスを用いた減圧CVD 法によってSi₃N
₄ 膜52を約 100Å堆積した。更に、通常のCVD 法によっ
て上層のAlを堆積し、パターニングを行い上部電極706
を形成した。

【０１０２】このように作製した本発明の容量素子は半
導体基板701 上の容量素子の占める投影面積1.96μｍ²
に対し、表面積4.42μｍ² となり、平面型のメモリセル
に対し２倍以上の容量増加が認められた。更に誘電体層
としてAl₂O₃+Si₃N₄ 膜を用いたため、容量は40％増加し
た。

【０１０３】（成膜方法）本発明による電極の形成に好
適な成膜方法について以下に説明する。

【０１０４】この方法は、上述した構成の電極を形成す
る為に開孔へ導電材料を埋め込むのに適した成膜方法で
ある。本発明に好適な成膜方法とは、アルキルアルミニ
ウムハイドライドのガスと水素ガスとを用いて、電子供
与性の基体上に表面反応により堆積膜を形成するもので
ある（以下Ａｌ−ＣＶＤ法と称する）。

【０１０５】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ）を用い、反応ガスとして
Ｈ₂ガスを用い、これらの混合ガスの下で基体表面を加
熱すれば良質のＡｌ膜を堆積することが出来る。ここ
で、Ａｌ選択堆積の際には直接加熱または間接加熱によ
り基体の表面温度をアルキルアルミニウムハイドライド
の分解温度以上４５０℃未満に保持することが好まし
く、より好ましくは２６０℃以上４４０℃以下がよい。

【０１０６】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３００Å〜５０００Å／分とい
う抵抗加熱の場合よりも高い堆積速度で良質な膜が得ら
れるのである。このような直接加熱（加熱手段からのエ
ネルギーが直接基体に伝達されて基体自体を加熱する）
の方法としては、例えば、ハロゲンランプ、キセノンラ
ンプ等によるランプ加熱があげられる。また、間接加熱
の方法としては抵抗加熱があり、堆積膜を形成すべき基
体を支持するための堆積膜形成用の空間に配設された基
体支持部材に設けられた発熱体等を用いて行うことが出
来る。

【０１０７】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。このＡｌは電極／
配線材料として望まれるあらゆる特性に優れたものとな
る。即ち、ヒルロックの発生確率の低減、アロイスパイ
ク発生確率の低減が達成されるのである。

【０１０８】これは、電子供与性の表面としての半導体
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、且つそのＡｌが結晶性に優れているが故に下地のシ
リコン等との共晶反応によるアロイスパイクの形成等が
ほとんどみられないか極めて少ないものと考えらる。そ
して、半導体装置の電極として採用した場合には従来考
えられてきたＡｌ電極の概念を越えた従来技術では予想
だにしなかった効果が得られるのである。

【０１０９】以上のように電子供与性の表面例えば絶縁
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ−ＣＶＤ法によれば以下のようなＡｌを主成分とする
金属膜をも選択的に堆積でき、その膜質も優れた特性を
示すのである。

【０１１０】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ₄ ，Ｓｉ₂ Ｈ₆ ，Ｓ
ｉ₃ Ｈ₈ ，Ｓｉ（ＣＨ₃ ）₄ ，ＳｉＣｌ₄ ，ＳｉＨ₂ Ｃ
ｌ₂，ＳｉＨＣｌ₃ 等のＳｉ原子を含むガスや、ＴｉＣ
ｌ₄ ，ＴｉＢｒ₄ ，Ｔｉ（ＣＨ₃ ）₄ 等のTi原子を含む
ガスや、ビスアセチルアセトナト銅Ｃｕ（Ｃ₅ Ｈ₇ Ｏ
₂ ），ビスジピバロイルメタナイト銅Ｃｕ（Ｃ₁₁Ｈ₁₉Ｏ
₂ ）₂ ，ビスヘキサフルオロアセチルアセトナト銅Ｃｕ
（Ｃ₅ ＨＦ₆ Ｏ₂ ）₂ 等のＣｕ原子を含むガスを適宜組
み合わせて導入して混合ガス雰囲気として、例えばＡｌ
−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，
Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させて電
極を形成してもよい。

【０１１１】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり且堆積した膜の表面性が良好である
ために、次の堆積工程に非選択性の成膜方法を適用し
て、上述の選択堆積したＡｌ膜および絶縁膜としてのＳ
ｉＯ₂ 等の上にもＡｌ又はＡｌを主成分とする金属膜を
形成することにより、半導体装置の配線として汎用性の
高い好適な金属膜を得ることができる。

【０１１２】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔ
ｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕ
との組み合わせ等である。

【０１１３】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。

【０１１４】（成膜装置）次に、本発明による電極を形
成するに好適な成膜装置について説明する。

【０１１５】図２８ないし図３１に上述した成膜方法を
適用するに好適な金属膜連続形成装置を模式的に示す。

【０１１６】この金属膜連続形成装置は、図２８に示す
ように、ゲートバルブ３１０ａ〜３１０ｆによって互い
に外気遮断下で連通可能に連接されているロードロック
室３１１，第１の成膜室としてのＣＶＤ反応室３１２，
ＲＦエッチング室３１３，第２の成膜室としてのスパッ
タ室３１４，ロードロック室３１５とから構成されてお
り、各室はそれぞれ排気系３１６ａ〜３１６ｅによって
排気され減圧可能に構成されている。ここで前記ロード
ロック室３１１は、スループット性を向上させるために
堆積処理前の基体雰囲気を排気後にＨ₂ 雰囲気に置き換
える為の室である。次のＣＶＤ反応室３１２は基体上に
常圧または減圧下で上述したＡｌ−ＣＶＤ法による選択
堆積を行う室であり、成膜すべき基体表面を少なくとも
２００℃〜４５０℃の範囲で加熱可能な発熱抵抗体３１
７を有する基体ホルダ３１８が内部に設けられるととも
に、ＣＶＤ用原料ガス導入ライン３１９によって室内に
バブラー３１９−１で水素によりバブリングされ気化さ
れたアルキルアルミニウムハイドライド等の原料ガスが
導入され、またガスライン３１９′より反応ガスとして
の水素ガスが導入されるように構成されている。次のＲ
Ｆエッチング室３１３は選択堆積後の基体表面のクリー
ニング（エッチング）をＡｒ雰囲気下で行う為の室であ
り、内部には基体を少なくとも１００℃〜２５０℃の範
囲で加熱可能な基体ホルダ３２０とＲＦエッチング用電
極ライン３２１とが設けられるとともに、Ａｒガス供給
ライン３２２が接続されている。次のスパッタ室３１４
は基体表面にＡｒ雰囲気下でスパッタリングにより金属
膜を非選択的に堆積する室であり、内部に少なくとも２
００℃〜２５０℃の範囲で加熱される基体ホルダ３２３
とスパッタターゲット材３２４ａを取りつけるターゲッ
ト電極３２４とが設けられるとともに、Ａｒガス供給ラ
イン３２５が接続されている。最後のロードロック室３
１５は金属膜堆積完了後の基体を外気中に出す前の調整
室であり、雰囲気をＮ₂ に置換するように構成されてい
る。

【０１１７】図２９は上述した成膜方法を適用するに好
適な金属膜連続形成装置の他の構成例を示しており、前
述の図２８と同じ部分については同一符号とする。図２
９の装置が図２８の装置と異なる点は、直接加熱手段と
してハロゲンランプ３３０が設けられており基体表面を
直接加熱出来る点であり、そのために、基体ホルダ３１
２には基体を浮かした状態で保持するツメ３３１が配設
されていることである。

【０１１８】このよう構成により基体表面を直接加熱す
ることで前述した様に堆積速度をより一層向上させるこ
とが可能である。

【０１１９】上記構成の金属膜連続形成装置は、実際的
には、図３０に示すように、搬送室３２６を中継室とし
て前記ロードロック室３１１，ＣＶＤ反応室３１２，Ｒ
Ｆエッチング室３１３，スパッタ室３１４，ロードロッ
ク室３１５が相互に連結された構造のものと実質的に等
価である。この構成ではロードロック室３１１はロード
ロック室３１５を兼ねている。前記搬送室３２６には、
図３１に示すように、ＡＡ方向に正逆回転可能かつＢＢ
方向に伸縮可能な搬送手段としてのアーム３２７が設け
られており、このアーム３２７によって、図３１中に矢
印で示すように、基体を工程に従って順次ロードロック
室３１１からＣＶＤ室３１２，ＲＦエッチング室３１
３，スパッタ室３１４，ロードロック室３１５へと、外
気にさらすことなく連続的に移動させることができるよ
うになっている。

【０１２０】（成膜手順）本発明による電極および配線
を形成する為の成膜手順について説明する。

【０１２１】図３２は本発明による電極および配線を形
成する為の成膜手順を説明する為の模式的斜視図であ
る。

【０１２２】始めに概略を説明する。絶縁膜に開孔の形
成された半導体基体を用意し、この基体を成膜室に配し
その表面を例えば２６０℃〜４５０℃に保持して、アル
キルアルミニウムハイドライドとしてＤＭＡＨのガスと
水素ガスとの混合雰囲気での熱ＣＶＤ法により開孔内の
半導体が露出した部分に選択的にＡｌを堆積させる。も
ちろん前述したようにＳｉ原子等を含むガスを導入して
Ａｌ−Ｓｉ等のＡｌを主成分とする金属膜を選択的に堆
積させてもよい。次にスパッタリング法により選択的に
堆積したＡｌおよび絶縁膜上にＡｌ又はＡｌを主成分と
する金属膜を非選択的に形成する。その後、所望の配線
形状に非選択的に堆積した金属膜をパターニングすれば
電極および配線を形成することが出来る。

【０１２３】次に、図２８及び図３２を参照しながら具
体的に説明する。まず基体の用意をする。基体として
は、例えば単結晶Ｓｉウエハ上に各口径の開孔の設けら
れた絶縁膜が形成されたものを用意する。

【０１２４】図３２（Ａ）はこの基体の一部分を示す模
式図である。ここで、４０１は伝導性基体としての単結
晶シリコン基体、４０２は絶縁膜（層）としての熱酸化
シリコン膜である。４０３および４０４は開孔（露出
部）であり、それぞれ口径が異なる。

【０１２５】基体上への第１配線層としての電極となる
Ａｌ成膜の手順は図２８をもってすれば次の通りであ
る。

【０１２６】まず、上述した基体をロードロック室３１
１に配置する。このロードロック室３１１に前記したよ
うに水素を導入して水素雰囲気としておく。そして、排
気系３１６ｂにより反応室３１２内をほぼ１×１０^-8Ｔ
ｏｒｒに排気する。ただし反応室３１２内の真空度は１
×１０^-8Ｔｏｒｒより悪くてもＡｌは成膜出来る。

【０１２７】そして、ガスライン３１９からバブリング
されたＤＭＡＨのガスを供給する。ＤＭＡＨラインのキ
ャリアガスにはＨ₂ を用いる。

【０１２８】第２のガスライン３１９′は反応ガスとし
てのＨ₂ 用であり、この第２のガスライン３１９′から
Ｈ₂ を流し、不図示のスローリークバルブの開度を調整
して反応室３１２内の圧力を所定の値にする。この場合
の典型的圧力は略々１．５Ｔｏｒｒがよい。ＤＭＡＨラ
インよりＤＭＡＨを反応管内へ導入する。全圧を略々
１．５Ｔｏｒｒ、ＤＭＡＨ分圧を略々５．０×１０^-3Ｔ
ｏｒｒとする。その後ハロゲンランプ３３０に通電しウ
エハを直接加熱する。このようにしてＡｌを選択的に堆
積させる。

【０１２９】所定の堆積時間が経過した後、ＤＭＡＨの
供給を一端停止する。この過程で堆積されるＡｌ膜の所
定の堆積時間とは、Ｓｉ（単結晶シリコン基体）上のＡ
ｌ膜の厚さが、ＳｉＯ₂ （熱酸化シリコン膜）の膜厚と
等しくなるまでの時間であり、実験によりあらかじめ求
めることが出来る。

【０１３０】このときの直接加熱による基体表面の温度
は２７０℃程度とする。ここまでの工程によれば図３２
（Ｂ）に示すように開孔内に選択的にＡｌ膜４０５が堆
積するのである。

【０１３１】以上をコンタクトホール内に電極を形成す
る為の第１成膜工程と称する。

【０１３２】上記第１成膜工程後、ＣＶＤ反応室３１２
を排気系３１６ｂにより５×１０^-3Ｔｏｒｒ以下の真空
度に到達するまで排気する。同時に、ＲＦエッチング室
３１３を５×１０^-6Ｔｏｒｒ以下に排気する。両室が上
記真空度に到達したことを確認した後、ゲートバルブ３
１０ｃが開き、基体を搬送手段によりＣＶＤ反応室３１
２からＲＦエッチング室３１３へ移動し、ゲートバルブ
３１０ｃを閉じる。基体をＲＦエッチング室３１３に搬
送し、排気系３１６ｃによりＲＦエッチング室３１３を
１０^-6Ｔｏｒｒ以下の真空度に達するまで排気する。そ
の後ＲＦエッチング用アルゴン供給ライン３２２により
アルゴンを供給し、ＲＦエッチング室３１３を１０^-1〜
１０^-3Ｔｏｒｒのアルゴン雰囲気に保つ。ＲＦエッチン
グ用基体ホルダー３２０を２００℃程に保ち、ＲＦエッ
チング用電極３２１へ１００ＷのＲｆパワーを６０秒間
程供給し、ＲＦエッチング室３１３内でアルゴンの放電
を生起させる。このようにすれば、基体の表面をアルゴ
ンイオンによりエッチングし、ＣＶＤ堆積膜の不要な表
面層をとり除くことができる。この場合のエッチング深
さは酸化物相当で約１００Å程度とする。なお、ここで
は、ＲＦエッチング室でＣＶＤ堆積膜の表面エッチング
を行ったが、真空中を搬送される基体のＣＶＤ膜の表面
層は大気中の酸素等を含んでいないため、ＲＦエッチン
グを行わなくてもかなわない。その場合、ＲＦエッチン
グ室３１３は、ＣＶＤ反応室３１２とスパッタ室３１４
の温度差が大きく異なる場合、温度変化を短時間で行な
うための温度変更室として機能する。

【０１３３】ＲＦエッチング室３１３において、ＲＦエ
ッチングが終了した後、アルゴンの流入を停止し、ＲＦ
エッチング室３１３内のアルゴンを排気する。ＲＦエッ
チング室３１３を５×１０^-6Ｔｏｒｒまで排気し、かつ
スパッタ室３１４を５×１０^-6Ｔｏｒｒ以下に排気した
後、ゲートバルブ３１０ｄを開く。その後、基体を搬送
手段を用いてＲＦエッチング室３１３からスパッタ室３
１４へ移動させゲートバルブ３１０ｄを閉じる。

【０１３４】基体をスパッタ室３１４に搬送してから、
スパッタ室３１４をＲＦエッチング室３１３と同様に１
０^-1〜１０^-3Ｔｏｒｒのアルゴン雰囲気となし、基体を
載置する基体ホルダー３２３の温度を２００〜２５０℃
程に設定する。そして、５〜１０ｋｗのＤＣパワーでア
ルゴンの放電を行い、ＡｌやＡｌ−Ｓｉ（Ｓｉ：０．５
％）等のターゲット材をアルゴンイオンで削りＡｌやＡ
ｌ−Ｓｉ等の金属を基体上に１００００Å／分程の堆積
速度で成膜を行う。この工程は非選択的堆積工程であ
る。これを電極と接続する配線を形成する為の第２成膜
工程と称する。

【０１３５】基体上に５０００Å程の金属膜を形成した
後、アルゴンの流入およびＤＣパワーの印加を停止す
る。ロードロック室３１１を５×１０^-3Ｔｏｒｒ以下に
排気した後、ゲートバルブ３１０ｅを開き基体を移動さ
せる。ゲートバルブ３１０ｅを閉じた後、ロードロック
室３１１にＮ₂ ガスを大気圧に達するまで流しゲートバ
ルブ３１０ｆを開いて基体を装置の外へ取り出す。

【０１３６】以上の第２Ａｌ膜堆積工程によれば図３２
（Ｃ）のようにＳｉＯ₂ 膜４０２上にＡｌ膜４０６を形
成することができる。

【０１３７】そして、このＡｌ膜４０６を図３２（Ｄ）
のようにパターニングすることにより所望の形状の配線
を得ることができる。

【０１３８】（実験例）以下に、上記Ａｌ−ＣＶＤ法が
優れており、且つそれにより開孔内に堆積したＡｌがい
かに良質の膜であるかを実験結果をもとに説明する。

【０１３９】まず基体としてＮ型単結晶シリコンウエハ
ーの表面を熱酸化して８０００ÅのＳｉＯ₂ を形成し
０．２５μｍ×０．２５μｍ角から１００μｍ×１００
μｍ角の各種口径の開孔をパターニングして下地のＳｉ
単結晶を露出させたものを複数個用意した（サンプル１
−１）。

【０１４０】これらを以下の条件によるＡｌ−ＣＶＤ法
によりＡｌ膜を形成した。原料ガスとしてＤＭＡＨ、反
応ガスとして水素、全圧力を１．５Ｔｏｒｒ、ＤＭＡＨ
分圧を５．０×１０^-3Ｔｏｒｒという共通条件のもと
で、ハロゲンランプに通電する電力量を調整し直接加熱
により基体表面温度を２００℃〜４９０℃の範囲で設定
し成膜を行った。

【０１４１】その結果を表２に示す。

【０１４２】

【表２】

【０１４３】表２から判るように、直接加熱による基体
表面温度が２６０℃以上では、Ａｌが開孔内に３０００
〜５０００Å／分という高い堆積速度で選択的に堆積し
た。

【０１４４】基体表面温度が２６０℃〜４４０℃の範囲
での開孔内のＡｌ膜の特性を調べてみると、炭素の含有
はなく、抵抗率２．８〜３．４μΩｃｍ、反射率９０〜
９５％、１μｍ以上のヒロック密度が０〜１０であり、
スパイク発生（０．１５μｍ接合の破壊確率）がほとん
どない良好な特性であることが判明した。

【０１４５】これに対して基体表面温度が２００℃〜２
５０℃では、膜質は２６０℃〜４４０℃の場合に比較し
て若干悪いものの従来技術から見れば相当によい膜であ
るが、堆積速度が１０００〜１５００Å／分と決して十
分に高いとはいえず、スループットも７〜１０枚／Ｈと
比較的低かった。

【０１４６】また、基体表面温度が４５０℃以上になる
と、反射率が６０％以下、１μｍ以上のヒロック密度が
１０〜１０⁴ ｃｍ^-2、アロイスパイク発生が０〜３０％
となり、開孔内のＡｌ膜の特性は低下した。

【０１４７】次に上述した方法がコンタクトホールやス
ルーホールといった開孔にいかに好適に用いることがで
きるかを説明する。

【０１４８】即ち以下に述べる材料からなるコンタクト
ホール／スルーホール構造にも好ましく適用されるので
ある。

【０１４９】上述したサンプル１−１にＡｌを成膜した
時と同じ条件で以下に述べるような構成の基体（サンプ
ル）にＡｌ膜を形成した。

【０１５０】第１の基体表面材料としての単結晶シリコ
ンの上に、第２の基体表面材料としてのＣＶＤ法による
酸化シリコン膜を形成し、フォトリソグラフィー工程に
よりパターニングを行い、単結晶シリコン表面を部分的
に吐出させた。

【０１５１】このときの熱酸化ＳｉＯ₂ 膜の膜厚は８０
００Å、単結晶シリコンの露出部即ち開口の大きさは
０．２５μｍ×０．２５μｍ〜１００μｍ×１００μｍ
であった。このようにしてサンプル１−２を準備した
（以下このようなサンプルを“ＣＶＤＳｉＯ₂ （以下Ｓ
ｉＯ₂ と略す）／単結晶シリコン”と表記することとす
る）。

【０１５２】サンプル１−３は常圧ＣＶＤによって成膜
したボロンドープの酸化膜（以下ＢＳＧと略す）／単結
晶シリコン、サンプル１−４は常圧ＣＶＤによって成膜
したリンドープの酸化膜（以下ＰＳＧと略す）／単結晶
シリコン、サンプル１−５は常圧ＣＶＤによって成膜し
たリンおよびボロンドープの酸化膜（以下ＢＳＰＧと略
す）／単結晶シリコン、サンプル１−６はプラズマＣＶ
Ｄによって成膜した窒化膜（以下Ｐ−ＳｉＮと略す）／
単結晶シリコン、サンプル１−７は熱窒化膜（以下Ｔ−
ＳｉＮと略す）／単結晶シリコン、サンプル１−８は減
圧ＣＶＤによって成膜した窒化膜（以下ＬＰ−ＳｉＮと
略す）／単結晶シリコン、サンプル１−９はＥＣＲ装置
によって成膜した窒化膜（以下ＥＣＲ−ＳｉＮと略す）
／単結晶シリコンである。

【０１５３】さらに以下に示す第１の基体表面材料（１
８種類）と第２の基体表面材料（９種類）の全組み合わ
せによりサンプル１−１１〜１−１７９（注意：サンプ
ル番号１−１０，２０，３０，４０，５０，６０，７
０，８０，９０，１００，１１０，１２０，１３０，１
４０，１５０，１６０，１７０は欠番）を作成した。第
１の基体表面材料として単結晶シリコン（単結晶Si），
多結晶シリコン（多結晶Ｓｉ），非晶質シリコン（非晶
質Ｓｉ），タングステン（Ｗ），モリブデン（Ｍｏ），
タンタル（Ｔａ），タングステンシリサイド（ＷＳ
ｉ），チタンシリサイド（ＴｉＳｉ），アルミニウム
（Ａｌ），アルミニウムシリコン（Ａｌ−Ｓｉ），チタ
ンアルミニウム（Ａｌ−Ｔｉ），チタンナイトライド
（Ｔｉ−Ｎ），銅（Ｃｕ），アルミニウムシリコン銅
（Ａｌ−Ｓｉ−Ｃｕ），アルミニウムパラジウム（Ａｌ
−Ｐｄ），チタン（Ｔｉ），モリブデンシリサイド（Ｍ
ｏ−Ｓｉ），タンタルシリサイド（Ｔａ−Ｓｉ）を使用
した。第２の基体表面材料としてはＴ−ＳｉＯ₂ ，Ｓｉ
Ｏ₂ ，ＢＳＧ，ＰＳＧ，ＢＰＳＧ，Ｐ−ＳｉＮ，Ｔ−Ｓ
ｉＮ，ＬＰ−ＳｉＮ，ＥＣＲ−ＳｉＮである。以上のよ
うな全サンプルについても上述したサンプル１−１に匹
敵する良好なＡｌ膜を形成することができた。

【０１５４】次に、以上のようにＡｌを選択堆積させた
基体に上述したスパッタリング法により非選択的にＡｌ
を堆積させてパターニングした。

【０１５５】その結果、スパッタリング法によるＡｌ膜
と、開孔内の選択堆積したＡｌ膜とは、開孔内のＡｌ膜
の表面性がよいために良好な電気的にも機械的にも耐久
性の高いコンタクト状態となっていた。

【０１５６】

【発明の効果】以上説明したように、本発明の実施例１
ないし６においては新規なCVD 法によって、表面が極め
て平坦な金属、例えばAlを半導体基板上に選択的に堆積
して静電容量素子の電極とする。

【０１５７】誘電体層としてのAl₂O₃ は単結晶Al上に形
成されるため、極めて緻密な膜となる。従ってピンホー
ルが少なく、耐圧分布の良好な容量素子が形成できる。
さらに本発明によれば半導体素子上にキャパシタを複数
個重ねて形成することができるため、半導体集積回路を
高密度に作製することができる。

【０１５８】さらに、本発明を適用して光電変換素子の
変換効率を高め、コンパレータ回路の周波数特性を改善
するなど、各種半導体装置の特性を改善することができ
る。

【０１５９】さらに、本発明の実施例７ないし９によれ
ば、キャパシタの容量を増大しながら素子寸法の縮少が
可能であり、従って半導体装置の高集積化と動作速度の
高速化が可能である。さらに本発明によれば半導体装置
作製工程の簡略化が可能となる。

【０１６０】さらにまた、本発明によれば、第１の電極
が導電性の下地表面上の下層部分とこの下層部分から下
地表面に沿う方向に延出する上層部分とを有するもので
あるので、上層部分の下地表面に対する投影平面積を下
層部分の投影平面積よりも大きくとれるから、容量素子
全体の表面積および容量を大きくすることができる。上
述したように、第１の電極を２層構造としたことによ
り、上層部分の張出部分の下側に位置する下地表面上の
スペースを他の素子のためのスペースとして有効利用で
きることから、集積度を大幅に向上させることができ
る。

【０１６１】また、本発明によれば、新規なCVD 法によ
る金属堆積技術により第１の電極を形成するので、開孔
内の下地表面上に選択的に導電材料を堆積させて形成し
た下層部分の上面から、下層部分の面方位および下地表
面の面方位に依存するファセットをもって下層部分の結
晶を成長させて下地表面に沿う方向に延出する上層部分
を形成することができる。

【図面の簡単な説明】

【図１】従来のMOS 型キャパシタの模式的断面図であ
る。

【図２】図１に示したキャパシタの等価回路図である。

【図３】従来のpn接合型キャパシタの模式的断面図であ
る。

【図４】図３に示したキャパシタの等価回路図である。

【図５】従来の他の型のキャパシタの模式的断面図であ
る。

【図６】従来のメモリセル回路図である。

【図７】従来の半導体メモリのセルの模式的断面図であ
る。

【図８】従来の半導体メモリのセルの模式的断面図であ
る。

【図９】従来の半導体メモリのセルの模式的断面図であ
る。

【図１０】従来のメモリセルの等価回路図である。

【図１１】従来の他の半導体メモリの模式的断面図であ
る。

【図１２】本発明の１つの実施例によるキャパシタを示
す模式的断面図である。

【図１３】本発明の１つの実施例によるキャパシタを示
す模式的断面図である。

【図１４】本発明の１つの実施例によるDRAMを示す回路
図である。

【図１５】本発明の１つの実施例による光センサーを示
す回路図である。

【図１６】本発明の１つの実施例の演算増幅器の一例を
示す回路図である。

【図１７】本発明の１つの実施例によるコンパレータ回
路の一例を示す回路図である。

【図１８】本発明の１つの実施例による半導体メモリー
を説明するための模式図である。

【図１９】本発明の１つの実施例による半導体メモリー
の模式的断面図である。

【図２０】本発明の１つの実施例による半導体メモリー
の製造工程を説明するための模式図である。

【図２１】本発明の１つの実施例による半導体回路装置
の一例を示す回路図である。

【図２２】本発明の１つの実施例による半導体回路装置
の模式的断面図である。

【図２３】本発明の１つの実施例による半導体回路装置
の模式的断面図である。

【図２４】本発明の１つの実施例による半導体メモリー
を説明するための模式図である。

【図２５】本発明の１つの実施例による半導体メモリー
の製造工程を説明するための模式図である。

【図２６】本発明の１つの実施例による半導体メモリー
の製造工程を説明するための模式図である。

【図２７】本発明の１つの実施例による半導体メモリー
の製造工程を説明するための模式図である。

【図２８】本発明による半導体装置における配線層の形
成に好適な成膜方法を実施するのに用いられる成膜装置
の一例を示す模式図である。

【図２９】本発明による半導体装置における配線層の形
成に好適な成膜方法を実施するのに用いられる成膜装置
の一例を示す模式図である。

【図３０】図２８，図２９に示した装置の概略平面構成
図である。

【図３１】図３０における基体の移動順序を矢印で付加
した概略構成図である。

【図３２】本発明による半導体装置における配線層の形
成に好適な成膜方法を説明するための模式図である。

【符号の説明】

１半導体基板２絶縁膜３金属層４第１の誘電体膜５第２の誘電体膜６第２の金属層 12 Al電極 13 誘電体層 14 第２のAl電極 16 第３のAl電極 17 絶縁膜 18 層間絶縁膜 521 nMOSトランジスタ 522 電荷蓄積用静電容量素子 523 ビット線 524 ワード線 531 npn 型フォトトランジスタ 533,534,535,537 nMOSトランジスタ 536 蓄積容量 538 負荷容量 541 入力増幅器 542 増幅段増幅器 543 出力段増幅器 544 位相補償キャパシタ 551 〜553 増幅器

───────────────────────────────────────────────────── フロントページの続き (72)発明者譲原浩東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者中村佳夫東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (56)参考文献特開平１−198061（ＪＰ，Ａ) 特開昭53−108790（ＪＰ，Ａ) 特開昭61−214553（ＪＰ，Ａ) 特開昭59−119861（ＪＰ，Ａ) 特開平１−217956（ＪＰ，Ａ) 特開昭64−13756（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 21/822

Claims

(57)【特許請求の範囲】

【請求項１】単結晶半導体基体上に形成された単結晶
アルミニウムからなる第１の領域と、前記第１の領域を
酸化することにより該第１の領域の表面に形成された酸
化アルミニウム膜と、前記酸化アルミニウム酸化膜を挟
んで前記第１の領域に対向する電極と、を備えたキャパ
シタを有することを特徴とする半導体装置。
【請求項２】前記単結晶半導体基体は面方位（１０
０）の単結晶シリコンであり、前記単結晶アルミニウム
は面方位（１１１）の単結晶であることを特徴とする請
求項１に記載の半導体装置。
【請求項３】前記キャパシタはさらに酸化アルミニウ
ム膜とは異なる材料の誘電体層を前記酸化アルミニウム
膜と前記対向する電極との間に備えていることを特徴と
する請求項１または２に記載の半導体装置。
【請求項４】電荷を蓄積するためのキャパシタを有す
る半導体装置の製造方法において、アルキルアルミニウムハイドライトのガスと水素とを利
用したCVD 法によりAlまたはAlを主成分とする金属を堆
積して前記キャパシタを構成する電極の一方を形成する
工程と、前記電極の一方の表面に酸化アルミニウム膜を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】前記CVD 法がジメチルアルミニウムハイ
ドライドと水素ガスを使用したCVD 法であることを特徴
とする請求項４に記載の半導体装置の製造方法。
【請求項６】前記酸化アルミニウム膜の表面に誘電体
層を形成する工程をさらに含むことを特徴とする請求項
４または５に記載の半導体装置の製造方法。
【請求項７】ソース・ドレイン領域とゲート絶縁膜と
ゲート電極とを有するトランジスタと、前記ソース・ド
レイン領域のいずれか一方の上にこれに接続して設けら
れたキャパシタと、を備えた半導体装置の製造方法にお
いて、前記トランジスタ上に設けられた絶縁膜に、前記ソース
・ドレイン領域のいずれか一方を露出するための所定の
長辺L および所定の短辺W をもつ開孔部を設ける工程、前記開孔部内に所定の高さH をもつ前記キャパシタ用の
下部電極を形成する工程、前記下部電極上に絶縁膜を形成する工程、前記絶縁膜上に上部電極を形成する工程、を有し、前記下部電極の形成工程が、アルキルアルミニウムハイ
ドライドと水素とを利用したCVD 法により、高さH ＞短
辺W を満足する寸法の角柱状のアルミニウムを形成する
工程を含み、前記絶縁膜の形成工程が、前記アルミニウム膜の表面を
酸化する工程を含むことを特徴とする半導体装置の製造
方法。
【請求項８】前記アルキルアルミニウムハイドライド
はジメチルアルミニウムハイドライドであることを特徴
とする請求項７に記載の半導体装置の製造方法。
【請求項９】前記下部電極は、Si，Ti，Cuより選択さ
れる原子を少なくとも１種含ことを特徴とする請求項７
または８に記載の半導体装置の製造方法。
【請求項１０】トランジスタを構成するための拡散層
を有する、面方位（１００）の半導体基体と、該拡散層に接続された第１の電極と、間に誘電体層を介
して該第１の電極に対向する対向電極と、を有するキャ
パシタと、を有し、前記第１の電極は、前記半導体基体上に設けられた絶縁
層の開孔部内に埋め込まれた縦長の下層部分と、前記絶
縁層上に水平方向に延びる上層部分と、を有する、面方
位（１１１）の単結晶アルミニウムであること特徴とす
る半導体装置。
【請求項１１】前記誘電体層が酸化アルミニウム膜で
あることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】導電性の下地表面上の絶縁膜に形成さ
れた下地表面を露出するための開孔内の該下地表面上に
形成された下層部分と該下層部分から前記下地表面に沿
う方向に延出する上層部分とを有する、アルミニウム、
あるいはSi,Ti およびCuのうちの少なくとも１種の原子
を含むアルミニウム合金のいずれかの導電材料からなる
第１の電極と、該第１の電極の表面に誘電体膜を介して形成された第２
の電極とを含む容量素子を具備したこと特徴とする半導
体装置。
【請求項１３】前記誘電体膜がAl₂O₃ であることを特
徴とする請求項１２に記載の半導体装置。
【請求項１４】前記誘電体膜と前記両電極の少なくと
も１つの間に誘電体層を有することを特徴とする請求項
１２に記載の半導体装置。
【請求項１５】導電性の下地表面上の絶縁膜に形成さ
れた下地表面を露出するための開孔内の該下地表面の上
にアルキルアルミニウムハイドライドのガスと水素とを
利用したCVD 法により選択的に導電材料を堆積させて下
層部分を形成したのち、該下層部分の上部から前記下地
表面に沿う方向にアルキルアルミニウムハイドライドの
ガスと水素とを利用したCVD 法により選択的に導電材料
を堆積させて上層部分を形成して該上層部分と前記下層
部分とを含む第１の電極を形成する工程と、前記絶縁膜のうち、前記第１の電極の上層部分の下側
で、かつ下層部分を囲繞する部分を除去して前記上層部
分の下面と前記下層部分の表面を露出させる工程と、該露出した第１の電極の表面に誘電体膜を形成する工程
と、該誘電体膜の上に導電材料からなる第２の電極を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項１６】導電性の下地表面上の絶縁膜に形成さ
れた下地表面を露出するための開孔内の該下地表面の上
にジメチルアルミニウムハイドライドのガスと水素とを
利用したCVD 法により選択的に導電材料を堆積させて下
層部分を形成したのち、該下層部分の上部から前記下地
表面に沿う方向にジメチルアルミニウムハイドライドの
ガスと水素とを利用したCVD 法により選択的に導電材料
を堆積させて上層部分を形成して該上層部分と前記下層
部分とを含む第１の電極を形成する工程と、前記絶縁膜のうち、前記第１の電極の上層部分の下側
で、かつ下層部分を囲繞する部分を除去して前記上層部
分の下面と前記下層部分の表面を露出させる工程と、該露出した第１の電極の表面に誘電体膜を形成する工程
と、該誘電体膜の上に導電材料からなる第２の電極を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項１７】導電性の下地表面上の絶縁膜に形成さ
れた下地表面を露出するための開孔内の該下地表面の上
にアルキルアルミニウムハイドライドのガスと水素とを
利用したCVD 法により選択的に導電材料を堆積させて下
層部分を形成したのち、該下層部分の上部から前記下地
表面に沿う方向にアルキルアルミニウムハイドライドの
ガスと水素とを利用したCVD 法により選択的に導電材料
を堆積させて上層部分を形成して該上層部分と前記下層
部分とを含む第１の電極を形成する工程と、前記絶縁膜のうち、前記第１の電極の上層部分の下側
で、かつ下層部分を囲繞する部分を除去して前記上層部
分の下面と前記下層部分の表面を露出させる工程と、該露出した第１の電極の表面にアルミニウム膜からなる
誘電体膜を形成する工程と、該誘電体膜の上に導電材料からなる第２の電極を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。