KR950007421B1 - 소자분리구조 및 배선구조의 개량된 반도체 장치 - Google Patents

소자분리구조 및 배선구조의 개량된 반도체 장치 Download PDF

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Abstract

내용 없음.

Description

소자분리구조 및 배선구조의 개량된 반도체 장치
제1(a),1(b),2(a),2(b)도는 종래의 반도체 장치를 설명하기 위한 구성도이다.
제3도는 본 발명이 제1의 실시예를 도시하는 반도체 장치의 주요부분의 구성도.
제4도는 본 발명의 제2의 실시예를 도시하는 반도체 장치의 주요부분의 구성도.
제5도는 본 발명에 적용되는 반도체 장치의 주요부분의 구성도.
제6도(a)는 본 발명에 적용되는 반도체 장치의 주요부분의 구성도.
제6도(b)는 동장치의 회로도.
제7도(a)~(d)는 본 발명에 적용되는 반도체 장치의 제조방법을 도시하는 반도체 장치의 제조방법을 도시하는 제조공정도.
제8도는 본 발명의 제3의 실시예를 도시하는 반도체 장치의 주요부분의 구성도.
제9도는 본 발명의 제4의 실시예를 도시하는 반도체 장치의 주요부분의 구성도.
제10(a),10(b)도는 본 발명에 의한 논리회로를 설명하는 모식도.
제11도는 본 발명에 의한 논리회로를 도시하는 상면도.
제12도는 정전위를 인가하는 것을 목적으로한 배선구조를 도시하는 모식적 단면도.
제13도는 부전위를 인가하는 것을 목적으로 하는 배선구조를 도시하는 모식적 단면도.
제14도는 본 발명의 반도체 장치에 있어서 다층배선구조의 실시예를 도시하는 모식적 단면도.
제15도(a) 내지 제15도(c)는 제14도의 배선구조의 제조방법을 설명하기 위한 모식도.
제16,17도는 본 발명에 의한 반도체 장치에 있어서 배선층 형성에 호적한 성막방법을 실시하는데 사용되는 성막장치의 한예를 도시한 모식도.
제18도는 제16,17도에 도시한 장치의 개략평면구성도.
제19도는 제18도에 있어서 기판의 이동순서를 화살표로 부가한 개략구성도.
제20도(a) 내지 제20도(d)는 본 발명에 의한 반도체 장치에 있어서 배선층의 형성에 호적한 성막방법을 설명하는 모식도이다.
본 발명은 각종 전자기기에 탑재되는 메모리, 광전변환장치, 신호처리장치 등의 반도체 회로장치에 관해서 특히 금속배선구조 및 소자분리구조가 개량된 반도체 장치에 관한 것이다.
종래에 반도체 장치에 있어서 소자분리는 제1도와 같이 구성되어 있다. 도면중 부호 (1)은 금속배선, (2),(3)은 트랜지스터, FET, 저항, 콘덴서, 광센서, 등이 형성되어 있는 소자영역이며, 그것들을 전기적으로 절연하는 것이, 소자분리영역, 즉 불순물이 도프된 Si기판(4)이나 같은 불순물이 도프된 Si층(5)이다. 소자분리영역(4,5)의 전위는 금속배선(1) 또는 (6)에 고정되어 있다.
예를들면 고체촬상소자의 소자분리영역은, 제2도와 같이 구성되어 있다. 도면중 부호(4)는 P형 기판, (5')는 n+ 매립층, (2)는 n- 에피택셜층 성장층(이하 에피택셜 성장을 에피라고 씀), (5)는 n+ 층이다.
상기 n-층(2)은 광점변환영역이며, n+ 매립층(5') 및 n+층(5)이 소장영역이다.
n- 에피층(2)은 n+ 매립층(5') 및 n+층(5)을 통하여 있는 플러스 전위로 유지된다.
n- 에피층(2)과 n+층(7)의 접합에 의한 내장전계에 의해 광조사로 생성한 전자는 n+ 매립층(2) 및 n+층(7)에 흡수되나, 정공은 화소내에 틀어 박혀져서 인접화소로 확산될 수 없고 클로스 토오크(close talk)를 방지할 수가 있다.
그러나 종래의 예는 다음과 같이 해결해야할 기술과제를 가지고 있었다.
(1) 소자분리영역(5)에 수십 내지 수백/□ 정도의 임피던스가 있었다. 그 때문에 영역(5)에 전류가 흘러들어가 전위가 상승하면 소자분리(2,3)과의 사이에서 트랜지스터가 ON하고 래치업이나 기능의 불안정 동작의 원인이 되어 있었다.
(2) 영역(5)의 임피던스에 의해 소자영역(2,3)에서 클로스 토오크가 발생하여 불안정 동작의 원인이 되어 있었다.
특히 고체활상소자의 경우에는,
(3) 열적으로 높은 에너지를 얻은 정공은 인접화소에 확산되어 버린다.
(4) 소자분리영역도 반도체이므로 광이 조사되면 캐리어를 발생해 버린다.
(5) 또 n+-Si 소자분리층의 폭은 프로세스상 좁게할 수 없으며 화소피치의 축소화의 방해가 되고 고체활상장치의 고해상도화의 방해가 되었다.
한편 고집적화된 반도체 장치에 있어서 금속배선구조로서는 예를들면 제2도(a)에 도시하는 바와 같이 실리콘 등으로 이루어진 반도체 기판(51)의 표면 상에 산화실리콘 등으로 이루어진 층간 절연막(52)이 형성되어 이 층간절연막(52)상에 Al, Al-Si으로 된 금속배선층(53)이 형성된 것이 알려져 있다.
이와 같은 구조의 금속배선을 갖춘 반도체 장치에 있어서는 각 배선의 폭의 치수를 크게해서 배선의 단면적을 증대시키고 이것으로서 각 배선에 필요한 전류의 허용량을 확보하고 있으므로 배선의 평면적이 증대되어 버리고 소자 사이즈를 크게하지 않고 배선의 밀도를 향상시키고자 해도 그것에는 한계가 있었다.
이 때문에 배선밀도를 향상시키기 위해서 예를들면 제2도(b)에 도시하는 바와같이 각 배선을 다층으로 적층시킨 배선구조의 반도체 장치가 알려져 있다. 이 반도체 장치에 있어서는 2층의 금속배선이 절연막을 사이에 두고 적층되어 있다.
이하에 제2도(b)에 도시한 반도체 장치의 제조방법을 개략 설명한다.
우선 반도체 기판(1)의 표면의 일부에 바이폴라 트랜지스터, MOS 트랜지스터, MOS 다이오드 등의 각가지 필요한 기능소자를 형성한후 그 반도체 기판(51)의 남은 표면에 PSG(phospho silicate glass)등으로 된 제1층간 절연막(52)을 상압 CVD법에 의해 두께 0.5~1.0㎛로 형성하여 이 제1층간 절연막(52)에 어닐링(소둔)을 시공한다.
다음에 상기의 제1층간 절연막(52)상에 레지스트를 이용한 패턴닝을 해서 상기한 각 기능소자의 전극을 빼내는 용도로 해서 개공(52a)을 형성한다.
계속해서 스퍼터링법에 의해 예를들면 Al-Si으로 된 배선재료를 제1층간 절연막(52)의 표면상 및 개공(52a)의 내부에 퇴적시킨후 레지스트를 이용한 패턴닝에 의해 제1배선층(53)을 형성한다.
다음에 이 제1배선층(53) 및 제1층간 절연막(52) 위에 상압 CVD법에 의해 두께 0.5~1.0㎛ 정도의 PSG로 된 제2층간 절연막(54)을 형성한 후 제1배선층(53)의 상부에 해당하는 제2층간 절연막(54)의 일부에 제1배선층과 후술의 상부 배선층을 접속하기 위한 개공(54a)을 패턴닝에 의해 형성한다.
다음에 제2층간 절연막(54)의 위 및 개공(54a)의 내부에 예를들면 Al-Si로된 배선재료를 스퍼터링법에 의해 퇴적시킨후, 패턴닝에 의해 개공(54a)의 부분을 통해서 제1배선층(52)과 접속하는 제2배선층(55)을 형성한다.
다음에 제2층간 절연막(54) 및 제2배선층(55) 위에 질화실리콘 또는 산화실리콘 등으로 된 패시베이션막(6)을 플라즈마 CVD법에 의해 두께 0.5~1.0㎛로 형성해서 제2도(b)에 도시한 금속 2층 배선구조의 반도체 장치를 제작할 수 있다.
이와 같은 구성은 다층 배선구조의 반도체 장치에 있어서는 제2도(a)에 도시한 단층배선구조의 반도체 장치 보다도 현격히 높은 배선밀도의 배선을 실현할 수가 있다.
그러나 상기한 바와 같이 다층배선구조의 반도체 장치에 있어서는 하부의 배선과 상부의 배선과의 사이에 층간 절연막을 설치하고 있으므로 적층수가 많아질 수록 배선부분에 의한 표면단차가 크게되고 이 때문에 배선부분의 반도체 기판에 대한 상대적 위치의 이동이나, 각 절연층간의 접속에 필요한 접촉홀의 형상등에 의해 배선구조에 있어서의 설계의 자유도가 규제되어 버리고 이 경우에 있어서도 역시 배선밀도의 향상에 한계가 있고, 배선밀도를 어느 수준 이상으로 높이는 것이 곤란했었다.
또 다층배선구조의 반도체 장치에서는 상층일수록 표면의 요철이 커지므로 배선을 더 적층할 경우의 패턴닝에 있어서 마스크 맞춤에 있어서 얼라이먼트의 어긋남이 크게되고, 배선이 반도체 기판에 대한 소정위치에 정밀도 좋게 형성되지 않고 배선의 신뢰성에 문제가 있었다.
본 발명의 주된 목적은 종래의 것보다 뛰어난 배선구조를 가지고 있는 반도체 장치를 제공함에 있다.
본 발명의 또다른 주된 목적은 종래의 것보다도 뛰어난 소자분리기능을 가지고 있는 반도체 장치를 제공함에 있다.
우선 본 발명의 목적은 불순물이 도프된 기판상에 소장영역이 형성되어 이 소자영역속에 상기 기판중의 불순물과 같은 불순물이 도프된 소자분리영역이 형성되어 상기 소자영역이 표면 또는 상기 기판의 이면에 금속배선이 형성되어 있는 소자분리영역내에 상기 금속배선에 접속하는 세로방향으로 연장한 알루미늄 퇴적층이 형성되어 있는 것을 특징으로 하는 반도체 장치를 제공함에 있다.
본 발명의 다른 목적은 반도체 장치의 소자분리영역의 임피던스를 저감시킬 수 있고 래치업이나 클로스 토오크의 발생을 방지하고 동작의 안정성을 얻을 수 있는 반도체 장치를 제공함에 있다.
본 발명의 또다른 목적은 배선 평면적이 작아도 필요한 전류 허용량을 확보할 수 있고 또 높은 위치의 정밀도로 형성할 수 있는 배선구조를 구비한 반도체 장치을 제공하는데 있다.
본 발명의 또다른 목적은 기판상에 소자영역이 형성됨과 함께 이것들 기판과 소장영역간에 불순물이 도프된 제1의 소자분리영역이 형성되어 상기 제1의 소자분리영역의 양단에 각각의 한 단부가 접속함과 동시에, 상기 소자영역의 표면에 각각의 다른 단부가 노출되도록 상기 소자영역중의 세로방향으로 뻗어나오는 제2의 소자분리영역이 되는 알루미늄 또는 알루미늄을 주성분으로 하는 트랜치 금속층이 형성되어 있는 것을 특징으로 하는 반도체 장치를 제공하는 것이다.
또 본 발명의 다른 목적은 절연기판상에 소자영역이 형성되어 이 소자영역중에 세로방향으로 뻗어나오는 소자분리영역으로 되는 알루미늄 또는 알루미늄을 주성분으로 하는 트랜치 금속층이 그 일단부가 상기 절연기판에 맞닿음과 함께, 그 다른 단부가 상기 소자영역의 표면에 노출되도록 형성되어 있는 것을 특징으로 하는 반도체 장치를 제공함에 있다.
본 발명의 또다른 목적은 소자분리층을 형성하는 트랜치내에 알루미늄 또는 알루미늄을 주성분으로 하는 금속을 선택적으로 성장퇴적시켜서 트랜치 금속층을 구성한 것을 소자분리영역으로 사용함으로써 화소간의 클로스 토오크를 없애고, 거기에 화소의 고밀도화를 가능하게 하는 것이다.
또 본 발명의 다른 목적은 트랜치 금속층을 배선라인으로서 사용할 수 있으므로, 레이아웃의 축소화도 가능한 반도체 장치를 제공함에 있다.
본 발명의 다른 목적은 적어도 2개의 기능소자를 소유하는 반도체 기판의 내부에 상기 적어도 2개의 기능소자를 접속하기 위한 금속배선층을 설치한 것을 특징으로 하는 반도체 장치를 제공하는데 있다.
본 발명의 호적한 실시양태의 하나는 소자분리영역에 금속으로된 세로의 길이의 매립영역을 설치하는 것이다.
반도체 기판의 일부인 소정의 영역과 금속의 세로의 길이의 매립영역을 전기적으로 접속할 경우에는 다음과 같은 실시양태를 취한다.
예를듬련 금속이 홈의 밑바닥에서만 소정의 영역과 전기적으로 접속할 경우에는 옆벽 전부를 절연막으로 덮어씌우면 좋다. 또 금속이 홈의 옆벽이나 바닥면중의 일부분과 절연되도록 구성할 경우에는 그 일부분만을 절연막으로 덮어씌우도록 한다.
[실시예 1]
제3도는 본 발명의 제1의 실시예의 특징으로 제일 잘 표시한 도면이며, 도면중 부호(1)는 후술하는 Al-CVD법에 의해 후술의 소자분리영역(5) 중에 세로방향으로 형성된 소자분리배선, (2)는 제1소자영역(3)은 제2소자영역, (4)는 불순물이 도프된 Si기판, (5)는 기판(4)과 같은 형의 불순물이 도프된 소자분리영역이다.
도면에 도시하는 바와 같이 소자분리배선(1)을 애스펙트비 1.0 이상 바람직하게는 2.0 이상 최적에는 3.0이상으로 해서 세로방향으로 깊게 퇴적시킴으로써 침면적의 증대를 초래하는 일없이, 소자영역(5)의 임피던스를 저감할 수 있다.
임피던스를 저감시킴으로써 다음과 같은 효과를 얻을 수 있다.
(1) 래치업방지,
(2) 소자간의 상호간섭에 의한 기능저하에 대한 향상(클로스 토오크의 저감)
다음에 상기 구성의 소자분리구조를 소유하는 반도체 장치의 제조방법을 설명한다.
1) 1도전형 반도체 기판, 예를 들면 P형 Si기판(4) 상에 이 기판(4)과 반도전형의 불순물을 소유하는 층으로서 에피택셜 성장에 의해 n형 에피층(2,3)을 형성한다.
2) 다음에 열산화에 의해 상기 에피층(2,3)의 표면에 산화막을 0.5~1.0㎛ 형성한후, 소자분리영역(5)에 패턴닝에 의해 상기 산화막을 마스크로서 에피층(2,3)과 반도전형의 불순물(예를드면 P형)을 이온주입에 의해 형성한다. 그 확산층은 소재 반도체 기판(4)에 도달하도록 한다.
3) 다음에, 에피층(2,3) 표면의 산화막을 제거한후 재차 100~1000Å 두께의 산화막을 형성한다. 그후, 레지스트 패턴닝에 의해 상기 소자분리영역(5) 내를 개공하고, 레지스트를 마스크로 해서 산화막과 에피층의 Si를 2단계로 에칭하여 홈을 형성한다. 이 경우 홈의 길이는 소재 반도체 기판(4)에 도달하는 깊이로 한다. 에칭종료후, 레지스트를 제거했다.
4) 다음에 후술의 Al-CVD법으로서 DMAH와 주소를 사용해서 기판표면온도를 270℃로 유지하여 에피층(2,3)내에 설치된 홈속에 Al을 매립한다.
여기에서 홈속을 매립하는 재료는 순 Al로 한정되지 않으며 금속재료로서는 상기한 것과 같이 Al-Si, Al-Ti 등이라도 좋다.
[실시예 2]
제4도는 실시예 2의 특징을 제일 잘 표현한 도면으로서, 도면중의 부호(1)은 애스펙트비가 큰 매립형의 소자분리배선, (2)는 제1의 소자영역, (3)은 제2의 소자영역, (4)는 불순물이 도프된 Si기판, (5)는 (4)와 같은 형의 불순물이 도프된 소자분리 Si, (6)은 이면금속배선이다.
소자분리영역(5)의 전위를 소자분리배선(1)과 이면금속배선(6)으로 고정하면, 칩상으로부터의 배선이 필요치 않으며, 칩면적의 저감으로 된다.
다음에 상기 구성의 소자분리구조를 소유하는 반도체 장치의 제조방법을 설명한다.
공정 1)~2)는 상기 실시예 1과 똑같이해서 행했으므로 설명을 생략한다.
3) 다음에 열산화에 의해 반도체 기판(4) 이면에 산화막을 형성한 후, 레지스트 패턴닝에 의해 상기 소자 분리영역(5) 직하의 반도체 기판(4)의 이면만을 개공하도록 패턴닝한다. 그후 레지스트 마스크에 의해 반도체 기판(4)의 이면으로부터 산화막에 계속해서 반도체 기판(4)을 에칭하고 반도체 기판(4) 이면에 홈을 설치했다. 이 홈의 길이는 반도체 기판(4)을 관통하여 상기 소자분리용 확산층(5)에 도달하는 길이로 한다.
4) 다음은 Al-CVD법으로 해서 실시예 1과 똑같이해서 홈부분만에 선택적으로 Al을 퇴적시켜, 홈내를 Al으로 매립한다. 그후 비선택 모우드의 스퍼터링법에 의해 반도체 기판(4)의 이면전부에 Al막을 형성한다. 그후 이면 Al을 패턴닝함으로써 이면금속배선(6)을 형성한다.
[실시예 3]
다음에 소자영역(2) 또는 (3)에 형성되는 반도체 기능소자에 대하여 제5도 및 제6도를 가지고 설명한다.
이 반도체 기능소자는 MOS형 트랜지스터의 백게이트(nMOS의 P웰 영역(10)과, pMOS의 n- 에피 도는 n웰 영역(11))을 임의의 전위에 고정하기 위한 애스펙트비의 큰 소자배선(12)을, 상기의 Al-CVD법에 의해 세로방향으로 P-웰 영역(10)중과, n- 에피 또는 n-웰 영역(11)중에 형성된 것을 특징으로 한다.
[실시예 4]
제6도(a)는 다른 반도체 기능소자의 단면구성도이며, (b)는 동소자의 회로도이다.
이 소자는 MOS형 트랜지스터의 백게이트인 P웰(10) 및 n- 에피 또는 n웰(11)과, 소오스 영역(또는 드레인 영역)이 동전위인 때에 백게이트의 저항을 저감시키기 위한 소자분리배선(12)을 상기의 Al-CVD법에 의해 소오스(또는 드레인) 영역(13)에 형성한 것을 특징으로 한다.
종래의 MOS형 트랜지스터에 있어서는 백게이트의 저항분이 래치업이나 기능저하의 원인이 되어 있었다. 또 이 문제점을 저감시키기 위해서 소자영역이나 배선영역을 증대시키고 있으므로 레이아웃 면적의 증대를 초래하고 있었다.
이것에 대하여 상기 소자에서는 제5도 및 제6도(a)에 도시하는 바와 같이 Al-CVD법에 의한 소자배선(12)을 세로방향으로 깊게 퇴적시킴으로써 적은 면적으로, 백게이트의 저항분을 저감시켜서 종래의 문제로 되어 있는 래치업이나 기능저하를 개선시킬 수가 있다.
특히 제6도와 같은 논리회로(예로서 인버어터)에 있어서, 전원과 소오스(또는 드레인)이 동전위인 영역에서는 도면과 같은 배선구조로 할 수 있어 보다 적은 배선면적으로 해결되므로 종래의 문제점을 개선할 수가 있다.
다음에 제5도에 도시한 소자의 제조방법을 제7도(a)~(d)를 참조해서 설명한다.
우선 공지의 C-MOS 제작기술에 의해 접촉 개공형성직전의 상태까지 가공한다(제7도(a)).
다음에 레지스트를 사용한 포토리소그래피에 의해 n-MOS의 P-웰 부분(10), P-MOS의 n- 에피 또는 n-웰 부분(11)에 0.8㎛/□ 정도의 형성해야 할 개공에 상응한 레지스트상을 형성한다(제7도(b)).
다음에 CHF3-C2F6계의 드라이 에칭을 사용해서 층간 절연층(20)과 필드 산화막(21)의 2층을 관통시킨 개공(22)을 형성한다. 그후 레지스트를 제거하지 않고 CL2-CBrF3계의 드라이 에칭에 의해 실리콘 기판을 약 1㎛ 정도 수직으로 에칭한다(제7도(c)).
다음에, Al-CVD법으로서 실시예 1과 똑같이 이용해서 층간 절연막 상면까지 알루미늄(12)을 매립한다. 총매립량은 실리코 기판홈 1㎛, 필드산화막(21)을 8000Å, 층간 절연막(20)을 7000Å로 해서 총계 2.5㎛로 한다(제7도(d)).
이하 공지의 기술을 이용해서 접촉 개공형성 알루미늄 배선형성등을 행하면 시료는 완성된다.
제6도에 도시한 실시예의 제작도 제5도의 것과 똑같은 수순으로 제작할 수 있다. 상이점은 개공형성개소가 MOS 트랜지스터의 소오스(또는 드레인) 부분으로 되고 개공형성시에 층간 절연막-필드산화막의 관통이 아니고, 층간 절연층-게이트 산화막의 관통에 의할 뿐이다.
이상 설명한 소자를 본 발명에 의한 소자분리구조를 가지고 양호하게 분리할 수 있다.
이상 설명한 바와 같이 소자분리영역내에 Al-CVD법을 이용해서 Al을 세로방향으로 퇴적시킴으로써 이용하지 않고 동일의 효과를 얻을 경우와 비교해서 칩면적의 저감이 되고 Al 배선부분을 적게할 수 있고 그결과 제조비용을 낮출 수가 있다.
[실시예 5]
제8도는 본 실시예의 특징을 제일 잘 나타내는 도면이며, (4)는 P기판, (5')는 n+ 매립층, (2)는 n- 에피층, (1)은 CVD법에 의해 형성한 트랜치 금속층이다. 상기 트랜치 금속층(1)은 그 일단부를 상기 n- 에피층(2) 표면에 노출되어 있고, 그다른 단부를 상기 n+ 에피층(2) 표면에 노출되어 있고, 그 다른 단부를 상기 n+ 매립층(5')으로 접촉시키고 있다.
n- 에피층(2)은 광전변환영역(소자영역 또는 활성영역이라고 함)이며, n+ 매립층(5') 및 트랜치 금속층(1)은 소자분리영역이다. 또 트랜치 금속층(1)은 배선라인이기도 하다.
n- 에피층(2)은 n+ 매립층(5') 및 트랜치 금속층(1)을 통하고 있는 플라스 전위로 유지된다.
상기 구조에 있어서 광조사에 의해 생성한 전자는 n+ 매립층(5')과 n- 에피층(2)의 접합에 의한 내장전계에 의해 주로 n+ 매립층(5')에 흡수된다. 정공은 내장전계에 의해 화소속에 가두어진다.
인접화소로 확산하고자 하는 정공은 금속인 트랜치 금속층(1)에 모두 흡수되어 버리므로 화소간의 클로스 토오크를 없앨 수 있다.
소자분리영역(1)은 트랜치(홈)를 에칭으로 형성하고, 그후 이 홈을 상기 선택 CVD법에 의해 알루미늄 또는 알루미늄을 주성분으로 하는 금속을 퇴적시켜서 형성하므로 소자분리영역의 폭은 종래보다 축소할 수 있고 화소의 고밀도화가 가능하게 된다.
또 트랜치 금속층(1)은 저저항이므로 배선라인으로도 이용할 수 있고 그 때문에 레이아웃의 축소화가 가능하게 된다.
다음에 상기 구성의 소자분리구조 반도체 장치의 제조방법을 설명한다.
1) 일도전형 반도체 기판, 예를들면 P형 Si기판(1) 상의 일부에 얕고 폭이 넓은 홈을 형성한다. 이 홈에 기판(4)과 반도전형의 불순물을 소유하는 n+ 매립층(5')을 마스크를 이용한 에피택셜 성장에 의해 형성된다.
2) 상기와 같이 n+ 매립층(5')이 형성한 기판(4) 상에 광전변환영역이 되는 n- 에피층(2)을 에피택셜 성장에 의해 형성한다.
3) 다음에 열산화에 의해 상기 n- 에피층(2)의 표면에 산화막을 0.5~1.0㎛ 형성한 후 상기 n+ 매립층(5')의 양단상에 레지스트 패턴닝에 의해 상기 n- 에피층(2) 내를 개공하여 레지스트를 마스크로서 에칭하고 트랜치를 형성한다. 이 경우 트랜치의 깊이는 소재의 n+ 매립층(5')에 도달하는 깊이로 했다. 에칭종료후 레지스트를 제거한다.
4) 다음에 선택 CVD법으로서는 DMAH와 수소를 사용해서 기판표면온도를 270℃로 유지하고 n- 에피층 (2) 내에 설치된 트랜치속에 알루미늄을 매립한다. 여기서 트랜치내를 매립재료는 알루미늄에 한하지 않으며 금속재료로서는 상기한 바와 같이 Al-Si, Al-Ti 등이라도 좋다.
[실시예 6]
제9도는 본 발명을 절연성 기판을 가지고 있는 반도체 장치에 응용한 예이다. (1)은 트랜치 금속층, (4')는 절연성 기판, (2)는 반도체층이다.
상기 반도체층(2)은 광전변환영역이며 트랜치 금속층(1)은 소자분리영역이며 또 배선라인이다. 트랜치 금속층(1)에 의해 클로스 토오크가 없고 고밀도의 반도체 장치가 가능하다.
다음에 상기 구성의 소자분리구조 반도체 장치의 제조방법을 설명한다.
1) 사파이어로 된 절연성 기판(4') 위에 광전변환영역(소자영역)이 되는 반도체층(2)을 에피택셜 성장에 의해 형성한다.
2) 다음에 열산화에 의해 상기 반도체층(2)의 표면에 산화막을 0.5~1.0㎛ 형성한후, 레지스트 패턴닝에 의해 상기 반도체층(2) 내를 개공하여, 레지스트를 마스크로 해서 에칭하고 트랜치를 형성한다. 이 경우, 트랜치의 깊이는 소재의 절연성 기판(4')에 도달하는 길이로 한다. 에칭종료후 레지스트를 제거한다.
3) 다음에 상기의 선택 CVD법으로서 DMAH와 수소를 사용해서 기판표면온도를 270℃에 유지하여 반도체층(6) 내에 설치된 트랜치속에 알루미늄을 매립한다. 여기서 트랜치내에 매립재료는 알루미늄에 한정하지 않고 금속재료로서는 상기와 같이 Al-Si, Al-Ti 등이라도 좋다.
이상 설명한 것과 같이 소자분리영역으로서 트랜치 금속층을 사용함으로써 화소간의 클로스 토오크가 없고 화소가 고밀도이며 칩사이즈가 축소된 반도체 장치가 가능하게 된다.
본 발명의 또다른 바람직한 실시예는 복수의 소자를 접속하는 금속배선의 일부를 반도체 기판상의 절연막상이 아니고 반도체 기판에 설치된 홈속에 형성하는 것이다.
[실시예 7]
제10도(a)는 CMOS 구성의 논리회로의 일부를 도시하는 회로도이며 제10도(b)는 그 레이아웃을 도시하는 모식도이다.
이와 같이 전원라인 Vcc 및 접지라인 GND는 각 셀마다에 공통으로 배치되어 있다. 이것들의 라인에서는 임피던스의 저감과 오동작의 회피, 또는 이동등에 의한 신뢰성 저하의 회피가 특히 요구된다. 따라서 이것들의 라인에 매립배선을 사용하면 기능적인 면에 더해서 점유면적의 감소, 단차의 저감등이 물리적인 면에서의 개선이 꾀한다.
똑같이 본 발명의 매립배선은 클로크 신호를 전달하기 위한 클로크 라인에 이용해도 효과가 있다.
이 경우에는 다음과 같이 배선을 형성한 후 그 홈의 내면 전부를 절연층으로 덮어 씌운다. 그리고 그 홈안에 반도체 재료 또는 도전재료를 퇴적시켜서 금속이 선택퇴적하는 기초재를 형성한다. 그리고 홈내에 금속을 매립해서 본 실시 양태예의 반도체 장치를 형성한다.
제11도는 제10(b)도를 보다 상세히 설명하기 위한 모식도이고, (63)은 상기 제6도의 CMOS와 마찬가지의 인버터이다.
여기서 라인 Vcc 및 라인 GNA는 어느것이나 2개의 MOSFET의 소오스 영역과 웰영역으로 접속되는 매입배선이고 양 이웃의 셀(61,62)과 공통의 라인으로 되어 있다.
a는 인버터의 입력으로 되는 다결정 실리콘 게이트 전극이고, out는 인버터의 출력으로 되는 드레인 배선이다. 이 보기에서는 종래와 다르고, 전극라인 Vcc 및 접지라인 GNA가 게이트 전극 a보다도 하층의 배선으로 되어 있다.
본 실시 형태예의 반도체 장치에 있어서는, 금속배선층의 기판내에 설치되어 있으므로, 금속배선층의 평면적을 크게하지 않더라도, 깊이 치수를 크게함으로써 소정의 전류 허용량을 확보할 수 있음과 동시에 장치 표면의 요철을 최소한으로 억제할 수 있는 것으로부터, 배선층의 기판에 대한 상대 이동이 없어지고, 배선층의 형성위치의 정확도를 향상시킬 수가 있다.
[실시예 8]
제12도 및 제13도는 어느 것이든 본 발명의 반도체 장치에 있어서 배선 구조의 특징부분을 표시하는 도면이다.
여기서 제12도는 전원라인과 같이 양 전압을 거는 것을 목적으로 하여 구성된 배선구조를 표시하고, 제13도는 접지라인과 같이 음전압을 거는 것을 목적으로 하여 구성된 배선구조를 표시하는 것이다.
이들 두개의 배선구조는 전압의 인가방법에 관계하여 각 구성부분을 형성하는 재료의 종류를 다르게 하는 외는, 본 발명의 기술적 사상에 기초하여 구성된 점에 있어서 본 발명의 실시형태예이다.
따라서, 전자의 구성 및 그 제조방법을 설명한후, 전자와의 차이에 있어서 후자의 구성 및 그 제조방법을 설명한다.
제12도에 있어서 부호 710은 기판으로서, 예를들면 실리콘 등으로 이루어지는 P-형 분도체 기판이다.
이 기판(710)은 표면에는 에칭등의 통상의 수단에 의하여 홈(711)이 형성되어 있고 이 홈(711)의 저면을 제외한 내면 및 기판(710)의 표면에는 열산화법 또는 CVD법등에 의하여 형성되는 산화실리콘 등으로 이루어지는 절연층(712)이 연속적으로 형성되어 있다.
상술의 홈(711)의 저면으로부터 기판(710) 내부에는, 필요에 따라 기판(710)을 형성하는 실리콘 등의 반도체의 도전형과 반대의 형이 불순물이 도프된 반도체 영역으로서 열확산되어 형성된 N+형 확산층(713)이 설치되어 있다. 이와 같은 홈(711)의 내부에는 예를들면 Al등의 금속으로 이루어지는 금속배선층(714)이 설치되어 있다.
이 금속배선층(714)은 바이어 스퍼터링법의 통상의 방법을 사용하여 형성하여도 좋지만, 바람직하게는 후술하는 Al-CVD법을 사용하여 형성할 수도 있다. 이 Al-CVD법은, Al등의 금속막을 산화실리콘으로 이루어지는 절연층(712)상에 형성하는 일 없고, 실리콘으로 이루어지는 기판(710), 즉 이 경우, 홈(711)의 저면상에는 선택적으로 형성할 수 있는 재현성이 좋은 성막방법이다.
이렇게 하여 형성된 배선막은 적어도 두개의 기능소자끼리 또는 필요에 따라 3 이상의 기능소자의 소정의 전극단자간을 결선하고, 전기회로를 구성한다. 예를들면 두개의 MOSFET의 소오스·드레인간이나 바이폴라 트랜지스터의 콜렉터간의 결선 또는 MOSFET나 바이폴라 트랜지스터와 확산 저항간, MOSFET나 바이폴라 트랜지스터와 용량소자간 등의 접속배선으로서 알맞게 사용된다.
다음에 이와 같은 구성의 배선구조의 제조방법의 일예를 설명한다.
우선 제12도에 표시하는 바와 같이 반도체 기판으로서 P-형 실리콘 기판(710)을 준비한다. 그뒤에, 이 기판(710)의 표면에 레지스트를 사용한 패턴닝을 실시한 후, 에칭을 실시함으로써 배선층 형성용의 홈(711)을 형성한다. 다음에 기판(710)의 표면 및 홈(711)의 내면에 열산화법 또는 CVD법에 의하여 막두께 0.5~1.0㎛ 정도의 절연층(712)을 형성한다.
다음에, 홈(711)의 저면을 제외한 기판(710)의 전표면에 레지스트를 사용한 패턴닝을 실시한후, 홈(711)의 저면에 형성된 산화막층을 RIE(반응성 이온 에칭) 등의 이방성 에칭에 의하여 제거하여 기판(710)의 실리콘 부분을 노출시킨다.
다음에 홈(711)의 저면의 실리콘 노출부분에, 이온주입법 도는 열확산법에 의하여 기판(710)의 형성재료의 도전형과 반대형의 불순물을 도프하고, 확산하여 N-형 확산층(713)을 형성한다.
다음에 N+형 확산층(713) 상에 예를들면 스퍼터링법 등의 통상의 성막방법 또는 Al-CVD법에 의하여 Al등으로 이루어지는 금속배선층(714)을 형성한다. 이 금속배선층(714)은 그 상면이 홈(711)의 주위의 기판(710) 표면상에 형성된 절연층(712) 상면과 면일이 되도록 형성하는 것이 반도체 장치의 표면 평탄화를 달성하는 점에서 바람직하다.
이와 같은 금속배선층(714)에서는 홈(711)의 내면에 형성된 절연막으로서의 절연층(712) 및 홈(711)의 저면에 형성된 P-N 분리층으로서 N+형 확산층(713)에 의하여 P-형 실리콘 기판(710)으로부터 전기적으로 분리되어 있다. 따라서 이 금속배선층(714)으로부터 기판(710)으로의 새는 전류는 생기지 않는다.
상술의 선택 Al-CVD법에 의하여 상술한 바와 같이 Al막은 실리콘으로 이루어지는 N+형 확산층(713)상에 선택적으로 퇴적하지만, 산화실리콘으로 이루어지는 절연층(712) 상에는 퇴적하지 않는다. 따라서 이 선택 Al-CVD법을 사용하면, 스퍼터링법등의 통상의 성막방법의 경우에 필요한 레지스트에 의한 패턴닝등을 실시하지 않더라도 좋은 이점이 있다.
또 상술한 홈(711)의 깊이 치수가 폭치수 보다도 비교적 길고, 폭치수 자체가 짧은 경우에도 홈(711)의 저면으로부터 양질의 Al막을 효율좋게 성막할 수 있다라는 이점이 있다. 따라서 애스펙트비가 1.0 이상은 물론 1.5 이상, 더욱, 2.0 이상인 것과 같은 미세구조에도 충분히 적용가능하다.
더욱 깊은 홈(711)의 내부에도 양질의 Al막을 형성하는 것이 용이하므로 금속배선층(714)의 폭치수를 크게하지 않더라도 깊이 치수를 크게함으로써 금속배선층(714)의 전류허용량을 용이하게 증대시킬 수가 있다.
다음에 제13도에 표시하는 배선구조를 설명한다.
제13도에 있어서 제12도의 구성과 동일부분에 대하여 동일부호를 붙이고 그 설명을 간략화한다.
제13도에 있어서 부호(720)는 기판으로서의 예를들면 실리콘으로 이루어지는 N-형 반도체 기판이다.
이 기판(720)의 표면에는 에칭등의 통상의 수단에 의하여 홈(711)이 형성되어 있고 이 홈(711) 내부의 저면을 제외한 내면 및 기판(720)의 표면에는 열산화법 또는 CVD법 등에 있어서 산화실리콘 등으로 이루어지는 절연막층(712)이 연속적으로 형성되어 있다.
상술의 홈(711)의 저면으로부터 기판(720) 내부에는, 기판(720)을 형성하는 실리콘 등의 반도체의 도전형과 반대의 도전형의 불순물이 도프되고 열확산되어 형성된 반도체 영역으로서 P+형 확산층(21)이 설치되어 있다.
이와 같은 홈(711)의 내부에는 예를들면 Al등의 금속으로 이루어지는 금속배선층(714)이 설치되어 있다. 이와 같은 금속배선층(714)에 있어서는, 홈(711)의 내면에 형성된 절연막으로서의 절연층(712) 및 홈(711)의 저면에 형성된 P-N 분리층으로서의 P+형 확산층(712)에 의하여 N-형 실리콘 기판(720)으로부터 전기적으로 분리되어 있다. 따라서 이 금속배선층(714)으로부터 기판(20)으로서 새는 전류는 거의 생기지 않았다.
이와 같은 구성의 본 발명의 배선구조는, 모든 기능소자, 즉 전계 효과 트랜지스터, 바이폴라 트랜지스터, 확산저항 등에 이용할 수 있는 것이다.
제14도는 본 발명의 배선구조의 일예로서, 금속 2층 배선구조를 도시한 모식적 단면도이다.
제14도에 있어서 부호 730은 예컨대 실리콘으로부터 이루어진 N형 반도체 기판이다. 이 기판(730)의 표면에는 에칭등의 통상의 수단에 의해 홈(731)이 형성되어 있고, 이 홈(731) 내부의 바닥면을 제한 내면 및 기판(730)의 표면에는 열산화법 또는 CVD법등에 의해 산화실리콘등으로 된 산화막층(732)이 연속적으로 형성되어 있다. 상술한 홈(731)의 바닥면에서 기판(730) 내부에는 기판(730)을 형성하는 실리콘등의 반도체의 도전형과 반대의 형의 불순물이 도우프되어, 열확산된 P+형 확산층(733)이 설치되어 있다.
이와 같은 홈(731)의 내부에는 예컨대 Al등으로부터 이루어진 제1금속배선층(734)이 후술하는 선택 Al-CVD법에 의하여 형성되어 있다. 이 제1금속배선층(734)은 그의 상면이 기판(730)의 표면과 면일하게 되어 있다.
또 상술의 산화막층(732)의 일부에는 기판(730)의 표면에까지 달하는 반도체 소자의 전극취출용의 개공(735)이 형성되어 있다.
이 개공(735)의 내부 및 제1금속배선층(734)의 윗쪽의 홈(731)의 내부와 동시에 산화막층(732)의 표면상에는, 예컨대 Al등의 금속으로부터 이루어진 제2금속선층(736)이 형성되어 있다. 이 제2금속배선층(736) 및 산화막층(732)의 위에는, 예컨대 질화실리콘등으로된 파시베이션막(737)이 형성되어 있다.
다음에 제15(a)도 내지 제15(c)도를 참조하면 제3도에 도시한 구성의 배선구조를 가지는 반도체 장치의 제조방법을 설명한다.
먼저 제14(a)도에 도시한 바와 같이, 반도체 기판으로서 N-형 실리콘 기판(730)을 준비하였다.
다음에 이 기판(730)의 표면에 레지스트를 사용한 패턴닝을 시행한 후, 에칭을 시행항므로써 제1금속배선층 형성용의 홈(731)을 형성한다. 다음에 기판(730)의 표면 및 홈(731)의 내면에 열산화법에 의해 막두께 0.5 내지 1.0㎛ 정도의 산화막층(732)을 형성하였다.
다음에 홈(731)의 바닥면을 제한 기판(730)이 전표면에 레지스트를 사용한 버터닝을 시행한 후 홈(731)의 바닥면에 형성된 산화막층을 RIE(반응성 이온 에칭)의 이방성 에칭에 의해서 제거하여 기판(730)의 실리콘 부분을 노출시킨다.
다음에 이 홈(731)의 바닥면의 실리콘 노출부분에 이온주이법에 의해서 기판(730)의 형성재료의 도전형과 반대의 형의 불순물로서 B를 도프하여 확산하여 P+형 확산층(733)을 형성한다.
다음에 P+형 확산층(733)의 위에 상술한 선택 Al-CVD법에 의해서 Al등으로 이루어진 제1금속배선층(734)을 형성한다. 이 제1금속배선층(734)은 그의 윗면이 홈(731)의 주위의 기판(730)의 윗면과 면일하게 되도록 형성하였다. 이 제1금속배선층(734)을 홈(731)의 내면에 형성된 절연막으로서의 산화막층(732) 및 홈(731)의 바닥면에 형성된 P-N 분리층으로서의 P+형 확산층(733)에 의해서 N-형 실리콘 기판(730)에서 전기적으로 분리한다. 그리고 제1금속배선층(734)으로부터 기판(730)에의 전류의 누출이 거의 없는 것을 확인하였다.
다음에 산화막층(732)의 표면에 레지스트를 사용하느 패턴닝을 시행한 후, 산화막층(732)의 일부에 에칭에 의해서 기판(730)의 표면에까지 달하는 반도체 소자의 전극취출용의 개공(735)을 형성한다(제15(b)도 참조).
다음에 이 개공(735)의 내부 및 제1금속배선층(734)의 윗쪽의 홈(731)의 내부에 Al로 된 제2금속배선하층(736a)을 Al-CVD법으로서, DMAH와 수소를 이용하여 기판표면온도를 270℃로서 퇴적시켜서 형성한다.
이 제2금속배선하층(736a)은 그의 윗면이 산화막층(732)의 윗면과 면일하게 되도록 형성한다. 이어서 제2금속배선층(736a)의 각 뒷면 및 산화막층(732)의 표면의 소정위치에, Al로 된 제2금속배선상층(736b)을 스퍼터링법에 의해서 형성한다(제15도 참조).
또한 이 제2금속배선층(736) 및 산화막층(732)의 위에, 막두께 0.5~1.0㎛ 정도의 질화실리콘으로된 패시베이션막(737)을 플라즈마 CVD법에 의해서 형성하여, 제14도에 도시한 바와 같은 금속 2층 배선구조를 갖춘 반도체 장치를 얻었다.
이와 같은 구성의 반도체 장치에 있어서도, N-형 실리콘 기판(730) 내에 설치한 제1금속배선층(734)이, 홈(731)의 내면의 절연막으로서의 산화막층(732) 및 홈(731)의 바닥면의 P-N 분리층으로서의 P+형 확산층(733)에 의해 N-형 실리콘 기판(730)에서 전기적으로 분리되어 있고, 이 제1금속배선층(734)에서 기판(730)으로의 누출전류가 생기는 일은 거의 없다.
이 제1금속배선층(734)에 있어서는 그의 평면적을 크게하지 않아도, 깊이 치수를 크게함으로써, 소망의 전류허용량을 확보할 수 있다.
또 반도체 장치의 표면의 요철을 최소한으로 억제할 수 있으므로, 제1금속배선층(734)의 기판(730)에 대하는 상대이동이 없고, 제1금속배선층(734)의 형성위치의 정확도를 향상시킬 수가 있는 동시에, 한정된 소자의 두께의 범위에서 다층 배선의 적층수를 증가시킬 수가 있다.
또 제1금속배선층과 제2금속배선층과의 사이에 층간절연막을 필요로 하지 않으므로, 제3금속배선층 이후의 배선층을 설치하는 경우에 표면 단자를 저감할 수 있고, 제3층 이후의 배선층의 신뢰성을 향상시킬 수가 있다.
이상 설명한 바와 같이 본 발명에 의하면 배선 평면적이 작아도 가장 필요한 전류허용량을 확보할 수 있고 또한 높은 위치 정착도도 형성할 수 있는 배선구조를 얻을 수가 있다.
본 발명에 알맞는 성막방법으로서는 알킬알루미늄하이드라이드의 가스와 수소가스를 사용하여 전자공여성의 기판상에 표면반응에 의하여 퇴적막을 형성하는 것이다(이하 AL-CVD법이라고 한다).
특히, 원료가스로서 모노메틸알루미늄하이드라이드(MMAH) 또는 디메틸알루미늄하이드라이드(DMAH)를 사용하고, 반응가스로서 H2가스를 사용하여, 이들의 혼합가스하에서 기판표면을 가열하면, 양질의 Al막을 퇴적할 수 있다. 여기서, Al 선택퇴적시에는 직접가열 또는 간접가열에 의하여 기판의 표면 온도를 알킬알루미늄하이드라이드의 분해온도 이상 450℃ 미만으로 유지하는 것이 좋고, 더 바람직하기는 260℃ 이상 440℃ 이하가 좋다.
기판을 상기 온도범위가 되도록 가열하는 방법으로서는 직접가열과 간접가열이 있으나, 특히 직접가열에 의하여 기판을 상기 온도로 유지하면, 고퇴적 속도로 양질의 Al막을 형성할 수 있다.
예컨대, Al막형성시의 기판표면온도를 더, 바람직한 온도범위인 260℃~440℃로 하였을때, 300Å~5000Å/분이라는 저항가열의 경우보다도 높은 퇴적속도를 양질의 막을 얻을 수 있는 것이다.
이러한 직접가열(가열수단으로 부터의 에너지가 직접 기판에 전달되어 기판 자체를 가열한다)의 방법으로서는 예컨대 할로겐 램프, 크세논 램프등에 의한 램프가열을 들 수 있다. 또, 간접가열의 방법으로서는 저항가열이 있고, 퇴적막을 형성할 기판을 지지하기 위한 퇴적막형성용의 공간에 개설된 기판 지지부재에 설치된 발열체 등을 사용하여 행할 수 있다.
이 방법에 의하여 전자공여성의 표면부분과 비전자공여성의 표면 부분이 공존하는 기판에 CVD법을 적용하면 전자공여성의 기판표면부분에만 양호한 선택성하에 Al의 단결정이 형성된다. 이 Al은 전극/배선재료로서 요망되는 여러가지 특성이 뛰어난 것이 된다. 즉, 할록의 발생확률의 저감, 합금 스파이크의 발생확률의 저감이 달성되는 것이다.
이것은 전자공여성의 표면으로서의 반도체나 도전체로된 표면상에 양질의 Al을 선택적으로 형성할 수 있고, 또한 그 Al이 결정성이 뛰어나기 때문에 하지의 실리콘 등과의 공정반응에 의한 합금스파이크의 형성등이 거의 볼 수 없는 극히 적은 것으로 생각된다.
그리고, 반도체 장치의 전극으로서 채용한 경우에는 종래 생각되어온 Al전극의 개념을 초월한 종래 기술에서는 예상조차하지 못하였던 효과를 얻을 수 있는 것이다. 이상과 같이, 전자공여성의 표면, 예컨대 절연막에 형성된 반도체 표면이 노출된 개공내에 퇴적된 Al은 단결정 구조가 되는 것을 설명하였으나, 이 Al-CVD법에 의하면 다음과 같은 Al을 주성분으로 하는 금속막도 선택적으로 퇴적할 수 있고, 그 막질도 뛰어난 특성을 나타내는 것이다.
예컨대, 알킬아룰미늄하이드라이드의 가스와 수소에 더하여, SiH4, Si2H6, Si3H8, Si(CH3)4, SiCl4, SiH2Cl2, SiHCL3등의 Si원자를 함유한 가스나, TiCl4, TiBr4, Ti(CH3)4등의 Ti원자를 함유한 가스나, 비스 아세틸아세트네이트 등 Cu(C5H7O2), 비스디피바로일메타나이트 등 Cu(C11H19C2)2, 비스헥사플로로아세틸아세테이트 등 Cu(C5HF6O2)2등의 Cu원자를 함유한 가스를 적절히 조합하여 도입하여 혼합가스분위기로서, 예컨대 Al-Si, Al-Ti, Al-Cu, Al-Si-Ti, Al-Si-Cu등의 도전재료를 선택적으로 퇴적시켜 전극을 형성하여도 좋다.
또, 상기 Al-CVD법은 선택성이 뛰어난 성막방법이고, 또한 퇴적한 막의 표면성이 양호하므로, 다음의 퇴적공정에 비선택성의 성막방법을 적용하여, 상기의 선택퇴적한 Al막 및 절연막으로서의 SiO2등의 위에도 Al 또는 Al를 주성분으로 하는 금속막을 형성함으로써, 반도체장치의 배선으로서 범용성이 높은 알맞은 금속막을 얻을 수 있다.
이러한 금속막으로서는 구체적으로는 다음과 같은 것이 있다.
선택퇴적한 Al, Al-Si, Al-Ti, Al-Cu, Al-Si-Ti, Al-Si-Cu와 비선택적으로 퇴적한 Al, Al-Si, Al-Ti, Al-Cu, Al-Si-Ti, Al-Si-Cu와의 조합등이다.
비선택퇴적을 위한 성막방법으로서는 상기한 Al-CVD법 이외의 CVD법이나 스퍼터링법등이 있다.
[성막장치]
다음에 본 발명에 의한 전극을 형성하기에 알맞은 성막장치에 대하여 설명한다.
제16도 내지 제18도에 상기한 성막방법을 적용하기에 알맞은 금속막 연속 형성장치는 제16도에 도시한 바와 같이 게이트밸브(310a~310f)에 의하여 서로 외기차단하에서 연통가능하게 연접되어 있는 로드록실(311), 제1의 성막실로서의 CVD반응실(312), Rf에칭실(312), 제2의 성막실로서의 스퍼터실(314), 로드록실(315)로 구성되어 있고, 각 실은 배기계(316a~316e)에 의하여 배기되어 감압가능하게 구성되어 있다.
여기서, 상기 로드록실(311)은 드래프트성을 향상시키기 위하여 퇴적처리전의 기판분위기를 배기후에 H2분위기로 치환하기 위한 실이다. 다음의 CVD반응실(312)은 기판상에 삽입 또는 감압하에서 상기한 Al-CVD법에 의한 선택퇴적을 행하는 실이고, 성막할 기판표면을 적어도 200℃~450℃의 범위로 가열가능한 발열저항체(317)을 가지는 기판호울더(318)가 내부에 설치됨과 동시에, CVD용 원료가스도입라인(319)에 의하여 실내에 바블러(319-1)로 수소에 의하여 바블링되어 기화된 알킬알루미늄하이드라이드 등의 원료가스가 도입되고, 또 가스라인(319)으로부터 반응가스로서의 수소가스가 도입되도록 구성되어 있다. 다음의 Rf 에칭실(313)은 선택퇴적후의 기판표면의 클리닝(에칭)을 Ar분위기하에서 행하기 위한 실이고, 내부에는 기판을 적어도 100℃~250℃의 범위로 가열가능한 기판호울더(320)과 Rf에칭용 전극라인(321)이 설치됨과 동시에, Ar가스공급라인(322)이 접속되어 있다.
다음의 스퍼터실(314)은 기판표면에 Ar분위기하에서 스퍼터링에 의하여 금속 막을 비선택적으로 퇴적하는 실이고, 내부에 적어도 200℃~250의 범위에서 가열되는 기판호울더(323)과 스퍼터 표적재(324a)를 부착하는 표적전극(324)이 설치됨과 동시에, Ar가스공급라인(325)이 접속되어 있다. 최후의 로드록실(315)은 금속막 퇴적 완료후에 기판을 외기중에 내기전의 조정실이고, 분위기를 N2로 치환하도록 구성되어 있다.
제17도는 상기한 성막방법을 적용하기에 알맞은 금속막 연속형성장치의 다른 구성예를 도시하고 있고, 상기의 제16도와 같은 부분에 대해서는 동일부호로 한다. 제17도의 장치가 제16도의 장치와 다른 점은 직접가열수단으로서 할로겐 램프(330)가 설치되어 있고, 기판표면을 직접가열할 수 있는 점이고, 그 때문에 기판 호울더(312)에는 기판을 띄운 상태로 유지하는 클릭(331)이 배설되어 있는 것이다.
이러한 구성에 의하여 기판표면을 직접가열함으로써 상기한 바와 같이 퇴적 속도를 더욱 향상시키는 것이 가능하다. 상기 구성의 금속막 연속형성장치는 실제적으로는 제18도에 도시한 바와 같이, 반송실(326)을 중계실로 하여 상기 로드록실(311), CVD반응실(312), Rf에칭실(313), 스퍼터실(314), 로드록실(315)이 서로 연결된 구조의 것과 실질적으로 등가이다. 이 구성에서는 로드록실(311)은 로드록실(315)을 겸하고 있다. 상기 반송실(326)에는 도면에 도시한 바와 같이, AA방향으로 정역회전가능하고 BB방향으로 신축가능한 반송수단으로서의 아암(327)이 설치되고 있고, 이 아암(327)에 의하여 제19도중에 화살표로 표시한 바와 같이, 기판을 공정에 따라 차례로 로드록실(311)로부터 CVD실(312), Rf에칭실(313), 스퍼터실(314), 로드록실(315)로 외기에 쐬지않고 연속적으로 이동시킬 수 있도록 되어 있다.
[성막수순]
본 발명에 의한 전극 및 배선을 형성하기 위한 성막수순에 대하여 설명한다.
제20도는 본 발명에 의한 전극 및 배선을 형성하기 위한 성막수순을 설명하기 위한 모식적 사시도이다.
처음에 개략을 설명한다.
절연막에 개공이 형성된 반도체 기판을 준비하고, 이 기판을 성막실에 배치하고, 그 표면을 예컨대 260℃~450℃로 유지하고, 알킬알루미늄하이드라이드로서 DMAH의 가스와 수소가스와의 혼합분위기에서의 열 CVD법에 의하여 개공내의 반도체가 노출된 부분에 선택적으로 Al을 퇴적시킨다.
물론, 상기한 바와 같이 Si원자 등을 함유한 가스를 도입하여 Al-Si등의 Al을 주성분으로 하는 금속막을 선택적으로 퇴적시켜도 좋다. 다음에 스퍼터링법에 의하여 선택적으로 퇴적한 Al 및 절연막상에 Al 또는 Al을 주성분으로 하는 금속막을 비선택적으로 형성한다.
그후, 바라는 배선형상으로 비선택적으로 퇴적한 금속막을 패턴닝하면 전극 및 배선을 형성할 수 있다.
다음에, 제17도 및 제20도를 참조하면서 구체적으로 설명한다.
먼저 기판의 준비를 한다. 기판으로서는 예컨대 단결정 Si웨이퍼상에 각 구경의 개공이 설치된 절연막이 형성된 것을 준비한다.
제20도(a)는 이 기판의 일부분을 도시한 모식도이다. 여기서, 401은 전도성 기판으로서의 단결정 실리콘 기판 402는 절연막(층)으로서의 열산화실리콘막이다. 403 및 404는 개공(노출부)이고, 각각 구경이 다르다. 410은 Si가 노출되어 있는 홈바닥부이다.
기판상에의 제1배선층으로서의 전극이 되는 Al성막의 수순은 제20도에 의하면 다음과 같다.
먼저, 상기한 기판을 로드록실(311)에 배치한다. 이 로드록실(311)에 상기한 바와 같이 수소를 도입하여 수소분위기로 해둔다. 배기계(316b)에 의하여 반응실(312)내를 대략 1×10-8Torr로 배기한다. 단, 반응실(312)내의 진공도는 1×10-8Torr보다 나빠도 Al은 성막할 수 있다.
그리고, 가스라인(319)으로부터 버블링된 DMAH 가스를 공급한다. DMAH 라인의 캐리어가스에는 H2를 사용한다.
제2의 가스라인(319)은 반응가스로서의 H2용이고, 이 제2의 가스라인(319)으로부터 H2를 흘려, 도시하지 않은 저누출 밸브의 개방도를 조정하여 반응실(312)내의 압력을 소정의 값으로 한다.
이 경우의 전형적 압력은 대략 1.5Torr가 좋다. DMAH라인으로부터 DMAH를 반응관내로 도입한다. 전압력을 대략 1.5Torr, DMAH분압을 대략 5.0×10-3Torr로 한다. 그후, 할로겐 램프(330)에 통전하여 웨이퍼를 직접 가열한다. 이렇게 하여 Al을 선택적으로 퇴적시킨다.
소정의 퇴적시간이 경과한 후, DMAH의 공급을 일단 정지한다. 이 과정에서 퇴적되는 Al막의 소정의 퇴적시간이란, Si(단결정 실리콘기판 1)상의 Al막의 두께가 SiO2(열산화 실리콘막 2)의 막두께와 같아질 때까지의 시간이고, 실험에 의하여 미리 구할 수 있다.
이때의 직접 가열에 의한 기판표면의 온도로 270℃ 정도로 한다. 여기까지의 공정에 의하면, 제20도(b)에 도시한 바와 같이 개공내 및 홈내에 선택적으로 Al막(405)이 퇴적하는 것이다.
이상을 접촉홀내에 전극을 형성하기 위한 제1성막 공정이라고 한다. 상기 제1성막공정후, CVD반응실(312)을 배기계(316b)에 의하여 5×10-3Torr이하의 진공도에 도달할때까지 배기한다. 동시에 Rf 에칭실(313)을 5×10-6Torr이하로 배기한다. 양실의 상기 진공도에 도달한 것을 확인한 후, 게이트 밸브(310d)가 열고, 기판을 반송수단에 의하여 CVD반응실(312)로부터 Rf에칭실(313)로 이동하고, 게이트 밸브(310c)를 닫는다. 기판을 Rf에칭실(313)로 반송하고, 배기계(316c)에 의하여 Rf에칭실(313)을 10-6Torr이하의 진공도에 달할 때까지 배기한다. 그후, Rf 에칭용 아르곤 공급라인(322)에 의하여 아르곤을 공급하고, Rf에칭실(313)을 10-1~10-3Torr의 아르곤 분위기를 유지한다. Rf에칭용 기판호울더(320)를 200℃정도로 유지하고, Rf에칭용 전극(321)으로 100W의 Rf파워를 60초간 정도 공급하고, Rf에칭실(313)내에서 아르곤의 방전을 일으킨다. 이렇게 하면, 기판의 표면을 아르곤 이온에 의하여 에칭하여, CVD퇴적막의 불필요한 표면층을 제거할 수 있다.
이 경우의 에칭 깊이는 산화물 상당으로 100Å정도로 한다. 그리고, 여기서는 Rf에칭실에서 CVD퇴적막의 표면에칭을 행하였으나, 진공중으로 반송되는 기판의 CVD막의 표면층은 대기중의 산소 등을 함유하고 있지 않으므로, Rf에칭을 행하지 않더라도 상관없다. 그 경우, Rf에칭실(313)은 CVD반응실(12)과 스퍼터실(314)의 온도차가 크게 다른 경우, 온도변화를 단시간으로 행하기 위한 온도변경실로서 기능한다.
Rf에칭실(313)에 있어서, Rf에칭이 종료한 후, 아르곤의 유입을 정지하고, Rf에칭실(313)내의 아르곤을 배기한다.
Rf에칭실(313)을 5×10-6Torr까지 배기하고 또한 스퍼터실(314)을 5×10-6Torr이하로 배기한 후, 게이트 밸브(310d)를 연다. 그후, 기판을 반송수단을 사용하여 Rf에칭실(313)로부터 스퍼터실(314)로 이동시켜 게이트 밸브(310d)를 닫는다.
기판을 스퍼터링실(314)에 반송한 다음, 스퍼터실(314) Rf에칭실(313)과 똑같이 10-1~10-3Torr의 아르곤 분위기로 하고, 기판을 얹어놓는 기판호울더(323)의 온도를 200~250℃정도로 설정한다. 그리고, 5~10KW의 DC파워로 아르곤의 방전을 행하고, Al이나 Al-Si(Si=0.5%)등의 표적재를 아르곤 이온으로 깍아 Al이나 Al-Si등의 금속을 기판상에 10000Å/분 정도의 퇴적속도로 성막을 행한다. 이 고정은 비선택적 퇴적공정이다. 이것을 전극과 접속하는 배선을 형성하기 위한 제2성막공정이라고 한다.
기판상에 5000Å정도의 금속막을 형성한 후, 아르곤의 유입 및 DC파워의 인가를 정지한다. 로드록실(311)을 5×10-3Torr 이하로 배기한 후, 게이트 밸브(310e)를 열고, 기판을 이동시킨다. 게이트 밸브(310e)를 닫은 후, 로드록실(311)에 N2가스를 대기압에 달할 때까지 흘려서 게이트 밸브(310f)를 열고 기판을 장치밖으로 꺼낸다.
이상의 제2Al막 퇴적공정에 의하면, 제20도(c)와 같이 SiO2막(402)상에 Al막(406)을 형성할 수 있다. 그리고, 이 Al막(406)을 제6도(d)와 같이 패턴닝함으로써 바라는 형상의 배선을 얻을 수 있다.
[실험예]
이하에 상기 Al-CVD법이 뛰어나고, 또한 그것에 의하며 개공내에 퇴적된 Al이 얼마나 양질의 막인가를 실험결과에 의하여 설명한다.
먼저, 기판으로서 N형 단결정 실리콘 웨이퍼의 표면을 열산화하여 8000Å의 SiO2를 형성하고, 0.25㎛×0.25㎛각으로부터 100㎛×100㎛각의 각종 구경의 개공을 패턴닝하여 하지의 Si단결정을 노출시킨 것을 복수개 준비하였다(샘플 1-1).
이들을 이하의 조건에 의한 Al-CVD법에 의하여 Al막을 형성하였다. 원료가스로서 DMAH, 반응가스로서 수소, 전압력을 1.5Torr, DMAH분압을 5.0×10-3Torr라는 공통조건하에서 할로겐 램프에 통전하여 전력량을 조정하여 직접 가열에 의하여 기판표면온도를 200℃~490℃의 범위에서 설정하여 성막을 행하였다.
그 결과를 표 1에 표시하였다.
[표 1]
표 1에서 알 수 있는 바와 같이, 직접 가열에 의한 기판표면온도가 260℃이상에서는, Al가 개공내에 3000~5000Å/분이라는 높은 퇴적속도를 선택적으로 퇴적하였다.
기판표면온도가 260℃~440℃의 범위에서의 개공내의 Al막의 특성을 조사하여 보면, 탄소의 함유는 없고 저항율 2.8~3.4μΩcm, 반사율 90~95%, 1㎛이상의 힐록밀도가 0~10이고, 스파이크 발생(0.15㎛ 접합의 파괴확률)이 거의 없는 양호한 특성인 것이 판명되었다.
이에 대하여 기판표면온도가 200℃~250℃에서는 막질은 260℃~440℃의 경우에 비교하여 약간 나쁜 것이기는 하나 종래 기술에서 볼때 상당히 좋은 막이지만 퇴적속도가 1000~1500Å/분으로 결코 충분히 높다고는 말할 수 없다.
또, 기판표면온도가 450℃이상이 되면, 반사율이 60%이하 1㎛이상의 힐록밀도가 10~104cm-2, 합금스파이크 발생이 0~30%로 되고 개공내의 Al막의 특성을 저하하였다.
다음에 상술한 방법이 접촉홀이나 관통홀이라 하는 개공여하에 관계없이 알맞게 사용할 수 있는가를 설명한다. 즉 이하에 기술하는 재료로 이루어지는 접촉홀/관통홀 구조에도 바람직하게 적용되는 것이다.
상술한 샘플 1-1에 Al을 성막하였을 때와 같은 조건으로 이하에 기술하는 바와 같은 구성의 기판(샘플)에 Al막을 형성하였다.
제1의 기판표면재료로서의 단결정 실리콘상에, 제2의 기판표면재료로서의 CVD법에 의한 산화실리콘막을 형성하고 포토리소그래피 공정에 의하여 패터닝을 행하고, 단결정 실리콘 표면을 부분적으로 토출시켰다.
이때의 열산화 SiO2막의 막두께는 8000Å, 단결정 실리콘의 노출부를 즉 개구의 크기는 0.25㎛×0.25㎛~100㎛×100㎛였다.
이와 같이 하여 샘플 1-2를 준비하였다(이하 이와 같은 샘플을 "CVD SiO2(이하 SiO2라 약함)/단결정 실리콘"로 표기하는 것으로 한다).
샘플 1-3은 상압 CVD에 의하여 성막한 보론으로 도핑된 산화막(이하 BSG라 약함)/단결정 실리콘.
샘플 1-4은 상압 CVD에 의하여 성막한 인으로 도핑된 산화막(이하 PSG라 약함)/단결정 실리콘.
샘플 1-5은 상압 CVD에 의하여 성막한 인 및 보론으로 도핑된의 산화막(이하 BSPG라 약함)/단결정 실리콘.
샘플 1-6은 플라즈머 CVD에 의하여 성막한 질화막(이하 P-SiN라 약함)/단결정 실리콘.
샘플 1-7은 열질화막(이하 T-SiN라 약함)/단결정 실리콘.
샘플 1-8은 감압 CVD에 의하여 성막한 질화막(이하 LP-SiN라 약함)/단결정 시리콘.
샘플 1-9은 ECR장치에 의하여 성막한 질화막(이하 ECR-SiN라 약함)/단결정 실리콘이다.
더욱 이하에 표시하는 제1의 기판표면재료(18종류)와 제2의 기판표면재료(9종류)의 전체조합에 의하여 샘플 1-11~179(주위 : 샘플번호 1-10,20,30,40,50,60,70,80,90,100,120,130,140,150,160,170은 결번)을 작성하였다.
제1의 기판표면재료로서 단결정 실리콘(단결정 Si), 다결정 실리콘(다결정 Si), 비정질실리콘(비정질 Si), 텅스텐(W), 몰리브덴(Mo), 탄탈(Ta), 텅스텐 실리사이드(WSi)티탄실리사이드(TiSi), 알루미늄(Al), 알루미늄실리콘(Al-Si), 티탄알루미늄(Al-Ti) 티탄나이트라이드(Ti-N), 구리(Cu), 알루미늄실리콘구리(Al-Si-Cu), 알루미늄 파라듐(Al-Pd), 티탄(Ti), 몰리브덴실리사이드(Mo-Si), 탄탈실리사이드(Ta-Si)를 사용하였다. 제2의 기판표면재료로서는 T-SiO2, SiO2, BSG, PSG, BPSG, P-SiN, T-SiN, LP-SiN, ECR-SiN이다.
이상과 같이 전샘플에 대하여도 샘플 1-1에 필적하는 양호한 Al막을 형성할 수가 있다. 다음에 이상과 같은 Al를 선택퇴적시킨 기판에 상술한 스퍼터링법에 의하여 비선택적으로 Al을 퇴적시켜 패턴닝하였다.
그 결과, 스퍼터링법에 의한 Al막과 개공내의 선택퇴적한 Al막과는 개공내의 Al막의 표면성이 좋기 때문에 양호한 전기적으로도, 기계적으로도 내구성이 높은 접촉상태로 되어 있다.
[실험예]
이상 실험예 1 내지 8에 있어서 설명한 방법에 의해서 반도체 장치의 샘플을 시작하여 실험한 결과 기대한 대로의 양호한 특성을 얻었다.

Claims (3)

  1. 제1도전형의 공통 반도체 기판(730)내에 형성된 다수의 반도체 소자와 그 다수의 반도체 소자를 분리시키는 분리 영역을 구비하는 반도체 장치에 있어서, 상기 분리 영역은 제1도전형과 반대되는 제2도전형 반도체로 이루어진 바닥부(733)와 절연체로 이루어진 측벽부(732)로 구성된 홈과, 그 홈내로 매몰된 단결정 Al으로 이루어진 금속을 구비하고; 상기 다수의 반도체 소자중 한 소자와 상기 금속은 상기 공통 반도체 기판 상에 제공된 배선(736)을 통해 접속되어 있는것을 특징으로 하는 반도체 장치.
  2. 제1도전형의 공통 반도체 기판(730)내에 형성된 다수의 반도체 소자와 그 다수의 반도체 소자를 분리시키는 분리 영역을 구비하는 반도체 장치를 제조하는 방법에 있어서, 상기 분리 영역은 제1도전형과 반대되는 제2도전형 반도체로 이루어진 바닥부(733)와 절연체로 이루어진 측벽부(732)로 구성된 홈과, 그 홈내에 매몰된 단결정 Al으로 이루어진 금속을 구비하고; 상기 다수의 반도체 소자중 한 소자와 상기 금속은 상기 공통 반도체 기판상에 제공된 배선(736)을 통해 접속되고 ; 상기 금속은 알킬알루미늄하이드라이드를 이용한 CVD 공정에 의해 상기 홈내에 Al을 선택적으로 퇴적함으로써 형성하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 알킬알루미늄하이드라이드는 디메틸알루미늄하이드라이드인 것을 특징으로 하는 방법.
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