JPS63217644A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63217644A JPS63217644A JP5153887A JP5153887A JPS63217644A JP S63217644 A JPS63217644 A JP S63217644A JP 5153887 A JP5153887 A JP 5153887A JP 5153887 A JP5153887 A JP 5153887A JP S63217644 A JPS63217644 A JP S63217644A
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- JP
- Japan
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- photolithography
- layer
- conductive layer
- insulating film
- semiconductor substrate
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板上に設けられた第一導電層の上に
第一導電層と交差する第二導電層が絶縁膜を介して形成
される半導体装置に関する。
第一導電層と交差する第二導電層が絶縁膜を介して形成
される半導体装置に関する。
例えば二層配線を半導体装置においては、第２図に示す
ように半導体基板１の上に＾ｌなどで形成した第一層目
の電極配線２を窒化膜、ＣＶＤ酸化膜あるいはポリイミ
ド樹脂膜等の眉間絶縁膜３で覆い、接続用の孔４を開け
た後、第二層目の電極配線５をＭなどで形成し、同時に
接続孔４もＭなどで充填する方法がとられていた。しか
し、この方法では第一層目の配ｖＡ２の縁部の上の絶縁
膜３の表面に段差３１が生ずるため、第二層目の配＆ｉ
５のフォトリソグラフィ技術による正確なパターンづけ
を困難にしていた。このために絶縁膜３の厚さを厚くし
、その表面を平坦化する技術を用いることによりフォト
リソグラフィを可能にする方法も考慮されている。
ように半導体基板１の上に＾ｌなどで形成した第一層目
の電極配線２を窒化膜、ＣＶＤ酸化膜あるいはポリイミ
ド樹脂膜等の眉間絶縁膜３で覆い、接続用の孔４を開け
た後、第二層目の電極配線５をＭなどで形成し、同時に
接続孔４もＭなどで充填する方法がとられていた。しか
し、この方法では第一層目の配ｖＡ２の縁部の上の絶縁
膜３の表面に段差３１が生ずるため、第二層目の配＆ｉ
５のフォトリソグラフィ技術による正確なパターンづけ
を困難にしていた。このために絶縁膜３の厚さを厚くし
、その表面を平坦化する技術を用いることによりフォト
リソグラフィを可能にする方法も考慮されている。
しかし、絶縁膜表面を平坦化するには、複雑な工程の追
加を必要とするので容易に実施できない。
加を必要とするので容易に実施できない。
そこで、本発明の目的は、複雑な工程を必要とすること
なく、一層目の配線と交差する二層目の配線が平坦な面
上に存在する半導体装置を提供することにある。
なく、一層目の配線と交差する二層目の配線が平坦な面
上に存在する半導体装置を提供することにある。
上述の目的を達成するために本発明は、半導体基板表面
から掘られた溝部を充填する導体よりなる第一導電層の
上を眉間絶縁膜を介して第二導電層が交差するものとす
る。
から掘られた溝部を充填する導体よりなる第一導電層の
上を眉間絶縁膜を介して第二導電層が交差するものとす
る。
第−導電層が半導体基板表面から掘られた溝部を充填す
る導体からなるため、眉間絶縁膜は平面上に形成でき、
その表面も平坦であって、その上に形成される第二導電
層の正確なパターニングが支障なくできる。
る導体からなるため、眉間絶縁膜は平面上に形成でき、
その表面も平坦であって、その上に形成される第二導電
層の正確なパターニングが支障なくできる。
以下、図を引用して本発明の実施例について述べる。第
１図は第２図と同様の二層配線を備えた半導体装置にお
ける実施例で、半導体基板１には帯状溝６が形成されて
いる。この溝は、基板１の表面を覆う熱酸化膜にフォト
リソグラフィ法により開口部を形成し、その開口部を通
じてぶつ酸。
１図は第２図と同様の二層配線を備えた半導体装置にお
ける実施例で、半導体基板１には帯状溝６が形成されて
いる。この溝は、基板１の表面を覆う熱酸化膜にフォト
リソグラフィ法により開口部を形成し、その開口部を通
じてぶつ酸。
硝酸および酢酸の混酸によるエツチングを行うことによ
り形成され、ＩＱＪＩｍの厚さを有する０次いで真空蒸
着法によりＭを１０−の厚さに全面に蒸着する。この結
果、溝６はＭによって充填される。さらに、フォトリソ
グラフィ技術によって基板上のＭを除去し、溝６内のり
のみを残すと、それによって帯状の第一層目の電極配ｗ
Ａ２が形成される。
り形成され、ＩＱＪＩｍの厚さを有する０次いで真空蒸
着法によりＭを１０−の厚さに全面に蒸着する。この結
果、溝６はＭによって充填される。さらに、フォトリソ
グラフィ技術によって基板上のＭを除去し、溝６内のり
のみを残すと、それによって帯状の第一層目の電極配ｗ
Ａ２が形成される。
続いて、その上をＣＶＤ酸化膜からなる絶縁膜３で覆い
、フォトリソグラフィ技術により接続孔４を開ける。さ
らに、再び真空蒸着法によりＭを蒸着し、フォトリソグ
ラフィ技術により第二層目の電極配線５を形成する。こ
の際、絶縁膜３の表面は平坦で段差がないのでフォトリ
ソグラフィ技術によるパターンづけは容易である。第一
層目の配線２と第二層目の配線５は接読孔４を埋めるＭ
によって接続される。第二層目の配線５の表面も平坦で
あり、機械的な外力あるいは熱的応力による段差部での
断線のおそれがない。
、フォトリソグラフィ技術により接続孔４を開ける。さ
らに、再び真空蒸着法によりＭを蒸着し、フォトリソグ
ラフィ技術により第二層目の電極配線５を形成する。こ
の際、絶縁膜３の表面は平坦で段差がないのでフォトリ
ソグラフィ技術によるパターンづけは容易である。第一
層目の配線２と第二層目の配線５は接読孔４を埋めるＭ
によって接続される。第二層目の配線５の表面も平坦で
あり、機械的な外力あるいは熱的応力による段差部での
断線のおそれがない。
第３図はプレーナ型ＧＴＯサイリスクでの実施例を示す
、この場合は、ｐｎｐｎ ４ Ｎ構造を有する基板１の
表面に露出したＰベースＦｉｌｌに接触するゲート電橋
７は、露出部に上述の実施例と同様な方法で掘られた溝
６の中に充填された１０μの厚さのＭにより形成される
。この上に２〜３−の厚さのポリイミド膜と２〜３−の
厚さの窒化膜との積層からなる絶縁膜３のパターンがフ
ォトリソグラフィ技術によって形成されている。さらに
、この上にＭを全面蒸着したのち、パターンづけしてＮ
ベース層１２に接触するカソード電極８が形成されるが
、その厚さは約２０Ｑであるので、その表面はほぼ平坦
であり、フォトリソグラフィ技術の適用に困難はない。
、この場合は、ｐｎｐｎ ４ Ｎ構造を有する基板１の
表面に露出したＰベースＦｉｌｌに接触するゲート電橋
７は、露出部に上述の実施例と同様な方法で掘られた溝
６の中に充填された１０μの厚さのＭにより形成される
。この上に２〜３−の厚さのポリイミド膜と２〜３−の
厚さの窒化膜との積層からなる絶縁膜３のパターンがフ
ォトリソグラフィ技術によって形成されている。さらに
、この上にＭを全面蒸着したのち、パターンづけしてＮ
ベース層１２に接触するカソード電極８が形成されるが
、その厚さは約２０Ｑであるので、その表面はほぼ平坦
であり、フォトリソグラフィ技術の適用に困難はない。
本発明によれば、ｖＡ縁膜を介して設けられる下層の導
電層と上層の導電層が交差する場合に上層の導電層の表
面に段差が生ずるのを、下層の導電層を半導体基板面に
埋め込むことによって回避することにより、下層の導電
層表面の平坦化が可能になり、フォトリソグラフィ技術
によるパターンづけが容易となった。
電層と上層の導電層が交差する場合に上層の導電層の表
面に段差が生ずるのを、下層の導電層を半導体基板面に
埋め込むことによって回避することにより、下層の導電
層表面の平坦化が可能になり、フォトリソグラフィ技術
によるパターンづけが容易となった。
第１図は本発明の一実施例の二層配線部の断面図、第２
図は従来の二層配線部の断面図、第３図は本発明の異な
る実施例のＧＴＯサイリスタの断面図である。 １：半導体基板、２：第一層目配線、３；絶縁膜、５：
第二層目配線、６：溝、７：ゲート電極、第２図
図は従来の二層配線部の断面図、第３図は本発明の異な
る実施例のＧＴＯサイリスタの断面図である。 １：半導体基板、２：第一層目配線、３；絶縁膜、５：
第二層目配線、６：溝、７：ゲート電極、第２図
Claims (1)
- １）半導体基板表面から掘られた溝部を充填する導体よ
りなる第一導電層の上に層間絶縁膜を介して第二導電層
が交差することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153887A JPS63217644A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153887A JPS63217644A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63217644A true JPS63217644A (ja) | 1988-09-09 |
Family
ID=12889802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5153887A Pending JPS63217644A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63217644A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665630A (en) * | 1990-05-31 | 1997-09-09 | Canon Kabushiki Kaisha | Device separation structure and semiconductor device improved in wiring structure |
-
1987
- 1987-03-06 JP JP5153887A patent/JPS63217644A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665630A (en) * | 1990-05-31 | 1997-09-09 | Canon Kabushiki Kaisha | Device separation structure and semiconductor device improved in wiring structure |
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