JPH01241118A - アライメント・マーク - Google Patents
アライメント・マークInfo
- Publication number
- JPH01241118A JPH01241118A JP63068422A JP6842288A JPH01241118A JP H01241118 A JPH01241118 A JP H01241118A JP 63068422 A JP63068422 A JP 63068422A JP 6842288 A JP6842288 A JP 6842288A JP H01241118 A JPH01241118 A JP H01241118A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- layer
- wiring
- alignment
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 abstract description 32
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- 239000012535 impurity Substances 0.000 abstract description 3
- 238000007493 shaping process Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置製造の配線工程で使われるアライ
メント・マークに関する。
メント・マークに関する。
半導体装置製造の配線工程で使われる、従来のアライメ
ント・マークは、第２図に示されるように、配線工程以
前において、基板２１上に形成された眉間絶縁酸化膜２
２の一要分の段差を有する凹部、または、凸部の上に、
配線層２３が形成された構造であった。
ント・マークは、第２図に示されるように、配線工程以
前において、基板２１上に形成された眉間絶縁酸化膜２
２の一要分の段差を有する凹部、または、凸部の上に、
配線層２３が形成された構造であった。
しかし、前述の従来技術では、凹部、または、凸部の段
差が、層間絶縁膜−要分の厚さしかなく小さいために、
その上に配線層が形成されると、第２図のように、段差
は更に小さくなり、また、段差のテーパー角も小さく、
段差の上、下部エツジが不鮮明になってしまう。これは
、配線層がより厚かったり、また、平担性の高い膜形成
法により配線層が形成される場合、より顕著となる。従
って、このようなアライメント・マークから得られるア
ライメント信号は、分散の大きい不明確なものとなり、
アライメント晴度が大きく低下するという課題を有して
いる。
差が、層間絶縁膜−要分の厚さしかなく小さいために、
その上に配線層が形成されると、第２図のように、段差
は更に小さくなり、また、段差のテーパー角も小さく、
段差の上、下部エツジが不鮮明になってしまう。これは
、配線層がより厚かったり、また、平担性の高い膜形成
法により配線層が形成される場合、より顕著となる。従
って、このようなアライメント・マークから得られるア
ライメント信号は、分散の大きい不明確なものとなり、
アライメント晴度が大きく低下するという課題を有して
いる。
そこで本発明は、このような課題を解決するもので、そ
の目的とするところは、配線工程のアライメント精度を
大きく向上するアライメント・マークを提供するところ
にある。
の目的とするところは、配線工程のアライメント精度を
大きく向上するアライメント・マークを提供するところ
にある。
本発明のアライメント・マークは、基板上に形成された
、第１の酸化膜の少なくとも一部と、前記第１の酸化膜
より小さいエツチング速度を有する第２の酸化膜の全層
とからなる段差を有する凹部、または、凸部の上に、配
線層が形成されたことを特徴とする。
、第１の酸化膜の少なくとも一部と、前記第１の酸化膜
より小さいエツチング速度を有する第２の酸化膜の全層
とからなる段差を有する凹部、または、凸部の上に、配
線層が形成されたことを特徴とする。
第１図は、本発明の実施例におけるアライメント・マー
クの断面図である。二層病造の配線層を有する半導体装
置において、基板１１上に、第１の酸化膜１２として、
第１層目の配線層下の眉間絶縁酸化ｐ！４（ｐｓｏ）を
形成し、更に、第２の酸化膜１３として、前記第１め配
線層と、第２の配疎層との間に形成される不純物を含ま
ない層間絶縁酸化膜を形成する。次に、第２の酸化膜１
３に対して行なう前記第１、及び、第２の配線層の接続
を目的とするコンタクトホールの形成工程におけるエツ
チングと、前記第２の酸化膜１５の全層と、前記第１の
ば化膜１２の一部に及ぶまで行ない、四部を形成する。
クの断面図である。二層病造の配線層を有する半導体装
置において、基板１１上に、第１の酸化膜１２として、
第１層目の配線層下の眉間絶縁酸化ｐ！４（ｐｓｏ）を
形成し、更に、第２の酸化膜１３として、前記第１め配
線層と、第２の配疎層との間に形成される不純物を含ま
ない層間絶縁酸化膜を形成する。次に、第２の酸化膜１
３に対して行なう前記第１、及び、第２の配線層の接続
を目的とするコンタクトホールの形成工程におけるエツ
チングと、前記第２の酸化膜１５の全層と、前記第１の
ば化膜１２の一部に及ぶまで行ない、四部を形成する。
この時、前記第１の酸化膜１２の一部のエツチング量は
、前記第２の酸化膜１３に対スるオーバーエツチング分
に相当する。
、前記第２の酸化膜１３に対スるオーバーエツチング分
に相当する。
こうして形成された凹部の上に、前記第２層目の配線層
１４が形、成されて、本実施例の７ライメント・マーク
が得られる。
１４が形、成されて、本実施例の７ライメント・マーク
が得られる。
本実施例によれば、凹部の段差が、前記第２の酸化膜１
５のみならず、前記第１の酸化膜１２の一部にまで及び
、大きいために、第１図のようにその上に配線層１４を
形成しても、従来に比べ段差は小さくならず、また段差
のテーパー角も大きく、段差の上、下部エツジが鮮明に
なる。また、前記第１の酸化膜１２には、リンが含まれ
ており、前記第２の酸化膜１３より大きいエツチング速
度を有しているため、前記オーバーエツチングによりズ
、より効率的に、また、より大きい段差を形成すること
ができる。従って、このようなアライメント・マークか
ら得られるアライメント信号は、より明確なものとなり
、アライメント精度は大きく向上する。
５のみならず、前記第１の酸化膜１２の一部にまで及び
、大きいために、第１図のようにその上に配線層１４を
形成しても、従来に比べ段差は小さくならず、また段差
のテーパー角も大きく、段差の上、下部エツジが鮮明に
なる。また、前記第１の酸化膜１２には、リンが含まれ
ており、前記第２の酸化膜１３より大きいエツチング速
度を有しているため、前記オーバーエツチングによりズ
、より効率的に、また、より大きい段差を形成すること
ができる。従って、このようなアライメント・マークか
ら得られるアライメント信号は、より明確なものとなり
、アライメント精度は大きく向上する。
以上、本実施例では、前記第１の酸化膜の一部Ｋまで及
ぶ段差を有する凹部の上に、配線層が形成された場合に
ついて述べたが、段差が前記第１の酸化膜の全層にまで
及ぶ場合、または、形状が凸状である場合についても同
様な効果が得られる。更に、前記第１．第２の酸化膜に
変えて、実施例以外の別種の酸化膜を用いる場合や、ま
た、二層配線以外の構造を有する半導体装置に適用する
など、本発明の要旨を逸しない範囲で種々応用が可能で
あることは言うまでもない。
ぶ段差を有する凹部の上に、配線層が形成された場合に
ついて述べたが、段差が前記第１の酸化膜の全層にまで
及ぶ場合、または、形状が凸状である場合についても同
様な効果が得られる。更に、前記第１．第２の酸化膜に
変えて、実施例以外の別種の酸化膜を用いる場合や、ま
た、二層配線以外の構造を有する半導体装置に適用する
など、本発明の要旨を逸しない範囲で種々応用が可能で
あることは言うまでもない。
以上述べたように、本発明によれば、基板上に形成され
た第１の酸化膜の少なくとも一部と、前記第１の酸化膜
より小さいエツチング速度を有する第２の酸化膜の全層
とからなる段差を有する凹部、または、凸部の上に、配
線層を形成することにより、アライメント・マークの段
差が、従来に比べ大きく、また、段差のテーパー角も大
きく、段差の上、下部エツジが鮮明になる。従って、こ
のアライメント・マークから得られるアライメント信号
は、より明確なものとなり、アライメント精度が大きく
向上するという効果を有する。
た第１の酸化膜の少なくとも一部と、前記第１の酸化膜
より小さいエツチング速度を有する第２の酸化膜の全層
とからなる段差を有する凹部、または、凸部の上に、配
線層を形成することにより、アライメント・マークの段
差が、従来に比べ大きく、また、段差のテーパー角も大
きく、段差の上、下部エツジが鮮明になる。従って、こ
のアライメント・マークから得られるアライメント信号
は、より明確なものとなり、アライメント精度が大きく
向上するという効果を有する。
また、前記第１の酸化膜は、前記第２の酸化膜より大き
いエツチング速度を有しているため、前記第２の酸化［
Ｋ対するオーバーエツングによって、より効率的に、ま
た、より大きい段差を形成できるという効果も有する。
いエツチング速度を有しているため、前記第２の酸化［
Ｋ対するオーバーエツングによって、より効率的に、ま
た、より大きい段差を形成できるという効果も有する。
更に、本発明のアライメント・マークは、半導体装置の
製造工程中に作成され、このマーク形成用の工程を新た
に追加する必髪がないため、製造工程を増やさずに、ア
ライメント精度を向上できるという優れた効果を有する
ものである。
製造工程中に作成され、このマーク形成用の工程を新た
に追加する必髪がないため、製造工程を増やさずに、ア
ライメント精度を向上できるという優れた効果を有する
ものである。
第１図は、本発明のアライメント°マークの一実施例を
示す主要断面図である。 第２図は、従来のアライメント・マークを示す主要断面
図である。 １１・・・・・・・・・基 板 １２・・・・・・・・・第１の酸化膜（ＰＳＧ）１５・
・・・・・・・・第２の酸化膜（不純物を含まない酸化
膜） １４・・・・・・・・・配線層 ２１・・・・・・・・・基 板 ２２・・・・・・・・・層間絶縁酸化膜２３・・・・・
・・・・配線層 以上 出願人 セイコーエプソン株式会社 代理人 弁理士最上、嶌（他１名） 譜１回 蒲２１回
示す主要断面図である。 第２図は、従来のアライメント・マークを示す主要断面
図である。 １１・・・・・・・・・基 板 １２・・・・・・・・・第１の酸化膜（ＰＳＧ）１５・
・・・・・・・・第２の酸化膜（不純物を含まない酸化
膜） １４・・・・・・・・・配線層 ２１・・・・・・・・・基 板 ２２・・・・・・・・・層間絶縁酸化膜２３・・・・・
・・・・配線層 以上 出願人 セイコーエプソン株式会社 代理人 弁理士最上、嶌（他１名） 譜１回 蒲２１回
Claims (1)
- 基板上に形成された、第１の酸化膜の少なくとも一部
と、前記第１の酸化膜より小さいエッチング速度を有す
る第２の酸化膜の全層とからなる段差を有する凹部、ま
たは、凸部の上に、配線層が形成されたことを特徴とす
るアライメント・マーク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068422A JPH01241118A (ja) | 1988-03-23 | 1988-03-23 | アライメント・マーク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068422A JPH01241118A (ja) | 1988-03-23 | 1988-03-23 | アライメント・マーク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241118A true JPH01241118A (ja) | 1989-09-26 |
Family
ID=13373230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068422A Pending JPH01241118A (ja) | 1988-03-23 | 1988-03-23 | アライメント・マーク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01241118A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614767A (en) * | 1993-12-10 | 1997-03-25 | Nec Corporation | Alignment accuracy check pattern |
| JP2007194464A (ja) * | 2006-01-20 | 2007-08-02 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
| US7265021B2 (en) | 2004-01-21 | 2007-09-04 | Seiko Epson Corporation | Alignment method, method for manufacturing a semiconductor device, substrate for a semiconductor device, electronic equipment |
| JP2009004793A (ja) * | 2007-06-25 | 2009-01-08 | Dongbu Hitek Co Ltd | 半導体素子のアライメントキー形成方法 |
-
1988
- 1988-03-23 JP JP63068422A patent/JPH01241118A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614767A (en) * | 1993-12-10 | 1997-03-25 | Nec Corporation | Alignment accuracy check pattern |
| US7265021B2 (en) | 2004-01-21 | 2007-09-04 | Seiko Epson Corporation | Alignment method, method for manufacturing a semiconductor device, substrate for a semiconductor device, electronic equipment |
| JP2007194464A (ja) * | 2006-01-20 | 2007-08-02 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
| JP2009004793A (ja) * | 2007-06-25 | 2009-01-08 | Dongbu Hitek Co Ltd | 半導体素子のアライメントキー形成方法 |
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