KR970011263B1 - 반도체 디바이스의 노출된 반도체 영역에 자기-정렬 금속화 부분을 형성하는 방법 및 반도체 디바이스 - Google Patents

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엔.브이.필립스 글로아이람펜파브리켄
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Abstract

요약없음

Description

반도체 디바이스의 노출된 반도체 영역에 자기-정렬 금속화 부분을 형성하는 방법 및 반도체 디바이스
제1도 내지 제6도는 소스, 드레인, 게이트 및 절연 산화물 영역을 가진 MOS 디바이스의 한 실시예의 개략적 단면도로서, 본 발명의 MOS 반도체 디바이스의 제조에 포함된 순차적 단계를 도시하는 개략적 단면도.
제7도는 알루미늄 접점 영역이 필드 산화물 영역의 에지를 지나 연장되는 본 발명의 MOS 디바이스의 또 다른 실시예의 개략적 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 소스 영역12 : 드레인 영역
13,14,15 : 필드 산화물 영역16 : 폴리실리콘 게이트
19,20,21,22 : 측벽 스페이서23 : 제1의 텅스텐층
27 : 제2의 텅스텐층31 : 경유홀
발명의 배경
본 발명은 노출된 실리콘 영역에 자기-정렬 금속화 부분을 구비한 반도체 디바이스 및 텅스텐의 선택적 침착에 의해 상기 금속화 부분을 형성하는 공정에 관한 것이다.
집적 회로 디바이스의 크기는 감소되고 실장 밀도는 증가하기를 원하는 방향으로의 계속적인 추세로 인해, 이들 디바이스 및 회로의 설계 및 제조시에 정교한 기술이 요구된다.
VLSI(초고밀도 집적) 회로에서, 종래의 제조 기술의 마스크 정렬 및 에칭 공차의 조건으로 인해 능동적인 디바이스 및 상호접속 라인 양자의 실장 밀도가 제한되어 왔다. 따라서, MOS(금속 산화물 반도체) 디바이스에서의 소스, 드레인 및 폴리실리콘 게이트와 상호접속 라인에 대한 자기-정렬 접점의 개발로 인해 디바이스 및 상호접속에 대한 증가된 실장 밀도가 초래되었다.
자기-정렬 접점은 디바이스 크기를 증가시키지 않고도 비-임계 정렬 공차를 허용하도록 확대된 접점 영역이 제공되는 접점이다.
MOS 디바이스에 대한 자기-정렬 접점을 얻기위한 한 해결책을 폴리실리콘 접점(polysilicon contact : PC) 및 게이트(G) 마스크를 결합시켜, 자기-정렬 접점을 규정하는 것이다. 1979년 캘리포니아 로스엘젤스에서 개최된 ECS 미팅 요약 No.548의 제1469페이지에 기재된 M.K Kahn씨 등의 명칭이 "VLSI 회로를 제조하기 위한 자기-정렬(SAC) 공정(A Self-Aligned Contact(SAC) Process For Manufacturing VLSI Circuits)"인 논문을 참조하자.
자기-정렬 접점을 얻기위한 또다른 해결책은 MOS 디바이스의 소스, 드레인 및 게이트 영역상에 직접적으로 폴리실리콘층을 형성하고 그후에 비-임계 실리콘 질화물 마스크를 사용하여 상기 폴리실리콘층의 선택적 산화에 의해 상기 폴리실리콘층에 분리부를 형성하는 것이다. 1980년 IEDM의 제140페이지에 기재된 H.S.Fu씨 등의 명칭이 "자기 정렬 소스-드레인 및 게이트 접점을 가진 새로운 MOS 트랜지스터(A New MOS Transistor With Self-Registering Source-Drain and Gate Contacts)"인 논문을 참조하자.
VLSI 회로의 설계에 있어 직면하는 또다른 제한은 폴리실리콘 게이트 및 상호접속의 전기적 저항이다. 금속 규화물에 의한 폴리실리콘의 부분 또는 전체 대체에 의해 이들 구조체의 전기적 저항성을 더 낮추는 것이 공지되었다. 예를들어, 1979년 4월의 고상 회로의 IEEE 학술지 SC-14 NO. 2 제291페이지애 가재된 B. Crowder씨 등의 명칭이 "하나의 마이크로 미터 MOS FET VLSI 기술 : 파트 Ⅶ-금속 규화물 상호접속 기술-미래의 전망(One Micro-meter MOSFET VLSI Technology : Part Ⅶ-Metal Silicide Interconnection Technology-A Future Perspective)"인 논문을 참조하자. 단결정 실리콘 및 폴리실리콘상에 규화믈을 선택적으로 형성하기 위한 수단이 사용되어, MOS 디바이스의 소스, 드레인 및 게이트 영역에 자기-정렬된 낮은 저항성의 내화 금속 규화물 상호접속을 형성시킨다. 1982년 IEDM의 제714의 제714페이지에 기재된 C.K. Lau씨 등의 명칭 "티탄 이규화물 자기-정렬 소스/드레인+게이트 기술"인 논물을 참조하자.
상기 기술의 개선에 있어서, 실리콘과 접촉하는 내화 금속의 반응에 의한 규화물의 형성에 앞서, 실리콘층을 형성하기 위해 비-임계 포토마스킹 단계를 사용하여, 절연 필드 산화물 영역상의 내화 금속층에 비결정성 실리콘층을 형성하므로 규화물이 필드 산화물 영역상에 부가적으로 연장된다. 이로 인한 필드 산화물 영역상의 규화물 상호접속의 연장은 소스 및 드레인 접점을 직접적으로 소스 및 드레인 영역상에 위치시키기 보다는 소스 및 드레인 영역에 인접하게 위치되게 하여, 마스크 정렬 및 에칭 공차 조건의 이완을 가능하게 한다. 이는 D.C 챈의 1984년 IEDM 제118페이지에 기재된 D.C. Chen씨 등의 명칭이 "서브-마이크론 VLSI를 위한 새로운 디바이스 상호접속 구조(A New Device Interconnect Scheme For Sub-Micron VLSI)"인 논문을 참조하자.
그러나, 전술된 기술은 비결정성 실리콘 패턴을 형성하기 위해 침착, 마스킹 및 에칭을 행하고, 규화물을 형성하기 위해 가열을 행하고, 규화물 형성후에 비반응 내화 금속을 제거하기 위해 에칭을 행하는 부가적 단계를 필요로 한다. 게다가, 규화물이 그후에 형성된 알루미늄 접점과 밑에 놓인(underlying) 실리콘 간의 크로스-확산을 효과적으로 방지하지 못하기 때문에, 티탄 질화물 또는 텅스텐과 같은 장벽 재료의 분리층이 필드 산화물의 에지를 지나 상기 디바이스의 섬 영역으로 연장하는 임의의 경로 홀을 통해 규화물 상호 접속층상에 형성되어야 한다.
따라서, 본 발명의 목적은 종래 기술의 폴리실리콘 및 규화물 상호접속보다 더 낮은 전기적 저항성을 가진 반도체 디바이스를 위한 자기-정렬 금속화 부분을 제공하는 것이다.
본 발명의 또다른 목적은 규화물을 형성할 필요가 없고 절연 영역의 표면으로부터 내화 금속을 제거하기 위한 부가의 에칭 단계없이도 상기 디바이스의 절연 영역상에 자기-정력 금속화 부분을 제공하는 것이다.
본 발명의 또다른 목적은 절연 영역의 에지를 지나 상기 디바이스의 섬 영역으로 연장하는 이들 접점 영역에서 상기 금속화 부분상에 부가의 확산 장벽층의 형성을 필요로 하지 않는 자기-정력 금속화 부분을 제공하는 것이다.
발명의 개요
본 발명에 따라, 반도체 디바이스를 위한 자기-정렬 금속화 부분은 상기 다바이스의 노출된 반도체 영역상에 제1의 텅스텐 층을 선택적으로 침착시키고, 실리콘 영역에 인접한 절연 영역의 선택된 영역상에 텅스텐을 위한 핵형성 장소를 제공하는 재료의 층을 형성시킨후, 상기 제1의 층의 노출된 부분 및 상기 핵형성 층상에 제2의 텅스텐 층을 선택적으로 침착시키므로, 상기 금속화 부분이 절연 영역을 가로질러 연장되게 제공된다. 상기 자기-정렬 금속화 부분은 단결정, 다결정 및 비결정성 실리콘과 같은 핵형성 층상에 직접 쉽게 선택적으로 침착되지는 것외에도, 폴리실리콘 및 대부분의 내화 금속 규화물 부분보다 더 낮은 저항성을 갖고, 알루미늄 접점과 밑에 놓인 실리콘 영역간의 크로스 확산에 유효한 장벽이다.
본 발명의 한 양상에 따라, 반도체 디바이스의 노출된 실리콘 영역에 자기-정렬 금속화 부분을 형성하기 위한 방법이 제공되는데, 상기 방법은
a) 절연 영역에 의해 분리된 상기 디바이스의 상기 노출된 실리콘 영역상에 제1의 텅스텐 층을 선택적으로 침착시키는 단계와,
b) 상기 디바이스의 표면상에서 적어도 상기 제1의 선택적으로 침착된 텅스텐 층 및 절연 영역상에 텅스텐을 위한 핵형성 장소를 제공하는 재료의 핵형성층을 침착시키는 단계와,
c) 상기 절연 영역의 선정된 부분 위에 놓이고(overlying) 이들 절연 영역에 인접한 상기 제1의 텅스텐층의 적어도 에지 부분에 접촉하는 패턴 부분을 남겨두기 위해 상기 핵형성 층의 부분을 선택적으로 제거하는 단계 및,
d) 상기 선정된 절연 영역을 가로질러 금속화 부분을 상호접속시키기 위해 상기 핵형성 층 및 상기 제1의 텅스텐 층의 상기 노출된 부분상에 제2의 텅스텐 층을 선택적을 침착시키는 단계를 포함한다.
본 발명의 양호한 실시예에 따라, 상기 핵형성 층 및 상기 제2의 텅스텐 층은 텅스텐 규화물의 형성 온도 이하의 온도에서 침착되고, 상기 핵형성 층은 비결정성 실리콘이고 비-임계 포토마스크를 통한 에칭에 의해 선택적으로 제거된다.
본 발명의 또 다른 관점에 따라, 절연 영역에 의해 분리된 노출된 실리콘 영역과 자기-정렬 금속화 부분을 구비한 반도체 디바이스가 제공되는데,
a) 상기 노출된 실리콘 영역과 접촉하는 제1의 텅스텐 층과,
b) 상기 절연 영역의 선정된 부분 위에 놓이고 이들 절연 영역에 인접한 상기 제1의 텅스텐 층의 적어도 에지 부분에 접속하는 텅스텐의 선택적 침착을 위해 핵형성 장소를 제공할 수 있는 재료의 패턴화된 층 및,
c) 상기 패턴화된 핵형성 층과 상기 제1의 텅스텐 층의 노출된 부분상에 놓이고 상기 절연 영역의 선정된 부분을 가로질러 상기 금속화 부분을 상호 접속시키는 제2의 텅스텐 층을 포함한다.
상기 디바이스의 양호한 실시예에 따라, 상기 핵형성 층은 비결정성 실리콘이고 제1 및 제2의 텅스텐 층의 두께는 적어도 약 100mm이다.
이하, 첨부된 도면과 관련하여 본 발명의 양호한 실시예가 상세히 설명될 것이다.
양호한 실시예의 설명
제1도를 참조하면, 소스 및 드레인 영역(11 및 12)과 필드 산화물 영역(13,14 및 15)이 순서대로 형성된 단결정 실리콘의 바디(10)가 도시되는데, 상기 소스 및 드레인 영역(11 및 12)은 상기 실리콘 바디의 표면상에 얇은 열적 성장된 실리콘 이산화물 층(도시되지 않음)을 통한 이온 주입에 의해 형성된다. 게이트 산화물(17)의 상부의 폴리실리콘 게이트(16) 및 필드 산화물(13)의 상부의 폴리실리콘 소자(18)는 실리콘 바디(10)의 표면상에 위치되며, 폴리실리콘 게이트(16) 및 소자(18) 둘다는 산화물 측벽 스페이서(19,20,21 및 22)에 의해 보호된다. 공지된 바와 같이, 상기 스페이서는 통상 상기 디바이스의 표면상에 실리콘 이산화물층을 고압력으로 산화시키거나 또는 화학적 증기 침착시킨후에, 비등방성 반응의 이온 에칭을 행하여 산화물 층의 일부분을 선택적으로 제거하므로 형성될 수도 있다.
제2도을 참조하면, 폴리실리콘 소자, 소스, 드레인 및 산화물 측벽 스페이서의 형성후, 노출된 단결정 및 다결정 실리콘 표면상에 텅스텐의 층(23)이 선택적으로 침착되며, 상기 텅스텐 층의 부분(23a, 23b, 23c, 23d 및 23e)은 상기 디바이스의 소스(11), 드레인(12), 게이트(16), 소자(18) 및 실리콘 영역(24)에 대응한다. 공지된 바와 같이, 실리콘 표면상에 상기 텅스텐의 선택적 침착은 예를들어, 1984년 6월의 전기화학 학회지 Vol.131 No.6 페이지 1427에 기재된 E.K. Broadbent씨 등의 발명의 명칭이 "텅스텐의 선택적 저압력 화학적 증기 침착(Selective Low Pressure Chemical Vapor Deposition of Tungsten)"인 논문에 보다 상세히 기술된 바와같이 제어된 상태하에서 이루어질 수도 있다. 간략하면, 상기 선택적 침착은 H2의 존재시에 약 250 내지 500℃ 범위내의 온도에서 WF6와 같은 환원가능한 텅스텐 화합물의 증기와 상기 디바이스 표면을 접촉시키므로 이루어질 수도 있다. 상기 WF6가 상기 디바이스의 노출된 실리콘 표면과 접촉한후 H2에 의한 WF6의 복원에 의해 금속 텅스텐으로 복원될시에 침착이 초기에 발생한다.
실리콘에 낮은 저항성 접점을 제공하는 상기 텅스텐 층은 소스 및 드레인 영역의 밑에놓인 실리콘이 이하 설명되어질 에칭 단계 동안 에칭되어지는 것을 방지하기에 충분한 두께이어야 하는데, 이러한 불필요한 에칭을 방지하기 위해서는 일반적으로 약 100nm 두께의 층이면 충분하다. 이러한 층의 시트 저항은 평방당 1ohm이며, 한편 이와 동등한 두께의 내화 금속 규화물 층의 시트 저항은 평방당 약 1 내지 10ohm이다.
제3도를 참조하면, 제1의 텅스텐 층(23)의 형성후에, 비결정성 실리콘 또는 텅스텐을 위한 핵형성 장소의 소스로서 작용할 수 있는 다른 재료의 층(25)이 침착된다. 텅스텐을 위한 핵형성 장소로서 작용하는 것외에도, 상기 재료는 텅스텐 규화물의 형성 온도에 근접한 500℃ 이하에서 침착되어질 수 있어야 하고, 텅스텐 및 실리콘 이산화물에 관하여 선택적으로 에칭되어질 수 있어서야 한다. 명확한 바와같이, 예를들어 스퍼터링에 의해 형성된 비결정성 실리콘 층(25)은 상기 디바이스의 전체 표면을 커버한다.
제4도를 참조하면, 침착된 실리콘 층(25)의 표면상에 포토레지스터 층을 인가하고, 필드 산화물(14)과, 텅스텐 층(23b 및 23e)의 인접 부분과, 측벽 스페이서(21)와, 상기 측벽 스페이서(21)와 소스 영역(11)간의 필드 산화물(13)의 부분과, 텅스텐 층(23a 및 23d)의 인접 부분을 마스크하기위해 토레지스터 층(26a 및 26b)을 패턴화하므로 비결정성 실리콘 층(25)이 영역(25a 및 25b)에 형성된다. 그후에 실리콘 층(25)은 패턴화된 영역(25a 및 25b)을 남겨놓도록 에칭된다. 상기 에칭 동안, 텅스텐 층(23)은 밑에놓인 실리콘이 에칭제에 의해 침식되는 것을 보호한다.
그후에 포토레지스터 패턴 소자(26a 및 26b)가 박리되고, 제5도에 도시된 바와같이 제2의 텅스텐 층(27)이 비결정성 실리콘 패턴화 영역(25a 및 25b)과 제1의 텅스텐 층의 노출된 부분상에 선택적으로 침착된다. 따라서, 비결정성 실리콘 영역(25a 및25b)이 상기 텅스텐의 제2의 침착된 층(27)을 위한 핵형성 장소를 제공하여, 결과로서 발생한 금속화 부분이 소스 영역(11)으로부터 필드 산화물(13) 및 측벽 스페이서(21)를 가로질러 폴리실리콘 소자(18)로 연장되고, 동시에 드레인 영역(12)으로부터 필드 산화물(14)을 가로질러 채널 영역(24)으로 연장된다. 또한, 텅스텐 침착의 선택성으로 인해, 측벽 스페이서(22)와, 상기 측벽 스페이서(22)에 인접한 필드 산화물 영역(13) 및 필드 산화물 영역(15)은 공정 전체에 걸쳐 텅스텐이 없는 상태로 유지되어, 이들 영역으로부터 텅스텐을 제거하기 위한 선택적 에칭 단계의 필요성이 회피된다.
그후, 확실히 낮은 저항성의 상호접속 구조를 제공하기 위해서 제2의 텅스텐 층은 적어도 약 100nm 되도록 약 120nm의 두께로 침착된다.
자기-정렬 금속화 부분 구조의 완성후에, 제6에 도시된 바와같이, 상기 디바이스의 전체 표면은 두꺼운 절연 산화물 층(28)으로 봉해진다. 상기 층(28)은 통상 플라즈마 또는 증기 침착 유전체 층인데, 상기 플라즈마 또는 증기 침착 유전체 층은 텅스텐 규화물의 형성 온도에 근접한 온도 500℃ 이하의 온도에서 형성될 수 있기 때문에, 양호하다. 따라서, 높은 유동 온도를 가진 강하게 인이 도핑된 실리콘 이산화물인 "플로우(flow)" 유리는 상기 실시예에서는 사용될 수 없다.
산화물 층(28)의 평탄화는 만약 필요하다면 평탄하지 않은 표면상에 유체 포토레지스터의 층을 인가하고, 상기 포토레지스터를 고체화시키고 그후에 스퍼터링 에칭(sputter etching) 또는 이온 밀링(ion milling)과 같은 물리적 방법에 의해 평평한 표면을 백 에칭(back etching)하므로 포토레지스터 및 밑에 놓인 재료 대략 동일한 비율로 제거할 정도의 공지의 기술중 한 기술에 의해 실행될 수도 있다. 예를들어, 미국 특허4,025,411호를 참조하자. 그다음에, 접점 또는 경유홀(29)은 에칭에 의해 산화물 층(28)에서 개방되고, 알루미늄 또는 소량의 실리콘을 가진 알루미늄 합금과 같은 금속 또는 유사한 적당한 접점 재료에 의해 금속화 부분으로의 외부 접점이 제공되고, 그후에 상기 디바이스는 종래의 절차에 따라 완성된다.
본 발명의 자기-정렬 금속화 부분 구조의 장점중 하나는 상기 금속화 부분 구조의 텅스텐 층이 알루미늄 접점(30)과 밑에놓인 실리콘 간의 확산에 유효한 장벽으로서 작용할 수 있다는 것이다. 예를들어, 제7도는 경유홀(31)이 필드 산화물 영역(33)의 에지에 배치되어 상기 디바이스의 실리콘 영역(34)에 중첩하는 상기 디바이스의 변형을 도시한다. 상기 구성에서는, 상기 금속화 부분 구조의 텅스텐 층(35 및 36)은 실리콘 영역(34)과 알루미늄(32)간의 종(species)의 크로스 확산에 대해 장벽으로서 작용한다.
일반적으로, 텅스텐 층과 밑에 놓인 단결정 실리콘 바디나 또는 위에 놓인 비결정성 실리콘 층중 어느 한층과의 반응에 의한 텅스텐 규화물의 형성은 상기 규화물의 더높은 저항성으로 인해 회피되어질 것이다. 그러나, 상기 규화물의 형성이 바람직한 응용일 수도 있다. 상기 응용일 수도 있다. 상기 응용에서, 500℃ 이상의 침착 온도를 가진 폴리실리콘이 비결정성 실리콘을 대체할 수도 있고, 규화물은 밑에 놓인 텅스텐 층과의 반응에 의해 침착동안 형성될 것이다. 대안으로, 상기 규화물은 비결정성 실리콘과 제1의 텅스텐 층 간의 반응을 촉진시키기 위해 500℃ 이상의 개별 어닐에 의해 형성될 수도 있다. 그후, 실리콘 이산화물 또는 텅스텐 규화물에 대해 실리콘을 선택하는 에칭제에 의해 마스크되지 않는 부분으로부터 비결정성 실리콘 또는 폴리실리콘이 제거된다. 그후에, 제2의 텅스텐 층은 상기 층의 확산에 대한 장벽 및 보다 낮은 저항성의 잇점을 보유하기 위해서 온도 500℃ 이하의 온도에서 상기 전술된 방식으로 제2의 텅스텐 층이 침착될 수 있다(텅스텐 규화물 및 비결정성 실리콘 또는 폴리실리콘은 선택적 침착을 위한 핵형성 장소를 제공한다).

Claims (17)

  1. 반도체 디바이스의 노출된 실리콘 영역에 자기-정렬 금속화 부분을 형성하기 위한 방법에 있어서, 상기 방법은 a)절연 영역에 의해 분리된 상기 디바이스의 상기 노출된 실리콘 영역상에 제1의 텅스텐 층을 선택적으로 침착시키는 단계와, b) 상기 디바이스의 표면상에서 적어도 상기 제1의 선택적으로 침착된 텅스텐 층 및 절연 영역상에 텅스텐을 위한 핵형성 장소를 제공하는 재료의 핵형성을 침착시키는 단계와, c) 상기 절연 영역의 선정된 부분 위에 놓이고(overlying) 이들 절연 영역에 인접한 상기 제1의 텅스텐 층의 적어도 에지 부분에 접촉하는 패턴 부분을 남겨두기 위해 상기 핵형성 층의 부분을 선택적으로 제거하는 단계 및, d) 상기 선정된 절연영역을 가로질러 금속화 부분을 상호접속시키기 위해 상기 핵형성 층 및 상기 제1의 텅스텐 층의 상기 노출된 부분상에 제2의 텅스텐 층을 선택적으로 침착시키는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 노출된 반도체 영역에 자기-정렬 금속화 부분을 형성하는 방법.
  2. 제1항에 있어서, 상기 금속화 부분 처리는 약500℃ 이하의 온도에서 수행되는 것을 특징으로 하는 반도체 디바이스의 노출된 반도체 영역에 자기-정렬 금속화 부분을 형성하는 방법.
  3. 제1항에 있어서, 상기 핵형성 층 패턴은 상기 인접한 제1의 텅스텐 충의 에지 부분에 중첩하는 것을 특징으로 하는 반도체 디바이스의 노출된 반도체 영역에 자기-정렬 금속화 부분을 형성하는 방법.
  4. 제1항에 있어서, 상기 행형성 층의 상기 디바이스의 표면상에 포토 레지스턴의 층을 형성하며, 상기 핵형성 층의 희망 패턴에 대응하는 패턴을 남겨두기 위해 상기 포토레지스터의 부분을 선택적으로 제거하며, 상기 핵성 층의 노출된 부분을 선택적으로 에칭하고, 상기 희망 핵형성 층 패턴을 남겨두기 위해 상기 포토 레지스터 패턴을 박리시키므로 제거되는 것을 특징으로 하는 반도체 디바이스의 노출된 반도체 영역에 자기-정렬 금속화 부분을 형성하는 방법.
  5. 제1항에 있어서, 상기 핵형성 층이 비결정성 실리콘인 것을 특징으로 하는 반도체 디바이스의 노출된 반도체 영역에 자기-정렬 금속화 부분을 형성하는 방법.
  6. 제1항에 있어서, 상기 제1 및 제2의 텅스텐 층의 두께는 적어도 100nm인 것을 특징으로 하는 반도체 디바이스의 노출된 반도체 영역에 자기-정렬 금속화 부분을 형성하는 방법.
  7. 제1항에 있어서, 상기 제2의 텅스텐의 선택적 침착에 뒤이어, 상기 디바이스의 표면상에 두꺼운 절연층이 형성되며, 상기 절연층을 통하여 적어도 하나의 접촉홀이 개방되고, 상기 홀을 통하여 밑에 놓인 금속화 부분에 적어도 하나의 접점이 형성되는 것을 특징으로 하는 반도체 디바이스의 노출된 반도체 영역에 자기-정렬 금속화 부분을 형성하는 방법.
  8. 제7항에 있어서, 상기 두꺼운 절연층이 평탄화되는 것을 특징으로 하는 반도체 디바이스의 노출된 반도체 영역에 자기-정렬 금속화 부분을 형성하는 방법.
  9. 제7항에 있어서, 상기 접점은 알루미늄 및 상기 알루미늄의 합금으로부터 선택되는 것을 특징으로 하는 반도체 디바이스의 노출된 반도체 영역에 자기-정렬 금속화 부분을 형성하는 방법.
  10. 제1항에 있어서, 상기 디바이스는 MOS 디바이스이고 노출된 반도체 영역은 적어도 소스, 드레인 및 게이트 영역을 포함하는 것을 특징으로 하는 반도체 디바이스의 노출된 반도체 영역에 자기-정렬 금속화 부분을 형성하는 방법.
  11. 절연 영역에 의해 분리된 노출된 반도체 영역과 상기 디바이스의 상기 노출된 반도체 영역에 대한 자기-정렬 금속화 부분을 구비한 반도체 디바이스에 있어서, a) 상기 노출된 실리콘 영역과 접촉하는 제1의 텅스텐 층과, b) 상기 절연 영역의 선정된 부분 위에 놓이고 이들 절연 영역에 인접한 상기 제1의 텅스텐층의 적어도 에지 부분에 접촉하는 텅스텐의 선택적 침착을 위해 핵형성 장소를 제공할 수 있는 재료의 패턴화된 층 및, c) 상기 패턴화된 핵형성 층과 상기 제1의 텅스텐 층의 노출된 부분상에 놓이고 상기 절연영역의 선정된 부분을 가로질러 상기 금속화 부분을 상호접속시키는 제2의 텅스텐 층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  12. 제11항에 있어서, 상기 핵형성 층 패턴은 상기 인접한 제1의 텅스텐 층의 에지 부분에 중첩하는 것을 특징으로 하는 반도체 디바이스.
  13. 제11항에 있어서, 상기 핵형성 장소를 제공하는 재료는 비결정성 실리콘인 것을 특징으로 하는 반도체 디바이스
  14. 제11항에 있어서, 상기 제1 및 제2의 텅스텐 층의 두께는 적어도 100nm인 것을 특징으로 하는 반도체 디바이스.
  15. 제14항에 있어서, 상기 제2의 텅스텐 층의 두께는 적어도 120nm인 것을 특징으로 하는 반도체 디바이스.
  16. 제11항에 있어서, 상기 금속화 부분은 위에 놓인 전기적 재료가 밑에 놓인 금속화 부분과 접촉하도록 연장되는 적어도 한 접촉 홀을 규정하는 두꺼운 절연 층으로 커버되는 것을 특징으로 하는 반도체 디바이스.
  17. 제11항에 있어서, 상기 노출된 반도체 영역은 적어도 소스, 드레인 및 게이트 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.
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