DE3650077T2

DE3650077T2 - Metallisches Verbindungssystem mit einer ebenen Fläche.

Info

Publication number: DE3650077T2
Application number: DE3650077T
Authority: DE
Inventors: Mark D Crook; Robert B Manley
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1985-03-15
Filing date: 1986-03-11
Publication date: 1995-02-23
Anticipated expiration: 2006-03-12
Also published as: EP0195977A2; DE3650077D1; EP0195977A3; EP0195977B1; JPS61212042A

Description

Die elektrischen Verbindungen zwischen elektronischen Einrichtungen sind ein wichtiger Teil einer jeden funktionierenden Schaltung. Inkorrekte Verbindungen können die Leistung einer Schaltung vermindern oder den gesamten Betrieb einer Schaltung verhindern. Herkömmlicherweise wurden diese Verbindungen mit verschiedenen Leitern einschließlich den Metallen Kupfer und Aluminium hergestellt. Auf keinem Gebiet sind gute zuverlässige Verbindungen wichtiger als bei integrierten Schaltungen.
Das Verfahren gemäß dem Stand der Technik zum Verbinden der elektronischen Einrichtungen mit einem Leiter auf einer Siliciumwafer ist wie folgt beschrieben. Verbinden dieser elektronischen Einrichtungen ist typischerweise der letzte Schritt bei der Konstruktion der integrierten Schaltung und wird auch Metallisierungsverfahren genannt. Das Verfahren beginnt damit, daß die Wafer vollständig gefertigte elektronische Einrichtungen aufweist, die in und auf die Wafer gebaut sind. Diese elektronischen Einrichtungen mit bipolaren und Feldeffekt-Transistoren sind nicht verbunden. Die Oberfläche der Wafer scheint glatt, auf der Einrichtungsskala ist die Oberfläche jedoch uneben und enthält scharfe Diskontinuitäten, die bei der Konstruktion der elektronischen Einrichtungen erzeugt wurden.
Der erste Schritt des Verfahrens zum Verbinden der elektronischen Einrichtungen gemäß dem Stand der Technik besteht darin, ein dielektrisches Material auf die unebene Oberfläche der Silicium-Wafer aufzubringen. Herkömmlicherweise wurde als Dielektrikum Siliciumdioxid verwendet. Das Siliciumdioxid bildet eine dünne Schicht auf der Oberfläche der Wafer. Diese dielektrische Schicht präserviert die Diskontinuitäten auf der Oberfläche der Wafer und kann diese hervorheben.
Der zweite Schritt besteht darin, daß das dielektrische Material selektiv entfernt wird, um Löcher zu erzeugen, die die Kontakte der elektronischen Einrichtungen freilegen. Diese Löcher werden gebildet, indem selektiv an bestimmten Stellen durch die dielektrische Schicht geätzt wird. Es gibt gemäß dem Stand der Technik mehrere gut verständliche Verfahren zum Durchätzen der dielektrischen Schicht. Diese Verfahren beinhalten typischerweise das Anbringen eines Photoresist auf der Oberfläche der Einrichtung, Aussetzen des Photoresist einer bestimmten Licht-Wellenlänge, Entwickeln des Photoresist, um eine Maske zu bilden, die das dielektrische Material dort freigibt, wo es entfernt werden soll und Entfernen des freigelegten dielektrischen Materials mit entweder einem nassen oder einem trockenen Ätzmittel. Schließlich wird die Photoresist-Maske entfernt, wodurch die dielektrische Schicht freigelegt wird.
Beim dritten Schritt wird ein Leiter auf der Oberfläche der Wafer aufgebracht. Dieser Leiter besteht typischerweise aus Aluminium, es können jedoch auch andere Leiter verwendet werden. Zwei andere Verfahren gemäß dem Stand der Technik können verwendet werden, um den Leiter aufzubringen. Diese Verfahren sind Sputtern, bei dem Atome des Leiters von einem aus dem Leiter hergestellten Target gestoßen werden und auf die Oberfläche der Wafer gespritzt werden und Verdampfung, bei der der Leiter zu der Wafer in einem Dampfzustand befördert wird und auf der Oberfläche der Wafer kondensiert. Zusätzlich zum Bereitstellen einer gleichmäßigen Leiterschicht auf der Wafer, muß dieses Verfahren auch die in dem vorhergehenden Schritt erzeugten Löcher füllen. Diese mit Leiter gefüllten Löcher sind als Wege bekannt und dienen als Kontakte mit den elektronischen Einrichtungen, die unterhalb der dielektrischen Schicht angeordnet sind.
Der vierte und letzte Schritt besteht darin, den Leiter selektiv dort zu entfernen, wo er nicht zum Bilden von Leitungen gebraucht wird. Die Leitungen verbinden die elektronischen Einrichtungen, um die gewünschte Schaltung zu bilden. Dieser Schritt wird mittels eines Verfahrens durchgeführt, das dem selektiven Entfernen von Dielektrikum sehr ähnlich ist und typischerweise das Bilden einer Photoresist-Maske und das Entfernen des Leiters mit einem Ätzmittel beinhaltet.
Dieses Verfahren zum Verbinden der elektronischen Einrichtungen gemäß dem Stand der Technik wird "subtraktives" Verfahren genannt, da zum Bilden der Leitungen, die die elektronischen Einrichtungen verbinden, der Leiter zuerst überall aufgetragen wird und dann selektiv entfernt wird. Dieses Verfahren kann bei Bedarf wiederholt werden, um zusätzliche Verbindungsschichten zu erzeugen, obwohl mehr als zwei Verbindungsschichten aufgrund der unten beschriebenen Probleme selten sind.
Das Verfahren gemäß dem Stand der Technik weist mehrere Probleme auf. Das erste und schwerwiegendste Problem sind die kurzgeschlossenen und unterbrochenen Leitungen.
Unterbrochene Leitungen ergeben sich bei dem Verfahren gemäß dem Stand der Technik, wenn der Leiter die scharfen Diskontinuitäten auf der Oberfläche der Wafer nicht abdeckt und Lücken oder Unterbrechungen in den Leitungen verbleiben. Die Quelle dieser Diskontinuitäten bilden in erster Linie die elektronischen Grundeinrichtungen, die in und auf die Wafer gebaut werden und die Wege, die in vorherigen Verfahrensschritten gebildet wurden. Wenn mehr als eine Verbindungsschicht verwendet wird, verschärft sich das Problem weiterhin durch die Leitungen in niedrigeren Schichten, die wiederum Diskontinuitäten in höheren Schichten erzeugen. Das Problem verschärft sich noch, wenn diese Diskontinuitäten durch das typische Verfahren hervorgehoben werden, das zum Aufbringen der dielektrischen Schicht auf die Oberfläche der Wafer verwendet wird. Eine Diskontinuität kann durch eine höhere horizontale Fläche, eine erste Ecke, eine vertikale Fläche, eine zweite Ecke und eine untere horizontale Fläche gebildet werden. Die erste Ecke ist von oben und der Seite freigelegt. Wenn diese Ecke 90º beträgt, hat sie einen Exponierwinkel von 270 Grad. Wenn jedoch die untere Ecke 90 Grad beträgt, hat sie einen Exponierwinkel von nur 90 Grad. Eine flache Oberfläche, z. B. die höheren und unteren horizontalen und vertikalen Flächen sind ab 180 Grad freigelegt. Da das typische Verfahren zum Aufbringen des Dielektrikums eine konstante Eingangsrate hat, hängt die Wachstumsrate von dem Exponierwinkel der Oberfläche oder Ecke ab. Aus diesem Grund nimmt die erste Ecke, die mehr als jede andere Fläche exponiert ist, am schnellsten zu. Tatsächlich wächst die erste Ecke so schnell, schneller als die höhere horizontale Fläche, so daß sie anfängt, über diese Fläche zu steigen, wobei die von der ursprünglichen Ecke dargestellte Diskontinuität betont wird.
Wenn der Leiter auf die dielektrischen bedeckten Diskontinuitäten aufgetragen wird, wird der erste Zuwachs an der Ecke die vertikale Fläche und die zweite Ecke überschatten oder bedecken, indem der Exponierwinkel reduziert wird. Der reduzierte Exponierwinkel der vertikalen Fläche und der zweiten Ecke reduziert die Wachstumsrate auf diesen Flächen, wodurch bewirkt wird, daß eine sehr dünne Leiterschicht aufgetragen wird oder möglicherweise sogar eine Unterbrechung in dem Leiter verbleibt. Selbst wenn man annimmt, daß die vertikale Wand keine Unterbrechungen aufweist, nachdem der Leiter, wie oben beschrieben, aufgetragen wurde, können sich immer noch Unterbrechungen in den dünn beschichteten Wänden der Wege oder an einer jeglichen anderen dünn beschichteten Stelle entwickeln. Obwohl sich die dünne Stelle sofort nach der Bildung als komplette Schaltung erweisen kann, kann der Leiter schließlich aufgrund der Elektromigration unterbrochen werden. Je dünner der Leiter ist, umso höher ist die Strömungsdichte für einen gegebenen Strom durch den Leiter. Die erhöhte Strömungsdichte in dem schmalen Bereich kann Elektromigration der Leiteratome bewirken, was zur Folge hat, daß sich die Atome an der dünnen Stelle zu einer dickeren Stelle hinbewegen. Dadurch wird die dünne Stelle noch dünner, schließlich entsteht eine Unterbrechung. Elektromigration ist insbesondere ein Problem, wenn der Leiter Aluminium ist.
Unterbrochene und kurzgeschlossene Leitungen finden sich auch bei dem Verfahren gemäß dem Stand der Technik, wenn die Leiterschicht nicht richtig geätzt ist. Kurzschlüsse können durch Unterschneiden verursacht werden. Ein Unterschneiden erfolgt, wenn nicht der gesamte Leiter durch das Ätzmittel entfernt wird und der Leiter z. B. zwischen zwei Leitungen verbleibt und einen Kurzschluß bildet. Unterbrechungen und dünne Stellen können durch übermäßiges Ätzen, wodurch zu viel Leitermaterial entfernt wird oder durch Unterschneidung entstehen. Ein Ätzen erfolgt da, wo der Leiter durch eine Maske dem Ätzmittel ausgesetzt ist; was jedoch geätzt wird, hängt davon ab, ob das Ätzmittel isotrop oder anisotrop ist. Ein isotropes Ätzmittel ätzt den Leiter bei einer konstanten Geschwindigkeit in alle Richtungen. Ein anisotropes Ätzmittel ätzt in eine Richtung schneller als in die anderen. Wenn das Ätzmittel an sich isotrop ist, beginnt das Ätzmittel, das freigelegte Material aufzulösen, jedoch in alle Richtungen. Dadurch wird der Leiter direkt unter der Maske entfernt, was als Unterschneidung bezeichnet wird. Ein gewisses Maß an unterschneiden ist normal. Wenn der Leiter auf die Fläche der Wafer aufgebracht wird, bildet der Leiter große Überhänge bei Diskontinuitäten auf der Wafer aus ähnlichen Gründen wie bei dem Dielektrikum. Wenn es auf der Wafer große Überhänge gibt, muß der Leiter dem Ätzmittel für eine längere Zeitspanne ausgesetzt werden, um Kurzschlüsse zu vermeiden. Dies führt zu exzessiver Unterschneidung' was offene Leitungen oder dünne Stellen zur Folge haben kann.
Wenn ein anisotropes Ätzmittel verwendet wird, beginnt das Ätzmittel, das freigelegte Material aufzulösen, jedoch in erster Linie in eine Richtung auf die Wafer zu. Aus diesem Grund wird die Unterschneidung beträchtlich reduziert, wenn ein anisotropes Ätzmittel verwendet wird. Das Ätzmittel kann jedoch Leiter am Boden einer Diskontinuität zurücklassen, wodurch Kurzschlüsse entstehen. Dies wird in bezug auf das oben erwähnte Modell einer Diskontinuität verständlich. Das Ätzmittel muß zuerst den großen Leiterüberhang an der ersten Ecke und der vertikalen Wand entfernen, bevor Leiter in der zweiten Ecke entfernt wird. Da die Menge des Leiters, die entfernt werden muß, beträchtlich mehr als an jeder anderen Stelle auf der Wafer ist, kann der Ätzvorgang gestoppt werden, bevor das Ätzmittel den Leiter in der zweiten Ecke entfernt hat. Der in der zweiten Ecke verbleibende Leiter bewirkt einen Kurzschluß zwischen zwei Leitungen. Wenn sich die Geometrien dem Mikronenbereich annähern, werden durch den Ätzvorgang bewirkte Kurzschlüsse und Unterbrechungen zu einem wachsenden Problem.
Das zweite Problem bei dem Verfahren gemäß dem Stand der Technik sind elektrisch unterbrochene Wege. Die Wege beginnen als Löcher in dem Dielektrikum, die im zweiten Schritt des Verfahrens gemäß dem Stand der Technik geätzt werden. Wenn der Leiter im dritten Schritt aufgebracht wird, bedeckt er zuerst den oberen Teil der dielektrischen Schicht und den unteren Teil des Lochs. Da der obere Teil des Lochs einen größeren Exponierwinkel hat, baut er sich schneller auf, wie es oben der Fall bei dem Dielektrikum bei einer Diskontinuität war. Das überschüssige Material am oberen Teil des Lochs neigt dazu, die vertikalen Wände des Lochs zu überschatten oder abzudecken, wodurch bewirkt wird, daß die vertikalen Flächen des Lochs unbedeckt bleiben. Dadurch, daß kein Leiter auf der Seite des Wegs vorgesehen ist, bleiben der obere und untere Teil des Wegs unterbrochen, wodurch der Stromkreis unterbrochen wird. Dieses Problem nimmt auch deshalb an Bedeutung zu, da integrierte Schaltungs-Formen reduziert werden. Ein Verfahren zum Aufbringen des Leiters Wolfram, genannt Aufdampf-(CVD)-Verfahren wurde verwendet, um das Problem zu schmälern. Jedoch selbst, wenn die den oberen und den unteren Teil des Wegs umgebende Fläche richtig verbunden ist, bildet sich am oberen Teil des Wegs eine Vertiefung. Diese Vertiefung bewirkt weitere Diskontinuitäten für spätere Verbindungsschichten.
Schließlich ergibt sich ein drittes Problem, da die Geometrien der Leitungen reduziert sind, wie es für VLSI integrierte Schaltungen erforderlich ist. Das Verhältnis zwischen der Höhe der Leitung und der Breite der Leitung wird Längenverhältnis genannt. Wenn die Geometrien der Leitungen und Wege reduziert sind, steigt das Längenverhältnis, da die Leitungen des Leiters, die die Verbindungen zwischen den elektronischen Einrichtungen bilden, der Breite, nicht jedoch der Höhe nach reduziert sind. Wenn die Breite der Leitung schmaler wird, gibt es weniger Raum zwischen der Leitung und der dielektrischen Schicht. Aus diesem Grund gibt es weniger Haftfläche für das Dielektrikum. Die Höhe der Leiterleitung wird jedoch nicht reduziert, so daß die internen Kräfte so stark wie zuvor bleiben. Wenn die internen Kräfte die Haftkraft übersteigen, was bei einem hohen Längenverhältnis häufiger vorkommt, steigt die Leitung über die dielektrische Schicht und ruiniert die integrierte Schaltung.
Die Vorrichtung gemäß dem Stand der Technik zum Reduzieren des Problems besteht darin, die Höhe der Leitung zu reduzieren. Durch das Reduzieren der Höhe der Leitung wird die Querschnittsfläche der Leitung reduziert, wodurch der Widerstand der Leitung erhöht wird. Bei VLSI-Schaltungen, bei denn die Leitungen auf der Höhe von einem Micron und Submicron sind, kann es tatsächlich sein, daß für die Leitung eine sehr große elektronische Einrichtung benötigt wird, um die Leitung bei einer hohen Geschwindigkeit zu treiben. Da solch große Einrichtungen zu langsam arbeiten würden, muß eine kleinere Einrichtung und eine kürzere Leitung verwendet werden. Dieser Zustand wird als eine Schaltung mit "begrenzten Leitungen" bezeichnet und schränkt den Schaltungsaufbau und Organisation beträchtlich ein und ist deshalb unerwünscht. Da das Verfahren gemäß dem Stand der Technik auch im wesentlichen ein subtraktives Verfahren ist, wird ein jegliches Überätzen während des vierten Schrittes des Metallisierungsprozesses auch die Breite der Leitungen reduzieren und dieselben Probleme mit Haftung und "Leitungsbegrenzung" erzeugen, wie sie durch eine Reduzierung der Geometrien bewirkt werden.
Von den Konferenzschriften des "International Electron Devices Meeting 1983", Washington, 5.-7. Dezember 1983, Seiten 550 bis 553 ist ein Verfahren zum Bilden einer integrierten Schaltung mit mehreren Schichten mit im wesentlichen planarisierten Schichten von Dielektrikum und Wolfram- Leitern bekannt mit den folgenden Schritten:
Aufbringen einer ersten Siliciumdioxid-Schicht auf eine im wesentlichen nicht planarisierte Oberfläche der integrierten Schaltung, um eine erste Fläche zu bilden;
Bilden einer ersten Maske auf der ersten Siliciumdioxid-Fläche in einem ersten vorbestimmten Muster, um Abschnitte der ersten Oberfläche zum Ätzen freizulegen;
selektives Entfernen von Abschnitten der ersten Siliciumdioxid-Schicht gemäß dem ersten von der ersten Maske gebildeten vorbestimmten Muster unter Verwendung eines Ätzmittels, wobei das Ätzmittel die geätzten Oberflächen der ersten Siliciumdioxid-Schicht aktiviert, um das Wachstum von Wolfram auf den geätzten Oberflächen auszulösen;
Entfernen der ersten Maske von der ersten Siliciumdioxid- Oberfläche;
Wachstum von Wolfram auf den geätzten Oberflächen unter Verwendung von Aufdampf-(CVD)-Techniken;
Aufbringen einer zweiten Siliciumdioxid-Schicht auf der ersten Oberfläche, um eine zweite Oberfläche zu bilden;
Bilden einer zweiten Maske auf der zweiten Oberfläche in einem zweiten vorbestimmten Muster, um Abschnitte der zweiten Oberfläche zum Ätzen freizulegen;
selektives Entfernen von Abschnitten der zweiten Siliciumdioxid-Schicht entsprechend dem zweiten von der zweiten Maske gebildeten vorbestimmten Muster unter Verwendung eines Ätzmittels, wodurch das Ätzmittel geätzte Oberflächen der zweiten Siliciumdioxid-Schicht aktiviert, um das Wachstum von Wolfram auf den geätzten Oberflächen der zweiten Siliciumdioxid-Schicht auszulösen; und
Wachstum von Wolfram auf den geätzten Oberflächen der zweiten Siliciumdioxid-Schicht unter Verwendung von Aufdampf-(CVD)-Techniken.
Gemäß der vorliegenden Erfindung nach Anspruch 1 wird ein Verfahren zum elektrischen Verbinden von elektronischen auf einer Oberfläche angeordneten Einrichtungen über zwei oder mehr planare Verbindungsschichten beschrieben. Dasselbe Verfahren in drei Schritten wird bei der Konstruktion von Wegen und Leitungen für alle Schichten verwendet. Das Verfahren unterscheidet sich von dem Stand der Technik dadurch, daß es ein "additives" Verfahren ist, bei dem der Leiter nur dort aufgebracht wird, wo er benötigt wird, und nicht durch das "subtraktive" Verfahren gemäß dem Stand der Technik, bei dem der Leiter überall aufgetragen wird und dann dort entfernt wird, wo er nicht benötigt wird.
Die vorliegende Erfindung ist dem Stand der Technik in mehrerer Hinsicht überlegen. Erstens ist das Verfahren im wesentlichen planar, durch das Verfahren werden keine Diskontinuitäten auf die Wafer gebracht und es tendiert tatsächlich dazu, jegliche auf der Wafer vorhandenen Diskontinuitäten zu vermindern und eliminieren. Zweitens werden bei diesem Verfahren die Diskontinuitäten oder Vertiefungen, die gemäß dem Stand der Technik an den Wegen auftraten, vermieden, da der Leiter nicht so angewendet werden konnte, daß die Löcher gleichmäßig gefüllt wurden. Schließlich bietet dieses Verfahren eine höhere Haftung zwischen der Leitung und der Oberfläche, als dies bei dem Stand der Technik möglich war, insbesondere für Leitungen mit hohen Längenverhältnissen.
Durch die Verwendung eines planaren Verbindungsschemas werden viele Probleme des Standes der Technik vermieden. Ein planares Verbindungsschema bietet eine flache und relativ glatte Oberfläche, auf der die Verbindungsleitungen gebaut werden. Dadurch werden die Kurzschlüsse und Unterbrechungen eliminiert, die entstehen, wenn der Leiter um Einrichtungen und andere auf der Wafer angeordnete Leitungen gebogen werden muß. Weiterhin werden die Probleme, die beim Photoresist-Maskier-Verfahren durch unebene Flächen entstehen, vermieden, da das Verfahren im wesentlichen planar ist. Das planare Verfahren bietet auch eine reduzierte Kapazität, da bei dem Lösungsweg mit Schichten der Abstand zwischen Leitungen und Einrichtungen größer ist als bei dem Verfahren gemäß dem Stand der Technik.
Die vorliegende Erfindung und ihre bevorzugten Ausführungsformen sind dem Verfahren gemäß dem Stand der Technik überlegen, da bei diesem Verfahren die Diskontinuitäten oder Vertiefungen vermieden werden, die bei Wegen gemäß dem Stand der Technik vorkommen, da der Leiter das Loch gleichmäßig ausfüllt. Da der Leiter im unteren Teil des Lochs angeordnet ist und sich durch das Loch hindurch aufbaut, werden bei diesem Verfahren die bekannten Unterbrechungen vermieden, die in dem Weg entstanden sind, wenn der obere Teil des Wegs nicht in Kontakt mit dem unteren Teil des Weg kam. Eine jegliche Unterschneidung, die während des Ätzverfahrens zum Entfernen des Dielektrikums möglicherweise auftritt, ist ein Vorteil der integrierten Schaltungen, die gemäß der vorliegenden Erfindung aufgebaut sind. Wenn das Dielektrikum unterschnitten wird, wird mehr Leitermaterial verwendet, um den Weg oder Leitung zu füllen. Dies hat eine größere Leitung mit einem geringeren Widerstand zur Folge, was bedeutet, daß eine längere Leitung verwendet werden kann, bevor die Schaltung "leitungsbegrenzt" wird.
Schließlich gibt es mehr Kontaktfläche zwischen dem Leiter und dem Dielektrikum, wenn der Leiter in dem Graben angeordnet ist, um eine Leitung zu bilden und deshalb auch eine bessere Haftung, als wenn die Leitung oben auf der Wafer angeordnet ist. Durch all diese Gründe stellt die vorliegende Erfindung und ihre bevorzugten Ausführungsformen eine wesentliche Verbesserung gegenüber dem Stand der Technik dar.
Fig. 1 ist eine Seitenansicht einer typischen Silicium-Wafer mit elektronischen Einrichtungen auf ihrer Oberfläche;
Fig. 2 ist eine Seitenansicht der Wafer der Fig. 1, in der die erste dielektrische Schicht gezeigt ist, die aus dem ersten Schritt eines Verfahrens gemäß der vorliegenden Erfindung resultiert;
Fig. 3 ist eine Seitenansicht der Wafer, in der Löcher in der dielektrischen Schicht gezeigt sind, die aus dem zweiten Schritt des Verfahrens resultieren;
Fig. 4 ist eine Seitenansicht der Wafer, in der die Wege der dielektrischen Schicht gezeigt sind, die aus dem dritten Schritt des Verfahrens resultieren;
Fig. 5 ist eine Seitenansicht der Wafer, in der eine zweite dielektrische Schicht gezeigt ist, die aus dem Wiederholen des ersten Schrittes des Verfahrens resultiert;
Fig. 6 ist eine Seitenansicht der Wafer, in der Löcher und Gräben in der zweiten dielektrischen Schicht gezeigt sind, die aus der Wiederholung des zweiten Schrittes des Verfahrens resultieren;
Fig. 7 ist eine Seitenansicht der Wafer, in der die Wege und Leitungen in der zweiten dielektrischen Schicht gezeigt sind, die aus der Wiederholung des dritten Schrittes des Verfahrens resultieren;
Fig. 8 ist eine Seitenansicht der Wafer, in der eine dritte dielektrische Schicht gezeigt ist, die aus der Wiederholung des ersten Schrittes des Verfahrens resultiert;
Fig. 9 ist eine Seitenansicht der Wafer, in der Löcher und Gräben in der dritten dielektrischen Schicht gezeigt sind, die aus der Wiederholung des zweiten Schrittes des Verfahrens resultieren.
Fig. 10 ist eine Seitenansicht der Wafer, in der die Wege und Leitungen in der dritten dielektrischen Schicht gezeigt sind, die aus der Wiederholung des dritten Schrittes des Verfahrens resultieren.
Ein Verfahren gemäß der vorliegenden Erfindung beginnt mit einer Silicium-Wafer, bei der in diese und auf ihre Oberfläche elektronische Einrichtungen eingebaut sind und bei der die Verbindungen zwischen elektronischen Einrichtungen zu der Wafer hinzugefügt werden können. Fig. 1 ist eine Seitenansicht einer typischen Silicium-Wafer 4 mit einer Epitaxy- Schicht 3, die auf der Silicium-Wafer 4 gewachsen ist. Eine p-Wanne und eine n-Wanne 31 sind in der Epitaxy-Schicht 3 verteilt. Elektronische Einrichtungen 1 und 2 sind in die n-Wanne bzw. p-Wanne eingebaut. Der Wafer können nun die Verbindungen zwischen den Einrichtungen hinzugefügt werden, um eine funktionelle Schaltung herzustellen.
Der erste Schritt des Verfahrens besteht darin, daß eine erste Polyimid-Schicht auf die Oberfläche der Wafer aufgetragen wird. Bei dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung folgt auf die auf die Oberfläche der Wafer aufgetragene Polyimid-Schicht eine Schicht aus Siliciumdioxid (Oxid). Polyimid ist ein Spin-An-Polymer-Dielektrikum mit zusätzlichen Oberflächenspannungs-Charakteristiken, die dazu neigen, die Oberfläche der Wafer eben und sogar auf Höhe der Einrichtung glatt zu machen. Die Oxid-Schicht wird auf die Polyimid-Schicht aufgrund der obengenannten Gründe aufgetragen. Fig. 2 ist eine Seitenansicht der Wafer der Fig. 1, in der die erste dielektrische Schicht 9 gezeigt ist, die aus dem ersten Schritt des Verfahrens resultiert. Diese erste dielektrische Schicht dient als Isolator zwischen den elektronischen Einrichtungen 1 und 2 und den Leitungen in einer beliebigen nachfolgenden Verbindungsschicht.
Der zweite Schritt des Verfahrens besteht darin, Abschnitte der dielektrischen Schicht selektiv zu entfernen, um die Kontakte der elektronischen Einrichtungen freizulegen. Verschiedene Verfahren gemäß dem Stand der Technik können verwendet werden, um das Dielektrikum zu entfernen und Löcher zu erzeugen, durch welche die elektronischen Einrichtungen verbunden werden können. Bei der bevorzugten Ausführungsform der vorliegenden Erfindung wird ein Photoresist auf die Oberfläche der ersten dielektrischen Schicht angelegt. Das Photoresist wird einer bestimmten Wellenlänge von Licht ausgesetzt, wo die Kontakte der elektronischen Einrichtung angeordnet sind. Das Photoresist wird dann entwickelt, um eine Maske zu bilden, die das Dielektrikum an diesen Stellen freilegt. Das Dielektrikum wird dann mit einem trockenen Ätzmittel entfernt. Zum Entfernen des Dielektrikums wird auch ein nasses Ätzmittel verwendet. Sowohl nasse als auch trockene Ätzmittel sind gemäß dem Stand der Technik gut bekannt. Die Maske wird dann entfernt. Fig. 3 ist eine Seitenansicht der Wafer, in der die Löcher in der ersten dielektrischen Schicht 9 gezeigt sind, die aus dem zweiten Schritt des Verfahrens resultieren.
Der dritte Schritt des Verfahrens besteht darin, einen Leiter selektiv in den in der ersten dielektrischen Schicht 9 erzeugten Löchern aufzubringen. Der Leiter wird nicht oben auf das Dielektrikum aufgetragen. Bei der vorliegenden Erfindung wird ein Verfahren zum selektiven Aufbringen des Leiters Wolfram auf die Wafer verwendet. Bei diesem Verfahren wird eine Technik, die als Aufdampf-(CVD)-Technik von Wolfram oder CVD-Wolfram bekannt ist, verwendet. CVD-Wolfram-Ablagerung funktioniert wie folgt. Die Oberfläche der Wafer, auf welcher der Leiter aufgebracht werden soll, wird einem aus WF&sub6; und einem doppelatomaren Wasserstoff bestehenden Gas ausgesetzt. Es erfolgt erst eine Reaktion, wenn das Gas einem Katalysator ausgesetzt wird. Ein Katalysator, z. B. ein Metall oder ein Silicid auf der Oberfläche der Wafer bewirkt, daß der doppelatomare Wasserstoff sich in zwei monoatomare Wasserstoffatome auflöst. Das monoatomare Wasserstoffatom reagiert dann mit WFn wie folgt:
WFn + H → HF + WFn-1
Die obengenannte Reaktion wird wiederholt, bis ein Wolfram- Atom auf der Oberfläche des Katalysators aufgebracht ist. Da Wolfram, ein Metall, selbst als ein Katalysator reagiert, läuft die Reaktion weiter, bis die Wafer von dem Gas entfernt wird. Silicium reagiert auch als ein Katalysator. Die Verwendung dieser Technik ist gemäß dem Stand der Technik bekannt und ist weiterhin in den folgenden Artikeln beschrieben: Thick Tungsten Films in Multilayer Conduction Systems: Properties and Deposition Techniques (Dicke Wolfram- Filme bei mehrschichtigen Leitersystemen: Eigenschaften und Auftragungstechniken), R.S. Blewer and V.A. Wells. Proceedings of the First IEEE VLSI Multilayer Interconnection Conference, 21.-22. Juni 1984, Seite 153 und Selective Low Pressure Chemical Vapor Deposition of Tungsten, (Selektive Niederdruck-Aufdampf-(CVD)-Aufbringung von Wolfram, E.K. Broadbent, C.L. Ramiller, Journal of Electrochemical Society, Bd. 131, Nr. 6, Seite 1427, Juni 1984.
Damit das Wolfram selektiv aufgetragen wird, muß möglicherweise ein Bereich aktiviert oder deaktiviert werden. Eine Aktivierung ist erforderlich, wenn das Material, das den unteren Teil und die Seiten des Loches oder des Grabens bildet, das Wachstum des Leiters nicht auslöst. Eine Deaktivierung ist erforderlich, wenn das Material auf der Oberfläche der Wafer das Wachstum des Leiters auslöst, wo es nicht erwünscht ist. Bei Wolfram: jedes Metall, Silicium, oder Silicid wirkt als ein Aktivator, um das Wachstum von Wolfram auszulösen und jedes Oxid oder Siliciumnitrid wirkt als Deaktivator, um das Wachstum von Wolfram zu verhindern. Polyimid in einem unversehrten Zustand wird als Deaktivator wirken. Wenn jedoch die atomische Struktur des Polyimids beschädigt wurde, z. B. durch Aussetzen eines Ätzmittels in einem vorherigen Verfahrensschritt, wird Polyimid als Aktivator wirken, um das Wachstum von Wolfram auszulösen.
Aktivierung und Deaktivierung kann ohne einen separaten Schritt erfolgen. Z.B. wird Wolfram selektiv in Löchern und Gräben aufgetragen, jedoch nicht auf die Oberfläche des Dielektrikums, wo der untere Teil eines Loches oder Grabens geätzte Polyimide oder Metall freigibt, und die Oberfläche des Dielektrikums ist unversehrtes Polyimid. In diesen Fällen wird der Leiter selektiv ohne weiteres Dazutun aufgebracht. Bei der vorliegenden Erfindung wird Polyimid als Dielektrikum verwendet. Wenn das Dielektrikum Polyimid ist, wirkt das beschädigte Polyimid, das die Seiten des geätzten Loches bedeckt, als ein Katalysator für die Ablagerung von Wolfram. Die Oberfläche des gebildeten Polyimids kann beschädigt werden und daher kann eine Deaktivierung erforderlich sein. In dem bevorzugten Ausführungsbeispiel wird dies durch Auftragen einer Oxidschicht auf das Polyimid erreicht, wie oben in dem ersten Schritt des Verfahrens beschrieben, in dem die dielektrische Schicht aufgetragen wird. Wo ein Siliciumdioxid als Deaktivator verwendet wird, wird eine Aktivierung des unteren Teils der Gräben, die nicht aus Metall sind, erforderlich sein.
Fig. 4 ist eine Seitenansicht der Wafer, in der die mit Leiter gefüllten Löcher oder Wege 10 in der ersten dielektrischen Schicht 9 gezeigt sind, die aus dem dritten Schritt des Verfahrens resultieren. Das Metall am unteren Teil des Loches und das beschädigte Polyimid auf den Seiten des Loches wirken als ein Katalysator, um das Wachstum des Leiters auszulösen. Sobald das Wolfram den unteren Teil des Loches bedeckt hat, wächst das Wolfram nach oben durch das Loch hindurch und wird schließlich ungefähr bündig mit dem oberen Teil des Loches. Dadurch wird die erste Verbindungsschicht vervollständigt. Die erste Verbindungsschicht wirkt in erster Linie zum Isolieren der elektronischen Einrichtungen 1 und 2 von den späteren Verbindungsschichten und um Kontakte zu den elektronischen Einrichtungen für spätere Verbindungsschichten bereitzustellen.
Der vierte Schritt des Verfahrens besteht darin, die ersten drei Schritte des Verfahrens zu wiederholen. Die zweite Verbindungsschicht bewirkt in erster Linie die Verbindung der elektronischen Einrichtungen durch Verbinden der Wege in der ersten planaren Schicht mit Leitungen in der zweiten planaren Schicht. Die zweite Verbindungsschicht kann auch Wege für spätere Verbindungsschichten enthalten. Der vierte Schritt ist in Fig. 5, 6 und 7 gezeigt. Zuerst wird eine zweite dielektrische Schicht oben auf die erste dielektrische Schicht aufgetragen unter Verwendung des oben im ersten Schritt beschriebenen Verfahrens. Fig. 5 ist eine Seitenansicht der Wafer, in der eine zweite dielektrische Schicht 11 gezeigt ist, die aus der Wiederholung des ersten Verfahrensschrittes resultiert. Wenn eine Deaktivierungsschicht in den vorherigen Schritten verwendet wurde, kann diese entfernt werden, bevor die zweite dielektrische Schicht aufgetragen wird oder sie kann belassen werden und dort entfernt werden, wo sie während dem selektiven Entfernen der zweiten dielektrischen Schicht nicht erforderlich ist. In dem bevorzugten Ausführungsbeispiel wird die Schicht nicht vor Auftragen einer weiteren dielektrischen Schicht entfernt; vielmehr wird die Oxid-Deaktivierungsschicht nur dann entfernt, wenn dies als Teil des folgenden Schrittes erforderlich ist. Zweitens wird die zweite dielektrische Schicht selektiv entfernt, um Löcher für Wege und Gräben für Leitungen zu erzeugen. Die Löcher und Gräben können durch eine jegliche solche Methode, wie oben im zweiten Schritt beschrieben, erzeugt werden. Fig. 6 ist eine Seitenansicht der Wafer, in der die Löcher und Gräben in der zweiten dielektrischen Schicht 11 gezeigt sind, die aus der Wiederholung des zweiten Schrittes des Verfahrens resultieren.
Schließlich werden die in dem zweiten Schritt erzeugten Löcher und Gräben mit einem Leiter gefüllt unter Verwendung eines jeglichen Verfahrens, wie das oben im dritten Schritt beschriebene, um Wege bzw. Leitungen zu bilden. Fig. 7 ist eine Seitenansicht der Wafer, in der die Wege und Leitungen in der zweiten dielektrischen Schicht gezeigt sind, die aus der Wiederholung des dritten Schrittes des Verfahrens resultieren. Die Wege und Leitungen 10 reichen durch die gesamte zweite dielektrische Schicht 11, um eine gute elektrische Verbindung mit den Wegen in dem ersten Dielektrikum 9 herzustellen.
Eine dritte Verbindungsschicht kann dann hinzugefügt werden, um die oben im vierten Schritt erzeugten Wege zu verbinden. Diese dritte planare Verbindungsschicht kann wie die zweite planare Verbindungsschicht erzeugt werden, indem der vierte Schritt des Verfahrens wiederholt wird. Tatsächlich kann der vierte Schritt so oft wiederholt werden, wie nötig, um die auf der Wafer angeordneten elektronischen Einrichtungen vollständig zu verbinden. Da jede Schicht planar ist, existieren keine der oben beim Stand der Technik diskutierten Probleme. Fig. 8, 9 und 10 zeigen eine dritte Verbindungsschicht. Dieselben drei Schritte werden wiederholt. Zuerst wird eine dritte dielektrische Schicht auf die zweite dielektrische Schicht unter Verwendung eines wie oben im ersten Schritt beschriebenen Verfahrens aufgetragen. Fig. 8 ist eine Seitenansicht der Wafer, in der eine dritte dielektrische Schicht 12 gezeigt ist, die aus der Wiederholung des ersten Verfahrensschrittes resultiert. Zweitens wird die dritte Schicht des Dielektrikums selektiv entfernt, um Löcher und Gräben in der dritten Schicht zu schaffen. Die Löcher und Gräben können durch ein beliebiges, wie oben im zweiten Schritt beschriebenes Verfahren erzeugt werden. Fig. 7 ist eine Seitenansicht der Wafer, in der die Löcher und Gräben in der dritten dielektrischen Schicht 12 gezeigt sind, die aus der Wiederholung des zweiten Schrittes des Verfahrens resultieren. Schließlich werden die im zweiten Schritt erzeugten Löcher und Gräben unter Verwendung eines beliebigen, wie oben im dritten Schritt beschriebenen Verfahrens mit einem Leiter gefüllt. Fig. 7 ist eine Seitenansicht der Wafer, in der die Wege und Leitungen 10 in der dritten dielektrischen Schicht 12 gezeigt sind, die aus der Wiederholung des dritten Schrittes des Verfahrens resultieren. Jeder Weg und Leitung 10 greift durch die gesamte dritte Verbindungsschicht hindurch, um eine gute elektrische Verbindung mit den Wegen und Leitungen in der zweiten Verbindungsschicht herzustellen.
Die vorliegende Erfindung kann dazu verwendet werden, Verbindungen auf einer jeden relativ ebenen Oberfläche herzustellen.

Claims

1. Verfahren zum Bilden einer integrierten Schaltung mit mehreren Schichten mit im wesentlichen planarisierten Schichten aus dielektrischen und Wolfram-Leitern mit den folgenden Schritten:

Aufbringen einer ersten Polyimid-Schicht auf eine im wesentlichen nicht-planarisierte Oberfläche der integrierten Schaltung, um eine erste im wesentlichen planarisierte Oberfläche zu bilden;

Bilden einer ersten Maske über der ersten Polyimid- Oberfläche in einem ersten vorbestimmten Muster, um Abschnitte der ersten im wesentlichen planarisierten Oberfläche zum Ätzen freizulegen;

selektives Entfernen von Abschnitten der ersten Polyimid-Schicht gemäß dem ersten von der ersten Maske gebildeten vorbestimmten Muster unter Verwendung eines Ätzmittels, wobei das Ätzmittel geätze Oberflächen der ersten Polyimid-Schicht aktiviert, indem die geätzen Oberflächen der ersten Polyimid-Schicht beschädigt werden, um das Wachstum von Wolfram auf den geätzten Oberflächen auszulösen;

Entfernen der ersten Maske von der ersten Polyimid- Oberfläche;

Wachstum von Wolfram auf den geätzten Oberflächen unter Verwendung von Aufdampf-(CVD)-Techniken, bis das Wolfram im wesentlichen die selektiv beseitigten Abschnitte der ersten Polyimid-Schicht füllt und die Oberfläche des abgelagerten Wolfram ungefähr mit der ersten im wesentlichen planarisierten Oberfläche der ersten Polyimid-Schicht bündig wird;

Aufbringen einer zweiten Polyimid-Schicht auf der ersten im wesentlichen planarisierten Oberfläche, die aus der ersten Polyimid-Schicht und aus aufgebrachtem Wolfram besteht, um eine zweite im wesentlichen planarisierte Oberfläche zu bilden;

Bilden einer zweiten Maske über der zweiten im wesentlichen planarisierten Oberfläche in einem zweiten vorbestimmten Muster, um Abschnitte der zweiten im wesentlichen planarisierten Oberfläche zum Ätzen freizulegen; selektives Entfernen von Abschnitten der zweiten Polyimid-Schicht entsprechend dem zweiten vorbestimmten Muster, das von der zweiten Maske gebildet wird, um Wege und Gräben für Verbindungslinien zu gestalten, die gebildet werden sollen, wobei Abschnitte der ersten im wesentlichen planarisierten Oberfläche einem Ätzmittel ausgesetzt werden, wodurch das Ätzmittel geätze Oberflächen der ersten und zweiten Polyimid-Schicht aktiviert, indem die geätzten Oberflächen der ersten und zweiten Polyimid-Schicht beschädigt werden, um das Wachstum von Wolfram auf den geätzten Oberflächen der ersten und zweiten Polyimid-Schicht auszulösen;

Entfernen der zweiten Maske von der zweiten Polyimid- Schicht; und

Wachstum von Wolfram auf geätzten Oberflächen der ersten und zweiten Polyimid-Schicht unter Verwendung von Aufdampf-(CVD)-Techniken, bis das Wolfram im wesentlichen die selektiv beseitigten Abschnitte der zweiten Polyimid-Schicht füllt und die Oberfläche des aufgebrachten Wolfram ungefähr mit der zweiten im wesentlichen planarisierten Oberfläche der zweiten Polyimid- Schicht bündig wird.

2. Verfahren nach Anspruch 1, das weiterhin die folgenden Schritte aufweist:

Aufbringen von zusätzlichen Polyimid-Schichten; Bilden von zusätzlichen Masken auf den zusätzlichen Polyimid-Schichten;

selektives Entfernen von Abschnitten der zusätzlichen Polyimid-Schichten mit einem Ätzmittel und Aktivierung von dergestalt geätzten Oberflächen der zweiten bzw. und/oder den zusätzlichen Polyimid-Schichten;

Wachstum von Wolfram auf den geätzten Oberflächen durch Verwendung von Aufdampf-(CVD)-Techniken, bis die Oberfläche des aufgebrachten Wolfram im wesentlichen mit der Oberfläche der jeweiligen zusätzlichen Polyimid- Schicht identisch ist.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß auf die Schritte des Aufbringens der ersten, zweiten und zusätzlichen Polyimid-Schichten jeweils direkt ein Schritt folgt, bei dem eine Schicht aus Silicium-Dioxid auf die Oberfläche der jeweiligen ersten, zweiten oder zusätzlichen Polyimid-Schichten aufgebracht wird, wobei die Schicht aus Silicium-Dioxid als Deaktivator für ein Wachstum von Wolfram in dem jeweiligen nachfolgenden Schritt der CVD-Aufdampfung von Wolfram wirkt.