JP2947818B2 - 微細孔への金属穴埋め方法 - Google Patents

微細孔への金属穴埋め方法

Info

Publication number
JP2947818B2
JP2947818B2 JP17791489A JP17791489A JP2947818B2 JP 2947818 B2 JP2947818 B2 JP 2947818B2 JP 17791489 A JP17791489 A JP 17791489A JP 17791489 A JP17791489 A JP 17791489A JP 2947818 B2 JP2947818 B2 JP 2947818B2
Authority
JP
Japan
Prior art keywords
film
substrate
plasma
hole
treatment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP17791489A
Other languages
English (en)
Other versions
JPH02132825A (ja
Inventor
英輔 西谷
進 都竹
正和 石野
秀 小林
修 笠原
剛 田丸
広樹 根津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of JPH02132825A publication Critical patent/JPH02132825A/ja
Application granted granted Critical
Publication of JP2947818B2 publication Critical patent/JP2947818B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/54Apparatus specially adapted for continuous coating
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • C23C16/0227Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0245Pretreatment of the material to be coated by cleaning or etching by etching with a plasma
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04Coating on selected surface areas, e.g. using masks
    • C23C16/045Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/906Cleaning of wafer as interim step

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基体上に絶縁膜に基板下地の一部を露出さ
せるために設けた微細孔を金属の選択CVDにより穴埋め
する方法に係り、特に十分な選択性の確保と、良好な導
通特性を両立して微細孔を金属で穴埋めするのに好適な
金属穴埋め方法に関する。
〔従来の技術〕
LSIの高集積化に伴ない、素子−配線間あるいは各配
線間を接続する配線設計の困難性が増大し、その解決手
段として多層配線が不可欠な技術となり、下層配線と、
絶縁膜を介して設けた上層配線とを接続するために、必
要に応じて、絶縁膜に微細な導通孔(スルーホール)を
設け、該スルーホールを導体で穴埋めする方法がとられ
ている。スルーホールを穴埋する方法としてはいくつか
の方法があるが、その中で、スルーホール径が微細な場
合にも穴埋め性の良好な方法として、金属(特にタング
ステン)の選択CVDが、実用化が最も期待されている方
法である。
Wの選択CVDは、250℃以上に加熱した試料上にフッ化
タングステン(WF6)ガスおよび水素(H2)ガスの混合
ガスを導入、接触させて、下記いずれかの反応により、
下地金属(ここではAlの場合の例を示す)上にタングス
テン(W)膜を成長させる方法である。
WF6+2Al→W+2AlF3 (1) WF6+3H2→W+6HF (2) SiO2等の絶縁膜上では、(1)の反応は起らず、また
(2)の反応も700℃以下の温度では進行しないため、
WがAl上のみ選択成長し、スルーホールの穴埋めが達成
されることになる。
Wの選択CVDに関するこれまでの記載文献としては、
ジャーナル・オブ・エレクトロケミカル・ソサイアテイ
・第131巻(1984年)1427頁から1433頁(J.Electroche
m.Soc.131,1427(1984)やブイ・エル・エス、アイ−マ
ルチレベル・インターコネクション・コンファレンス、
予稿集,132頁から137頁(1987年6月)(Proc.of VLSI
Multilevel Interconnection Confarence(June15−16,
1987)P132−137)等が挙げられる。しかし、これらに
述べられている方法を用いても、Al配線上に存在する酸
化膜や(1)の反応で生成するAlF3といった絶縁物がス
ルーホール内でのWとAlの界面に残留し、スルーホール
部において良好な導通を得ることが困難であった。これ
を解決する方法として、ブイ・エル・エス・アイ−マル
チレベル・インターコネクション・コンファレンス予稿
集、208頁から215頁(Proc.of VLSI Multilevel Interc
onnection Confarencs(June15−16,1987)P.208−21
5)に開示されている様に、基板温度を380℃以上に加熱
して成膜する方法や、東芝レビュー第41巻12号988頁か
ら991頁に開示されている様に、Al上に薄いMoSi2膜を付
け(厚さ約500Å)AlとWの間にMoSi2を入れることによ
りAl表面酸化膜やAlF3が界面に残らずWを成膜する方法
がある。
また、最近、還元ガスとしてH2の代わりにSiH4系ガス
を用いる方法が報告されている。例えば、ECS日本支部
第1回シンポジウム(1988)「超LSI用CVD技術」予稿集
第48頁から第65頁に記載されている。この方法を用いれ
ば、基板加熱温度を250〜320℃という低温下で高速成膜
することができる。なお、この方法の場合340℃以上で
は選択性が失なわれ、選択的に穴埋めすることはできな
い。
〔発明が解決しようとする課題〕
しかしながら、上記従来技術においては、選択CVDに
よってWを成長させようとする下地金属表面の処理につ
いて十分な配慮がなされていない。そのため、スルーホ
ールにおける導通が不十分となったり、ホール部におけ
る導通は良好であっても配線自体の抵抗が上昇する、あ
るいはスルーホール下地の表面を清浄化するための処理
を行うことにより酸化膜上にもWが形成し、隣接するス
ルーホール間の短絡を生ずる等の問題点があった。
すなわち、微細孔を形成した直後の下地金属表面は、
微細孔を設けるために施したホトエッチングプロセスに
伴なう汚れが付着していたり、ハロゲン系のガスをエッ
チングガスとして用いているため防食処理として積極的
に酸化膜(例えば下地金属がAlの場合Al2O3等)を形成
しているため、清浄な金属面を露出させておらず、Wを
成長させた後も下地金属とWの界面に導通を低下させる
不純物が残留することになる。この界面に残留する酸化
物等は、Wを形成させる基板温度を380℃以上にするこ
とによりWF6のエッチング作用や加熱時の膜中拡散等に
より低下し、良好な導通が得られる場合もあるが、基板
毎に微細孔の下地表面状態が異なると必ずしも再現性良
く良好な導通が得られる訳ではない。また良好な導通が
得られた場合でも、Arスパッタエッチング−Alのスパッ
タリング成膜の連続処理で形成したAl/Al界面における
導通抵抗に対し約3〜10倍と高くなる。このため、上述
したW選択CVDによって形成されるW/Al界面の導通に再
現性が得られないことや導通抵抗が高くなることに対
し、Al上にMoSi膜を付けた(厚さ約500Å)積層構造のA
lを下層の配線として用いる方法が提案された。すなわ
ち、微細孔底部の露出部をAlよりも酸化し難いMoSi2
にすることにより界面の残留0を低減させ、さらに前記
(1)式による蒸気圧の低い絶縁性のAlF3が界面が生成
しないため、形成されたW/MoSi2/Al界面の導通抵抗はAl
同士の導通抵抗とほぼ同じと良好な値になる。しかし、
この方法で行うには、MoSi2とAlの重ね膜の配線を形成
するためのエッチングを必要とすることや、抵抗値の高
いMoSi2を用いることによる配線抵抗の増大といった問
題が伴なう。この抵抗増大は、MoSi2の膜厚がAlの膜厚
と比べ極めて薄いため、DRAMやSRAM等のMOSLSIの場合に
は全く問題にならないが、高速性を売り物としているバ
イポーラやバイCMOS等のLSIにおいては少しの配線抵抗
の増大であっても重要な問題となってくる。
一方、微細孔底部の下地にAlを用い、この下地表面を
清浄化(Al表面のAl2O3除去を含む)してからWを穴埋
めする方法も幾つか試みられている。下地表面を清浄化
する方法として、フッ酸(HF)あるいはフッ化アンモニ
ウム(NH4F)等のフッ酸系溶液によるウエットエッチン
グ処理、またはAr+イオンによるスパッタエッチング処
理がある。しかし、前者の場合、洗浄乾燥後にも微量に
残留したフッ素により下地Al配線の腐食を生ずるといっ
た問題が起こる。また、後者のスパッタエッチング処理
は、下地表面を物理的に除去するため、清浄な下地面を
露出できる方法で、スパッタAl膜の多層配線における下
地前処理法として用いられている。しかし、この方法の
場合、以下に述べるようにスパッタエッチングの際、絶
縁膜も同時にスパッタエッチングされることが原因で、
下地前処理後の選択CVDにおいて選択性が低下すること
が明らかとなった。絶縁膜がスパッタエッチングされる
と元素のスパッタ収率の違いにより、絶縁膜の表層部の
組成が変化する。例えば、SiO2膜では0原子の方がSiよ
りスパッタされ易いため、表層部はSiリッチな組成とな
る。即ち、活性なSi原子が絶縁膜表面に存在することに
なる。この現象はX線電子分光法(XPSまたはESCA)に
より調べられており、例えばジャーナル・オブ・バキュ
ーム・サイエンス・テクノロジー、A3,5(1985年)第19
21頁から1928頁(J.Vac.Sci,Technol.A3(5)(1985)
pp1921−1928)やジャーナル・オブ・フィジックス デ
ィ:アブライド フィジックス20(1987)第1091頁から
1094(J.Phys.D:Appl.Phys.20(1987)pp1091−1094)
において論じられている。
このような条件で前述したW選択CVDを行うと、下記
反応によりWの成長が進行すると推定される。
従って、SiO2上でもWが成長し、選択性が低下するこ
とになる。このことは、W以外の選択CVDでも同様であ
り、選択CVDは基板下地の各表面部での化学的活性の差
を利用しているため、成長して欲しくない部分、つまり
絶縁膜表面がスパッタされ活性化すれば選択性は低下す
ることになる。絶縁膜上に金属が成長すると、隣接する
スルーホールとの短絡の可能性が出ると共に、絶縁膜上
に形成された金属膜は剥離し易いため、基板上のゴミと
なって残り、歩留り低下を引き起こす。
これまで、Al上の表面酸化膜が最も除去困難な代表と
して一般的に知られていることから、Al配線を下地とし
た微細導通孔(スルーホール)の場合を例にとり説明し
た。ところで、ドープしたSiや各種バリアメタルやゲー
ト配線上(WSi2,MoSi2,TiSi2,PtSi,TiW等)を下地とし
た微細導通孔(コンタクトホール)の埋め込みにおいて
は、上記スルーホールとは違った問題点がある。即ち、
コンタクトホールの下地となり得る上記材質表面にはAl
の表面酸化膜程強固な酸化膜を形成しないため比較的容
易にWを形成するが、同一基板上に数種の異なる材質が
微細孔底部の下地として存在し、これらの下地材質の違
いによりWの成長速度が変化してしまい、ある下地の微
細孔ではW埋め込みが完了しているのに対し他の微細孔
ではWの成長が開始したがかりという事態が生ずる。こ
れは、下地表面に存在する酸化膜等が下地材質の違いに
より膜厚、膜質等が異っていると推定されるためであ
る。一般にWCVDでは原料ガスの導入と共にWの成長が開
始する訳ではなく、表面酸化膜のエッチングされるかあ
るいは表面酸化膜がポーラスであるため膜中をWF6が浸
入し、下地材質表面と反応して徐々にWの核を形成し、
実質的にWの成長が開始するまでにはガス導入後からの
ラグタイムが存在すると考えられている。従って、下地
の表面酸化膜の膜厚や膜質の異なる微細孔が同一基板上
に存在する場合には、結果的に同じWの埋込み膜厚を得
ることは困難となる。そこで、均一なW埋め込み膜厚を
得るためには、これら下地の表面酸化膜を取り除く必要
があるコンタクトホールの下地材質として使用されるド
ープしたSiや各種シリサイド等においては、下地表面の
清浄化方法としてAlのように腐食を生ずるといった問題
がないことから、フッ酸(HF)あるいはフッ化アンモニ
ウム(NH4F)等のフッ酸系溶液によるウエットエッチン
グ処理が行われ表面酸化膜は取り除かれる。しかし、こ
のウエットエッチング処理が行なわれた基板であって
も、乾燥中あるいはCVD装置に搬入するまでの間に表面
酸化膜が形成され、Wの埋込み膜厚が不均一になるとい
う問題は解決されない。これに対して、スパッタエッチ
ング処理とW成膜を連続して行えば、W成膜前のコンタ
クトホール底部下地表面に酸化膜を形成することはない
が、先にAl配線上スルーホールの所で述べたように、選
択性が低下するといった問題が生じてしまう。
本発明の目的は、W選択CVDを代表とする選択CVDによ
る微細孔穴埋め法において、微細孔下地を清浄化するた
めの処理を行っても選択性が低下しない微細孔への金属
穴埋め方法を提供することにある。
〔課題を解決するための手段〕
上記目的は、基板上の絶縁膜に基板下地の一部を露出
させるために設けた微細孔を金属でCVDにより穴埋めす
る方法において、 (1) 微細孔底部下地表面の物理的清浄化処理 (2) Cl2あるいは塩素化合物を含むガスのプラズマ
処理による上記清浄化処理によって活性化した絶縁膜表
層部の安定化処理 (3) 金属の選択CVD の3つの処理を順次行うことにより達成される。
〔作用〕
上記した微細孔底部下地の清浄化処理は、下地表面に
存在する酸化膜やエッチングプロセス、レジスト除去プ
ロセス等の微細孔形成のための前駆プロセスにおいて残
存した有機物残渣をスパッタエッチングという物理的処
理によって取り除き、下地を清浄化して微細孔底部にお
けるコンタクト抵抗を下げる作用を有する。また、絶縁
膜層の安定化処理は、上記処理によって生じた絶縁膜表
層部のSi遊離基準等の活性化した部分を、ハロゲン系ガ
スのプラズマによって優先的に取り除くことにより、後
続の選択CVDにおいて絶縁膜上にWが形成することを防
ぐ作用を有する。
上記、清浄化作用および絶縁膜表面の安定化作用を以
下の実験データにより確認した。表1に示したサンプル
を作成し、X線光電子分光(ESCAまたはXPS)装置によ
りArスパッタエッチによるSiO2表面活性化およびCl2
ラズマによる表面安定化作用を調べた。先ず、表面にお
けるSiとOの含有比(O/Si)を求めた。これを表2に示
す。なお、これらの値は全て2.0以上(即ちSiO2よりも
表面がOリッチ)となっているが、これは、分析前にサ
ンプルを大気にさらしたために吸着したO2を含んでいる
ためである。表2からわかるように、Arスパッタにおい
てはOの方がSiよりもスパッタ効率が高く、Arスパッタ
エッチ処理品サンプル は結果的に表面が無処理サンプル に比べSiリッチになっている。これに対し、Cl2プラズ
マ処理ではCl+(あるいはCl原子等のラジカル)が先ず
Siをアタックすると推定され、Cl2プラズマ処理サンプ
では結果的に表面が無処理サンプル以上にOリッチにな
っている。さらにより詳しく検証するため、SiO2表面に
おけるX線入射角が30゜および90゜の時のSi2pピークの
スペクトルを求めた。これを第13図から第15図に示す。
X線の入射角が浅い程、より表面層に近い情報を示して
おり、また、安定なSi−O結合が切断され未結合SiやSi
−Si結合が生ずると低エネルギー側にケミカルシフトす
る。無処理のSiO2表面では30゜と90゜においてピークが
全く一致しているのに対し、Arスパッタではより表層部
である30゜のピークにおいて低エネルギー側にシフトし
ブロードになっている。一方、Cl2プラズマ処理を追加
したものでは無処理と同様に殆んど変化がないことか
ら、Arスパッタによって生じた未結合SiやSi−Si結合を
取り除いたと推定される。より表層部である30゜のピー
クを上記のサンプルで比較したものを第16図に示す。こ
れよりCl2プラズマ処理により安定化処理作用が働いて
いることが分かる。詳細に見るとCl2プラズマでのピー
クは無処理のものよりも若干シフトしているが、これは
O/Si含有比のデータを考慮すると、逆に未結合Oあるい
はO−O結合が生じているためにケミカルシフトしたと
予測される。さらに、本発明における前処理がAl表面に
与える影響を調べるため、ESCAによるW/Al界面における
深さ方向プロファイルも求めた。表1に示したサンプル
に対し得た深さ方向プロファイルを第17,18図に示す。
界面のハロゲン(FおよびCl)を感度良く調べるため、
Wの成膜温度を実際のプロセスで行う温度(450℃)よ
りも低く(370℃)して成膜したが、Cl2プラズマ処理を
行ってもW/Al界面に残留するClは検出感度以下であっ
た。また、W/Al界面に残留するOはArスパッタエッチに
より低減していることが確認された。以上Cl2プラズマ
によってSiO2表面の安定化作用を示したが、NF3プラズ
マを用いても全く同様にSiO2表面の安定化効果が得られ
た。また、N2雰囲気中での基板加熱においてもSiO2表面
の安定化作用がESCAで確認されたが、N2により未結合Si
あるいはSi−Si結合を取り除くことは考え難く、Si−N
結合が検出されなかったことから、N2中に含まれる極微
量のO2がSiあるいはSi−Si結合を酸化した、もしくはSi
−N結合に変化しても検出感度以下であったためかと予
想される。用いたN2ガスは5N以上のものを使用したが、
配管からのリークがあった可能性もあるため、いずれか
は判断できない。
以上、清浄化処理と安定化処理を順次行なう方法にお
ける作用効果を述べたが、ハロゲン系ガスプラズマ単独
でも物理的なスパッタエッチング効果も有するため、安
定化処理と清浄化処理を同時に行うことも可能である。
この際Ar等の不活性ガスを混合させることにより物理的
なエッチングの効果(清浄化作用)を高めることができ
る。大過剰の不活性ガスに対し微量のハロゲン系ガスの
混合ガスのプラズマであっても、プラズマ中のガスやイ
オンとの衝突等によりエネルギー移動が行なわれ、化学
的なエッチング作用は失われず、物理的な清浄化作用と
絶縁膜の安定化作用は同時に進行する。さらに、上記清
浄化作用を以下の実験データにより確認した。Siウエハ
に電子ビーム蒸着法によりAl2O3(アルミナ)膜を形成
したサンプルを用い、Al2O3の初期膜厚および各種ガス
のプラズマ処理を行った後の膜厚をエリプソメータによ
り測定し、各種ガスプラズマにおけるエッチングレート
を調べた。実験データを第12図に示す。Arガス単独のプ
ラズマであるArスパッタエッチと、これに少量のNF3
スあるいはCl2,BCl3ガスを添加した混合プラズマとを比
較すると、同一圧力下でも添加した場合の方がArガス単
独よりもエッチングレートが大きくなる。これは、物理
的な効果に加えて化学的な効果が作用しているためと考
えられる。特に、NF3を添加したAr/NF3混合プラズマお
よび、BCl3を添加したAr/BCl3混合プラズマではArスパ
ッタエッチの約6倍とエッチングレートが大きくなり、
化学的な効果(ケミカルエッチング)が支配的に作用し
ていることがわかる。
また、微細孔底部下地材質がAl配線(微量のSiやCu等
を含む場合もある)であり、清浄化処理に塩素系のハロ
ゲンガスを用いると、W成膜後に基板を大気中に取り出
した際、大気中に含まれる水分と反応してAl配線を腐食
するようなAlCl3等の物質が残留することになるが、微
細孔底部下地腐食成分の除去処理(腐食防止処理)は、
上記腐食物質を基板を大気中に取り出す前に取り除き、
基板を大気中に取り出しても腐食が起こらない様にする
作用を有する。微細孔底部下地の腐食は、断線等を引き
起こし、製品の信頼を著しく低下させることになるた
め、腐食を防止することは極めて重要となる。
これらの前処理を後った後、WF6とH2あるいはSiH4
の還元ガスを用いた選択CVDを行なうことにより絶縁膜
上には全くWを形成することなく、微細孔底部下地上の
みに下地との反応あるいは還元ガスとの反応によりWが
成長する。すなわち、選択CVDプロセスは微細孔のみを
Wを埋め込み平坦化する作用を有する。なお、本発明で
用いる微細孔下地とは、AlあるいはAlを主成分とする配
線層、ノンドープおよびドーピングされたSi層、MoSi2,
WSi2,TiSi2,PtSiあるいはTiW等バリア層で、WF6が直接
反応するあるいはその下地上で還元ガスが吸着解離して
WF6を還元させる様な下地全てを指している。また、絶
縁膜とは、熱酸化膜、熱窒化膜、PSG、BPSG、プラズマ
酸化膜、プラズマ窒化膜等の無機絶縁膜、あるいはSO
G、PIQ等の有機絶縁膜等LSIに使用される全ての絶縁膜
を指している。
〔実施例〕
以下、本発明の実施例について、5つの場合に分け図
面を用いて説明する。先ず、本発明のスルーホールへの
W選択埋込み方法のうち、前処理としてArスパッタエッ
チを行った後、ハロゲン系ガスのプラズマによる絶縁膜
表面の安定化処理を行ったものを(実施例1−1〜1−
6)に示す。次に、スパッタエッチ後の絶縁膜表面の安
定化処理を大気圧N2(純ガスあるいは微量のO2を含むも
の)中での熱処理によって行ったものを(実施例2)に
示す。次に、前処理としてArとハロゲン系ガスの混合ガ
スのプラズマエッチング処理を行ったうち、フッ素系の
ハロゲンガスを用いたものを(実施例3)に、塩素系の
ハロゲンガスを用い防食処理も行ったものを(実施例4
−1,4−2)に示す。最後に、コンタクトホールへのW
選択埋込み方法として、前処理にArとハロゲン系ガスの
混合ガスのプラズマエッチング処理を行ったものを(実
施例5)に示す。
(実施例1−1) 第1図は、本発明におけるスルーホールへのW埋め込
み方法のうち前処理としてArスパッタエッチングを行っ
た後、Cl2のプラズマによる絶縁膜表面の安定化処理を
行ったもののプロセスフローを示すものである。第8図
は、本発明に用いた穴埋めの選択CVD装置を示してい
る。第8図参照しながら第1図により実施例を説明す
る。第8図のロードロック室1に基板9を設置した後、
ロードロック室1を真空排気する。10-5Torr程度まで真
空排気した後、同室内にあるランプヒータ(図示せず)
で基板9を200℃程度に加熱し、基板9に付着した水分
を焼き出す。加熱中に基板9からの水分焼き出しによる
ロードロック室1内の圧力上昇が停止(約2分経過後)
するのを確認した後、加熱を停止し、ゲートバルブ4,5
を開放し基板9をスパッタエッチ室3に基板搬送機構
(図示せず)により搬送し設置する。このスパッタエッ
チ室3はあらかじめ10-7Torr程度までクライオポンプ
(図示せず)により真空排気しておく。また、スパッタ
エッチング時の酸化を生じさせない様スパッタエッチ室
3のリークレートは10-5Torr.l/sec以下に抑えておく必
要があるが、この値は少なければ少ない程好ましい。こ
のスパッタエッチ室3は基板9だけを清浄化し、スパッ
タエッチ室3内壁や電極8からの金属汚染等が基板9に
付着せぬ様、基板側電極8はカソードカップリングとし
放電中は基板側に負電位のバイアスが印加され放電中の
イオンがスパッタエッチ室3内壁を極力スパッタせずカ
ソード電極8側にある基板9だけをスパッタするような
構成されている。また、このカソード電極8には、基板
9外周の電極8露出部からの金属汚染を極力抑えるため
石英カバー(図示せず)を設けている。基板9のスパッ
タエッチ室3への搬入に伴うゲートバルブ5の開放によ
りスパッタエッチ室3内の圧力は若干上昇するが、基板
9設置後にゲートバルブ5を閉じると瞬時に元の圧力ま
で回復する。これを確認した後、Arガスをスパッタエッ
チング室3に導入する。次いで、高周波電源13によりス
パッタエッチ室3内のカソード電極8に高周波電力を印
加し、放電させArプラズマを発生させる。所定時間の間
放電させた後、一旦高周波の印加を停止した後Cl2ガス
を導入し、再び放電させCl2プラズマを発生させる。所
定時間の間放電させた後、Arガス、Cl2ガスの導入およ
び高周波の印加を停止し、放電を停止する。スパッタエ
ッチング室3内の圧力が再び10-7Torr程度に回復したこ
とを確認後、ゲートバルブ5を開け、基板9を予め10-5
Torr以下に真空排気してある成膜室2に基板搬送機構
(図示せず)により搬送する。基板9を成膜室2に搬
送,設置した後、ゲートバルブ5を閉じ、Arを基板9裏
面側に導入し、成膜室2内の圧力が徐々に上昇し始める
のと同時にゲートバルブ4を閉じ、H2ガスを成膜室2に
導入する。成膜室2において、基板9は基板加熱用ハロ
ゲンランプ6により石英窓14を通して赤外線を受け所定
温度まで加熱される。基板加熱用ハロゲンランプ6のパ
ワーは、石英窓14と基板9裏面の間に設置された熱電対
7、およびフッ化カルシウム(CaF2)窓15を通して基板
9表面から放射される赤外線をモニタして基板9温度を
測定できるように設置された赤外放射温度計10によって
コントロールしている。また、成膜室2内壁は水冷し、
基板9面を除く成膜室2内壁の温度は基板9加熱時にも
実質的に成膜反応が進行しない十分な温度まで(約120
℃以下に)下げてある。基板9が所定温度まで加熱され
た後、H2に加えWF6を導入し、Wを選択成長させる。所
定膜厚まで成長させた後、H2,WF6の導入を停止すると共
に、基板加熱用ランプ6を消灯させ真空排気する。ゲー
トバルブ4を開け基板9をロードロック室1に搬送す
る。ゲートバルブ4を閉じ、N2を導入リークさせ同時に
基板9を冷却させ、ロードロック室1内圧力が大気に到
達した後基板9を取り出し、Wの穴埋め処理を終了す
る。
上記プロセスにおける処理条件の1例を、他の実施例
と共に表3の(実施例1−1)の欄に示す。なお、基板
としては、下地Al配線22上にプラズマCVD等により、Si
基板21上にSiO2膜23を形成した後、ホトエッチングによ
り1μm角の微細孔(深さ1.2μm)を多数個開口させ
たテスト用基板を用いた。第9図(a)に第1図の処理
をする前の基板の微細孔(スルーホール部)の拡大断面
図を示す。第9図(a)において、21はSi基板、22は下
地Al配線、23はプラズマSiO2膜、24は開口部のAl配線上
の表面酸化膜である。第9図(b)にArスパッタエッチ
処理を行なった後のスルーホール断面図を示す。第9図
(b)においては、第9図(a)に見られるAl表面酸化
膜24は取り除かれ、スルーホール側壁にArによってホー
ル底部からのリスパッタして付着した薄いAl膜25が見ら
れる。また、前述したように、SiO2表面にはArスパッタ
により活性化したSi遊離基あるいはSi−Si結合を含むSi
リッチな表層部26が存在する。第9図(c)にCl2プラ
ズマ処理を行なった後のスルーホール断面図を示す。第
9図(c)においては、第9図(b)に見られるSiO2
面の活性層26は取り除かれている。第9図(d)にW埋
め込み後のスルーホール断面図を示す。第9図(d)に
おいては、Al配線22上に直接W膜27が成長し、スルーホ
ールが埋め込まれている。この時、W膜はホール底部と
側壁部と同時にAlを核に成長するため、1μm径のス
ルーホールに対し、約0.5μmのW成長膜厚で埋め込み
が完了している。
次に、本発明におけるW膜による穴埋めを実施した基
板について、選択性および微細孔導通部のコンタクト抵
抗について評価した。これらの結果は、後述する他の実
施例および比較例の結果と合わせ表4に示す。選択性に
ついては、1μmW埋め込み後の基板9を光学顕微鏡の倍
率を2000倍にして暗視野において観察し、ある領域にお
ける絶縁膜(SiO2)上に形成されたW粒の個数をカウン
トして単位面積当り(ここでは1cm2)の個数として換算
した。用いたテスト用基板には約200万個/cm2の密度で
スルーホールが開いており、大体の目安として例えばSi
O2上のW粒が100個/cm2の場合には、平均的にはスルー
ホールが2万個存在する領域のSiO2上に1個存在してい
るという具合である。選択性の良否を上記の観点から◎
(50個/cm2)〜××(全面成膜)に分類したが、この実
施例においては極めて良好であった。また、導通評価に
ついては、上記テスト用基板がW穴埋め後に上層Al配線
を形成すると、4000〜20万個連続スルーホールチェーン
の直列抵抗が測定される様になっており、Al配線抵抗分
を引いた抵抗値をスルーホールの数で割ったものをW/Al
界面部におけるコンタクト抵抗とした。本実施例におい
ては、0.10〜0.15Ω/μmとAl/Al界面部のコンタク
ト抵抗の約2〜3倍と極めて良好な値を示した。この値
は、475℃,90分の熱処理後においても殆んど変動がなか
った。
(実施例1−2) (実施例1−1)と同一の装置、基板を用い、スパッ
タエッチ、Cl2プラズマ連続処理を行った後、一旦大気
中に基板を取り出し、再びWの成膜処理以降を(実施例
1−1)と同じ条件で行った(表3の実施例1−2参
照)。本実施例は、高真空中(10-5Torr以下)での搬送
による連続処理を行った場合と行わない場合を比較する
ために行った。表4の実施例1−2に示したように選択
性に関しては、(実施例1−1)と全く同程度で極めて
良好であったが、導通評価において、W/Al界面部のコン
タクト抵抗が(実施例1−1)と比較して約3倍程度高
くなった。また、1μmの埋め込みに要する成膜時間が
(実施例1−1)に比べてやや長く必要とした。これ
は、一旦大気中に基板を出した時に、スルーホール底部
に露出したAl表面に自然酸化膜が形成されたためと推定
される。即ち、界面抵抗が増大するのは界面残留Oの増
加によるものであり、成膜時間を長く必要とするのは、
W成膜初期での核形成時間が長いためと考えられる。こ
の結果により導通特性の観点からは実施例1−1のよう
な連続処理の方が好ましいが、MOS系のLSIのように、導
通抵抗の要求仕様がバイポーラLSI程厳しくないものに
ついては、本実施例のように前処理と選択CVDを不連続
に行っても本発明の前処理方法が選択性向上について十
分効果があることは言うまでもない。
次に(実施例1−1)および(実施例1−2)の効果
をより詳細に確認するため、以下に3つの比較例を示
す。
(比較例1−1) (実施例1−1)と同一の装置、基板を用い、ロード
ロック室1で真空排気、加熱した後、直接成膜室2に搬
送し、無処理のままWの成膜処理以降を(実施例1−
1)と同じ条件で行った(表3参照)。これは、Arスパ
ッタ前処理の効果を確認するために行った。選択性に関
しては、(実施例1−1)よりも若干低下し、コンタク
ト抵抗に関しては(実施例1−1)に比較して約2桁以
上高い値となった。また、1μmの埋め込みに要する成
膜時間も2倍以上長くかかった(表4参照)。本比較例
の方が(実施例1−1)より選択性が若干悪い理由とし
て、スルーホール形成(ホトエッチング、レジスト除去
工程等)時に絶縁膜上を金属汚染したものが僅かながら
残留していること、あるいは、絶縁膜(プラズマSiO2
成膜時に既にSi遊離基あるいはSi−Si結合をSiO2表面に
僅かながら形成していることが考えられる。いずれにし
ても、用いたテスト用基板表面に元々そのような活性部
分が存在している場合でも、この活性部分に対しても上
記Cl2プラズマによる安定化処理の効果があることが確
認された。コンタクト抵抗および成膜時間については先
にも述べたように、Al表面に存在する表面酸化膜に起因
するものと考えられる。ただし、先に述べた公知例で
は、W成膜温度を380℃以上にすると良好な導通(0.3〜
0.7Ω/μm)が得られているのに対し、本比較例で
は450℃でWを成膜しているにもかかわらず極めて高い
コンタクト抵抗値を示したのは、本比較例(本実施例も
同じ)で用いたテスト用基板がAl配線の腐食を抑えるた
めにスルーホール形成のエッチング工程の最後にO2プラ
ズマによるAl表面酸化膜形成工程が入っているためであ
ると考えられる。即ち、先の(実施例1−2)で示した
様に、単なる大気中で形成されるAl表面自然酸膜の場合
には比較的良好な導通が得られるのに対し、O2プラズマ
によって形成されるAl表面酸化膜は膜厚も膜質も自然酸
化膜と比較して強固に除去され難いものであると考えら
れる。
(比較例1−2) (実施例1−1)と同一の装置、基板を用い、Cl2
ラズマによる安定化処理だけ行なわずに他は(実施例1
−1)と同じ条件で行った(表3参照)。この比較例の
プロセスフロー図を第7図に示す。これは、先の本発明
の効果の部分でも述べたが、Arスパッタエッチ処理によ
って活性化したSiO2表面にW成膜を行った場合にどのよ
うな結果が得られるかを確認するために行ったものであ
る。予想通り、著しく選択性が悪く成膜時間1分経過時
で既に全面成膜となってしまい、導通評価も行うことが
出来なかった(表4参照)。
(比較例1−3) (実施例1−1)と同一の装置、基板を用い、上記
(比較例1−2)に対してスパッタエッチ処理後、一旦
大気中に基板を取り出し、再びWの成膜処理以降を(比
較例1−2)と同じ条件で行った(表3参照)。これ
は、大気中のO2による酸化だけでもSiO2表面の安定化作
用が働くことが予想されたためである。この選択性およ
び導通評価結果を表4に示す。選択性は(比較例1−
2)に比べるとかなり良くはなって全面成膜は起らない
が、実用的なレベルでの選択性は得られない。また、コ
ンタクト抵抗も一旦大気にさらしてAl表面に自然酸化膜
を形成した分だけ(実施例1−2)とほぼ同程度に(実
施例1−1)よりも高くなっている。
次に、さらにCl2プラズマ処理の条件を詰めるために
以下に、Cl2プラズマ条件の異なる実施例(実施例1−
3〜1−6)を示す。
(実施例1−3,1−4) (実施例1−3,1−4)では表5に示すように夫々
(実施例1−1)のスパッタエッチ室3内背圧を1桁と
2桁低下させて行った。これは、人為的に大気をチャン
バ内へリークさせて背圧を調整したが、大気中の水分
(H2O),酸素(O2)等がCl2プラズマに混入することに
よる影響を確認するために行った。Cl2プラズマ条件お
よび選択性、導通評価、光学顕微鏡による外観評価等を
表6に示す。これらの結果から選択性に対しては全く影
響は与えないものの、背圧を低下させるに従い、配線の
一部に変色部が発生しコンタクト抵抗も上昇するという
結果が得られた。
この理由を探るため、Alベタ膜に(実施例1−4)と
同一条件でCl2プラズマ処理を行った後Wを200Å成膜し
たサンプル表面をSEMで観察するとともにW/Al界面部の
元素分析をESCAの深さ方向プロファイルで調べた。
その結果、Al表面に著しし凸凹(表面荒れ)が生じ、
また、第19図に示すようにW/Al界面にClは検出されなか
ったものの多量のFが残留しているのが観測された。即
ち、大気中のH2OやO2等のリークによりCl2プラズマに何
らかの影響を与え、Al表面に著しい荒れを生じさせ、W
成膜中にW/Al界面からFを抜け難くさせて、W/Al界面部
のコンタクト抵抗を上昇させたものと考えられる。上記
の結果から、Cl2プラズマ処理は十分な背圧下(10-6Tor
r以下)で行なうことが好ましいことが示される。
(実施例1−5,1−6) (実施例1−5)では表5に示すように(実施例1−
1)のCl2プラズマ条件において、RFの投入パワーを1
桁上げ、エッチング量もそれに伴ない20倍以上増やし、
また逆に、(実施例1−6)では、RFの投入パワーを2/
5に下げ、エッチング量も1Å以下とした。これらの実
施例における評価結果等を表6に示す。上記、いずれの
場合においても選択性に関しては極めて良好な結果が得
られた。驚くべきことに、Cl2プラズマによる安定化処
理では、SiO2表面エッチング量にして1Å以下であって
も十分な安定化効果が得られたことである。一方、導通
評価およびSEMによる断面観察評価において、(実施例
1−5)のサンプルにおいて、下地Al配線に膜ベリが観
測され、コンタクト抵抗も(実施例1−1)に対し2−
20倍と増加した。これは、Cl2プラズマによるSiO2のエ
ッチング量が70Åであっても、Alに対してはそれよりも
かなり速くなっていること、また、SEMでは確認できな
かったが、高いRFパワーのCl2プラズマにより少なから
ずAl表面にダメージ(表面荒れ等)があったものと推定
される。一方、RFパワーを(実施例1−1)よりも下げ
た(実施例1−6)ではコンタクト抵抗は実施例1−1
と同様非常に良好であった。
(実施例2) 第2図は、本発明におけるスルーホールへのW埋め込
み方法のうち、絶縁膜表面の安定化処理を大気圧のN2
囲分中で基板加熱処理によって行ったものプロセスフロ
ーを示す。(実施例1−1)と同一の装置、基板を用い
て行ったが、(実施例1−1)と異なる点はスパッタエ
ッチング室3においてArスパッタエッチ処理を行った
後、成膜室2に搬送し成膜室2において、大気圧のN2
囲気中で基板加熱処理を行うことにより絶縁膜表面の安
定化処理を行うことである。(実施例2)で行った処理
条件および評価結果を表3,4に示す。また(実施例2)
におけるスルーホール断面での埋め込み経過を示す拡大
図は、(実施例1−1)における第9図と全く同様であ
る。
表4から分かる様に、無処理の場合と同等の選択性を
確保して、かつ良好な導通特性(コンタクト抵抗)を示
しており、本実施例においても、ホール内表面の清浄化
および絶縁膜表面の安定化効果が発現していることが明
らかである。なお、本実施例では、300℃、2minのN2
理を行なったが200℃以上の温度で選択性向上効果が見
られた。また、Arスパッタエッチ処理による絶縁膜表面
の変質の程度が大きい場合には、必要に応じ、処理温度
を高くするか、あるいは処理時間を長くして処理するこ
とにより十分な効果を得ることができる。
(実施例3) 第3図は、本発明におけるスルーホームへのW埋め込
み方法のうち、前処理としてNF3をArに添加してプラズ
マエッチングすることにより、絶縁膜表面の活性化を伴
わずにスルーホール底部のAl配線上の酸化膜や汚れを除
去する清浄化処理を行ったもののプロセスフローを示す
ものである。
(実施例1−1)と同一の装置、基板を用いて行った
が、(実施例1−1)と異なる点は、スパッタエッチン
グ室3においてArとNF3を同時に導入し、一回のプラズ
マ処理で前処理を行うことである(表3参照)。(実施
例3)で行った処理条件および評価結果を表4に示す。
また(実施例3)におけるスルーホール断面での埋め込
み経過は(実施例1−1)で示した第9図とほぼ同様と
なった。ここで(実施例1−1)と異なる点は、先に述
べた様に第12図に示されるAl酸化膜(Al2O3)のエッチ
ングレートがArガス単独とNF3を添加したもので大きく
違い、単なる物理的なスパッタではなく、化学的なエッ
チング作用を用いていることである。このメカニズム
は、NF3のプラズマ中に発生したラジカルがAl2O3を直接
エッチングしている可能性もあるが、むしろ、Al2O3
一旦AlF3に変化し(フッ素置換反応)、AlF3の方がAl2O
3よりもスパッタされ易いため結果的に、NF3を添加する
ことによりエッチングレートが増大するとした方が自然
である。ただし、オーバーエッチング時にスルーホール
底部に露出するAlに対しては、Clのようなエッチング作
用がないため、第6図(b)において示した側壁へのAl
付着が生じ、Wによる埋め込み時には(実施例1−1)
と同様に第6図(d)のような埋込み形状となる。選択
性、コンタクト抵抗のいづれにおいても本実施例におけ
る結果は、(実施例1−1)の結果と同等で極めて良好
である(表4の実施例3参照)。本実施例に示した様に
Arに添加するハロゲンガスとしてフッ素系ガスを用いた
場合には、次の(実施例4)で示す塩素系ガスにおける
Alの腐食は全く起こらない。
(実施例4−1) (実施例1−1)と同一の装置、基板を用い、Ar/Cl2
混合プラズマ、O2プラズマの連続処理を行った後、Wの
成膜処理以降を(実施例1−1)と同じ条件で行った。
(表1の実施例4−1参照)。本実施例はプラズマエッ
チングガスとしてフッ素系ガス(NF3)の代わりに塩素
系ガス(Cl2)を用いた場合の一例として行った。第4
図に(実施例4−1)を行ったプロセスフローを示す。
また、(実施例4−1)におけるスルーホール断面での
埋め込み経過を表す拡大図を第10図に示す。ここで(実
施例1−1)と異なる点は、Al表面清浄化処理において
単なる物理的なスパッタではなく、化学的なエッチング
作用を用いているため、第10図(b)では第9図(b)
において見られた側壁にリスパッタしたAl膜は観察され
ず、結果的にWの埋め込み形状も第10図(c)に示され
る様にスルーホール底部からのみWが成長した形状とな
る。この方法を用いた場合、Wを穴埋めした後の平坦性
は向上するが、埋込むべきスルーホールの深さだけWの
成長膜厚を必要とするため、(実施例1−1)に比較し
て穴埋めに要する時間が長くなる。また、本実施例で塩
素系ガス(Cl2)を用いた場合には、(実施例3)でフ
ッ素系(NF3)ガスを用いた場合と違って、清浄化処理
を行った時にAlCl3等のW選択CVDを行い基板を大気中に
取り出した際にAl配線を腐食させる物質が基板に残留し
てしまう。従ってW選択CVDを行う前にAlCl3等の腐食性
物質を除去し、腐食防止処理を行う必要がある。(実施
例4−1)ではAr/Cl2混合プラズマを行った後、一旦放
電停止、Ar,Cl2導入停止真空排気後に、O2を導入し、O2
プラズマ放電を起こし、基板をO2プラズマに露すことに
より腐食防止処理を行った。表2の実施例2に示したよ
うに選択性に関しては、(実施例1)を全く同程度で極
めて良好であったが、導通評価において、W/Al界面部の
コンタクト抵抗が(実施例1)と比較して約2倍程度高
くなった。また、1μmの埋め込みに要する成膜時間が
(実施例1)に比べてやや長く必要とした。これは、O2
プラズマ処理を行った時に、スルーホール底部に露出し
たAl表面に酸化膜が形成されたためと推定される。即
ち、界面抵抗が増大するのは界面残留Oの増加によるも
のであり、成膜時間を長く必要とするとは、W成膜初期
での核形成時間が長いためと考えられる。しかし、一旦
Al表面に薄い酸化膜が形成されても導通評価結果からも
推察できる様に、W成膜時の初期に以下の反応式により
殆んどW/Al界面にOを残留させることはないと考えられ
る。
Al2O3+3WF6→3WOF4↑+2AlF3 (4) 上記反応式のAlF3については、フッ素系ガスのプラズ
マを用いた時にもAl表面に形成される物質であり、導通
評価結果から見ても特に問題になるとは考えられない。
あるいは、W成膜時の初期に還元ガスによりFを引き抜
きAl/W界面部に残留するFを減少させている可能性もあ
る。
(実施例4−2) (実施例4−1)とほぼ同様のプロセスであるが、腐
食防止処理として、O3プラズマ処理の代わりに基板をCV
Dリアクタに搬送した後加熱処理を行った。(表1の実
施例4−2参照)。本実施例は、実施例2と同様にプラ
ズマエッチングガスとして塩素系ガス(Cl2)を用いた
が、腐食防止処理として異なる方法を用いた一例として
行った。第5図は(実施例4−2)を行ったプロセスフ
ローを示す。
(実施例4−2)では、Ar/Cl2混合プラズマを行った
後、(実施例3)と同様にして基板を成膜室2に搬送し
た後H2ガス中で450℃の加熱処理を3分間行った。この
加熱処理によって、腐食性物質(AlCl3)を揮発させる
ことにより、W成膜後に基板を大気中に取り出しても腐
食が起こることがなくなる。(表2の実施例4−2)に
示した様に選択性に関しては(実施例1−1)と全く同
程度に極めて良好であった。また導通評価ではほぼ(実
施例4−1)と同様の結果が得られた。これは、加熱処
理中にAl表面が配管リークあるいは成膜室中の残留酸素
によって酸化したためと考えられる。
第9図に示した様な(実施例1−1)〜(実施例3)
によるスルーホール側壁からのW成長のあるW埋め込み
形状にするか、第10図に示す様な本実施例(4−1およ
び4−2)におけるスルーホール底部のみからのW成長
によるW埋め込み形状にするか、いずれを選択するか
は、埋込むべきスルーホールのアスペクト比(ホール深
さ/ホール径の種類や、同一基板上にどの程度深さの異
なるホールが存在するかどうかによると考えられる。即
ち、アスペクト比の小さなスルーホールを(実施例1−
1)の方法で埋込んだ場合、他のアスペクト比の大きな
同じ深さのホールを既に埋め込んた後でも十分な埋め込
んでいないという事態が生ずる。一方、著しく深さの異
なるスルーホールが同一基板上に存在し、これらを(実
施例4−1および4−2))の方法で埋め込んだ場合、
浅いホールは既に埋込んだ後でも深いホールは十分に埋
込んでいないという事態も生じてしまう。従って、スル
ーホールの種類によってこれらの方法を使い分ければ良
い。
また、スループットを向上させるためにW成膜の初期
には、W/Al界面部のコンタクト抵抗の低い380℃以上で
のH2還元を用い、薄いW膜がスルーホール底部全面に形
成された後、導入ガスを代え基板温度を下げて(250〜3
20℃)、成膜速度の速いSiH4系の還元ガスによるW成膜
処理を行うことも可能である。あるいは、MOS系のLSIの
ように、それ程コンタクト抵抗の要求仕様の厳しくない
場合には、W成膜処理の初期から成膜温度の低いSiH4
の還元ガスによるW成膜を行うことも可能である。
さらに、本実施例ではホール下地の清浄化を行なうた
め、エッチング量を250Åとしたが、10Å以下のエッチ
ング量でも選択性は無処理の場合より向上する。すなわ
ち、下地の清浄化処理とは切り離してCl2プラズマ処理
による絶縁膜表面の安定化処理を単独で選択CVDの前処
理に用いることで、選択性の向上効果があることは、す
でに述べた結果より明らかである。
(実施例5) 第6図は、本発明におけるコンタクトホールへのW埋
め込み方法において、ArとNF3の混合ガスのプラズマに
より、ドープされたSi,ポリSi,各種シリサイド等の異な
る下地が混在するホール底部の表面清浄化処理と絶縁膜
表面の安定化処理を同時に行ったもののプロセスフロー
を示す。
(実施例1−1)と同一の装置を用いて行ったが、
(実施例1−1)と異なる点は、先ずテスト用基板の下
流が異なり、プラズマ処理に用いるガスをCl2からNF3
代えたことである。また、H2還元W−CVDにおけるSiコ
ンタクト特有のエンクローチメントやワームホールとい
った問題を避けるため還元ガスにSiH4を用いた。
なお、このエンクローチメントやワームホールといっ
た現象については、前記したECS日本支部第1回シンポ
ジウム(1988年)「超LSICVD技術」予稿集,第48頁から
第65頁に述べられている。(実施例5)で行った処理条
件および評価結果を表3,4に示す。また、(実施例4)
におけるコンタクトホール断面での埋め込み経過を示す
拡大図をドープされたSi下地を一例として第11図に示
す。第11図(a)において、28は下地Si(n+−Siおよび
p+−Si)、29はBPSG、30は開口部Siの表面自然酸化膜で
ある。第11図(a)は第6図の処理をする前の状態であ
るが、コンタクトホール底部表面酸化膜はあらかじめ希
フッ酸溶液(HF:H2O=1:99)によるウエットエッチング
で一度除去してある。従って、スルーホール底部にある
酸化膜は、ウエットエッチング、水洗後の乾燥からロー
ドロック室に設置するまでの間に形成される自然酸化膜
だけである。第11図(b)はArとNF3の混合ガスのプラ
ズマ処理を行った後の状態であるが、(実施例3)と同
様、絶縁膜表面は安定代した状態を保ち、第9図(b)
(実施例1−1)に見られた側壁にリスパッタした下地
材質の付着した膜(ここではSi膜)は観察されず、結果
的にWの埋め込み形状も第11図(c)に示される様にコ
ンタクトホール底部からのみWが成長した形状となる。
本実施例におけるWCVDの還元ガスには、SiH4を用いた
が、W/Si界面における接着性が悪いという課題を解決す
るために、W成膜の初期には接着性の良いH2還元を用
い、薄いW膜がコンタクトホール底部全面に形成された
後、導入ガスを代え、成膜速度の速いSiH4系の還元ガス
によるW成膜処理を行うことも可能である。この方法に
おけるH2還元では、成膜温度をSiH4還元と同じ250〜270
℃程度にすれば、先に述べたエンクローチメントやトン
ネリングといった問題を生ずることはない。W1μm埋め
込み後の選択性は、(実施例1−1)と同様、極めて良
好である。これは、SiO2表面の安定化効果が特にハロゲ
ン系ガスの種類に左右されるものではなく、ケミカルエ
ッチング作用のあるものであれば十分効果があることを
意味している。ただし、下地との反応性を考慮すると、
コンタクトホール埋込みにおいてはNF3が特に好ましい
と考えられる。また、このW埋め込みによって形成され
たW/Si(n+),W/Si(p+),W/WSi2,W/poly−Si界面部の
コンタクト抵抗も極めて良好な値を示した。(n+はAs+
を70KeVのイオン打ち込みで5×105/cm2ドープしたも
の、p+はBF2 +を60KeVで1.5×106/cm2ドープしたもので
ある。)さらに、従来の課題で述べたような同一基板上
に下地の異なるコンタクトホールが混在した場合に、W
の埋め込み膜厚が均一にならないという問題に対して
も、本実施例においては、下地表面酸化膜のない状態に
連続してWを成膜したため、均一なWの埋込み膜厚が得
られ、本発明の有効性が確認された。
上記、幾つかの本発明における実施例を述べたが、本
発明は、上記実施例で示した装置、条件にのみ制約され
ることなく、Wの選択成膜が可能なコールドウオール型
CVD成膜室と、金属汚染のないArスパッタエッチ処理お
よびNF3,Cl2,BCl3等のハロゲン系ガスが導入できるスパ
ッタエッチ室と両者間を基板の真空搬送ができる搬送機
構を有するW選択CVD装置全てが処理条件を選ぶことに
より使用できる。本実施例では、ハロゲン系ガスプラズ
マ処理を、スパッタエッチング室で行ったが、他の金属
汚染のない方法、例えばECRマイクロ波プラズマ法等半
導体プロセスに適用あるいは適用検討されている方法を
用いることができる。また、本発明の実施例のうち、腐
食防止処理として、O2プラズマ処理、あるいは加熱処理
を示したが、単に腐食性物質を除去すれば良いのであっ
て、例えば拡散炉を用いて大気圧N2中高温放置等半導体
プロセスに適用あるいは適用検討されている方法を用い
ることができる。さらに、対象とする選択CVDの系およ
び金属も上記実施例のWF6−H2系あるいはWF6−SiH4系に
よるWの選択CVDに限ることなく、選択CVDを可能とする
システム、例えばMoF6−H2系、MoF6−SiH4系によるMoの
選択CVD、アルキルAlを原料とするAlの選択CVDにも本発
明が適用できることは言うまでもない。
〔発明の効果〕 以上述べたきたように、基板上の絶縁膜に基板下地の
一部を露出させるために設けた微細孔を金属の選択CVD
により穴埋めする方法において、本発明の方法、即ち、
選択CVDを施す前に当該下地について、予めArスパッタ
エッチング下地クリーニング処理およびそこで活性化し
た絶縁膜表面の安定化処理を順次あるいは同時に施し、
また場合によっては、下地の防食処理を施し、処理後の
下地金属を大気にさらすことなく選択CVD処理を施すこ
とによって、選択性が良好でかつ下地金属と穴埋め金属
間の界面抵抗の低い穴埋めを行なうことができる。この
ことにより、微細接続孔の穴埋めが必要なLSIや計算機
等の多層プリント板等の多層配線の信頼性向上に寄与す
ることができる。
【図面の簡単な説明】
第1図〜第7図は本発明の方法によりスルーホールまた
はコンタクトホールをWで埋め込む時の選択CVDにおけ
るプロセスフロー図、第8図は本発明の実施例で用いた
CVD装置の構成図、第9〜11図は本発明の方法によりス
ルーホールまたはコンタクトホールをWで埋め込む過程
を示す部分拡大図、第12図はArスパッタエッチ、Ar/NF3
混合プラズマ、Ar/Cl2混合プラズマおよびAr/BCl3混合
プラズマによるAl酸化膜(Al2O3膜)のエッチングレー
トをプラズマへの投入パワーに対しプロットした図、第
13〜16図は夫々、無処理,Arスパッタエッチング処理
後、Arスパッタエッチング処理+Cl2プラズマ処理後のS
iO2表面をESCAで分析した時のSi2pピークのスペクトル
を示す図、第17,18および19図は、夫々、無処理,スパ
ッタエッチング処理+Cl2プラズマ処理(2条件)したA
l膜上にW膜を成膜したものをESCA分析した時の深さ方
向プロファイルを示す図。 1……ロードロック室、2……成膜室 3……スパッタエッチ室、4,5……ゲートバルブ 6……加熱用ランプ、7……熱電対 8……カソード電極、9……基板 10……赤外放射温度計 11……WF6,H2,SiH4,H2ガス導入管 12……Ar,Cl2,BCl3,NF3,O2ガス導入管 13……高周波電源、14……石英窓 21……Si、22……Al配線 23……プラズマ酸化膜、24……Al表面酸化膜 25……リスパッタしたAl、26……SiO2表面活性層 27……W、28……ドープしたSi 29……BPSG、30……Si表面酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 21/285 301 H01L 21/285 301R 21/3065 21/90 C 21/768 21/302 N (72)発明者 小林 秀 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 笠原 修 東京都小平市上水本町1450番地 株式会 社日立製作所デバイス開発センター内 (72)発明者 田丸 剛 東京都小平市上水本町1450番地 株式会 社日立製作所デバイス開発センター内 (72)発明者 根津 広樹 東京都小平市上水本町1450番地 株式会 社日立製作所デバイス開発センター内 (56)参考文献 特開 昭62−291918(JP,A) 特開 昭62−11227(JP,A) 特開 昭58−127329(JP,A) 特開 平1−253241(JP,A) 特開 昭61−160939(JP,A) 特開 平2−38568(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 21/28 - 21/288 H01L 21/768 H01L 21/302 - 21/308 H01L 21/205 C23C 16/02 - 16/06

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】基板上の絶縁膜に基板下地の一部を露出さ
    せるために設けた微細孔を金属でCVDにより穴埋めする
    方法において、 (1) 微細孔底部下地表面の物理的清浄化処理 (2) Cl2あるいは塩素化合物を含むガスのプラズマ
    処理による上記清浄化処理によって活性化した絶縁膜表
    層部の安定化処理 (3) 金属の選択CVD の3つの処理を順次行うことを特徴とする微細孔への金
    属穴埋め方法。
JP17791489A 1988-07-27 1989-07-12 微細孔への金属穴埋め方法 Expired - Fee Related JP2947818B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63-185598 1988-07-27
JP18559888 1988-07-27

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP18307696A Division JPH097969A (ja) 1996-07-12 1996-07-12 微細孔への金属穴埋め方法

Publications (2)

Publication Number Publication Date
JPH02132825A JPH02132825A (ja) 1990-05-22
JP2947818B2 true JP2947818B2 (ja) 1999-09-13

Family

ID=16173602

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17791489A Expired - Fee Related JP2947818B2 (ja) 1988-07-27 1989-07-12 微細孔への金属穴埋め方法

Country Status (3)

Country Link
US (2) US5498768A (ja)
JP (1) JP2947818B2 (ja)
KR (1) KR930006122B1 (ja)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02139932A (ja) * 1988-11-21 1990-05-29 Toshiba Corp 半導体装置の製造方法
JP2822460B2 (ja) * 1989-07-13 1998-11-11 ソニー株式会社 多層配線形成方法
JP2808998B2 (ja) * 1992-07-27 1998-10-08 日本電気株式会社 半導体装置の製造方法
US5486492A (en) * 1992-10-30 1996-01-23 Kawasaki Steel Corporation Method of forming multilayered wiring structure in semiconductor device
EP0608628A3 (en) 1992-12-25 1995-01-18 Kawasaki Steel Co Method for manufacturing a semiconductor device having a multi-layer interconnection structure.
JP3326974B2 (ja) * 1994-07-28 2002-09-24 ソニー株式会社 多層配線の形成方法および半導体装置の製造方法
JP2765625B2 (ja) * 1995-12-05 1998-06-18 日本電気株式会社 半導体装置の製造方法とスルーホールのTi膜の腐食防止方法
KR100218269B1 (ko) * 1996-05-30 1999-09-01 윤종용 건식 에칭기의 잔류 가스 제거 장치 및 방법
CN1148789C (zh) 1996-07-03 2004-05-05 泰格尔公司 腐蚀半导体晶片的方法和装置
US6500314B1 (en) 1996-07-03 2002-12-31 Tegal Corporation Plasma etch reactor and method
US6127277A (en) * 1996-07-03 2000-10-03 Tegal Corporation Method and apparatus for etching a semiconductor wafer with features having vertical sidewalls
US6048435A (en) 1996-07-03 2000-04-11 Tegal Corporation Plasma etch reactor and method for emerging films
DE19628459A1 (de) 1996-07-15 1998-01-29 Siemens Ag Halbleiterbauelement mit niedrigem Kontaktwiderstand zu hochdotierten Gebieten
TW314654B (en) * 1996-09-07 1997-09-01 United Microelectronics Corp Manufacturing method of conductive plug
US5913144A (en) * 1996-09-20 1999-06-15 Sharp Microelectronics Technology, Inc. Oxidized diffusion barrier surface for the adherence of copper and method for same
US5918150A (en) * 1996-10-11 1999-06-29 Sharp Microelectronics Technology, Inc. Method for a chemical vapor deposition of copper on an ion prepared conductive surface
US5851367A (en) * 1996-10-11 1998-12-22 Sharp Microelectronics Technology, Inc. Differential copper deposition on integrated circuit surfaces and method for same
JPH10214896A (ja) * 1996-11-29 1998-08-11 Toshiba Corp 半導体装置の製造方法及び製造装置
EP0865079A3 (en) * 1997-03-13 1999-10-20 Applied Materials, Inc. A method for removing redeposited veils from etched platinum surfaces
US5872058A (en) * 1997-06-17 1999-02-16 Novellus Systems, Inc. High aspect ratio gapfill process by using HDP
US6391786B1 (en) * 1997-12-31 2002-05-21 Lam Research Corporation Etching process for organic anti-reflective coating
US6323132B1 (en) 1998-01-13 2001-11-27 Applied Materials, Inc. Etching methods for anisotropic platinum profile
US6265318B1 (en) 1998-01-13 2001-07-24 Applied Materials, Inc. Iridium etchant methods for anisotropic profile
EP1048064A1 (en) 1998-01-13 2000-11-02 Applied Materials, Inc. Etching methods for anisotropic platinum profile
US6919168B2 (en) 1998-01-13 2005-07-19 Applied Materials, Inc. Masking methods and etching sequences for patterning electrodes of high density RAM capacitors
JP3116897B2 (ja) * 1998-03-18 2000-12-11 日本電気株式会社 微細配線形成方法
US6323435B1 (en) 1998-07-31 2001-11-27 Kulicke & Soffa Holdings, Inc. Low-impedance high-density deposited-on-laminate structures having reduced stress
JP2003527740A (ja) * 1998-07-31 2003-09-16 キューリック アンド ソファ ホールディングズ インコーポレイテッド 応力を低減した低インピーダンス・高密度の積層上堆積構造体の形成方法
US6136670A (en) * 1998-09-03 2000-10-24 Micron Technology, Inc. Semiconductor processing methods of forming contacts between electrically conductive materials
JP3606095B2 (ja) * 1998-10-06 2005-01-05 セイコーエプソン株式会社 半導体装置の製造方法
JP3528665B2 (ja) 1998-10-20 2004-05-17 セイコーエプソン株式会社 半導体装置の製造方法
JP3533968B2 (ja) 1998-12-22 2004-06-07 セイコーエプソン株式会社 半導体装置の製造方法
US6177347B1 (en) 1999-07-02 2001-01-23 Taiwan Semiconductor Manufacturing Company In-situ cleaning process for Cu metallization
US6184132B1 (en) * 1999-08-03 2001-02-06 International Business Machines Corporation Integrated cobalt silicide process for semiconductor devices
US6833623B2 (en) * 1999-08-11 2004-12-21 Micron Technology, Inc. Enhanced barrier liner formation for via
JP3705724B2 (ja) * 1999-11-19 2005-10-12 Necエレクトロニクス株式会社 半導体装置の製造方法
US6245666B1 (en) 2000-04-03 2001-06-12 Taiwan Semiconductor Manufacturing Company Method for forming a delamination resistant multi-layer dielectric layer for passivating a conductor layer
JP4677654B2 (ja) * 2000-04-19 2011-04-27 日本電気株式会社 透過型液晶表示装置及びその製造方法
TW480619B (en) * 2001-04-17 2002-03-21 United Microelectronics Corp Cleaning method for dual damascene manufacture process
WO2002092242A1 (en) * 2001-05-16 2002-11-21 Board Of Regents Selective deposition of materials for the fabrication of interconnects and contacts on semiconductors devices
JP3989286B2 (ja) * 2002-04-26 2007-10-10 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3696587B2 (ja) * 2002-10-11 2005-09-21 沖電気工業株式会社 半導体素子の製造方法
US20070082494A1 (en) * 2005-10-03 2007-04-12 United Microelectronics Corp. Method for forming silicide layer
JP5041713B2 (ja) * 2006-03-13 2012-10-03 東京エレクトロン株式会社 エッチング方法およびエッチング装置、ならびにコンピュータ読取可能な記憶媒体
US7651948B2 (en) * 2006-06-30 2010-01-26 Applied Materials, Inc. Pre-cleaning of substrates in epitaxy chambers
US8211801B2 (en) 2010-09-02 2012-07-03 United Microelectronics Corp. Method of fabricating complementary metal-oxide-semiconductor (CMOS) device
US8642457B2 (en) 2011-03-03 2014-02-04 United Microelectronics Corp. Method of fabricating semiconductor device
US8501634B2 (en) 2011-03-10 2013-08-06 United Microelectronics Corp. Method for fabricating gate structure
US8519487B2 (en) 2011-03-21 2013-08-27 United Microelectronics Corp. Semiconductor device
US8324118B2 (en) 2011-03-28 2012-12-04 United Microelectronics Corp. Manufacturing method of metal gate structure
US8921238B2 (en) 2011-09-19 2014-12-30 United Microelectronics Corp. Method for processing high-k dielectric layer
US8426277B2 (en) 2011-09-23 2013-04-23 United Microelectronics Corp. Semiconductor process
US9000568B2 (en) 2011-09-26 2015-04-07 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
JP2013077711A (ja) * 2011-09-30 2013-04-25 Sony Corp 半導体装置および半導体装置の製造方法
US8802579B2 (en) 2011-10-12 2014-08-12 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US8440511B1 (en) 2011-11-16 2013-05-14 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
US8987096B2 (en) 2012-02-07 2015-03-24 United Microelectronics Corp. Semiconductor process
US9478627B2 (en) 2012-05-18 2016-10-25 United Microelectronics Corp. Semiconductor structure and process thereof
US8501636B1 (en) 2012-07-24 2013-08-06 United Microelectronics Corp. Method for fabricating silicon dioxide layer
US9117878B2 (en) 2012-12-11 2015-08-25 United Microelectronics Corp. Method for manufacturing shallow trench isolation
US8951884B1 (en) 2013-11-14 2015-02-10 United Microelectronics Corp. Method for forming a FinFET structure

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6501786A (ja) * 1964-02-26 1965-08-27
JPS5210072A (en) * 1975-07-14 1977-01-26 Matsushita Electronics Corp Method for growing epitaxial crystal
US4172004A (en) * 1977-10-20 1979-10-23 International Business Machines Corporation Method for forming dense dry etched multi-level metallurgy with non-overlapped vias
US4351697A (en) * 1982-01-04 1982-09-28 Western Electric Company, Inc. Printed wiring boards
US4411734A (en) * 1982-12-09 1983-10-25 Rca Corporation Etching of tantalum silicide/doped polysilicon structures
US4517225A (en) * 1983-05-02 1985-05-14 Signetics Corporation Method for manufacturing an electrical interconnection by selective tungsten deposition
US4619840A (en) * 1983-05-23 1986-10-28 Thermco Systems, Inc. Process and apparatus for low pressure chemical vapor deposition of refractory metal
US4584207A (en) * 1984-09-24 1986-04-22 General Electric Company Method for nucleating and growing tungsten films
US4595608A (en) * 1984-11-09 1986-06-17 Harris Corporation Method for selective deposition of tungsten on silicon
DE3650077T2 (de) * 1985-03-15 1995-02-23 Hewlett Packard Co Metallisches Verbindungssystem mit einer ebenen Fläche.
US4613400A (en) * 1985-05-20 1986-09-23 Applied Materials, Inc. In-situ photoresist capping process for plasma etching
US4741928A (en) * 1985-12-27 1988-05-03 General Electric Company Method for selective deposition of tungsten by chemical vapor deposition onto metal and semiconductor surfaces
US4889589A (en) * 1986-06-26 1989-12-26 United Technologies Corporation Gaseous removal of ceramic coatings
US4951601A (en) * 1986-12-19 1990-08-28 Applied Materials, Inc. Multi-chamber integrated process system
US4895734A (en) * 1987-03-31 1990-01-23 Hitachi Chemical Company, Ltd. Process for forming insulating film used in thin film electroluminescent device
US4720322A (en) * 1987-04-13 1988-01-19 Texas Instruments Incorporated Plasma etching of blind vias in printed wiring board dielectric
US4776087A (en) * 1987-04-27 1988-10-11 International Business Machines Corporation VLSI coaxial wiring structure
US4838992A (en) * 1987-05-27 1989-06-13 Northern Telecom Limited Method of etching aluminum alloys in semi-conductor wafers
JP2528147B2 (ja) * 1987-10-27 1996-08-28 キヤノン株式会社 磁気潜像担持体
EP0376252B1 (en) * 1988-12-27 1997-10-22 Kabushiki Kaisha Toshiba Method of removing an oxide film on a substrate
US4992134A (en) * 1989-11-14 1991-02-12 Advanced Micro Devices, Inc. Dopant-independent polysilicon plasma etch

Also Published As

Publication number Publication date
KR930006122B1 (ko) 1993-07-07
JPH02132825A (ja) 1990-05-22
US5498768A (en) 1996-03-12
KR900001875A (ko) 1990-02-27
US5670421A (en) 1997-09-23

Similar Documents

Publication Publication Date Title
JP2947818B2 (ja) 微細孔への金属穴埋め方法
JP2828540B2 (ja) シリコン半導体ウエハのための低抵抗かつ低欠陥密度のタングステンコンタクトを形成する方法
JP3228746B2 (ja) シランを用いないcvdにより窒化チタン上にタングステンを核生成する方法
US7208411B2 (en) Method of depositing metal film and metal deposition cluster tool including supercritical drying/cleaning module
US5236868A (en) Formation of titanium nitride on semiconductor wafer by reaction of titanium with nitrogen-bearing gas in an integrated processing system
US6245654B1 (en) Method for preventing tungsten contact/via plug loss after a backside pressure fault
US6029680A (en) Method for in situ removal of particulate residues resulting from cleaning treatments
US5780929A (en) Formation of silicided junctions in deep submicron MOSFETS by defect enhanced CoSi2 formation
JP2001144090A (ja) 半導体装置の製造方法
JPH08279511A (ja) シリコン移動を減少させる金属窒化物膜処理方法
US20030027427A1 (en) Integrated system for oxide etching and metal liner deposition
JPH10125782A (ja) 半導体装置の製造方法
JPH10214896A (ja) 半導体装置の製造方法及び製造装置
KR100259692B1 (ko) 매립형 접촉 구조를 가진 반도체 장치의 제조 방법
US6793735B2 (en) Integrated cobalt silicide process for semiconductor devices
US20180145034A1 (en) Methods To Selectively Deposit Corrosion-Free Metal Contacts
US20050106866A1 (en) Method of manufacturing semiconductor device
US6136691A (en) In situ plasma clean for tungsten etching back
JP3270196B2 (ja) 薄膜形成方法
US6174795B1 (en) Method for preventing tungsten contact plug loss after a backside pressure fault
JPH097969A (ja) 微細孔への金属穴埋め方法
US6291346B1 (en) Titanium silicide layer formation method
US6224942B1 (en) Method of forming an aluminum comprising line having a titanium nitride comprising layer thereon
JP4559565B2 (ja) 金属配線の形成方法
JP3239460B2 (ja) 接続孔の形成方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees