JP2003527740A - 応力を低減した低インピーダンス・高密度の積層上堆積構造体の形成方法 - Google Patents

応力を低減した低インピーダンス・高密度の積層上堆積構造体の形成方法

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JP2003527740A
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layer
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area
reducing
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ジャン， アイ． ストランドバーグ，
デイヴィッド， ジェイ． チャザン，
マイケル， ピー． スキンナー，
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キューリック アンド ソファ ホールディングズ インコーポレイテッド
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Abstract

(57)【要約】 応力を低減した低インピーダンス・高密度の積層上堆積（Ｄ／Ｌ）構造体を形成する方法の特徴により、積層プリント回路基板上にある金属化が低減される。このようにして、構造体の熱サイクル中に通常存在する積層材料に隣接して設けられた誘電材料上にかかる単位面積当りの力が弱められる。

Description

【発明の詳細な説明】
【０００１】
【関連特許出願のクロスリファレンス】
本願は、１９９８年８月１８日に出願された「拡張積層構造体およびプロセス
（ＥＸＴＥＮＤＥＤ ＬＡＭＩＮＡＴＥ ＳＴＲＵＣＴＵＲＥ ＡＮＤ ＰＲＯ
ＣＥＳＳ）」という発明の名称の米国仮特許出願第６０／０９７，１４０号およ
び１９９８年８月１８日に出願された「銅厚（ＴＨＩＣＫＮＥＳＳ ＯＦ ＣＯ
ＰＰＥＲ）」の非仮特許出願であり、Ｊａｎ Ｓｔｒａｎｄｂｅｒｇは前述の仮
特許出願の一発明者である。本願はまた、１９９８年７月３１日に出願された「
高密度配線共通回路ベース上に堆積させた薄膜層の応力を制御する方法（ＭＥＴ
ＨＯＤ ＦＯＲ ＣＯＮＴＲＯＬＬＩＮＧ ＳＴＲＥＳＳ ＩＮ ＴＨＩＮ Ｆ
ＩＬＭ ＬＡＹＥＲＳ ＤＥＰＯＳＩＴＥＤ ＯＶＥＲ Ａ ＨＩＧＨ ＤＥＮ
ＳＩＴＹ ＩＮＴＥＲＣＯＮＮＥＣＴ ＣＯＭＭＯＮ ＣＩＲＣＵＩＴ ＢＡＳ
Ｅ）」という発明の名称であるＪａｎ Ｓｔｒａｎｂｅｒｇの非仮特許出願第０
９／１２７，５７９号と、１９９８年１０月１３日に出願された「高密度配線プ
リント配線基板の応力低減方法として堆積させた薄膜積層体（ＤＥＰＯＳＩＴＥ
Ｄ ＴＨＩＮ ＦＩＬＭ ＢＵＩＬＤ−ＵＰ ＬＡＹＥＲ ＤＩＭＥＮＳＩＯＮ
Ｓ ＡＳ Ａ ＭＥＴＨＯＤ ＯＦ ＲＥＬＩＥＶＩＮＧ ＳＴＲＥＳＳ ＩＮ
ＨＩＧＨ ＤＥＮＳＩＴＹ ＩＮＴＥＲＣＯＮＮＥＣＴ ＰＲＩＮＴＥＤ Ｗ
ＩＲＩＮＧ ＢＯＡＲＤ ＳＵＢＳＴＲＡＴＥＳ）」という発明の名称であるＪ
ａｍｅｓ Ｌ．Ｌｙｋｉｎｓの非仮特許出願第０９／１７２，１７８号と、１９
９８年１１月１３日に出願された「高密度配線基板の開いたバイアを検出する改
善方法および構造体（ＡＮ ＩＭＰＲＯＶＥＤ ＭＥＴＨＯＤ ＡＮＤ ＳＴＲ
ＵＣＴＵＲＥ ＦＯＲ ＤＥＴＥＣＴＩＮＧ ＯＰＥＮ ＶＩＡＳ ＩＮ ＨＩ
ＧＨ ＤＥＮＳＩＴＹ ＩＮＴＥＲＣＯＮＮＥＣＴ ＳＵＢＳＴＲＡＴＥＳ）」
という発明の名称であるＤａｖｉｄ Ｊ．Ｃｈａｚａｎの非仮特許出願第０９／
１９１，５９４号の優先権を主張するものである。仮特許出願第６０／０９７，
１４０号および同第６０／０９７，１６９号と、非仮特許出願第０９／１２７，
５７９号、同第０９／１７２，１７８号および同第０９／１９１，５９４号の内
容全体は、本願明細書に参照により引用されたものとする。本願はまた、１９９
８年７月３１日に出願されたＤａｖｉｄ Ｊ．Ｃｈａｚａｎの米国非仮特許出願
第０９／１２７，５８０号の優先権を主張するものである。
【０００２】
【発明の属する技術分野】
本発明は、従来のプリント配線基板上に形成される高密度配線構造体を高速に
形成するための薄膜堆積技術の使用に関する。さらに詳しく言えば、本発明は、
プリント配線基板とその上に堆積した薄膜層間に蓄積する応力の影響を最小限に
抑えながら、その結果生じた構造体のインピーダンスを比較的全般的に低く維持
するための改善方法に関する。本発明の方法はまた、パッケージされたデバイス
を保持する高密度子基板上の配線形成に有益である。
【０００３】
【従来の技術】
半導体産業では、より複雑かつ高密度の集積回路の製造の開発が進んでいる。
しかしながら、これらの集積回路には、より複雑になると回路チップ上の入出力
パッド数の増大につながるものがある。同時に、チップの高密度化に伴い、入出
力パッドのピッチが狭くなっている。これらの２つの傾向が絡み合うことで、外
界とのインタフェースとなるパッケージへのチップの接続や、他の集積回路デバ
イスへのチップの内部接続に必要なコネクタピンの配線密度が増大している。
【０００４】 １以上の集積回路および関連する構成部品を内部接続するための数々のさまざ
まな技術が開発されてきた。その技術の一つに、クワッドフラットパック（ＱＦ
Ｐ）などの表面実装デバイスに集積回路がパッケージされていた時期に広く使用
されていた従来のプリント配線板（ＰＷＢ）技術に基づいたものがある。ＰＷＢ
技術は、一般に、必要とされる配線構造体を形成するためのビルディングブロッ
クとして、銅および誘電材料のサブラミネートを用いる。ＰＷＢ技術でサブラミ
ネートに銅の導電パターンを形成するプロセスには、一般に、銅層上にドライフ
ィルムフォトレジストを形成するステップと、フォトレジストをパターニング・
現像して適切なマスクを形成するステップと、選択的にエッチングして不要な銅
を除去し、導電層に所望のパターンを残すステップとが含まれる。
【０００５】 ＰＷＢ技術で使用する基板は、大面積パネルにおいて製造されて製造コストを
より低く抑えるためコスト効率が良い。この技術を用いた配線処理の解決策は、
一般に、銅と低誘電率（例えば、４．０以下）を採用することにより、比較的良
好な特性を備えている。しかしながら、プリント配線板産業は、パッド密度とパ
ッド数の面から半導体製造の進歩の勢いに付いていけなかった。その結果、半導
体メーカーとプリント配線板メーカーとの間に能力のギャップが生じている。
【０００６】 応用のなかには、２以上のラミネートを積層させて最終的な構造体を形成する
ものがある。積層した層間は、機械的に穿孔してスルーホールを形成し、メッキ
を施すことにより配線が形成される。穿孔処理プロセスは、比較的低速かつ高コ
ストで、大量の基板スペースが必要となることがある。配線パッド数が増加する
と、配線構造体を形成するために、より多数の信号層を使用することが多くなる
。このような制限があると、従来のプリント配線板技術では、高密度集積パッケ
ージングおよび子基板の組立てにおいて、多数の金属層（例えば、９層以上）が
必要となる応用がある。これに関して、多数の層を利用すると、一般に、高コス
トになり電気特性が低下する。また、この技術では、パッドサイズにより任意の
層の配線密度が制限される。したがって、ＰＷＢ技術が有益な応用もあるが、こ
の技術はその他の応用に必要な配線密度を与えることができない。
【０００７】 ＰＷＢ技術の配線密度を高めるために、いわゆるビルドアップ多層と呼ばれる
最新のプリント配線板技術が開発されてきた。この技術では、従来のプリント配
線板のコアが出発点となっている。標準的な穿孔およびめっき技術により、コア
にめっきを施したスルーホールが形成される。基礎となるコアから、このビルド
アップアプローチには多くのやり方がある。通常、従来のように組み立てられた
プリント配線基板の上部および底部の主要表面に、約５０ミクロン厚の誘電体層
が積層される。レーザーアブレーション、フォトマスク／プラズマエッチングま
たは他の既知の方法により、ビルドアップ層にバイアが形成される。次いで、上
側表面と下側表面の両方を金属化するパネルめっき処理ステップを施す前に、無
電極シーディングステップが行われる。次いで、引き続きマスキングステップと
ウェットエッチングステップを施すことにより、積層された誘電体層の上に所望
の導電パターンが画定される。
【０００８】 この技術により、ビルドアップ層がない標準的なＰＷＢ技術よりも密度の面で
多大な改良が施される。しかしながら、このようなビルドアップ基板には、高密
度パッケージングと子基板の要求度の高まりに見合うために、多数の層が必要と
なる。したがって、この技術でも制限がある。
【０００９】 高密度配線応用のパッケージ化に使用される別の従来のアプローチでは、同時
焼成セラミック基板が用いられ、これは一般に、多層セラミックまたはＭＬＣ技
術と呼ばれる。基本的に、ＭＬＣ技術では、セラミック混合物をシートに伸ばし
、シートを乾燥させ、バイアを穿孔し、セラミック表面上のトレースパターンを
表す金属ペーストで伸ばしたシートをスクリーニングし、層をすべて重ねてラミ
ネートした後、高温（例えば、８５０℃を超える温度）で同時焼成することによ
り、所望の配線が得られる。
【００１０】 ＭＬＣ構造は、コストの問題よりも高密度配線パッケージの強靭性が重要な高
密度・高信頼性の製品でこれまで多く使用されてきた。セラミックに気密封止を
作ることができると、従来のプリント配線板技術では耐用できない環境への耐久
性が高まる。この技術により、高密度パッケージングの応用（例えば、１０００
パッドよりも多い）が可能となるが、これもまた非常にコストがかかる。さらに
、セラミック材料の誘電率が比較的高い（例えば、５．０から９．０）ため、信
号の伝播時間などの性能特性に影響を与える。ＭＬＳ技術を用いると、ＰＷＢ技
術よりも配線密度が高くなるが、最新の高密度配線の応用の一部に必要とされる
配線密度を提供できない。
【００１１】 第３のアプローチとして、高密度配線およびパッケージング業界の動向は、薄
膜堆積技術を用いた高密度配線の応用の処理に向けられてきた。これは、広義に
は積層上への堆積技術またはＤ／Ｌ技術と呼ばれることがあり、同様に、マルチ
チップモジュールの意味でＭＣＭ−ＤまたはＭＣＭ堆積技術と呼ばれることもあ
る。いくつかの応用では、このようなＤ／Ｌ技術に、上述した積層プリント配線
板などの大面積基板上に薄膜導電トレースを形成してパターニングさせるステッ
プが含まれる。このような大面積基板は、４０センチメートル×４０センチメー
トル以上の表面積をもつものであってよく、これにより製造コストが安価になり
コスト効率が良好になる。
【００１２】 Ｄ／Ｌ技術は、プリント配線板上のビルドアップ多層を使用するかまたは使用
せずに、高密度・低コストの配線要求に応えるための突破口として低コストのプ
リント配線板構造体の組合せを利用する。このように既存する従来の大量プリン
ト配線板技術と最新の薄膜堆積技術を組み合わせると、前述したＰＷＢおよびＭ
ＬＣ技術と比較して経済的な利益が多大になり、密度が高まる。
【００１３】 Ｄ／Ｌ技術の１つの主要な特徴は、プリント配線板の片側にのみ薄膜プロセス
を用いて、高配線密度の基板を形成する点である。高密度配線は、絶縁薄膜層と
導電薄膜層を交互に堆積させて形成される。このように堆積したいくつかの層の
全厚は、従来の単一ビルドアップ層の厚みよりも薄い。これにより、基板の反り
を防ぐために、上部と底部の両方でビルドアップ層のバランスをとる必要がなく
なる。
【００１４】 Ｄ／Ｌプロセスでは、最初にプリント配線基板の上面に絶縁誘電体層を設ける
ステップと、誘電体層上に導電材料を堆積させるステップと、導電材料に回路パ
ターンを形成するステップと、次の絶縁層と導電層を堆積させるステップとが含
まれる。このように形成されるさまざまな層は、ウェット化学エッチング、フォ
ト露光および現像、またはレーザーアブレーションなど、さまざまな既知の技術
を用いて形成したバイアを介して接続される。このように、三次元に堆積された
積層構造体が得られることで、狭い物理領域に高密度の配線パターンを作成する
ことができる。
【００１５】 Ｄ／Ｌ技術には明確な利点があるにもかかわらず、上に堆積する薄膜層が適切
に実行されなければ、欠陥モードおよび特性の制限を生じかねない問題をかかえ
ている。プリント配線基板の表面上に堆積された薄膜層の実行の１つの重要な態
様は、処理および動作の両方で発生する機械的応力の制御である。これらの応力
を制御する鍵は、応力発生源を把握し、それらを最小限に抑える方法および構造
体を提供することである。
【００１６】 高密度配線構造体の応力の原因となる発生源はさまざまである。これらの発生
源には、誘電性のラミネートと導電材料間の熱膨張率の差、物理的な取扱い、プ
リント配線基板と堆積された薄膜ビルドアップ層との両方の誘電材料のポリマー
が吸収する水蒸気が含まれる。このような応力はそれぞれ、誘電材料の亀裂およ
び導電材料の亀裂や層間剥離などの欠陥の発生源となる可能性がある。いずれの
場合も、断線や短絡により完成した高密度配線構造体の機能性が破壊されること
がある。物理的な取扱いに関連する応力は、適切なプロセスデザイン、オペレー
タのトレーニングおよび適切な取付けデザインを行うことで実質的に排除できる
。しかしながら、熱変化に関する応力は、高密度配線構造体のデザインを適切な
ものにすることによって最小限に抑えなければならない。
【００１７】 熱変化に関する応力の発生原因にはいくつかあるが、結果的には、高密度配線
構造体の金属導電特徴とその周囲にある誘電体との境界に応力が蓄積する。十分
な応力が蓄積すると亀裂が広がり、中断されなければ、上に堆積された薄膜層を
伝わって欠陥となることがある。応力低減の試みの一つに、堆積時に誘電体層に
充填材を添加するステップがある。充填材の作用により、材料間が熱的に不一致
であることから生じる応力を受ける場合、材料の脆性を低下させて誘電体層の耐
久性が高められる。典型的な充填材には、二酸化シリコンなどのシリカ化合物や
シリカガラスなどが含まれる。さらに、充填材としてゴム化合物が用いられてよ
い。誘電体層の充填材含有量が増大することによる問題は、誘電率が誘電体層に
含まれる充填材の量に比例することである。その結果、誘電体層の耐久性が低い
ほど、このような層で形成される構造体に関連するインピーダンスが高くなる。
【００１８】
【発明が解決しようとする課題】
したがって、応力を低減した低インピーダンス・高密度の積層上堆積構造体を
形成する方法が望まれる。
【００１９】
【課題を解決するための手段】
応力を低減した低インピーダンス・高密度の積層上堆積構造体を形成する方法
の特徴は、積層プリント回路基板にある金属化を低減することである。このよう
にして、構造体の熱サイクル中に通常存在し、積層材料に隣接して設けられた誘
電材料にかかる単位面積当りの力が低減される。さらに詳しく言えば、積層プリ
ント回路基板には２つの対向する表面があり、これら２つの対向する主要表面の
１つに導電性の配線パターンが形成される。導電性配線パターンには、通常、１
以上の導電トレースがある。互いに交差して共通領域から延び接合部を画定する
少なくとも２つの側面がある。２つの側面のうちの１つは、第１の表面に近接し
て終端する。誘電材料にかかる力を低減するために、この方法には、導電トレー
スの２つの側面の１つの側面の面積を縮小することが含まれる。
【００２０】 一実施形態において、この面積は、磨耗プロセスにより接合部の面積を拡大さ
せることで縮小される。２つの側面は、通常、互いに実質的に垂直に延びること
から、上記処理により形成される接合部は直角になる。構造体形成時に磨耗処理
を用いることによって、接合部のプロファイルが弧状になり、接合部の表面積が
拡大する。表面積が拡大すると、導電ドレースに隣接して設けられる誘電体材料
にかかる単位面積当りの力が低減される。
【００２１】 別の実施形態において、導電トレースの２つの側面のうち１つの側面の面積は
、導電性配線パターンを研磨して、第１の主要な面から測定した導電トレースの
高さを１０から２０ミクロンの範囲内に低くすることにより縮小される。このよ
うにして、導電配線パターンと誘電材料間の熱膨張率の差の影響が少なくなる。
熱サイクル中、誘電材料は、導電性配線パターンよりも高い割合で膨張・収縮す
る。第１の表面と導電性配線パターンに隣接して設けられた誘電材料間の間隔を
狭くすることにより、導電トレースにかかる力が低減される。しかしながら、上
記２つの実施形態が単一の構造体で用いられて、構造体の応力全体をさらに低減
させてもよいことを理解されたい。
【００２２】 本発明のさらなる別の実施形態において、構造体の応力は、対向する主要表面
間に延びるスルーホールの場所で低減されてよい。通常、このようなスルーホー
ルは、導電材料で被覆されており、その中にエポキシ充填材が添加されている。
エポキシ充填材は等方的に拡張・収縮することから、導電材料にかかる力は導電
トレースにかかることで、誘電材料の欠陥を生じることになることが分かってい
る。この問題を避けるために、エポキシ充填材は、熱膨張係数が２０−２５×１
０-6／℃の範囲にあるものが選択される。
【００２３】 以下の記載および添付の図面を参照しながら、本発明の上記および他の実施形
態を多くの利点および特徴と共により詳細に記載する。
【００２４】
【発明の実施の形態】
図１は、本発明による例示的な積層上堆積（Ｄ／Ｌ）構造体１０を示すもので
、２つの対向する主要な表面１２ａおよび１２ｂを有し、その上に導電トレース
１４ａおよび１４ｂで概して示した導電性配線パターンを設けた積層基板１２を
含む。表面１２ａおよび１２ｂ間に設けられた積層基板１２の領域は、参照番号
１８ａおよび１８ｂで概して示した導電経路を内部に組み込んだ積層樹脂絶縁体
１６である。通常、対向する表面１２ａおよび１２ｂにそれぞれ位置する対向す
る開口２２ａおよび２２ｂ間の樹脂絶縁体を延びるスルーホール２２が積層基板
１２に形成される。スルーホール２２内には導電材料２４があり、その形状と一
致する。この例では、導電材料の形状は中空シリンダである。通常、１以上の導
電経路１８ａおよび１８ｂは、導電材料２４と電気的に導通状態である。アパー
チャ２２ａを囲む導電パッド２６ａは表面１２ａに隣接して設けられる。また、
表面２２ｂ上には、開口２２ｂを囲む別の導電パッド２６ｂがあってよい。この
構造体では、導電材料２４により、導電パッド２６ａおよび２６ｂが互いに電気
的に導通状態であり、さらに導電経路１８ａおよび１８ｂとも電気的に導通状態
に配置される。構造体１０の導電要素は、任意の既知の導電または半導体材料か
ら形成されてよいが、銅含有材料などの金属材料から形成されることが好ましい
。
【００２５】 表面１２ａに隣接した配置された誘電材料３２を含むビルドアップ誘電体層３
０が、積層基板１２に隣接して設けられる。誘電材料３２にバイア３４が形成さ
れることで、ビルドアップ層３０の対向する側面間を電気的に導通状態にするこ
とができる。このために、導電トレース１４ａと電気的に導通状態のバイア３４
内に導電コンタクト３６が設けられる。
【００２６】 複数の誘電体層４２および４４を含む拡張ラミネート層４０が、ビルドアップ
層３０に隣接して設けられる。層４２および４４の間には導電コンタクト４６が
設けられる。誘電体層４２を通るバイア４８が形成されて、導電コンタクト４６
と拡張ラミネート層４０に隣接して設けられた回路間が電気的に接続されやすく
なる。図示されているように、ボンドパッド５４に接続されたはんだボール５２
を介して、回路５０が導電コンタクト４６と電気的に導通状態になる。通常、回
路５０は、拡張ラミネート層４０から間隔をとって配置され、その間にはギャッ
プ５６が設けられる。エポキシまたは他の適切な材料などのアンダフィルをギャ
ップ５６に設けて、回路５０は機械的に支持される。
【００２７】 本発明により解決される問題の一つは、導電トレース／誘電材料の境界で生じ
る応力欠陥に関する。記載を容易にするために、任意の導電材料／誘電材料の境
界で生じる応力を低減するために本発明を用いてよいという理解を基に、ビルド
アップ層３０内で生じる応力欠陥を記載する。さらに詳しく言えば、概して参照
番号６０で示された亀裂は、導電トレース１４ａおよび１４ｂおよび導電パッド
２６ａに近接した位置にある誘電材料の部分に形成されることが分かっている。
導電トレース１４ａおよび１４ｂと２２ａ、さらにはビルドアップ層３０を形成
する材料の熱膨張率が異なることから、このような亀裂が発生すると考えられて
いる。さらに詳しく言えば、誘電材料ビルドアップ層３０は、２０から３０ミク
ロンの最大厚にコーティングされた新日鉄化学のＶ−２５９Ｐの誘電体から形成
される。この新日鉄化学のポリマーは、感光性カルドアクリレート材料であり、
熱膨張率は約５０×１０-6／℃である。上述したように、導電トレース１４ａ、
１４ｂおよび導電パッド２２ａは、銅含有材料から形成されることが好ましい。
通常、銅含有材料は、例えば、当業者に既知のスパッタリングプロセスにより堆
積されたクロム／パラジウム積層体である。また、当業者に既知のめっき処理プ
ロセスにより、他の銅冶金（例えば、クロム／銅／クロムまたは銅／パラジウム
など）が堆積されてよい。それでもなお、銅含有材料の熱膨張率は、銅の熱膨張
率、すなわち、約１６．５×１０-6／℃と等しいものとなる。これにより、銅含
有材料よりも高い割合で誘電材料３２が膨張および収縮する。収縮率が異なると
、誘電材料３２の収縮時に、導電トレース１４ａおよび１４ｂ、さらには導電パ
ッド２２ａが誘電材料３２に対して大きな単位面積当りの力をかけることになり
、誘電材料３２に亀裂が生じる。
【００２８】 図２および図３を参照すると、この問題を解消するために、導電トレース１４
ａおよび１４ｂと導電パッド２２ａの１以上の側面の面積を縮小することにより
、誘電体材料３２にかかる単位面積当りの力が低減された。図示されているよう
に、導電トレース１４ａ、１４ｂには３つの露出した側面がある。本発明の記載
の目的に合わせて、導電トレース１４ａのみについて記載する。導電トレース１
４ａの３つの露出側面は、参照番号１５ａ、１５ｂおよび１５ｃとして示されて
いる。そのうちの２つの側面１５ａおよび１５ｃは、互いに平行に延びるもので
ある。側面１５ｂは、側面１５ａおよび１５ｃに対して交差して延びるものであ
る。このように、側面１５ａおよび１５ｃは表面１２ａから延び、側面１５ｂに
近接したところで終端し、その場所に接合部１５ｄを形成する。
【００２９】 接合部１５ｄは、誘電材料３２にある欠陥の領域６０に近接した位置にあるこ
とが分かっている。本発明により、接合部１６ｄのプロファイルを弧状にするこ
とで、領域６０の欠陥が減少する。さらに詳しく言えば、図４に示されている従
来の接合部１１５ｄの形状は直角であることが分かる。領域１６０にかかる単位
面積当りの力は、接合部１１５ｄの角度を小さくすることで低減可能であると考
えられている。このため、図２および図３に示す接合部１５ｄの面積は、接合部
のプロファイルを弧状にすることで拡大された。これにより、側面１５ａ、１５
ｂおよび１５ｃの面積が小さくなる。この構造体で、構造体１０の熱サイクル中
に導電トレース１４ａにより誘電材料３２にかかる単位面積当りの力が弱くなる
。
【００３０】 弧状のプロファイルを得るためには、機械的バレル研磨／研摩プロセスを用い
ることが好ましい。通常、積層基板１２にはその上にすでに配線パターンが設け
られる。次いで、Ｄ／Ｌ構造体１０は、積層基板１２を組み立てた後、エンドユ
ーザーのプロセスとして組み立てられる。配線パターンの導電トレース１４ａの
弧状プロファイルを迅速かつコスト効率良く得るために、バレル研摩装置を用い
ることが効果的であることが分かっている。このようなバレル研摩装置の一例が
、米国特許第４，１４３，４９１号に示されている。このような装置には、レセ
プタクルに研摩化合物が含まれる。例えば、レセプタクルには所定周波数で攪拌
振動させた超微粒子構造の砂粒がある。積層基板１２をバレル研摩装置に配置す
ることで、導電トレース１４ａの接合部１５ｄの縁が研摩され、前述した弧状の
プロファイルが得られる。
【００３１】 図１および図５を参照すると、Ｄ／Ｌ構造体１０を形成するための方法には、
ステップ２００では、上側に配線パターンをもつ積層基板１２を設けるステップ
と、例えば、アブレーションプロセスを用いて積層基板１２上に識別を加える。
例えば、レーザーを用いて、実行する動作の機能として基板に書込みをしてよい
。積層基板１２は、所望の任意の厚みをもつものであってよい。積層基板１２は
、三菱製のＢＴＨＬ８１０樹脂誘電体のもので、対向する主要面１２ａおよび１
２ｂ間で測定された１ミリメートル厚のものが好ましい。通常、配線パターンは
、導電トレース１４ａおよび１４ｂと導電パッド２２ａとして概して示されてい
るように、２０から３０ミクロンの厚みをもつ導電トレースからなる。導電トレ
ースの厚みは、表面１２ａから、例えば、導電トレース１４ａの側面１５ｂまで
測定されたものである。
【００３２】 ステップ２０２では、上述したように、バレル研摩装置に積層基板１２が配置
されて、配線パターンからなる銅導電トレースの接合部のプロファイルを弧状に
する。ステップ２０４では、当業者に既知の標準的なプロセスを用いて、配線パ
ターンが洗浄される。さらに詳しく言えば、約１，０００オングストロームの厚
みをもつ表面上に酸化物を形成するように、酸化防止剤が用いられる。ステップ
２０６では、スピンコーティングにより表面１２ａ上に誘電体材料３２が堆積さ
れて、それに隣接する配線パターンを流して平坦化する。所望の厚みを得るため
に、必要であれば、多層がスピンオンされて、層３０を「ビルドアップ」してよ
い。好適な方法では、誘電体材料３２の２層がスピンオンされて、２５から５０
ミクロンの範囲にある厚みが得られる。ステップ２０８では、バイア３４などの
バイアパターンのイメージが現像される誘電材料の領域に形成された後、現像剤
が除去される。次いで、ステップ２１０では、積層基板１２は、１６０℃で９０
間焼結させて、誘電体層３２を硬化、リフローする。ステップ２１２では、Ｏ2
などの酸素源とＦ2などのフッ素源を含むプラズマに積層基板１２を配置するこ
とにより、誘電体層に存在する残留物が除去される。プラズマはまた、表面１２
ａと反対に配置された誘電材料３２の表面を粗くする。ステップ２１４では、ウ
ェットエッチングが用いられて、配線パターン上にある酸化物の露出表面を除去
する。次いで、ステップ２１６では、表面１２ａの面積と同一の広がりをもつ積
層基板１２に銅がさらにスパッタリングされる。このようにして、露出された誘
電材料３２はすべて２，０００オングストローム厚の銅で被覆されて、シード層
を形成する。シード層は、当業者に既知のものであるような多数のさまざまな方
法により堆積されてよい。好適な実施形態において、シード層は、クロム／銅の
積層体であり、クロム層が約２００オングストローム厚の接着層であり、その上
に設けられる銅層が約２０００オングストローム層であり、スパッタリングプロ
セスにより各層が堆積される。
【００３３】 ステップ２１８では、シード層の上にフォトレジスト層を堆積し、フォトレジ
スト層の選択部分をＵＶ光に露光し、露光した層を現像して、フォトレジストの
所望の部分を除去することにより、シード層がパターニングされる。その後、ス
テップ２２０でめっき処理プロセスが用いられて、積層基板１２がめっき浴（例
えば、Ｔｅｃｈｎｉｃｓ Ｃｏｒｐｏｒａｔｉｏｎ製造のＳＦＴめっきツール）
に浸漬され、電気的コンタクトがシード層に形成されることにより、シード層が
陰極として作用する。電気的コンタクトは、積層基板１２の周辺部分（すなわち
、活性領域の外側）にあるシード層の露出領域に形成されることが好ましい。
【００３４】 めっき浴では、２つの対向する陽極間に積層基板１２が配置されるため、表面
１２ａおよび１２ｂの両方に材料がめっきされる。これにより、表面１２ａおよ
び１２ｂの両方にある露出パッドがすべてめっきされる。表面１２ａ上の露出パ
ッドには導電コンタクト３６がある。本発明の方法は、導電パッド３６にめっき
されたスルーホールすべてが電気的に接続されるデザインルールを利用するため
、欠陥（断線）が基板に存在しなければ、各めっきされたスルーホールに接続さ
れた底部パッドにめっきが施されなければならない。
【００３５】 ステップ２２２では、フォトレジストが除去され、銅がエッチングされて、所
望の配線パターンが残る。その後、ステップ２２４では、電気テストが実行され
て、配線パターンの電気的特性を検査する。前述したステップを繰り返して、基
板１０にさらなる層を堆積させてよい。さらに、上記にはあまり詳細には記載し
ていないが、前述した任意のプロセスステップ中にさまざまな視覚検査が事項さ
れて、組立中の欠陥を検出してよい。
【００３６】 図３および図４を比較することにより弧状プロファイルが明らかになり、接合
部１６０のプロファイルは弧状であり、接合部６０の形状は直角であるように示
されている。図示されているように、図４に示されている導電トレース１４ａと
比較すると、接合部１６０のプロファイルにより、導電トレース１１４ａの側面
１１５ａ、１１５ｂおよび１１５ｃの面積が縮小している。
【００３７】 図６を参照すると、本発明のさらなる別の実施形態において、積層基板１１２
の表面１１２ａ上の配線パターンを研摩することにより、誘電材料１３２にかか
る単位面積当りの力がさらに弱められてよい。このようにして、導電トレース１
１４ａなどの表面１１２ａ上の導電トレースの高さが、表面１１２ａから側面１
１５ｂまで測定した場合、１０から２０ミクロンの範囲で低くなる。その結果、
側面１１５ａおよび１１５ｃの面積は共に縮小する。これにより、誘電材料１３
２の領域１６０の欠陥が大幅に減少することが分かっている。さらに詳しく言え
ば、表面１１２ａから領域１６０にある誘電材料を垂直に分離する度合いを減少
させることにより、熱サイクル中、誘電材料１３２の収縮が加速されても領域に
かかる応力はほとんどないと考えられている。前述したように、配線パターンに
より領域１６０にかかる応力がほとんどないと、誘電材料をさらに薄く形成して
よく、充填剤も少量で済むことから、構造体の誘電率がより低くなり、ひいては
低インピーダンスが得られる。
【００３８】 図７を参照すると、構造体１１０を組み立てるプロセスは、図５に対して上述
したものに類似しているが、異なる点は、ステップ２０２がステップ３０２に置
き換えられ、基板上の配線パターンが、当業者に既知の任意の手段により１０か
ら２０ミクロンの範囲の高さに研磨されている点である。しかしながら、高さは
１２ミクロンが好ましい。図７のプロセスの残りのステップ、３００、３０４、
３０６、３０８、３１０、３１２、３１４、３１６、３１８、３２０、３２２お
よび３２４は、図５に対して上述したステップ２０４、２０６、２０８、２１０
、２１２、２１４、２１８、２２０、２２２および２２４とそれぞれ同一のもの
である。しかしながら、ステップ３０２および２０２は共に、共通のＤ／Ｌ構造
体１０を組み立てるさいに組み合わせてよいことを理解されたい。その結果、組
立方法は、図７に対して上述し、図５に示したステップ２０２を含む方法と同一
のものとなる。上述したように、配線パターンを１０から２０ミクロン範囲の臨
界高度まで研磨することにより、接合部のプロファイルを弧状にすることで応力
の低減度が増大する。
【００３９】 図１を再度参照すると、本発明のさらなる別の実施形態において、誘電材料３
２にかかる応力は、スルーホール２２内に設けたエポキシ充填剤の熱膨張率を臨
界範囲内にすることにより低減される。さらに詳しく言えば、接合部１７に近接
する誘電材料にかかる応力は、スルーホール２２内に設けたエポキシ充填材２３
の膨張に部分的に寄与することが分かっている。積層基板１２の厚みと共にエポ
キシ充填剤２３の等方的な膨張特性により、スルーホール内に設けた導電材料２
４に非常に大きな力がかかると考えられている。この力は誘電材料３２に伝達さ
れ、誘電材料の欠陥が生じる。構造体１０に類似した構造体に用いられた積層基
板のほとんどが、１ミリメートル厚よりもかなり薄いものであるため、この問題
は以前には認識されたとは考えられない。その結果、スルーホールに堆積される
エポキシ充填材は、本発明において用いられるものよりもかなり少量のものであ
る。誘電材料にかかる応力を低減させるために、エポキシ充填材の膨張率は、２
０−２５×１０-6／℃の範囲のものであることが重要である。
【００４０】 上述した記載は例示的な目的のものであって、制限的なものでないことを理解
されたい。上述した記載を再考することで、当業者には多くの実施形態が明らか
となろう。例えば、３つの実施形態をそれぞれ、残りの実施形態と独立して拡張
積層構造体において用いるように記載したが、すべてが共通の構造体に含まれて
もよいし、３つの実施形態の２つを任意に組み合わせたものが、第３の実施形態
を省略して共通の構造体に含まれてもよい。最後に、導電材料として銅を記載し
たが、アルミニウム、金などの任意の導体が用いられてよい。当業者であれば、
本発明の請求の範囲内を逸脱することなく上述したように応力を低減する他の同
等または代替方法が認識されよう。したがって、本発明の範囲は、上述した記載
を参照して決定されるものではなく、本発明の範囲により請求される同等の全範
囲と共に、添付の請求の範囲を参照して決定されるものである。
【図面の簡単な説明】
【図１】 本発明により形成された例示的構造体の断面図である。
【図２】 図１に示した回路の詳細な断面図である。
【図３】 図１および図２に示した導電トレースの特徴を示すさらに詳細な断面図である
。
【図４】 従来の構造体による導電トレースの特徴を示す詳細な断面図である。
【図５】 本発明による図１から図３に示した回路を形成するために用いる方法の流れ図
である。
【図６】 本発明の代替実施形態による導電トレースの特徴を示す詳細な断面図である。
【図７】 本発明の第２の実施形態による図１および図２に示した回路を形成するために
用いる方法の流れ図である。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ６０／０９７，１４０ (32)優先日 平成10年８月19日(1998．8．19) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６０／０９７，１６９ (32)優先日 平成10年８月19日(1998．8．19) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０９／１７２，１７８ (32)優先日 平成10年10月13日(1998．10．13) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０９／１９１，５９４ (32)優先日 平成10年11月13日(1998．11．13) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０９／３６３，９５６ (32)優先日 平成11年７月29日(1999．7．29) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，Ｚ Ｗ (72)発明者 スキンナー， マイケル， ピー． アメリカ合衆国， カリフォルニア州， サン ノゼ， センチュリー メドー コ ート 5444 Ｆターム(参考） 5E343 AA02 BB71 DD22 EE43 FF23 GG06 GG08 GG11 5E346 AA06 AA12 AA15 AA32 AA43 AA51 CC32 DD17 DD24 DD33 EE31 EE33 FF07 GG17 GG19 GG28 HH24 HH26 HH31

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 金属配線パターンを有するタイプの積層プリント回路基板上
    に積層上堆積構造体を形成する方法であって、前記方法は： 共通領域から延び、互いに交差して接合部を画定する２つの側面を備えた導電
    トレースを有する前記配線パターンにわたって、誘電体材料のビルドアップ層を
    形成し、前記誘電材料と前記信号トレースの両方の熱膨張率が異なることにより
    、温度域にわたったサイクル時に、前記ビルドアップ層上に前記接合部が単位面
    積当りの力を加えるステップと； 前記ビルドアップ層と前記導電トレースの両方が前記温度域にわたってサイク
    ルすると、前記接合部により前記誘電材料にかかる前記単位面積当りの力を弱め
    るステップと、 を備える方法。
  2. 【請求項２】 前記単位面積当りの力を弱めるステップには、前記接合部の
    面積を拡大するステップが含まれる、請求項１記載の方法。
  3. 【請求項３】 前記単位面積当りの力を弱めるステップには、前記接合部に
    近接した前記導電トレースの領域を研摩するステップが含まれる、請求項１記載
    の方法。
  4. 【請求項４】 前記ビルドアップ層に隣接した位置に拡張ラミネート層を形
    成するステップをさらに含む、請求項１記載の方法。
  5. 【請求項５】 前記拡張ラミネート層に隣接した位置に半導体回路を設ける
    ステップをさらに含み、前記拡張ラミネート層と前記ビルドアップ層には、前記
    半導体回路を前記配線パターンと電気的に導通状態にする導電ラインが含まれる
    、請求項１記載の方法。
  6. 【請求項６】 前記積層プリント回路基板が積層表面を有し、前記単位面積
    当りの力を弱めるステップが、前記金属配線パターンを研磨して、前記積層表面
    から測定した前記導電トレースの高さを１０から２０ミクロンの範囲内になるよ
    うに低くするステップを含む、請求項１記載の方法。
  7. 【請求項７】 前記高さが１２ミクロンである、請求項６記載の方法。
  8. 【請求項８】 前記積層プリント回路基板が、２つの対向する主要な表面の
    間を延びてそれらを流通状態にするスルーホールを備えた２つの対向する主要な
    表面を有し、前記スルーホールが金属材料で被覆され、その中に熱膨張率が２０
    −２５×１０-6／℃の範囲の非導電性充填材が設けられる、請求項１記載の方法
    。
  9. 【請求項９】 金属配線パターンを有するタイプの積層プリント回路基板上
    に積層上堆積構造体を形成する方法であって、前記方法は： 共通領域から延び、互いに交差して接合部を画定する２つの側面を備えた導電
    トレースを有する前記配線パターンにわたって、誘電体材料のビルドアップ層を
    形成するステップと； 前記２つの側面のうちの１つの面積を縮小するステップと、 を備える方法。
  10. 【請求項１０】 前記面積を縮小するステップが、前記接合部に近接した前
    記導電トレースの領域を研摩することにより、前記接合部の面積を拡大するステ
    ップを含む、請求項９記載の方法。
  11. 【請求項１１】 前記積層プリント回路基板が積層表面を有し、前記面積を
    縮小するステップが、前記金属配線パターンを研磨して、前記積層表面から測定
    した前記導電トレースの高さを１０から２０ミクロンの範囲内になるように低く
    するステップを含む、請求項９記載の方法。
  12. 【請求項１２】 前記面積を縮小するステップが、前記接合部に近接した前
    記導電トレースの領域を研摩するステップと、前記金属配線パターンを研磨して
    、前記積層表面から測定した前記導電トレースの高さを１０から２０ミクロンの
    範囲内になるように低くするステップとを含む、請求項９記載の方法。
  13. 【請求項１３】 前記ビルドアップ層に隣接した位置に拡張ラミネート層を
    形成するステップをさらに含む、請求項９記載の方法。
  14. 【請求項１４】 前記拡張ラミネート層に隣接した位置に半導体回路を設け
    るステップをさらに含み、前記拡張ラミネート層と前記ビルドアップ層には、前
    記半導体回路を前記配線パターンと電気的に導通状態にする導電ラインが含まれ
    る、請求項１３記載の方法。
  15. 【請求項１５】 ２つの対向する主要な表面間を延びるスルーホールを備え
    た前記２つの対向する主要な表面を有するタイプの積層プリント回路基板上に積
    層上堆積構造体を形成する方法であって、前記方法は： 前記スルーホールを導電材料で被覆するステップと； 熱膨張率が２０−２５×１０-6／℃の範囲の充填剤を前記スルーホール内に堆
    積させるステップと、 を備える方法。
  16. 【請求項１６】 前記２つの対向する主要な表面の１つに金属配線パターン
    を形成するステップと、共通領域から延び、互いに交差して接合部を画定する２
    つの側面を備えた導体トレースを有する前記配線パターンにわたって、誘電材料
    のビルドアップ層を堆積するステップと、前記２つの側面のうちの１つの面積を
    縮小するステップとをさらに含む、請求項１５記載の方法。
  17. 【請求項１７】 前記面積を縮小するステップが、前記接合部に近接した前
    記導電トレースの領域を研摩することにより、前記接合部の面積を拡大するステ
    ップを含む、請求項１６記載の方法。
  18. 【請求項１８】 前記面積を縮小するステップは、前記金属配線パターンを
    研磨して、前記２つの対向する主要な表面のうちの前記１つの表面から測定した
    前記導電トレースの高さを１０から２０ミクロンの範囲内になるように低くする
    ステップを更に含む、請求項１７記載の方法。
  19. 【請求項１９】 前記高さが１２ミクロンである、請求項１８記載の方法。
  20. 【請求項２０】 前記ビルドアップ層に隣接した位置に拡張ラミネート層を
    形成するステップと、前記拡張ラミネート層に隣接した位置に半導体回路を設け
    るステップとをさらに含み、前記拡張ラミネート層と前記ビルドアップ層には、
    前記半導体回路を前記配線パターンと電気的に導通状態にする導電ラインが含ま
    れる、請求項１８記載の方法。
JP2000562936A 1998-07-31 1999-07-30 応力を低減した低インピーダンス・高密度の積層上堆積構造体の形成方法 Pending JP2003527740A (ja)

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US60/097,169 1998-08-19
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US09/172,178 1998-10-13
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US09/191,594 1998-11-13
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US09/363,956 1999-07-29
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