CN102201369B - 一种制作具有应力层的互补金属氧化物半导体器件的方法 - Google Patents

Abstract

本发明提出了一种制作具有应力层的CMOS器件的方法，在张应力层表面形成牺牲层，以图案化的牺牲层为掩膜进行半导体器件的离子注入以及刻蚀等工艺。根据本发明制作的CMOS器件，能够减少使用掩模板的数量，减少刻蚀步骤，降低半导体器件的生产成本，缩短半导体器件的生产周期，提高半导体器件的整体性能，提高良品率。

Description

一种制作具有应力层的互补金属氧化物半导体器件的方法

技术领域

本发明涉及半导体制造工艺，特别涉及一种制作具有应力层的互补金属氧化物半导体器件的方法。

背景技术

影响场效应晶体管性能的主要因素在于载流子的迁移率，其中载流子的迁移率会影响沟道中电流量的大小。场效应晶体管中载流子迁移率的下降不止降低晶体管的转换速度，也会使开和关时的电阻差异缩小。在互补金属氧化物半导体(CMOS)场效应晶体管的发展中，有效提高载流子移动速率一直都是晶体管结构设计的重点项目。CMOS器件所遇到的问题在于提高PMOS器件和NMOS器件载流子迁移率所需的压力源不同。

目前CMOS器件制造技术中将PMOS器件和NMOS器件分开处理，例如在PMOS器件的制造方法中是在沟道上施加压应力，而在制造NMOS器件的方法中则是利用张应力薄膜来改善载流子的迁移率。传统工艺中制作具有应力层的CMOS器件的方法如图1A至1G所示。

如图1A所示，提供一基底101，该基底101具有在其上形成并被浅沟槽102彼此隔开的PMOS器件103区域和NMOS器件104区域。在基底101上形成栅电介质层105，材料可以选择但不限于含氮氧化硅。接着，在栅电介质层105上沉积栅极材料层106，

如图1B所示，在栅极材料层106的表面形成硬掩膜层，通过刻蚀等方式形成具有图案的硬掩膜层107A与107B。以硬掩膜层107A与107B为掩膜，采用干法刻蚀依次刻蚀栅极材料层106以及栅电介质层105，形成栅极材料层106A与106B、栅电介质层105A与105B。接着通过离子注入工艺分别形成PMOS器件103区域的轻掺杂区(LDD)(未示出)以及NMOS器件104区域的轻掺杂区(未示出)以及通过离子注入形成口袋区(pocket region)(未示出)，这些工艺均为半导体工艺中一些公知的工艺，在此不再赘述。然后在栅极材料层106A与106B以及栅电介质层105A与105B的侧壁分别形成PMOS器件的间隙壁绝缘层141A与141A’以及NMOS器件104的间隙壁绝缘层141B与141B’，在PMOS器件的间隙壁绝缘层141A与141A’的侧壁形成间隙壁层142A与142A’，在NMOS器件104的间隙壁绝缘层141B与141B’的侧壁上分别形成间隙壁层142B与142B’。

如图1C所示，利用由如光刻胶等材料构成的遮蔽层108A将PMOS器件103区域覆盖住，这个过程将会采用第一掩模板(未示出)形成该遮蔽层108A。接着进行离子注入工艺，形成NMOS器件的源/漏极109B与109B’。

如图1D所示，完成图1C中的离子注入工艺后，遮蔽层108A随即被剥离，同时去除硬掩膜层107B。以类似的方法，在NMOS器件104区域利用由如光刻胶等材料构成的遮蔽层108B将其覆盖，此过程将会采用第二掩模板(未示出)形成该遮蔽层108B。接着进行离子注入工艺，形成PMOS器件的源/漏极109A与109A’。

如图1E所示，将PMOS器件的源/漏极109A与109A’的硅表面先刻蚀去除一部分，形成凹槽，然后再长出硅化锗层110A与110A’。随后去除遮蔽层108B。接着进行一步硅化金属工艺，在PMOS器件的栅极材料层106A、硅化锗层110A与110A’和NMOS器件的栅极材料层106B、源/漏极109B与109B’处均形成如硅化镍等硅化金属111。

如图1F所示，在如图1E所示的结构中去除遮蔽层108B后，在整个结构上沉积张应力层。采用第三掩模板(未示出)，在NMOS器件104区域形成遮蔽层(未示出)，采用干法刻蚀去除PMOS器件103区域的张应力层，剩下覆盖NMOS器件104区域的张应力层112B。

如图1G所示，去除遮蔽层(未示出)后在如图1F所示的结构上沉积压应力层。采用第四掩模板(未示出)，在PMOS器件103区域形成遮蔽层(未示出)，采用干法刻蚀去除NMOS器件104区域的压应力层，剩下覆盖PMOS区域的压应力层112A。接着进行后续的沉积介电层、形成接触孔等工艺，完成整个CMOS器件的制作。

上述工艺可参考申请号为200610051493.7的专利申请。在传统工艺中，要使用到至少四块掩模板来制作CMOS器件。由于掩模板的价格非常昂贵，这大大提高了产品的制作成本，使产品不具有价格上的竞争力。而且由此所要用到的刻蚀步骤比较多，更是进一步增加了制作成本，延长了生产周期，而且刻蚀对器件造成伤害，多次刻蚀更是加剧了这种伤害，很可能导致半导体器件的报废。另外，由于传统工艺中，直接在张应力层上沉积压应力层，会抵消部分张应力层的应力，而且在刻蚀去除张应力层上的部分压应力层时，会不可避免地对张应力层造成一定的伤害。因此，需要一种新的制作方法来制作含有应力层的CMOS器件，降低半导体器件的生产成本，缩短半导体器件的生产周期，提高半导体器件的整体性能，提高良品率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提出了一种制作具有应力层的互补金属氧化物半导体器件的方法，依次包括：a：提供前端器件，所述前端器件具有第一器件和与所述第一器件极性类型相反的第二器件，所述第一器件具有第一栅极材料层以及形成于第一栅极材料层之上的第一硬掩膜层；b：在所述第一器件表面形成第一遮蔽层；c：以所述第一遮蔽层为掩膜进行离子注入，形成所述第二器件的源/漏极；d：以所述第一遮蔽层为掩膜，对所述第二栅极材料层和所述第二器件的所述源/漏极进行硅化工艺，以形成第一硅化区；e：去除第一遮蔽层；f：在步骤e所形成的结构的上表面沉积张应力层；g：在所述张应力层的表面沉积牺牲层；h：在所述牺牲层的位于所述第二器件之上的表面形成第二遮蔽层，且暴露出所述牺牲层的位于所述第一器件之上的表面；i：去除所述牺牲层的位于所述第一器件之上的部分和所述张应力层的位于所述第一器件之上的部分；j：去除所述第二遮蔽层；k：以所述第一硬掩膜层和剩余的所述牺牲层中位于所述第二器件之上的部分为掩膜，进行离子注入，以形成所述第一器件的源/漏极；l：去除所述第一硬掩膜层，然后以剩余的所述牺牲层为掩膜，对所述第一栅极材料层以及所述第一器件的源/漏极进行硅化，以形成第二硅化区；m：在步骤l形成的结构的上表面沉积压应力层；n：在所述压应力层的位于所述第一器件之上的表面形成第三遮蔽层，且露出所述压应力层的位于所述第二器件之上的表面；o：以所述第三遮蔽层为掩膜，去除所述压应力层的位于所述第二器件之上的部分以及剩余的所述牺牲层；以及p：去除所述第三遮蔽层。

优选地，还包括：在步骤i之后且在步骤k之前，以所述第二遮蔽层或剩余的所述牺牲层和所述第一硬掩膜层为掩膜，在将要形成所述第一器件的源/漏极的位置刻蚀形成凹陷，并通过外延生长形成外延区。

优选地，所述第一硬掩膜层的材料为SiN或SiON。

优选地，所述张应力层和所述压应力层的材料为SiN或无定形碳。

优选地，所述张应力层和所述压应力层的材料为掺杂了碳的SiN或SiO₂。

优选地，所述第一硅化区和所述第二硅化区所采用的材料选自钛、钴、镍、钯、铂或铒。

优选地，所述牺牲层的材料选择为氧化物。

优选地，所述牺牲层的厚度为500～1000埃。

优选地，所述外延区所采用的材料为SiGe。

本发明还提出了一种制作具有应力层的互补金属氧化物半导体器件的方法，依次包括：a：提供前端器件，所述前端器件具有第一器件和与所述第一器件极性类型相反的第二器件，所述第一器件具有第一栅极材料层以及形成于第一栅极材料层之上的第一硬掩膜层；b：在所述前端器件的上表面上形成缓冲氧化层；c：在所述缓冲氧化层的位于所述第一器件之上的表面形成第一遮蔽层，且露出所述缓冲氧化层的位于所述第二器件之上的表面；d：去除所述缓冲氧化层的位于所述第二器件之上的部分以及所述第二硬掩膜层；e：去除所述第一遮蔽层；f：以剩余的所述缓冲氧化层为掩膜进行离子注入，形成所述第二器件的源/漏极；g：以剩余的所述缓冲氧化层为掩膜，对所述第二栅极材料层和所述第二器件的所述源/漏极进行硅化工艺，以形成第一硅化区；h：在步骤g所形成的结构的上表面沉积张应力层；i：在所述张应力层的表面沉积牺牲层；j：在所述牺牲层的位于所述第二器件之上的表面形成第二遮蔽层，且暴露出所述牺牲层的位于所述第一器件之上的表面；k：去除所述牺牲层的位于所述第一器件之上的部分、所述张应力层的位于所述第一器件之上的部分和剩余的所述缓冲氧化层；l：去除所述第二遮蔽层；m：以所述第一硬掩膜层和剩余的所述牺牲层中位于所述第二器件之上的部分为掩膜，进行离子注入，以形成所述第一器件的源/漏极；n：去除所述第一硬掩膜层，然后以剩余的所述牺牲层为掩膜，对所述第一栅极材料层以及所述第一器件的源/漏极进行硅化，以形成第二硅化区；o：在步骤n形成的结构的上表面沉积压应力层；p：在所述压应力层的位于所述第一器件之上的表面形成第三遮蔽层，且露出所述压应力层的位于所述第二器件之上的表面；q：以所述第三遮蔽层为掩膜，去除所述压应力层的位于所述第二器件之上的部分以及剩余的所述牺牲层；以及r：去除所述第三遮蔽层。

优选地，还包括：在步骤k之后且在步骤m之前，以所述第二遮蔽层或剩余的所述牺牲层和所述第一硬掩膜层为掩膜，在将要形成所述第一器件的源/漏极的位置刻蚀形成凹陷，并通过外延生长形成外延区。

优选地，所述第一硬掩膜层的材料为SiN或SiON。

优选地，所述张应力层和所述压应力层的材料为SiN或无定形碳。

优选地，所述张应力层和所述压应力层的材料为掺杂了碳的SiN或SiO₂。

优选地，所述第一硅化区和所述第二硅化区所采用的材料选自钛、钴、镍、钯、铂或铒。

优选地，所述牺牲层的材料选择为氧化物。

优选地，所述牺牲层的厚度为500～1000埃。

优选地，所述外延区所采用的材料为SiGe。

根据本发明制作的互补金属氧化物半导体器件，能够减少使用掩模板的数量，减少刻蚀步骤，降低半导体器件的生产成本，缩短半导体器件的生产周期，提高半导体器件的整体性能，提高良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A至图1G是传统的形成具有不同应力层的CMOS器件的剖面结构示意图；

图2A至图2I是根据本发明一个方面的一个实施例；

图3A与3B是根据本发明一个方面的一个实施例制作具有不同应力层的CMOS半导体器件的工艺流程图；

图4A至图4G是根据本发明一个方面的又一实施例；

图5A与5B是根据本发明一个方面的又一实施例制作具有不同应力层的CMOS半导体器件的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何制作具有不同应力层的CMOS器件的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

根据本发明一个方面的一个实施例如图2A至图2I所示，为采制作具有不同应力层的CMOS器件的制作工艺中各个步骤所涉及的器件的剖视图。需要指出的是，剖视图中的各个结构仅以示意性形式表现出来，并不代表各结构之间的比例关系。同时还需要指出的是，本发明所描述的某一区域或某一膜层“上”，意味着相应于这一区域或这一膜层的上方，而不包括例如相邻区域或膜层的上方的部分。

如图2A所示，提供基底201，该基底201具有在其上形成并被浅沟槽202彼此隔开的PMOS器件203区域和NMOS器件204区域，PMOS器件位于PMOS器件203区域，NMOS器件位于NMOS器件204区域。在基底201上以CVD方法形成栅电介质层205，材料可以选择但不限于含氮氧化硅，例如SiON，厚度例如为4～8埃。然后，在栅电介质层205上以CVD方式沉积栅极材料层206，厚度例如大约为400～1000埃。可选地，可在栅电介质层205形成后且在栅极材料层206形成之前以CVD方式形成高k材料层，材料可以选择为但不限于HfO_x、HfSiO_x、HfSiNO_x、HfZrO_x，厚度例如为约5～25埃；接着在高k材料层上以CVD方式沉积薄金属氮化物层，材料可以选择但不限于TiN，厚度例如大约为5～50埃，薄金属氮化物层可以减少由高k材料层与接下来要沉积的栅极材料层所构成的堆叠结构的使用过程中发生的栅极耗尽的问题。

如图2B所示，在栅极材料层206的表面形成硬掩膜层，材料可以是SiN或SiON，通过刻蚀等方式形成具有图案的硬掩膜层207A与207B。以硬掩膜层207A与207B为掩膜，采用干法刻蚀依次刻蚀栅极材料层206以及栅电介质层205(如果形成有高k材料层以及薄金属氮化物层，则依次刻蚀栅极材料层206、薄金属氮化物层、高k材料层以及栅电介质层205)，以形成栅极材料层206A与206B、栅电介质层205A与205B。接着，可以例如通过离子注入工艺分别形成PMOS器件的轻掺杂区(LDD)(未示出)以及NMOS器件204区域的轻掺杂区(未示出)，并通过离子注入形成口袋区(pocket region)(未示出)，这些工艺均为半导体工艺中一些公知的工艺，在此不再赘述。然后在栅极材料层206A与206B以及栅电介质层205A与205B的侧壁分别形成PMOS器件的间隙壁绝缘层241A与241A’以及NMOS器件的间隙壁绝缘层241B与241B’，在PMOS器件的间隙壁绝缘层241A与241A’的侧壁上分别形成间隙壁层242A与242A’，在NMOS器件的间隙壁绝缘层241B与241B’的侧壁上分别形成间隙壁层242B与242B’。至此，完成前端器件的制作。

如图2C所示，采用第一掩模板(未示出)，利用由如光刻胶等材料在PMOS器件203区域上形成第一遮蔽层208，即第一遮蔽层208覆盖PMOS器件203区域，暴露出NMOS器件204区域。

如图2D所示，利用第一遮蔽层208为掩膜，通过反应离子刻蚀(RIE)或利用采用了DHF溶液的湿法刻蚀去除NMOS器件204区域上的硬掩膜层207B。接着以第一遮蔽层208为掩膜，实施离子注入工艺，形成NMOS器件的源/漏极209B与209B’。

如图2E所示，通过灰化或刻蚀工艺去除第一遮蔽层208后，对NMOS器件204区域上的栅极材料层206B以及NMOS器件的源/漏极209B与209B’进行硅化，形成硅化区231、232、233。硅化区可以为金属硅化层，其中金属材料的实例包括：钛、钴、镍、钯、铂或铒。接着在整个结构表面沉积张应力层210，材料可以是但不限于SiN(例如掺杂了碳的SiN)、无定形碳或SiO₂，形成方式可以是PECVD。该层张应力层210可以作为应力记忆技术(STM)中的可在退火后在沟道中形成应力的应力层，也可以作为在后续工艺中的接触刻蚀阻挡层(CESL)。接着在张应力层210表面沉积牺牲层211，厚度例如大约为500～1000埃，形成方式可以选择为CVD或PVD，材料可以选择为氧化物，例如二氧化硅等。该层可作为后续工艺中对PMOS器件203区域进行离子注入形成源/漏极时的遮蔽层。

如图2F所示，在如图2E所示的表面形成遮蔽材料层，材料例如为光刻胶，采用第二掩模板(未示出)通过例如曝光显影等工艺形成第二遮蔽层212，覆盖住NMOS器件204区域，暴露出PMOS器件203区域。接着采用干法刻蚀或湿法刻蚀，以第二遮蔽层212为掩膜，去除PMOS器件203区域上的牺牲层211以及张应力层210，剩余NMOS器件204区域上的牺牲层211B、张应力层210B。接下来进行可选择的外延区形成的工艺。可选地，可以第二遮蔽层212和硬掩膜层207A为掩膜，通过各向同性刻蚀工艺在将要形成PMOS器件的源/漏极209A与209A’的位置刻蚀形成凹陷。优选地，先采用灰化或者刻蚀工艺去除第二遮蔽层212，以牺牲层211B和硬掩膜层207A为掩膜，通过各向同性刻蚀工艺在将要形成PMOS器件的源/漏极209A与209A’的位置刻蚀形成凹陷。然后通过外延生长工艺，形成外延区214A与214A’，例如SiGe外延区。SiGe外延区会在沟道中形成压应力，因此可加强PMOS器件的驱动电流。若此时第二遮蔽层212还未去除，可以采用第二遮蔽层212为掩膜进行离子注入工艺，形成PMOS器件的源/漏极209A与209A’。优选地，去除第二遮蔽层212后，以硬掩膜层207A、牺牲层211B为掩膜，形成PMOS器件的源/漏极209A与209A’。

如图2G所示，去除硬掩膜层207A，然后对PMOS器件203区域上的栅极材料层206A以及PMOS器件的源/漏极209A与209A’(可选地，外延区214A与214A’)进行硅化，形成硅化区234、235、236。硅化区可以为金属硅化层，其中金属材料的实例包括：钛、钴、镍、钯、铂或铒。

如图2H所示，在如图2G所示的结构上沉积压应力层215，材料可以是但不限于SiN(例如掺杂了碳的SiN)、无定形碳或SiO₂，形成方式可以是PECVD。该压应力层215可作为应力记忆技术中的可在退火后在沟道中形成应力的应力层，也可以作为在后续工艺中的接触刻蚀阻挡层。在压应力层215上形成遮蔽层材料层，材料例如为光刻胶，接着采用第三掩模板(未示出)，通过例如曝光显影等方式形成只覆盖PMOS器件203区域而露出NMOS器件204区域的第三遮蔽层216。

如图2I所示，以第三遮蔽层216为掩膜，采用干法刻蚀，去除覆盖在NMOS器件204区域上的压应力层215以及牺牲层211B，剩下PMOS器件203区域上的压应力层215A。采用例如灰化或刻蚀工艺去除第三遮蔽层216。接着进行后续的工艺完成整个CMOS器件的制作。

根据本发明制作的具有不同应力层的CMOS器件，相比于传统工艺，简化了很多工艺步骤，在获得同样结构的同时，只用了三块掩模板，这大大节省了制作成本，相应地，同时还减少了刻蚀的步骤，这也为降低制作成本做出了一定的贡献。采用牺牲层可以起到缓解张应力层与压应力层之间应力抵消，而且在去除张应力层上的压应力层时，起到刻蚀阻挡层的作用，避免刻蚀工艺对张应力层造成伤害。虽然增加了这层结构，但是对这层结构的刻蚀是伴随着其它的膜层结构一起进行的，并未因此增加多余的去除步骤。以牺牲层为掩膜进行离子注入，还可以避免由于离子注入导致的光刻胶难以去除的问题。将PMOS器件203区域的硅化工艺和NMOS器件203区域的硅化工艺分开，能够更好地进行适合于这两个不同极性器件的硅化工艺。由于硅化工艺之前PMOS器件203区域可能已经形成有外延区214A与214A’，在外延区进行硅化工艺比在硅衬底上进行硅化工艺需要更高的温度，分别对具有外延区的PMOS器件203区域以及NMOS器件204区域实施硅化工艺，而不是如传统工艺中那样同时完成对PMOS器件203区域以及NMOS器件204区域的硅化工艺，能够提高半导体器件的整体性能。将PMOS器件源/漏极209A与209A’的制作放到PMOS器件203区域的外延生长工艺之后，避免了外延生长工艺时的高温对源/漏极中掺杂离子的影响，而且，也避免了由于形成凹槽时需去除部分已经形成的源/漏极而造成的不必要的浪费。

图3A与3B的流程图示出了根据如上所述实施例制作具有不同应力层的CMOS半导体器件的工艺流程。

在步骤301中，提供前端器件，前端器件具有第一器件和与第一器件极性类型相反的第二器件，第一器件具有第一栅极材料层以及形成于第一栅极材料层之上的第一硬掩膜层；

在步骤302中，在第一器件表面形成第一遮蔽层；

在步骤303中，以第一遮蔽层为掩膜进行离子注入，形成第二器件的源/漏极；

在步骤304中，以第一遮蔽层为掩膜，对第二栅极材料层和第二器件的源/漏极进行硅化工艺，以形成第一硅化区；

在步骤305中，去除第一遮蔽层；

在步骤306中，在步骤305所形成的结构的上表面沉积张应力层；

在步骤307中，在张应力层的表面沉积牺牲层；

在步骤308中，在牺牲层的位于第二器件之上的表面形成第二遮蔽层，且暴露出牺牲层的位于第一器件之上的表面；

在步骤309中，去除牺牲层的位于第一器件之上的部分和张应力层的位于第一器件之上的部分；

在步骤310中，去除第二遮蔽层；

在步骤311中，然后以第一硬掩膜层和剩余的牺牲层中位于第二器件之上的部分为掩膜，进行离子注入，以形成第一器件的源/漏极；

在步骤312中，去除第一硬掩膜层，然后以剩余的牺牲层为掩膜，对第一栅极材料层以及第一器件的源/漏极进行硅化，以形成第二硅化区；

在步骤313中，在步骤312形成的结构的上表面沉积压应力层；

在步骤314中，在压应力层的位于第一器件之上的表面形成第三遮蔽层，且露出压应力层的位于第二器件之上的表面；

在步骤315中，以第三遮蔽层为掩膜，去除压应力层的位于第二器件之上的部分以及剩余的牺牲层；以及

在步骤316中，去除第三遮蔽层。

接着进行后续的工艺完成整个CMOS器件的制作。

根据本发明一个方面的另一实施例如图4A至4G所示。

如图4A所示，提供具有多层结构的前端器件200，前端器件多层结构制作过程与图2A至2B所示过程一致，即具有基底201，且基底201具有在其上形成并被浅沟槽202彼此隔开的PMOS器件203区域和NMOS器件204区域，PMOS器件位于PMOS器件203区域，NMOS器件位于NMOS器件204区域；形成于基底201上的栅电介质层205A与205B以及形成于栅电介质层205A与205B上的栅极材料层206A与206B；在栅极材料层206A与206B上形成的硬掩膜层207A与207B；分别形成于栅极材料层206A与206B以及栅电介质层205A与205B的侧壁上的PMOS器件的间隙壁绝缘层241A与241A’以及NMOS器件的间隙壁绝缘层241B与241B’；在PMOS器件的间隙壁绝缘层241A与241A’的侧壁上分别形成的间隙壁层242A与242A’，在NMOS器件的间隙壁绝缘层241B与241B’的侧壁上分别形成的间隙壁层242B与242B’。在前端器件200上形成一层缓冲氧化层408，形成方式可采用PECVD或SACVD等方式，材料可以是但不限于SiO2。接着，采用第一掩模板(未示出)，利用由如光刻胶等材料在PMOS器件203区域上的缓冲氧化层408上形成第一遮蔽层409，即第一遮蔽层409覆盖PMOS器件203区域，暴露出NMOS器件204区域。

如图4B所示，利用第一遮蔽层409为掩膜，通过反应离子刻蚀(RIE)或利用采用了DHF溶液的湿法刻蚀去除NMOS器件204区域上的缓冲氧化层408以及硬掩膜层207B，剩下PMOS器件203区域上的缓冲氧化层408A。接着实施离子注入工艺，形成NMOS器件的源/漏极410B与410B’。优选地，在采用刻蚀或灰化工艺去除第一遮蔽层409后，以剩余的缓冲氧化层408A为掩膜，实施离子注入工艺，形成NMOS器件的源/漏极410B与410B’。

如图4C所示，通过灰化或刻蚀工艺，去除第一遮蔽层409后，对NMOS器件204区域上的栅极材料层206B以及NMOS器件的源/漏极410B与410B’进行硅化，形成硅化区231、232、233。硅化区可以为金属硅化层，其中金属材料的实例包括：钛、钴、镍、钯、铂或铒。接着在整个结构表面沉积张应力层411，材料可以是但不限于SiN(例如掺杂了碳的SiN)、无定形碳或SiO₂，形成方式可以是PECVD。该层张应力层411可以作为应力记忆技术(STM)中的可在退火后在沟道中形成应力的应力层，也可以作为在后续工艺中的接触刻蚀阻挡层(CESL)。接着在张应力层411的表面沉积牺牲层412，厚度例如大约为500～1000埃，形成方式可以选择为CVD或PVD，材料可以选择为氧化物，例如二氧化硅等。该层可作为后续工艺中对PMOS器件203区域进行离子注入形成源/漏极时的遮蔽层。

如图4D所示，在如图4C所示的表面形成遮蔽材料层，材料例如为光刻胶，采用第二掩模板(未示出)通过例如曝光显影等工艺形成第二遮蔽层413，覆盖住NMOS器件204区域，暴露出PMOS器件203区域。接着采用干法刻蚀或湿法刻蚀，以第二遮蔽层413为掩膜，去除PMOS区域上的牺牲层412、张应力层411以及缓冲氧化层408A，剩余NMOS器件204区域上的牺牲层412B、张应力层411B。接下来进行可选择的外延区形成的工艺。可选地，以第二遮蔽层413和硬掩膜层207A为掩膜，通过各向同性刻蚀工艺在将要形成PMOS器件的源/漏极410A与410A’的位置刻蚀形成凹陷。优选地，先采用灰化或者刻蚀工艺去除第二遮蔽层413，以牺牲层412B、硬掩膜层207A为掩膜，通过各向同性刻蚀工艺在将要形成PMOS器件的源/漏极410A与410A’的位置刻蚀形成凹陷。然后通过外延生长工艺，形成外延区414A与414A’，例如SiGe外延区。SiGe外延区会在沟道中形成压应力，因此可加强PMOS器件的驱动电流。去除所述第二遮蔽层413，接着以硬掩膜层407A、牺牲层412B为掩膜，进行离子注入工艺，形成PMOS器件的源/漏极410A与410A’。

如图4E所示，去除硬掩膜层207A，然后对PMOS器件203区域上的栅极材料层206A以及PMOS器件的源/漏极410A与410A’(可选地，外延区414A与414A’)进行硅化，形成硅化区234、235、236。硅化区可以为金属硅化层，其中金属材料的实例包括：钛、钴、镍、钯、铂或铒。

如图4F所示，在如图4G所示的结构上沉积压应力层415，材料可以是但不限于SiN(例如掺杂了碳的SiN)、无定形碳或SiO₂，形成方式可以是PECVD。该压应力层415可作为应力记忆技术中的可在退火后在沟道中形成应力的应力层，也可以作为在后续工艺中的接触刻蚀阻挡层。在压应力层415上形成遮蔽层材料层，材料例如为光刻胶，接着采用第三掩模板(未示出)，通过例如曝光显影等方式形成只覆盖PMOS器件203区域而露出NMOS器件204区域的第三遮蔽层416。

如图4G所示，以第三遮蔽层416为掩膜，采用于法刻蚀，去除覆盖在NMOS器件204区域上的压应力层415以及牺牲层412B，剩下PMOS器件203区域上的压应力层415A。采用例如灰化或刻蚀工艺去除第三遮蔽层417。接着进行后续的工艺完成整个CMOS器件的制作。

本实施例中，在获得同样的结构的同时，只用了三块掩模板，这大大节省了制作成本，相应地，同时还减少了刻蚀的步骤，这也为降低制作成本做出了一定的贡献。采用缓冲氧化层，可以减少刻蚀工艺对前端器件的伤害，而且在形成NMOS器件的源/漏极时起到掩膜作用，可以避免由于离子注入后的光刻胶难以去除的问题，更加简化了工艺，降低了制作成本，使产品具有竞争力。

图5A与5B的流程图示出了根据如上所述实施例制作具有不同应力层的CMOS半导体器件的工艺流程。

在步骤501中，提供前端器件，前端器件具有第一器件和与第一器件极性类型相反的第二器件，第一器件具有第一栅极材料层以及形成于第一栅极材料层之上的第一硬掩膜层；

在步骤502中，在前端器件的上表面上形成缓冲氧化层；

在步骤503中，在缓冲氧化层的位于第一器件之上的表面形成第一遮蔽层，且露出缓冲氧化层的位于第二器件之上的表面；

在步骤504中，去除缓冲氧化层的位于第二器件之上的部分以及第二硬掩膜层；

在步骤505中，去除第一遮蔽层；

在步骤506中，以剩余的缓冲氧化层为掩膜进行离子注入，形成第二器件的源/漏极；

在步骤507中，以剩余的缓冲氧化层为掩膜，对第二栅极材料层和第二器件的源/漏极进行硅化工艺，以形成第一硅化区；

在步骤508中，在步骤507所形成的结构的上表面沉积张应力层；

在步骤509中，在张应力层的表面沉积牺牲层；

在步骤510中，在牺牲层的位于第二器件之上的表面形成第二遮蔽层，且暴露出牺牲层的位于第一器件之上的表面；

在步骤511中，去除牺牲层的位于第一器件之上的部分、张应力层的位于第一器件之上的部分和剩余的缓冲氧化层；

在步骤512中，去除第二遮蔽层；

在步骤513中，以第一硬掩膜层和剩余的牺牲层中位于第二器件之上的部分为掩膜，进行离子注入，以形成第一器件的源/漏极；

在步骤514中，去除第一硬掩膜层，然后以剩余的牺牲层为掩膜，对第一栅极材料层以及第一器件的源/漏极进行硅化，以形成第二硅化区；

在步骤515中，在步骤514形成的结构的上表面沉积压应力层；

在步骤516中，在压应力层的位于第一器件之上的表面形成第三遮蔽层，且露出压应力层的位于第二器件之上的表面；

在步骤517中，以第三遮蔽层为掩膜，去除压应力层的位于第二器件之上的部分以及剩余的牺牲层；以及

在步骤518中，去除第三遮蔽层。

根据如上所述的实施例制造的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频器件或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (20)

1.一种制作具有应力层的互补金属氧化物半导体器件的方法，依次包括：

a：提供前端器件，所述前端器件具有第一器件和与所述第一器件极性类型相反的第二器件，所述第一器件具有第一栅极材料层以及形成于第一栅极材料层之上的第一硬掩膜层，所述第二器件具有第二栅极材料层；

b：在所述第一器件表面形成第一遮蔽层；

c：以所述第一遮蔽层为掩膜进行离子注入，形成所述第二器件的源/漏极；

d：以所述第一遮蔽层为掩膜，对所述第二栅极材料层和所述第二器件的所述源/漏极进行硅化工艺，以形成第一硅化区；

e：去除第一遮蔽层；

f：在步骤e所形成的结构的上表面沉积张应力层；

g：在所述张应力层的表面沉积牺牲层；

h：在所述牺牲层的位于所述第二器件之上的表面形成第二遮蔽层，且暴露出所述牺牲层的位于所述第一器件之上的表面;

i:去除所述牺牲层的位于所述第一器件之上的部分和所述张应力层的位于所述第一器件之上的部分;

j：去除所述第二遮蔽层;

k：以所述第一硬掩膜层和剩余的所述牺牲层中位于所述第二器件之上的部分为掩膜，进行离子注入，以形成所述第一器件的源/漏极；

l：去除所述第一硬掩膜层，然后以剩余的所述牺牲层为掩膜，对所述第一栅极材料层以及所述第一器件的源/漏极进行硅化，以形成第二硅化区；

m：在步骤l形成的结构的上表面沉积压应力层；

n：在所述压应力层的位于所述第一器件之上的表面形成第三遮蔽层，且露出所述压应力层的位于所述第二器件之上的表面；

o：以所述第三遮蔽层为掩膜，去除所述压应力层的位于所述第二器件之上的部分以及剩余的所述牺牲层；以及

p：去除所述第三遮蔽层。

2.如权利要求1所述的方法，还包括：

在步骤i之后且在步骤k之前，以所述第二遮蔽层或剩余的所述牺牲层和所述第一硬掩膜层为掩膜，在将要形成所述第一器件的源/漏极的位置刻蚀形成凹陷，并通过外延生长形成外延区。

3.如权利要求1所述的方法，其特征在于，所述第一硬掩膜层的材料为SiN或SiON。

4.如权利要求1所述的方法，其特征在于，所述张应力层和所述压应力层的材料为SiN或无定形碳。

5.如权利要求1所述的方法，其特征在于，所述张应力层和所述压应力层的材料为掺杂了碳的SiN或SiO₂。

6.如权利要求1所述的方法，其特征在于，所述第一硅化区和所述第二硅化区所采用的材料选自钛、钴、镍、钯、铂或铒。

7.如权利要求1所述的方法，其特征在于，所述牺牲层的材料选择为氧化物。

8.如权利要求1所述的方法，其特征在于，所述牺牲层的厚度为500～1000埃。

9.如权利要求2所述的方法，其特征在于，所述外延区所采用的材料为SiGe。

10.一种制作具有应力层的互补金属氧化物半导体器件的方法，依次包括：

a：提供前端器件，所述前端器件具有第一器件和与所述第一器件极性类型相反的第二器件，所述第一器件具有第一栅极材料层以及形成于第一栅极材料层之上的第一硬掩膜层，所述第二器件具有第二栅极材料层以及形成于第二栅极材料层之上的第二硬掩膜层；

b：在所述前端器件的上表面上形成缓冲氧化层；

c：在所述缓冲氧化层的位于所述第一器件之上的表面形成第一遮蔽层，且露出所述缓冲氧化层的位于所述第二器件之上的表面；

d：去除所述缓冲氧化层的位于所述第二器件之上的部分以及所述第二硬掩膜层；

e：去除所述第一遮蔽层；

f：以剩余的所述缓冲氧化层为掩膜进行离子注入，形成所述第二器件的源/漏极；

g：以剩余的所述缓冲氧化层为掩膜，对所述第二栅极材料层和所述第二器件的所述源/漏极进行硅化工艺，以形成第一硅化区；

h：在步骤g所形成的结构的上表面沉积张应力层；

i：在所述张应力层的表面沉积牺牲层；

j：在所述牺牲层的位于所述第二器件之上的表面形成第二遮蔽层，且暴露出所述牺牲层的位于所述第一器件之上的表面;

k:去除所述牺牲层的位于所述第一器件之上的部分、所述张应力层的位于所述第一器件之上的部分和剩余的所述缓冲氧化层;

l：去除所述第二遮蔽层;

m：以所述第一硬掩膜层和剩余的所述牺牲层中位于所述第二器件之上的部分为掩膜，进行离子注入，以形成所述第一器件的源/漏极；

n：去除所述第一硬掩膜层，然后以剩余的所述牺牲层为掩膜，对所述第一栅极材料层以及所述第一器件的源/漏极进行硅化，以形成第二硅化区；

o：在步骤n形成的结构的上表面沉积压应力层；

p：在所述压应力层的位于所述第一器件之上的表面形成第三遮蔽层，且露出所述压应力层的位于所述第二器件之上的表面；

q：以所述第三遮蔽层为掩膜，去除所述压应力层的位于所述第二器件之上的部分以及剩余的所述牺牲层；以及

r：去除所述第三遮蔽层。

11.如权利要求10所述的方法，还包括：

在步骤k之后且在步骤m之前，以所述第二遮蔽层或剩余的所述牺牲层和所述第一硬掩膜层为掩膜，在将要形成所述第一器件的源/漏极的位置刻蚀形成凹陷，并通过外延生长形成外延区。

12.如权利要求10所述的方法，其特征在于，所述第一硬掩膜层的材料为SiN或SiON。

13.如权利要求10所述的方法，其特征在于，所述张应力层和所述压应力层的材料为SiN或无定形碳。

14.如权利要求10所述的方法，其特征在于，所述张应力层和所述压应力层的材料为掺杂了碳的SiN或SiO₂。

15.如权利要求10所述的方法，其特征在于，所述第一硅化区和所述第二硅化区所采用的材料选自钛、钴、镍、钯、铂或铒。

16.如权利要求10所述的方法，其特征在于，所述牺牲层的材料选择为氧化物。

17.如权利要求10所述的方法，其特征在于，所述牺牲层的厚度为500～1000埃。

18.如权利要求11所述的方法，其特征在于，所述外延区所采用的材料为SiGe。

19.一种包含如权利要求1或10所述的方法制造的半导体器件的集成电路，所述集成电路选自动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路和射频器件。

20.一种包含如权利要求1或10所述的方法制造的半导体器件的电子设备，其中所述电子设备选自个人计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。

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