CN1901225A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及包含至少一个n沟道场效应晶体管(n－FET)和/或至少一个p沟道场效应晶体管(p－FET)的半导体器件。n－FET包含具有向n－FET的n沟道区施加张应力的张应力金属硅化物表面层的源区和漏区。p－FET包含具有向p－FET的p沟道区施加压应力的压应力金属硅化物表面层的源区和漏区。这样的张应力和/或压应力金属硅化物表面层通过金属硅化工艺形成，该工艺期间提供相应的应力牺牲层，使得所得金属硅化物表面层即使在后来去除这些牺牲层之后也保持牺牲层的应力状态。

Description

半导体器件及其制造方法
技术领域
本发明涉及包含高性能场效应晶体管(FET)的半导体器件。更具体地，本发明涉及包含至少一个高性能n沟道金属氧化物半导体场效应晶体管(n-MOSFET)和/或至少一个高性能p沟道金属氧化物半导体场效应晶体管(p-MOSFET)的半导体器件，以及制造这样的半导体器件的方法。
背景技术
半导体器件衬底内的机械应力可以用于调整器件性能。例如，在硅中，当硅膜处于沿膜方向的压应力(compressive stress)下和/或处于沿垂直于硅膜的方向的张应力(tensile stress)下时，空穴迁移率增大，而当硅膜处于沿膜方向的张应力下和/或处于沿垂直于硅膜的方向的压应力下时，电子迁移率增大。因此，可在p-MOSFET和/或n-MOSFET的沟道区域中有利地产生压和/或张应力从而提高这些器件的性能。
然而，相同的应力分量，不论压应力还是张应力，不同地影响p-MOSFET和n-MOSFET的性能。换言之，沿源-漏方向的压应力和/或沿垂直于栅极电介质层方向的张应力提高p-MOSFET的性能，但负面地影响n-MOSFET的性能，而沿源-漏方向的张应力和/或沿垂直于栅极电介质层方向的压应力提高n-MOSFET的性能，但负面地影响p-MOSFET的性能。因此，p-MOSFET和n-MOSFET要求不同类型的应力用于性能提高，这对高性能p-MOSFET和n-MOSFET的同时制造提出了挑战，因为同时沿源-漏方向向p-MOSFET施加压应力和向n-MOSFET施加张应力、或者同时沿垂直于栅极电介质表面的方向向p-MOSFET施加张应力和向n-MOSFET施加压应力存在困难。
用于产生所需的应力硅沟道区域的一个常规方法是在应力诱发缓冲层上形成这样的沟道区域。例如，通过在厚的、弛豫的(relaxed)SiGe缓冲层上外延生长硅可以形成张应力硅沟道层。锗的晶格常数比硅的晶格常数大4.2％左右，硅锗合金的晶格常数相关于其锗浓度是线性的。因此，具有20原子百分比的锗的SiGe合金的晶格常数比硅的晶格常数大0.8％左右。在这样的SiGe缓冲层上硅的外延生长将产生处于张应力下的硅沟道层，下面的SiGe缓冲层为基本无应变或“弛豫的”。
使用这样的应变诱发SiGe层具有几个固有缺点：(1)形成弛豫的SiGe缓冲层依赖于缺陷形成，因此SiGe材料具有高缺陷密度，其扩散到硅沟道层中并对器件应用提出严重挑战，例如泄漏电流的控制和器件产率，以及(2)器件结构中SiGe层的存在产生了加工问题，例如锗到应变硅沟道层中的有害扩散、高电阻硅化物形成及改变的掺杂剂扩散。另外，应变诱发SiGe层仅能用于形成张应力硅层，其仅在形成高性能n-MOSFET器件而不是p-MOSFET器件中有用。
用于在p-MOSFET和/或n-MOSFET器件的沟道区域中产生所需的压应力和/或张应力的另一常规方法是用压应力和/或张应力膜例如硅氮化物膜覆盖器件。例如，2003年2月27日公开的美国专利申请公开No.2003/0040158“SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THESAME”描述了一种半导体器件，其包括形成在n-MOSFET的沟道区域之上的第一张应力氮化物层、及形成在p-MOSFET的沟道区域之上的第二压应力氮化物层，用于向n-MOSFET和p-MOSFET分别施加张应力和压应力。
然而，上述现有技术半导体器件包括附加结构层，其导致增加的器件厚度和复杂性。另外，高应力氮化物层会从半导体衬底分离并导致器件失效。
对包含高性能p-MOSFET和n-MOSFET元件的改进的半导体器件存在持续的需求。
发明内容
本发明有利地采用了固有应力牺牲层来在源/漏金属硅化工艺(salicidation process)期间向各MOSFET元件施加所需应力(即向p-MOSFET施加压应力及向n-MOSFET施加张应力)，使得所得源/漏金属硅化物表面层通过“记忆”牺牲层的相应应力状态而获得固有应力(intrinsic stress)。此外，所得源/漏金属硅化物表面层即使在去除牺牲层之后也继续向各MOSFET元件的沟道区施加所需应力。
在一方面，本发明涉及一种半导体器件，包括：
至少一个n沟道场效应晶体管(n-FET)，其包括源区、漏区、沟道区、栅极电介质层、以及栅电极，其中所述n-FET的所述源和漏区每个包含向所述n-FET的所述沟道区施加张应力的张应力金属硅化物表面层；和/或
至少一个p沟道场效应晶体管(p-FET)，其包括源区、漏区、沟道区、以及栅电极，其中所述p-FET的所述源和漏区每个包含向所述p-FET的所述沟道区施加压应力的压应力金属硅化物表面层。
这里使用的术语“应力金属硅化物表面层(stressed metal silicide surfacelayer)”指具有固有应力的金属硅化物表面层，或者压应力或者张应力，所述固有应力在制备这样的层期间产生，而不是制备这些层之后通过外力向这些层施加的外加应力。
在本发明的优选实施例中，这样的半导体器件没有任何应力氮化物层(stressed nitride layer)。注意这里使用的术语“多个应力氮化物层”或“应力氮化物层”指固有应力(即具有固有张应力或压应力)绝缘层、导电层、或半导体层，其在硅化物形成之后被去除。
本发明的半导体器件使用应力源/漏金属硅化物表面层来向n-FET和p-FET的沟道区施加所需应力/应变，因此其不需要包括额外的结构层例如上述应变诱发SiGe缓冲层、或美国专利申请公开No.2003/0040158所公开的应力氮化物层。
替代地，本申请的发明可包括本领域公知的另外的应变诱发结构或方法来实现n-FET和/或p-FET器件的进一步性能提高。
在另一方面，本发明涉及一种半导体器件，包括：
位于半导体衬底上的至少一个场效应晶体管(FET)，每个FET具有源区、漏区、沟道区、栅极电介质层、以及栅电极，其中所述FET的所述源和漏区包含向所述FET的所述沟道区施加张应力或压应力的张应力或压应力金属硅化物表面层。
具体地，当半导体器件包含n沟道FET时，所述n沟道FET的所述源和漏区包含向n沟道FET的沟道区施加沿源-漏方向的张应力的张应力(沿源-漏方向)金属硅化物表面层，其提高了这样的n沟道FET中的电子迁移率。当所述半导体器件包含p沟道FET时，所述p沟道FET的所述源和漏区包含向p沟道FET的沟道区施加沿源-漏方向的压应力的压应力(沿源-漏方向)金属硅化物表面层，其提高了这样的p沟道FET中的空穴迁移率。
在另一方面，本发明涉及一种用于形成包括至少一个n沟道场效应晶体管(n-FET)和/或至少一个p沟道场效应晶体管(p-FET)的半导体器件的方法，包括：
提供至少一个n-FET前体(precursor)结构和/或至少一个p-FET前体结构，所述至少一个n-FET前体结构包括源区、漏区、沟道区、栅极电介质层、以及栅电极，所述至少一个p-FET前体结构包括源区、漏区、沟道区、以及栅电极；
通过金属硅化工艺，在所述n-FET前体结构的所述源和漏区中形成张应力金属硅化物表面层，和/或在所述p-FET前体结构的所述源和漏区中形成压应力金属硅化物表面层，该工艺期间张应力牺牲层和/或压应力牺牲层用于向n-FET和/或p-FET前体结构施加相应的应力；以及
从所述前体结构去除所述张应力和/或压应力牺牲层从而形成n-FET和/或p-FET，
其中所述n-FET的所述源和漏区中的所述张应力金属硅化物表面层向所述n-FET的所述沟道区施加张应力，和/或其中所述p-FET的所述源和漏区中的所述压应力金属硅化物表面层向所述p-FET的所述沟道区施加压应力。
上述金属硅化工艺指用于在FET器件的源、栅和漏区形成自对准金属硅化物结构的工艺。例如，沉积多晶硅栅极以及暴露源和漏区用于注入和扩散之后，金属可以沉积在源、栅和漏区之上，优选地在已经预沉积在源、栅和漏区之上的应力层之上，然后被退火从而在这些区上形成金属硅化物，然后利用蚀刻步骤来去除应力层和未反应的金属，同时留下金属硅化物。
优选地，本发明的金属硅化工艺包括至少下列步骤：
在所述n-FET和/或p-FET前体结构之上沉积金属层，其中所述金属层包括能够与硅反应从而形成金属硅化物的金属或金属合金；
在所述金属层之上形成张应力牺牲层和/或压应力牺牲层，其中所述张应力牺牲层选择性地覆盖所述n-FET前体结构，和/或其中所述压应力牺牲层选择性地覆盖所述p-FET前体结构；以及
在高温退火所述n-FET和/或p-FET前体结构从而形成在所述n-FET前体结构的所述源和漏区中的张应力金属硅化物表面层和/或在所述p-FET前体结构的所述源和漏区中的压应力金属硅化物表面层。
在又一方面，本发明涉及一种用于在半导体衬底中形成至少一个n沟道场效应晶体管(n-FET)或p沟道场效应晶体管(p-FET)的方法，包括：
提供至少一个n-FET或p-FET前体结构，其包括源区、漏区、沟道区、栅极电介质层、以及栅电极；
通过金属硅化工艺在所述n-FET或p-FET前体结构的所述源和漏区中形成张应力或压应力金属硅化物表面层，该工艺期间张应力或压应力牺牲层用于向n-FET或p-FET前体结构施加相应的应力；
从所述前体结构去除所述张应力或压应力牺牲层从而形成n-FET或p-FET，
其中所述n-FET或p-FET的所述源和漏区的每个中的所述张应力或压应力金属硅化物表面层向所述n-FET或p-FET的所述沟道区施加张应力或压应力。
具体地，为了形成n-FET，金属硅化工艺期间采用张应力牺牲层来向n-FET前体结构施加张应力，为了形成p-FET，替代地采用压应力牺牲层用于向p-FET前体结构施加压应力。
本发明的其它方面、特征和优点将从下面的公开和所附权利要求中变得更明显。
附图说明
图1-8是剖视图，示出根据本发明一实施例用于形成示例性半导体器件的处理步骤，该示例性半导体器件包括在源/漏区具有张应力金属硅化物表面层的n-MOSFET以及在源/漏区具有压应力金属硅化物表面层的p-MOSFET。
具体实施方式
2005年4月21日公开的美国专利申请公开No.2005/0082616“HIGHPERFORMANCE STRESS-ENHANCED MOSFETS USING SI:C AND SIGEEPITAXIAL SOURCE/DRAIN AND METHOD OF MANUFACTURE”及2003年2月27日公开的美国专利申请公开No.2003/0040158“SEMICONDUCTORDEVICE AND METHOD FOR MANUFACTURING THE SAME”在此被全部引用作为参考。
如上所述，本发明在源/漏金属硅化工艺期间使用固有应力牺牲层来向n-MOSFET和p-MOSFET器件施加所需应力(张应力或压应力)。在牺牲层所施加的应力下形成的所得源/漏金属硅化物表面层可以“记忆”牺牲层的应力状态，即它们获得与牺牲层所施加的应力对应的固有应力，因此能用于在去除所述牺牲层之后向MOSFET器件的沟道区施加所需应力。
本发明在以下方面区别于美国专利申请公开No.2003/0040158的公开内容：
(1)本发明在源/漏金属硅化工艺期间采用应力牺牲层，其优选包括固有应力硅氮化物，即在所述金属硅化工艺中在金属层的沉积之后但在退火步骤之前提供这样的应力牺牲层。相反，美国专利申请公开No.2003/0040158公开在完成源/漏金属硅化工艺之后沉积应力硅氮化物层；
(2)本发明提供固有应力源/漏金属硅化物表面层，其在应力牺牲层的影响下通过源/漏金属硅化工艺形成。相反，美国专利申请公开No.2003/0040158仅公开了不是固有应力的源/漏金属硅化物层，即这样的源/漏金属硅化物层在应力硅氮化物层的沉积之前形成且因此不包含固有应力；以及
(3)本发明使用固有应力源/漏金属硅化物表面层来向n-MOSFET和p-MOSFET的沟道区施加所需应力，而在固有应力源/漏金属硅化物表面层的形成之后去除所述应力牺牲层。相反，美国专利申请公开No.2003/0040158使用应力硅氮化物层来向n-MOSFET和p-MOSFET的沟道区施加所需应力。因此，美国专利申请公开No.2003/0040158所公开的n-MOSFET和p-MOSFET器件的运行依赖于这样的应力硅氮化物层的存在，因此这样的硅氮化物层随后没有且不能被去除。
在下面的描述中，陈述了很多特定细节，例如特别的结构、元件、材料、尺寸、处理步骤和技术，以提供对本发明的充分理解。然而，本领域普通技术人员将理解，可以实践本发明而没有这些特定细节。在其它情况下，公知的结构和工艺步骤未被详细描述从而避免使本发明不清晰。
应理解，当作为层、区域或衬底的元件称为在另一元件“上”时，其可以直接在其它元件上或者可存在中间元件。相反，当元件称为“直接”在另一元件“上”时，不存在中间元件。还应理解，当元件被称为“连接”或“耦接”到另一元件时，其可以直接连接或耦接到其它元件或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦接”到另一元件时，没有中间元件。
本发明提供用于形成半导体器件的方法，该半导体器件包含具有张应力源/漏金属硅化物表面层的至少一个n-MOSFET和/或具有压应力源/漏金属硅化物表面层的至少一个p-MOSFET。张应力和/或压应力源/漏金属硅化物表面层又向n-MOSFET和/或p-MOSFET的沟道区施加相应的应力，从而提高这些沟道区中相应载流子(即n沟道中的电子和/或p沟道中的空穴)的迁移率。
现在将参照附图1-8详细描述这样的方法以及所得半导体器件结构。注意，在这些不是按比例绘制的图中，相似的附图标记表示相似和/或相应的元件。还应注意，图中在单个半导体衬底上仅示出一个n-MOSFET和一个p-MOSFET。尽管对这样的实施例做出了说明，本发明不限于在半导体结构表面上形成任何具体数量的MOSFET器件。
首先参照图1，其示出通过各种公知的生产线前端处理步骤形成在半导体衬底10中的n-MOSFET前体结构和p-MOSFET前体结构。
半导体衬底10可包括任何半导体材料，包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、以及其它III-V族或II-VI族化合物半导体。半导体衬底10还可包括有机半导体或诸如Si/SiGe的分层半导体、绝缘体上硅(SOI)或绝缘体上SiGe(SGOI)。在本发明的一些实施例中，优选地半导体衬底10由含Si半导体材料即包括硅的半导体材料构成。半导体衬底10可以是掺杂的、未掺杂的、或其中含有掺杂的和未掺杂的区域。半导体衬底10可包括用于n-MOSFET的第一掺杂(n或p)器件区20、以及用于p-MOSFET的第二掺杂(n或p)器件区40。第一掺杂器件区20和第二掺杂器件区40可具有相同或不同的电导率和/或掺杂浓度。掺杂器件区20和40通常称为“阱”。
通常至少一个隔离区12形成在半导体衬底10中，从而提供掺杂器件区20与40之间的隔离。隔离区12可以是槽隔离区或场氧化物隔离区。槽隔离区利用本领域技术人员公知的常规槽隔离工艺形成。例如，光刻、蚀刻和用槽电介质填充槽可以用于形成槽隔离区。可选地，可在槽填充之前在槽内形成衬，在槽填充之后可以进行压实步骤，且还可以在槽填充之后进行平坦化工艺。场氧化物可以利用所谓的硅局部氧化工艺形成。
在半导体衬底10内形成至少一个隔离区12之后，栅极电介质层(未示出)形成在结构10的整个表面上。栅极电介质层可以通过热生长工艺诸如例如氧化、氮化或氮氧化形成。替代地，栅极电介质层可以通过沉积工艺诸如例如化学气相沉积(CVD)、等离子体辅助CVD、原子层沉积(ALD)、蒸镀、反应溅镀、化学溶液沉积和其它类似沉积工艺形成。栅极电介质层还可以利用上述工艺的任何组合来形成。
栅极电介质层包括绝缘材料，包括但不限于：氧化物、氮化物、氮氧化物和/或包括金属硅化物及氮化的金属硅化物的硅化物。在一实施例中，优选地栅极电介质层包括氧化物诸如例如SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3及其混合物。
栅极电介质层的物理厚度可以变化，但通常栅极电介质层具有从约0.5至约10nm的厚度，从约0.5至约3nm的厚度更常见。
形成栅极电介质层之后，多晶硅毯层(blanket layer)(未示出)利用公知沉积工艺例如物理气相沉积、CVD或蒸镀形成在栅极电介质层上。多晶硅毯层可以是掺杂的或未掺杂的。如果为掺杂的，在形成时可以采用原位掺杂沉积工艺。替代地，通过沉积、离子注入和退火可以形成掺杂的多晶硅层。在本发明此阶段沉积的多晶硅层的厚度即高度可以根据所采用的沉积工艺而改变。通常，多晶硅层具有从大约20至大约180nm的垂直厚度，从大约40至大约150nm的厚度是更常见的。
栅极电介质层和多晶硅层共同地形成多晶硅栅极堆叠层(未示出)，其可包括额外的结构层例如帽层和/或扩散阻挡层，如MOS栅极结构中一般包括的。形成多晶硅栅极堆叠层之后，电介质硬掩模(未示出)利用沉积工艺沉积在多晶硅栅极堆叠层之上，诸如例如物理气相沉积或化学气相沉积。电介质硬掩模可以是氧化物、氮化物、氮氧化物或其任何组合。
多晶硅栅极堆叠层和电介质硬掩模然后通过光刻和蚀刻被构图从而提供两个或更多图案化的栅极堆叠，一个用于n-MOSFET且一个用于p-MOSFET，如图1所示。用于n-MOSFET的图案化栅极堆叠包括多晶硅栅极电极22和栅极电介质层25，用于p-MOSFET的图案化栅极堆叠包括多晶硅栅极电极42和栅极电介质层45。图案化栅极堆叠可具有相同的尺寸即长度，或者它们可以具有可变的尺寸以改善器件性能。光刻步骤包括将光致抗蚀剂(未示出)施加到电介质硬掩模层的上表面，将光致抗蚀剂暴露于所需辐照图案以及利用常规抗蚀剂显影剂显影曝光的光致抗蚀剂。然后光致抗蚀剂中的图案利用一个或更多干蚀刻步骤转移到电介质掩模层和多晶硅栅极堆叠层，形成图案化栅极堆叠。本发明中形成图案化栅极堆叠可使用的适合的干蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或激光烧蚀(laser ablation)。蚀刻完成后去除图案化光致抗蚀剂。
可选地但不是必需地可进行再氧化(reoxidation)工艺从而在上述图案化多晶硅栅极堆叠上生成共形硅氧化物侧壁层(未示出)。然后，共形硅氮化物层沉积在整个结构之上。然后共形二氧化硅侧壁层和氮化硅层可被构图从而沿构图的栅极堆叠的暴露侧壁形成侧壁氧化物衬26、46及侧壁氮化物间隔物28、48，如图1所示。共形二氧化硅侧壁层和氮化硅层的构图通过利用选择性去除氮化物的蚀刻工艺实现。可以进行第二蚀刻步骤从而暴露衬底10的表面。
形成侧壁氧化物衬26、46和侧壁氮化物间隔物28、48之后，p掺杂源和漏区21和23以及n掺杂源和漏区41和43形成到半导体衬底10中。p掺杂源/漏区21和23与其间的n型沟道区24一起定义n-MOSFET的有源区，同时n掺杂源/漏区41和43与其间的p型沟道区44一起定义p-MOSFET的有源区。
源/漏区21、23、41和43可以通过离子注入，接着进行后续退火步骤从而激活注入在源/漏区21、23、41和43中的掺杂剂物质(dopant species)来形成。用于离子注入和退火步骤的条件对本领域技术人员是公知的。
源/漏区21、23、41和43可包括具有固有张应力或压应力的嵌入外延层，如美国专利申请公开No.2005/0082616所描述的。已知如果材料层的自然晶格常数(natural lattice constant)不同于衬底的基体晶格常数(base latticeconstant)，则这样的材料层在衬底上的外延生长可赋予这样的材料层固有应力。例如，碳的自然晶格常数小于硅的自然晶格常数。因此，硅衬底上外延生长的Si:C层由于Si:C晶格的拉伸畸变而包含张应力。类似地，锗的自然晶格常数大于硅的自然晶格常数，因此硅衬底上外延生长的SiGe层由于SiGe晶格的压缩畸变而包含压应力。
美国专利申请公开No.2005/0082616具体描述了具有张或压应力的嵌入Si:C或SiGe层在n-FET或p-FET的源/漏区中的使用，用于提供n-FET或p-FET沟道中的张或压应力。例如，p-FET的源和漏区首先被蚀刻，高压缩的选择性外延SiGe层生长在p-FET的蚀刻区中从而向相邻的p-FET沟道区施加压应力。然后，n-FET的源和漏区被蚀刻，高拉伸的选择性外延Si:C层生长在n-FET的蚀刻区中从而向相邻的n-FET沟道区施加张应力。更详细的内容请参见美国专利申请公开No.2005/0082616，其全部内容在此引用作为参考。
图2-7示出用于在n-MOSFET和p-MOSFET的源、漏和栅区中形成金属硅化物接触的金属硅化工艺(salicidation process)。具体地，通过利用下面详细描述的应力记忆技术(stress memorization technique)，金属硅化工艺形成n-MOSFET的源和漏区中的张应力金属硅化物表面层以及p-MOSFET的源和漏区中的压应力金属硅化物表面层。
首先，金属层50和张应力牺牲层52沉积在整个结构之上，如图2所示。注意，当衬底10不包括硅时，金属层50沉积之前可在非含硅衬底之上形成硅层(未示出)。
用于形成金属层50的金属包括能够与硅反应从而形成金属硅化物的任何金属或金属合金。这样的金属或金属合金的例子包括但不限于：Ti、Ta、W、Co、Ni、Pt、Pd及其合金。在一个实施例中，Ni是优选金属。在另一实施例中，Pt、Co、或Ti是优选的。金属层50可以利用包括例如溅镀、化学气相沉积、蒸镀、化学溶液沉积、原子层沉积(ALD)、电镀等的任何常规沉积工艺来沉积。优选地，金属层50具有从约1nm至约50nm范围的厚度，更优选地从约2nm至约20nm，再优选地从约5nm至约15nm。
优选包括诸如硅氮化物的绝缘材料或任何合适的导电或半导电材料的张应力牺牲层52可以通过例如低压化学气相沉积(LPCVD)工艺或等离子体增强化学气相沉积(PECVD)工艺来形成，如美国专利申请公开No.2003/0040158或A.Tarraf等人的“Stress Investigation of PECVD DielectricLayers for Advanced Optical MEMS”(J.MICROMECH.MICROENG.，Vol.14，pp.317-323(2004))所公开的，或者通过本领域公知的任何其它合适的沉积技术形成。优选地，张应力牺牲层52具有从约10nm至约500nm范围的厚度，更优选地从约20nm至约200nm，再优选地从约40nm至约100nm。
然后，氧化物衬54形成在张应力牺牲层52之上从而覆盖图2的整个结构，接着在n-MOSFET之上形成图案化光致抗蚀剂膜56。氧化物衬54具有从约0.5nm至约40nm范围的厚度，更优选地从约1nm至约20nm，再优选地从约5nm至约10nm。与p-MOSFET对应的区域和其它必要区域被选择性暴露，如图3所示。
如图4所示，构图的光致抗蚀剂膜56用作掩模，用于通过蚀刻步骤，优选地通过干蚀刻工艺例如反应离子蚀刻(RIE)选择性地去除部分氧化物衬54。然后从n-MOSFET去除构图的光致抗蚀剂膜56，氧化物衬54用作掩模，用于通过各向同性蚀刻从p-MOSFET选择性地去除部分张应力牺牲层52。因此，p-MOSFET区域中金属层50的表面被暴露。
然后，优选地也包括诸如硅氮化物的绝缘材料或任何合适的导电或半导电材料的压应力牺牲层58沉积在图4的整个结构之上，接着在p-MOSFET之上形成构图的光致抗蚀剂层60，如图5所示。
压应力牺牲层58可以通过例如等离子体增强化学气相沉积(PECVD)工艺来形成，如美国专利申请公开No.2003/0040158或A.Tarraf等人的“StressInvestigation of PECVD Dielectric Layers for Advanced Optical MEMS”(J.MICROMECH.MICROENG.，Vol.14，pp.317-323(2004))所公开的，或者通过本领域公知的任何其它合适的沉积技术例如高密度等离子体(HDP)沉积来形成。优选地，压应力的牺牲层58具有从约10nm至约500nm范围的厚度，更优选地从约20nm至约200nm，再优选地从约30nm至约150nm。
构图的光致抗蚀剂层60选择性地暴露与n-MOSFET对应的区域以及其它必要区域，因此可以用作掩模，用于通过各向同性蚀刻从n-MOSFET选择性地去除部分压应力牺牲层58。蚀刻步骤之后构图的光致抗蚀剂膜60从p-MOSFET去除。
因此，张应力牺牲层52选择性地覆盖n-MOSFET并向其施加张应力，同时，压应力牺牲层58选择性地覆盖p-MOSFET并向其施加压应力，如图6所示。
然后进行退火步骤从而在n-MOSFET和p-MOSFET的源/漏和栅极区形成金属硅化物表面层21a、23a、22a、41a、43a和42a，如图7所示。
退火通常通过利用连续加热方式或各种上升和保持加热周期在较低温度下在诸如He、Ar、N2或形成气体的气体环境中进行，例如从约100℃至约600℃范围，优选地从约300℃至约500℃，再优选地从约300℃至约450℃。
低温退火步骤保持牺牲层52和58中的应力并导致“记忆”相邻牺牲层的相应应力状态的金属硅化物表面层。例如，在上面的牺牲层52所施加的张应力下，n-MOSFET的源/漏金属硅化物层21a、23a和栅极金属硅化物层22a在退火步骤期间获得固有张应力，即它们“记忆”了上面的牺牲层52的张应力。类似地，在上面的牺牲层58所施加的压应力下，p-MOSFET的源/漏金属硅化物层41a、43a和栅极金属硅化物层42a在退火步骤期间获得固有压应力，即它们“记忆”了上面的牺牲层58的压应力。
如上所述的应力记忆技术允许随后从所得的n-MOSFET和p-MOSFET器件去除应力牺牲层52和58，如图8所示，因为合适应力的源/漏金属硅化物层现在能施加所需应力给n-MOSFET和p-MOSFET的沟道区，所以牺牲层52和58不再是必需的且可以被去除。
然后，可以进行这里不详细描述的生产线后端(back-end-of-line)工艺步骤从而形成包含n-MOSFET和p-MOSFET的完整半导体器件。
应注意，尽管上述工艺步骤示出了在压应力牺牲氮化物层之前形成张应力牺牲层，但本发明不限于该特定顺序。换言之，在本发明实践中可以容易地在张应力牺牲层沉积之前形成压应力牺牲层。
另外，尽管上述FET结构不包括升起的(raised)源/漏区，本发明也考虑了FET结构中升起的源/漏区的存在。升起的源/漏区利用本领域技术人员公知的常规技术形成。具体地，升起的源/漏区通过在注入之前在半导体衬底10之上沉积任何含Si层例如外延Si、非晶Si、SiGe等而形成。
本发明的方法可以广泛用于制造各种半导体器件结构，包括但不限于互补金属氧化物半导体(CMOS)晶体管以及包括这样的CMOS晶体管的集成电路、微处理器和其它电子器件，这些对于本领域技术人员是公知的且能容易地修改从而包括本发明的应变绝缘体上半导体结构，因此这里不提供其制造的详细考虑。
尽管这里已经参照特定实施例、特征和方面描述了本发明，但是应认识到本发明不限于此，而是有效地扩展到其它修改、变型、应用和实施，因此所有这样的修改、变型、应用和实施被认为落在本发明的精神和范围之内。

Claims (20)

1.一种半导体器件，包括：
至少一个n沟道场效应晶体管(n-FET)，其包括源区、漏区、沟道区、栅极电介质层、以及栅电极，其中所述n-FET的所述源和漏区每个包含向所述n-FET的所述沟道区施加张应力的张应力金属硅化物表面层；和/或
至少一个p沟道场效应晶体管(p-FET)，其包括源区、漏区、沟道区、以及栅电极，其中所述p-FET的所述源和漏区每个包含向所述p-FET的所述沟道区施加压应力的压应力金属硅化物表面层。
2.如权利要求1的半导体器件，没有任何应力硅氮化物层。
3.如权利要求1的半导体器件，其中所述n-FET和所述p-FET位于半导体衬底中且通过至少一个隔离区彼此分隔开。
4.如权利要求3的半导体器件，其中所述n-FET的所述源和漏区还包含具有比所述半导体衬底的基体晶格常数小的固有晶格常数的材料的嵌入层从而在所述n-FET的所述沟道区中产生张应力。
5.如权利要求4的半导体器件，其中所述n-FET的所述源和漏区包含嵌入的Si:C层。
6.如权利要求3的半导体器件，其中所述p-FET的所述源和漏区还包含具有比所述半导体衬底的基体晶格常数大的固有晶格常数的材料的嵌入层从而在所述p-FET的所述沟道区中产生压应力。
7.如权利要求6的半导体器件，其中所述p-FET的所述源和漏区包含嵌入的SiGe层。
8.一种半导体器件，其包括形成在半导体衬底中的至少一个场效应晶体管(FET)，所述至少一个FET具有源区、漏区、沟道区、栅极电介质层、以及栅电极，其中所述FET的所述源和漏区每个包含向所述FET的所述沟道区施加张应力或压应力的张应力或压应力金属硅化物表面层。
9.如权利要求8的半导体器件，其没有任何应力硅氮化物层。
10.如权利要求8的半导体器件，其中所述至少一个FET是具有带有张应力金属硅化物表面层的源和漏区的n沟道FET。
11.如权利要求10的半导体器件，其中所述n沟道FET的所述源和漏区还包含具有比所述半导体衬底的基体晶格常数小的固有晶格常数的材料的嵌入层从而在所述n沟道FET的所述沟道区中产生张应力。
12.如权利要求11的半导体器件，其中所述n沟道FET的所述源和漏区包含嵌入的Si:C层。
13.如权利要求8的半导体器件，其中所述至少一个FET是具有带有压应力金属硅化物表面层的源和漏区的p沟道FET。
14.如权利要求12的半导体器件，其中所述p沟道FET的所述源和漏区还包含具有比所述半导体衬底的基体晶格常数大的固有晶格常数的材料的嵌入层从而在所述p沟道FET的所述沟道区中产生压应力。
15.如权利要求14的半导体器件，其中所述p沟道FET的所述源和漏区包含嵌入的SiGe层。
16.一种用于形成包括至少一个n沟道场效应晶体管(n-FET)和至少一个p沟道场效应晶体管(p-FET)的半导体器件的方法，包括：
提供至少一个n-FET前体结构，其包括源区、漏区、沟道区、栅极电介质层、以及栅电极，和/或至少一个p-FET前体结构，其包括源区、漏区、沟道区、以及栅电极；
通过金属硅化工艺形成在所述n-FET前体结构的所述源和漏区中的张应力金属硅化物表面层，和/或在所述p-FET前体结构的所述源和漏区中的压应力金属硅化物表面层，该工艺期间张应力牺牲层和/或压应力牺牲层用于向n-FET和/或p-FET前体结构施加相应的应力；及
从所述前体结构去除所述张应力和/或压应力牺牲层从而形成n-FET和/或p-FET，
其中所述n-FET的所述源和漏区中的所述张应力金属硅化物表面层向所述n-FET的所述沟道区施加张应力，和/或其中所述p-FET的所述源和漏区中的所述压应力金属硅化物表面层向所述p-FET的所述沟道区施加压应力。
17.如权利要求16的方法，其中所述金属硅化工艺包括：
在所述前体结构之上沉积金属层，其中所述金属层包括能够与硅反应从而形成金属硅化物的金属或金属合金；
在所述金属层之上形成张应力牺牲层和/或压应力牺牲层，其中所述张应力牺牲层选择性覆盖所述n-FET前体结构，和/或其中所述压应力牺牲层选择性覆盖所述p-FET前体结构；及
在高温下退火所述前体结构从而形成在所述n-FET前体结构的所述源和漏区中的张应力金属硅化物表面层和/或在所述p-FET前体结构的所述源和漏区中的压应力金属硅化物表面层。
18.一种用于在半导体衬底中形成至少一个n沟道场效应晶体管(n-FET)或p沟道场效应晶体管(p-FET)的方法，包括：
提供至少一个n-FET或p-FET前体结构，其包括源区、漏区、沟道区、栅极电介质层、以及栅电极；
通过金属硅化工艺在所述n-FET或p-FET前体结构的所述源和漏区中形成张应力或压应力金属硅化物表面层，该工艺期间张应力或压应力牺牲层被用于向n-FET或p-FET前体结构施加相应的应力；及
从所述前体结构去除所述张应力或压应力牺牲层从而形成n-FET或p-FET，
其中所述n-FET或p-FET的所述源和漏区中的所述张应力或压应力金属硅化物表面层向所述n-FET或p-FET的所述沟道区施加张应力或压应力。
19.如权利要求18的方法，其中所述金属硅化工艺包括：
在所述n-FET或p-FET前体结构之上沉积金属层，其中所述金属层包括能够与硅反应从而形成金属硅化物的金属或金属合金；
在所述金属层之上形成张应力或压应力牺牲层从而覆盖所述n-FET或p-FET前体结构；及
在高温下退火所述n-FET或p-FET前体结构从而在所述n-FET或p-FET前体结构的所述源和漏区中形成张应力或压应力金属硅化物表面层。
20.如权利要求18的方法，其中形成具有带有张应力金属硅化物表面层的源和漏区的n-FET，且其中在所述金属硅化工艺期间张应力牺牲层用于向所述n-FET前体结构施加张应力。
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