TWI509663B - 抑制植入物滲透之多層多晶矽 - Google Patents

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抑制植入物滲透之多層多晶矽
本發明係有關於一種半導體裝置，更特別地是有關於用以抑制植入物滲透之多層多晶矽之半導體裝置。
植入物使用於半導體裝置之製造中，而作為摻雜物。舉例來說，硼通常植入半導體裝置之不同層作為摻雜物。硼通常滲透至半導體裝置之浮動閘，結果造成一連串問題，包括但不限於臨界電壓偏移於半導體裝置之元件內，而降低裝置可靠度。因此，抑制植入物滲透至半導體裝置之浮動閘是需要的。
本發明係有關於一種半導體裝置，可以包括一阻隔半導體層及一第一多晶矽層。阻隔半導體層具有第一濃度之第一摻雜物及第二摻雜物。第一多晶矽層設置於阻隔半導體層上。第一多晶矽層可以包括第二濃度之第一摻雜物，且第一濃度少於第二濃度。
根據另一方面之一種半導體裝置，可以包括一阻隔半導體層。阻隔半導體層具有第一尺寸範圍之晶粒。半導體可以更包括一第一多晶矽層，第一多晶矽層設置於阻隔半導體層上。第一多晶矽層可以具有第二尺寸範圍之晶粒。第一尺寸範圍之晶粒小於第二尺寸範圍之晶粒。阻隔半導體層可以更包括第一及第二摻雜物。第一摻雜物具有第一 濃度，第一多晶矽層包括第二濃度之第一摻雜物。第一濃度少於第二濃度。
根據另一方面，一種用以製造半導體裝置之方法。此方法可以包括以下步驟。提供阻隔半導體層，阻隔半導體層包括第一尺寸範圍之晶粒。設置一第一多晶矽層於阻隔半導體層上方，第一多晶矽層具有第二尺寸範圍之晶粒。植入植入物於半導體裝置。阻隔半導體層可以將植入物進入半導體裝置之第二多晶矽層之滲透率降至最低。第一尺寸範圍之晶粒可以小於第二尺寸範圍之晶粒。
為讓本發明之上述內容能更明顯易懂，下文特舉各種實施例，並配合所附圖式，作詳細說明如下：
第1圖繪示半導體裝置100之示意圖。半導體裝置100可以包括一基板103、第一介電層105、第二多晶矽層102、第二介電層104、阻隔半導體層106及第一多晶矽層108。在一實施例中，第一介電層105可以是一氧化層。於半導體裝置100操作期間，電荷通道貫穿氧化層。第一多晶矽層108可以是一控制閘結構，第二多晶矽層102可以是一浮動閘結構。阻隔半導體層106可以是一多晶矽層。第二介電層104可以包括一氧化層或一ONO疊層。第二介電層104設置於第二多晶矽層102上方，阻隔半導體層106設置於第二介電層104上方。阻隔半導體層106可以使植入物滲透至第二多晶矽層102之滲透率降至最低。
一般來說，阻隔半導體層106將植入物降至最低或實 質上避免植入物滲透進入半導體裝置100之阻隔半導體層106的下方。阻隔半導體層106可以使用於應抑制植入物擴散的任何情況下，特別是當植入物具有相對較小原子量之元素時，例如：磷或硼。舉例來說，當植入物被植入於控制閘時，可以用阻隔半導體層106將植入物的滲透降至最低或實質上避免滲透於n-位元記憶單元(n-bitmemory cell)中。
另一實施例，阻隔半導體層106可以包括數層結構，以更能將摻雜物的滲透降至最低或避免滲透進入阻隔半導體層106的下方。
阻隔半導體層106可以是不同型態之多晶矽。舉例來說，阻隔半導體層106可以是爐管型(furnace-type)或單一晶圓型(single wafer)之多晶矽。如另一實施例，阻隔半導體層106可以是未摻雜或已摻雜碳之多晶矽。如再一實施例，阻隔半導體層106可以是非結晶多晶矽或結晶多晶矽。因此，對於阻隔半導體層106多變化之組合是可能的，包括並不限於爐管未摻雜非結晶多晶矽(furnace type,un-doped amorphous polysilicon)、爐管未摻雜結晶多晶矽(furnace type,un-doped crystalline polysilicon)、單一晶圓未摻雜非結晶多晶矽(single wafer,un-doped amorphous polysilicon)、單一晶圓未摻雜結晶多晶矽(single wafer,un-doped crystalline polysilicon)及單一晶圓碳摻雜非結晶多晶矽(single wafer,carbon-doped amorphous polysilicon)。
爐管未摻雜非結晶多晶矽可以由大約520℃溫度的爐 管所製成。爐管未摻雜結晶多晶矽可以由大約620℃溫度的爐管所製成。
於一實施例中，阻隔半導體層106包括第一摻雜物及第二摻雜物。第一摻雜物具有第一濃度。第一多晶矽層108包括第二濃度之第一摻雜物。第一濃度大約少於1E17atom/cm3 。第二濃度實質上介於1E22atom/cm3 至1E17atom/cm3 之範圍內。
於一實施例中，阻隔半導體層106具有大約300Å之深度，第一多晶矽層108具有大約2000Å之深度，及第二介電層104具有大約1000Å之深度。
於一實施例中，植入物係為硼，且硼滲透進入半導體裝置之浮動閘中係介於1E15atom/cm3 ~1E18atom/cm3 之範圍內。
於阻隔半導體層106及第一多晶矽層108間定義一介面(interface)107，其可以將滲透進入半導體裝置100之第二多晶矽層102的硼降至最低。
將植入物降至最低或實質上避免滲透進半導體裝置之第二多晶矽層102，係用以最小化或避免半導體裝置100不想要的臨界電壓偏移。
於另一實施例中，阻隔半導體層106具有第一尺寸範圍之多晶矽晶粒，且第一多晶矽層108具有第二尺寸範圍之多晶矽晶粒。於一實施例中，第一尺寸範圍之多晶矽晶粒約少於5奈米。第二尺寸範圍之多晶矽晶粒約10奈米到20奈米。
於一示範性實施例中，第一尺寸範圍之多晶矽晶粒小 於第二尺寸範圍多晶矽晶粒。這樣可以讓植入物110滲透入第二多晶矽層102的量降至最低。於一實施例中，介於阻隔半導體層106及第一多晶矽層108間之界面更可以將滲透入第二多晶矽層102之植入物降至最低。
此外，具有第一尺寸範圍之晶粒的阻隔半導體層106可以使多晶矽更多的完整填充於半導體裝置100之凹溝中，以實質上消除凹溝中的空隙。
於另一實施例中，阻隔半導體層106可以包括第一摻雜物及第二摻雜物，且具有第一尺寸範圍之多晶矽晶粒。第一摻雜物具有第一濃度。第一多晶矽層108可以具有第二濃度之第一摻雜物，且具有第二尺寸範圍之多晶矽晶粒。
第2圖繪示半導體裝置200之剖面圖。半導體裝置200包括第一多晶矽層208及一阻隔半導體層206。於一實施例中，第一多晶矽層208係為一控制閘結構。半導體裝置200可以更包括第二多晶矽層202。第二多晶矽層202可以是浮動閘結構。阻隔半導體層206可用以將植入物(例如硼)滲透入第二多晶矽層202降至最低。半導體裝置200可以更包括ONO層204，ONO層204設置於第二多晶矽層202與阻隔半導體層206之間。
第3A、3B及3C圖分別繪示半導體裝置300、320、340之不同實施例的示意圖。首先參照第3A圖，半導體裝置300包括一第二多晶矽層302、介電層304及第一多晶矽層308。第一多晶矽層308具有大約2300Å之深度，介電層304具有大約1000Å之深度。植入物310被植入於半 導體裝置300中。
現在參考第3B圖，半導體裝置320包括第二多晶矽層322、介電層324、阻隔半導體層326及第一多晶矽層328。於一實施例中，阻隔半導體層326由二矽乙烷(Si2H6)及矽烷(SiH4)所製成。第一多晶矽層328具有大約2000Å之深度，阻隔半導體層326具有大約300Å之深度，介電層324具有大約1000Å之深度。因此，於第3B圖中半導體裝置320之介電層324、阻隔半導體層326及第一多晶矽層328的總深度可比擬為於第3A圖中半導體裝置300之介電層304及第一多晶矽層308的總深度。再回去參考第3B圖，植入物330植入於半導體裝置320中。
現在請參考第3C圖，半導體裝置340包括第二多晶矽層342、介電層344、阻隔半導體層346及第一多晶矽層348。在一實施例中，阻隔半導體層326由二矽乙烷(Si2H6)及C2H4-SiH4所製成。第一多晶矽層348具有大約2000Å之深度，阻隔半導體層346具大約300Å之深度，介電層344具有大約1000Å之深度。因此，於第3C圖中半導體裝置340之介電層344、阻隔半導體層346及第一多晶矽層348的總深度可比擬為於第3A圖中半導體裝置300之介電層304及第一多晶矽層308的總深度，以及第3B圖中半導體裝置320之介電層324、阻隔半導體層326及第一多晶矽層328的總深度。再回去參考第3C圖，植入物350植入於半導體裝置340中。
第4圖係為一數據圖400，繪示上述有關於第3A、3B及3C圖實施例中之植入物的滲透。使用之植入物係為硼。 植入物之濃度(atoms/cm3 )係以與半導體裝置之深度(奈米)之關係繪示出來。如第3A圖所示，關係曲線401(案例3)對應於半導體裝置300，其沒有阻隔半導體層。如第3C圖所示，關係曲線403(案例1)對應於半導體裝置340。曲線407(案例1)也繪示半導體裝置340於阻隔半導體層中之碳濃度的高點。如第3B圖所示，關係曲線405(案例2)對應於半導體裝置320。第4圖中繪示包括阻隔半導體層326、346(如第3B及3C圖中所繪示)之半導體裝置320、340，半導體裝置320、340於較大深度之處有實質上低濃度之植入物。因此，植入物(例如硼)的滲透可以實質上藉由阻隔半導體層(例如Si2H6及SiH4；或Si2H6及C2H4-SiH4)所阻隔。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
標題不限制或表示於任何申請專利範圍之發明的所有特徵特別地是，例如雖然標題意指發明領域，但申請專利範圍仍不應受標題或所稱之技術領域所使用之語言而限制。再者，於先前技術中的說明不應建構為承認先前技術中所揭示之任何發明。摘要亦不被視為發明特徵中所述之申請專利範圍。再者，任何有關「發明」的敘述，都不應被認定為本揭露書之新穎性的單一點。數個發明可以根據本揭露書中數個請求項的特徵來提出。此些請求項界定 所保護的發明及其均等範圍。於所有舉例中，申請專利範圍應依照所揭露為依據，而不應受所述標題所拘束。
100、200、300、320、340‧‧‧半導體裝置
102、202、302、322、342‧‧‧第二多晶矽層
103‧‧‧基板
104‧‧‧第二介電層
105‧‧‧第一介電層
106、206、326、346‧‧‧阻隔半導體層
107‧‧‧介面
108、208、308、328、348‧‧‧第一多晶矽層
204‧‧‧ONO層
304、324、344‧‧‧介電層
310、330、350‧‧‧植入物
400‧‧‧數據圖
401、403、405‧‧‧關係曲線
407‧‧‧曲線
第1圖繪示本發明揭示之半導體裝置之剖面圖。
第2圖繪示本發明揭示之另一半導體裝置之剖面圖。
第3A、3B及3C圖繪示本發明揭示之半導體裝置之不同實施例的示意圖。
第4圖繪示本發明揭示之硼滲透之數據圖。
100‧‧‧半導體裝置
102‧‧‧第二多晶矽層
103‧‧‧基板
104‧‧‧第二介電層
105‧‧‧第一介電層
106‧‧‧阻隔半導體層
107‧‧‧介面
108‧‧‧第一多晶矽層

Claims (23)

  1. 一種半導體裝置，包括：一阻隔半導體層，該阻隔半導體層包括一第一濃度之一第一摻雜物及一第二摻雜物；以及一第一多晶矽層，該第一多晶矽層設置於該阻隔半導體層上，該第一多晶矽層包括一第二濃度之該第一摻雜物，其中該第一濃度少於該第二濃度。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一濃度少於1E17atom/cm3 ，且其中該第二濃度實質上介於1E22atom/cm3 至1E17atom/cm3 之範圍內。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該阻隔半導體層實質上具有300Å之深度，以及該第一多晶矽層實質上具有2000Å之深度。
  4. 如申請專利範圍第1項所述之半導體裝置，更包括：一第二多晶矽層；以及一介電層，該介電層設置於該第二多晶矽層上，其中該阻隔半導體層設置於該介電層之上。
  5. 如申請專利範圍第4項所述之半導體裝置，其中硼滲透至該第二多晶矽層中係為1E15atom/cm3 ~1E18atom/cm3 之範圍內。
  6. 如申請專利範圍第4項所述之半導體裝置，其中該第一多晶矽層係為一控制閘，及其中該第二多晶矽層係為一浮動閘。
  7. 如申請專利範圍第1項所述之半導體裝置，其中 該第一摻雜物係為硼(boron)及該第二摻雜物係為碳(carbon)。
  8. 如申請專利範圍第1項所述之半導體裝置，其中該介電層係為一氧化層。
  9. 如申請專利範圍第1項所述之半導體裝置，該介電層係為一氧化物-氮化物-氧化物層(oxide-nitride-oxide layer)。
  10. 一種半導體裝置，包括：一阻隔半導體層，該阻隔半導體層包括一第一尺寸範圍之晶粒、一第一濃度之一第一摻雜物、及一第二摻雜物；以及一第一多晶矽層，該第一多晶矽層設置於該阻隔半導體層上，該第一多晶矽層包括一第二尺寸範圍之晶粒及一第二濃度之該第一摻雜物；其中該第一尺寸範圍之晶粒小於該第二尺寸範圍之晶粒，且該第一濃度少於該第二濃度。
  11. 如申請專利範圍第10項所述之半導體裝置，該第一尺寸範圍少於5奈米。
  12. 如申請專利範圍第10項所述之半導體裝置，其中該第二尺寸範圍係為10奈米至20奈米。
  13. 如申請專利範圍第10項所述之半導體裝置，更包括：一第二多晶矽層；以及一介電層，該介電層設置於該第二多晶矽層之上，其中該阻隔半導體層設置於介電層之上。
  14. 如申請專利範圍第13項所述之半導體裝置，其中該第一多晶矽層係為一控制閘，且其中該第二多晶矽層係為一浮動閘。
  15. 如申請專利範圍第13項所述之半導體裝置，其中該介電層係為一氧化層。
  16. 如申請專利範圍第13項所述之半導體裝置，其中該介電層係為一氧化物-氮化物-氧化物層壓層(oxide-nitride-oxide laminated layer)。
  17. 如申請專利範圍第10項所述之半導體裝置，其中該第一摻雜物係為硼，該第二摻雜物係為碳。
  18. 如申請專利範圍第10項所述之半導體裝置，其中該阻隔半導體層包括一爐管非結晶多晶矽(furnace type amorphous polysilicon)、一爐管結晶多晶矽(furnace type crystalline polysilicon)、一單晶圓非結晶多晶矽(single wafer amorphous polysilicon)及一單晶圓結晶多晶矽(single wafer amorphous polysilicon)之其中之一。
  19. 一種用以製造半導體裝置之方法，該方法包括：提供一阻隔半導體層，該阻隔半導體層具有一第一尺寸範圍之晶粒；設置一第一多晶矽層於該阻隔半導體層之上，該第一多晶矽層具有一第二尺寸範圍之晶粒；以及植入一植入物於該半導體裝置，其中該阻隔半導體層將該植入物滲透於該半導體裝置之該第二多晶矽層之滲透率降至最低。
  20. 如申請專利範圍第19項所述之用以製造半導體裝置之方法，其中該第一尺寸範圍之晶粒小於該第二尺寸範圍之晶粒。
  21. 如申請專利範圍第19項所述之用以製造半導體裝置之方法，其中該第一尺寸範圍少於5奈米，且其中該第二尺寸範圍係為10奈米至20奈米。
  22. 如申請專利範圍第19項所述之用以製造半導體裝置之方法，其中該阻隔半導體層及該第一多晶矽層之介面更用以將該第二多晶矽層之硼滲透降至最低。
  23. 如申請專利範圍第19項所述之用以製造半導體裝置之方法，其中該植入物滲透至該第二多晶矽層之滲透率實質上介於1E15afom/cm3 至1E18atom/cm3 之範圍內。
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