CN111834228A - Ldmos器件的制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 94
- 239000004065 semiconductor Substances 0.000 claims abstract description 93
- 238000000034 method Methods 0.000 claims abstract description 60
- 238000005468 ion implantation Methods 0.000 claims abstract description 51
- 150000002500 ions Chemical class 0.000 claims abstract description 29
- 238000002513 implantation Methods 0.000 claims description 27
- 238000004519 manufacturing process Methods 0.000 claims description 25
- -1 phosphorous ions Chemical class 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 4
- 230000005684 electric field Effects 0.000 abstract description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明提供一种LDMOS器件的制备方法，包括，在半导体衬底中形成第一导电类型的阱区；然后，在所述半导体衬底上形成栅极结构，所述栅极结构覆盖部分所述阱区和部分所述半导体衬底；以及，对所述栅极结构和所述半导体衬底执行离子注入工艺，在所述半导体衬底中形成第二导电类型的漂移区。其中，在对栅极结构和所述半导体衬底执行离子注入工艺时，所述栅极结构可以阻挡所述离子注入工艺对所述半导体衬底的离子注入，减少所述半导体衬底离子注入的能量和剂量，减小形成的所述漂移区中的离子浓度和深度，由此，可以使电场分散，从而以使LDMOS器件中的电场强度变小,进而可以提高LDMOS器件的阈值电压，进一步的，可有效的提高器件的可靠性。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种LDMOS器件的制备 方法。
背景技术
横向双扩散金属氧化物半导体(lateral double diffusion MOS,LDMOS)器件，具有高击穿电压，与互补金属氧化物半导体(CMOS)工艺兼容的特性，因此被 广泛应用于功率器件中。LDMOS器件中的源漏极区域与栅极之间有一个较长 的轻掺杂区域，被称为漂移区。LDMOS晶体管在源漏接高压时，通过漂移区来 承受较高的电压降，以获得高击穿电压。现有的LDMOS器件的制备方法通常 包括，在半导体衬底中形成阱区，然后在所述阱区中形成漂移区，接着，在所述 漂移区上形成栅极结构，然而，上述制备方法使得LDMOS器件中的电场强度 较大，从而导致器件性能较差。
发明内容
本发明的目的在于提供一种LDMOS器件的制备方法，以解决LDMOS器 件中的的电场强度较大，且器件性能较差的问题。
为解决上述技术问题，本发明提供一种LDMOS器件的制备方法，所述 LDMOS器件的制备方法包括：
提供一半导体衬底；
在所述半导体衬底中形成第一导电类型的阱区；
在所述半导体衬底上形成栅极结构，所述栅极结构覆盖部分所述阱区和部 分所述半导体衬底；以及，
对所述栅极结构和所述半导体衬底执行离子注入工艺，在所述半导体衬底 中形成第二导电类型的漂移区。
可选的，在所述的LDMOS器件的制备方法中，在形成所述阱区之后，以及 在形成所述栅极结构之前，所述LDMOS器件的制备方法还包括，在所述半导 体衬底上形成一场氧化层，所述场氧化层两侧均暴露出部分所述半导体衬底。
可选的，在所述的LDMOS器件的制备方法中，所述栅极结构位于所述场 氧化层靠近所述第一阱区的一侧，并延伸覆盖部分所述场氧化层。
可选的，在所述的LDMOS器件的制备方法中，所述栅极结构包括一栅氧 化层和一栅极，所述栅氧化层位于所述场氧化层一侧并覆盖部分所述阱区和部 分所述半导体衬底，所述栅极覆盖所述栅氧化层并延伸覆盖部分所述场氧化层。
可选的，在所述的LDMOS器件的制备方法中，对所述栅极结构和所述半 导体衬底执行离子注入工艺包括：
采用多次离子注入，在所述栅极结构和所述半导体衬底中注入第二导电类 型的掺杂离子；其中，多次离子注入的注入能量和剂量均不同。
可选的，在所述的LDMOS器件的制备方法中，在所述栅极结构和所述半 导体衬底中注入第二导电类型的掺杂离子的方法包括：
执行第一次离子注入工艺，采用的注入能量为300Kev～600Kev，注入剂量 为20E2/cm2～25E2/cm2；
执行第二次离子注入工艺，采用的注入能量为250Kev～300Kev，注入剂量 为25E2/cm2～30E2/cm2；
执行第三次离子注入工艺，采用的注入能量为50Kev～100Kev，注入剂量为 25E2/cm2～40E2/cm2。
可选的，在所述的LDMOS器件的制备方法中，每次所述离子注入的离子 为磷离子。
可选的，在所述的LDMOS器件的制备方法中，在所述半导体衬底上形成 栅极结构之后，且在对所述栅极结构和所述阱区执行离子注入工艺之前，所述 LDMOS器件的制备方法还包括，在所述半导体衬底中形成第一导电类型的掺杂 区，在形成所述漂移区后，所述漂移区位于所述掺杂区上。
可选的，在所述的LDMOS器件的制备方法中，所述掺杂区的离子为硼离 子。
可选的，在所述的LDMOS器件的制备方法中，所述第一导电类型为N型 或者P型，所述第二导电类型与所述第一导电类型的导电类型相反。
在本发明提供的LDMOS器件的制备方法中，先在半导体衬底中形成第一 导电类型的阱区；然后，在所述半导体衬底上形成栅极结构，所述栅极结构覆盖 部分所述阱区和部分所述半导体衬底；以及，对所述栅极结构和所述半导体衬底 执行离子注入工艺，在所述半导体衬底中形成第二导电类型的漂移区。其中，在 对栅极结构和所述半导体衬底执行离子注入工艺时，所述栅极结构可以阻挡所 述离子注入工艺对所述半导体衬底的离子注入，减少所述半导体衬底离子注入 的能量和剂量，减小形成的所述漂移区中的离子浓度和深度，由此，可以使电场 分散，从而使LDMOS器件中的电场强度变小,进而可以提高LDMOS器件的阈 值电压，进一步的，可有效的提高器件的可靠性。
附图说明
图1是本发明实施例提供的LDMOS器件的制备方法的流程示意图；
图2～图6是本发明实施例提供的LDMOS器件的制备方法中形成的结构示 意图；
其中，附图标记说明如下：
100-半导体衬底；110-场氧化层；120-阱区；130-栅极结构；140-栅氧化层； 150-栅极；160-掺杂区；170-漂移区。
具体实施方式
以下结合附图和具体实施例对本发明提出的LDMOS器件的制备方法作进 一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是， 附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助 说明本发明实施例的目的。
请参考图1，其为本发明实施例提供的LDMOS器件的制备方法的流程示意 图。如图1所示，本发明提供一种LDMOS器件的制备方法，包括：
步骤S1:提供一半导体衬底；
步骤S2:在所述半导体衬底中形成第一导电类型的阱区；
步骤S3:在所述半导体衬底上形成栅极结构，所述栅极结构覆盖部分所述阱 区和部分所述半导体衬底；
步骤S4:对所述栅极结构和所述半导体衬底执行离子注入工艺，在所述半导 体衬底中形成第二导电类型的漂移区。
请参考图2～图6，其为本发明实施例提供的LDMOS器件的制备方法中形 成的结构示意图。接下去，结合图2～图6对上述步骤进行详细说明。
首先，执行步骤S1，如图2所示，提供一半导体衬底100，所述半导体衬底 100可以为硅衬底、锗硅衬底或绝缘体上硅衬底。本实施例中，所述半导体衬底 100为硅衬底。所述半导体衬底100的导电类型可以为第二导电类型(与第一导 电类型相反)，在此，所述半导体衬底100的导电类型为P型。
接着，在所述半导体衬底上形成场氧化层110，所述场氧化层110两侧暴露 出部分所述半导体衬底100。所述场氧化层110具有隔离的作用，能够避免器件 中相邻的工艺层之间互干扰或者发生短路。所述场氧化层110的厚度例如可以 为1nm～150nm。优选的，所述场氧化层110可以通过正硅酸乙酯层(TEOS)形 成，例如可以通过对所述正硅酸乙酯层执行高温退火工艺形成所述场氧化层110， 以使所述场氧化层110具有较好的隔离性能，但不限于此，所述场氧化层110也 可以采用本领域人员所知的材质，例如二氧化硅等。
接着，执行步骤S2，如图3所示，在所述半导体衬底100中形成第一导电 类型的阱区120，所述阱区120位于所述场氧化层110所在的半导体衬底100之 外的所述半导体衬底100中。所述阱区120中具有第一导电类型的掺杂离子。 进一步的，所述阱区120中的掺杂离子的导电类型可以根据其所形成的器件的 类型进行调整。所述阱区120可通过离子注入工艺形成，具体的，形成所述阱区 120的方法包括，执行离子注入工艺，在所述半导体衬底100中形成所述阱区 120，所述离子注入工艺优选采用倾斜注入的方式，这是因为在该步骤的离子注 入过程中通常采用的是高能量离子注入，若采用垂直注入的方式，部分高能量的注入离子的传输方向与半导体衬底100的晶向契合，易导致部分高能量的离子 停留在更深区域的半导体衬底100中，进而导致离子分布不均匀。若采用倾斜 离子注入工艺，可缩减高能量离子在所述半导体衬底100中的停留深度的差异， 改善所形成的阱区120中离子的分布均匀性。
接着，执行步骤S4，如图4所示，在所述半导体衬底100上形成栅极结构130，所述栅极结构130覆盖部分所述阱区120，并延伸覆盖部分所述场氧化层 110。此外，所述栅极结构130还覆盖所述阱区120之外的部分所述半导体衬底 100。具体的，所述栅极结构130包括一栅氧化层140和一栅极150，所述栅氧 化层140位于所述场氧化层110一侧并覆盖部分所述阱区120和所述阱区120 外的部分所述半导体衬底100，此外，所述栅氧化层位于所述场氧化层110一侧 与所述场氧化层110相连，所述栅极150覆盖所述栅氧化层140并延伸覆盖部分所述场氧化层110。
所述栅极结构130的具体形成方法包括:首先，在所述半导体衬底100上形 成一栅氧化层140，接着，形成一栅极150，所述栅极150覆盖所述栅氧化层140 并延伸覆盖部分所述场氧化层110。其中，所述栅氧化层140可通过高温氧化工 艺形成，所述高温氧化工艺的温度例如为900℃～1200℃，或者也可以采用沉积 的方法形成，例如化学气相沉积，所述栅氧化层140具有隔离的作用，其可以隔 离栅极150和所述半导体衬底100。所述栅极150的材质为多晶硅，但不限于 此，也可以为金属等。
接着，如图5所示，在所述阱区120一侧的所述半导体衬底100中形成第 一导电类型的掺杂区160，所述掺杂区160可以将后续形成的漂移区170和所 述半导体衬底100隔离。所述掺杂区160中具有第一导电类型的掺杂离子，所 述第一导电类型的掺杂离子例如可以为硼离子，即所述掺杂区160中具有硼离 子。进一步的，可以离子注入工艺形成所述掺杂区160，形成所述掺杂区160时， 优选采用的注入能量为100Kev～800Kev，注入剂量为20E2/cm2～25E2/cm2的，以 使所述第二掺杂区160具有一定的深度，并可以使其离子均匀的扩散在所述阱 区120的一侧。
接着，执行步骤S4，如图6所示，对所述栅极结构130和所述半导体衬底 100执行离子注入工艺，在所述半导体衬底中形成第二导电类型的漂移区170。 在此，所述第二导电类型为N型，即所述漂移区170的导电类型为N型，在本 申请的其他实施例中，所述漂移区170的导电类型也可以为P型。具体的，对 所述栅极结构130和所述半导体衬底100执行离子注入工艺包括：采用多次离 子注入工艺，在所述栅极结构130和所述半导体衬底100中注入第二导电类型 的掺杂离子；其中，多次离子注入的注入能量和剂量均不同。更具体的，在所述栅极结构130和所述半导体衬底100中注入第二导电类型的掺杂离子的方法包 括：执行第一次离子注入，采用的注入能量为300Kev～600Kev，注入剂量为 20E2/cm2～25E2/cm2；执行第二次离子注入，采用的注入能量为250Kev～300Kev， 注入剂量为25E2/cm2～30E2/cm2；执行第三次离子注入，采用的注入能量为 50Kev～100Kev，注入剂量为25E2/cm2～40E2/cm2。在此，所述第一次离子注入 的注入能量大于所述第二次离子注入的注入能量，所述第二次离子注入的注入 能量大于所述第三次离子注入的注入能量，以使形成的所述漂移区170的离子 具有较好的均匀性，从而可以承受较高的电压降，并可获得高击穿电压。在对所 述栅极结构130和所述半导体衬底100执行离子注入工艺时，由于所述栅极结 构130的存在，可以阻挡所述离子注入工艺注入所述半导体衬底100的离子， 减少所述半导体衬底100离子注入的能量和剂量，减小形成的所述漂移区170 中的离子浓度和深度，可以使LDMOS器件的电场更加分散，由此可以使LDMOS 器件中的电场强度变小,从而可以提高阈值电压，并可有效的提高器件的可靠性。
综上可见，在本发明提供的LDMOS器件的制备方法中，先在半导体衬底 中形成阱区；然后，在所述半导体衬底上形成栅极结构，所述栅极结构覆盖部分 所述阱区和部分所述半导体衬底；接着，对所述栅极结构和所述半导体衬底执行 离子注入工艺，在所述半导体衬底中形成第二导电类型的漂移区。其中，在对栅 极结构和所述半导体衬底执行离子注入工艺时，所述栅极结构可以阻挡所述离 子注入工艺对所述半导体衬底的离子注入，减少所述半导体衬底离子注入的能 量和剂量，减小形成的所述漂移区中的离子浓度和深度，由此，可以使电场分散， 从而以使LDMOS器件中的电场强度变小,进而可以提高LDMOS器件的阈值 电压，进一步的，可有效的提高器件的可靠性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定， 本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利 要求书的保护范围。
Claims (10)
1.一种LDMOS器件的制备方法，其特征在于，包括：
提供一半导体衬底；
在所述半导体衬底中形成第一导电类型的阱区；
在所述半导体衬底上形成栅极结构，所述栅极结构覆盖部分所述阱区和部分所述半导体衬底；以及，
对所述栅极结构和所述半导体衬底执行离子注入工艺，在所述半导体衬底中形成第二导电类型的漂移区。
2.如权利要求1所述的LDMOS器件的制备方法，其特征在于，在形成所述阱区之前，所述LDMOS器件的制备方法还包括，在所述半导体衬底上形成一场氧化层，所述场氧化层两侧均暴露出部分所述半导体衬底。
3.如权利要求2所述的LDMOS器件的制备方法，其特征在于，所述栅极结构位于所述场氧化层靠近所述阱区的一侧，并延伸覆盖部分所述场氧化层。
4.如权利要求3所述的LDMOS器件的制备方法，其特征在于，所述栅极结构包括一栅氧化层和一栅极，所述栅氧化层位于所述场氧化层一侧并覆盖部分所述阱区和部分所述半导体衬底，所述栅极覆盖所述栅氧化层并延伸覆盖部分所述场氧化层。
5.如权利要求1所述的LDMOS器件的制备方法，其特征在于，对所述栅极结构和所述半导体衬底执行离子注入工艺包括：
采用多次离子注入工艺，在所述栅极结构和所述半导体衬底中注入第二导电类型的掺杂离子；其中，多次离子注入的注入能量和剂量均不同。
6.如权利要求5所述的LDMOS器件的制备方法，其特征在于，在所述栅极结构和所述半导体衬底中注入第二导电类型的掺杂离子的方法包括：
执行第一次离子注入工艺，采用的注入能量为300Kev～600Kev，注入剂量为20E2/cm2～25E2/cm2；
执行第二次离子注入工艺，采用的注入能量为250Kev～300Kev，注入剂量为25E2/cm2～30E2/cm2；
执行第三次离子注入工艺，采用的注入能量为50Kev～100Kev，注入剂量为25E2/cm2～40E2/cm2。
7.如权利要求6所述的LDMOS器件的制备方法，其特征在于，所述第二导电类型的掺杂离子为磷离子。
8.如权利要求1所述的LDMOS器件的制备方法，其特征在于，在所述半导体衬底上形成栅极结构之后，且在对所述栅极结构和所述半导体衬底执行离子注入工艺之前，所述LDMOS器件的制备方法还包括，在所述半导体衬底中形成第一导电类型的掺杂区，在形成所述漂移区后，所述漂移区位于所述掺杂区上。
9.如权利要求8所述的LDMOS器件的制备方法，其特征在于，所述掺杂区内具有第一导电类型的掺杂离子；其中，所第一导电类型的掺杂离子为硼离子。
10.如权利要求1所述的LDMOS器件的制备方法，其特征在于，所述第一导电类型为N型或者P型，所述第二导电类型与所述第一导电类型的导电类型相反。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202010753004.2A CN111834228B (zh) | 2020-07-30 | 2020-07-30 | Ldmos器件的制备方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| CN202010753004.2A CN111834228B (zh) | 2020-07-30 | 2020-07-30 | Ldmos器件的制备方法 |
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| Publication Number | Publication Date |
|---|---|
| CN111834228A true CN111834228A (zh) | 2020-10-27 |
| CN111834228B CN111834228B (zh) | 2024-03-29 |
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ID=72920643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010753004.2A Active CN111834228B (zh) | 2020-07-30 | 2020-07-30 | Ldmos器件的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111834228B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000260988A (ja) * | 1999-03-12 | 2000-09-22 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US20110081760A1 (en) * | 2009-10-01 | 2011-04-07 | Bo-Jui Huang | Method of manufacturing lateral diffusion metal oxide semiconductor device |
| CN102263034A (zh) * | 2011-08-12 | 2011-11-30 | 杭州士兰集成电路有限公司 | Bcd工艺中的高压mos晶体管结构及其制造方法 |
| CN105762103A (zh) * | 2016-03-08 | 2016-07-13 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其形成方法 |
| CN108807281A (zh) * | 2018-06-28 | 2018-11-13 | 上海华虹宏力半导体制造有限公司 | 半导体器件及其形成方法 |
| CN109860300A (zh) * | 2018-12-27 | 2019-06-07 | 北京顿思集成电路设计有限责任公司 | 半导体器件及其制造方法 |
-
2020
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000260988A (ja) * | 1999-03-12 | 2000-09-22 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US20110081760A1 (en) * | 2009-10-01 | 2011-04-07 | Bo-Jui Huang | Method of manufacturing lateral diffusion metal oxide semiconductor device |
| CN102263034A (zh) * | 2011-08-12 | 2011-11-30 | 杭州士兰集成电路有限公司 | Bcd工艺中的高压mos晶体管结构及其制造方法 |
| CN105762103A (zh) * | 2016-03-08 | 2016-07-13 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其形成方法 |
| CN108807281A (zh) * | 2018-06-28 | 2018-11-13 | 上海华虹宏力半导体制造有限公司 | 半导体器件及其形成方法 |
| CN109860300A (zh) * | 2018-12-27 | 2019-06-07 | 北京顿思集成电路设计有限责任公司 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111834228B (zh) | 2024-03-29 |
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