DE102020105633A1 - Halbleitervorrichtungen mit verbesserten Kondensatoren - Google Patents

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Abstract

Eine Halbleitervorrichtung enthält ein Substrat, zwei Source/Drain-Regionen (S/D-Regionen) über dem Substrat, eine Kanalregion, die sich zwischen den beiden S/D-Regionen befindet und ein Halbleitermaterial enthält, eine Schicht aus abgeschiedenem Kondensatormaterial (Deposited Capacitor Material, DCM) über der Kanalregion, eine dielektrische Schicht über der DCM-Schicht, und eine metallische Gate-Elektrodenschicht über der dielektrischen Schicht.

Description

  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltkreise (ICs) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt. Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Zum Beispiel nimmt die Bauteilkapazität pro Bauteilgrundfläche ab, wenn die Bauteile verkleinert werden. Für Designs, die Kondensatoren erfordern (wie zum Beispiel analoge Entkopplungskondensatoren oder De-Caps), bedeutet dies, dass den Kondensatoren mehr Fläche gewidmet werden muss, um die gleiche Kapazität in einem kleineren Prozessknoten zu erreichen, als in früheren Generationen. Daher ist es generell wünschenswert, in den höherentwickelten Prozessknoten eine größere Kapazität pro Bauteilgrundfläche bereitzustellen, auch wenn die Transistoren in denselben Knoten abwärtsskaliert werden.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind und allein veranschaulichenden Zwecken dienen. Die Abmessungen der verschiedenen Strukturelemente können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 ist eine vereinfachte Draufsicht einer Logikvorrichtung und eines Kondensators eines integrierten Schaltkreises (IC) gemäß verschiedenen Aspekten der vorliegenden Offenlegung.
    • 2a und 2b zeigen Querschnittsansichten eines Abschnitts der Logikvorrichtung von 1 gemäß einer Ausführungsform.
    • 3a und 3b zeigen Querschnittsansichten eines Abschnitts des Kondensators von 1 gemäß einer Ausführungsform.
    • 4a ist eine vereinfachte Draufsicht eines weiteren Kondensators gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 4b, 4c und 4d zeigen Querschnittsansichten eines Abschnitts des Kondensators von 4a gemäß einer Ausführungsform.
    • 4e und 4f zeigen Querschnittsansichten eines Abschnitts des Kondensators von 4a gemäß einer anderen Ausführungsform.
    • 5a und 5b zeigen ein Flussdiagramm eines Verfahrens zum Bilden der in den 1-4f gezeigten Strukturen gemäß Aspekten der vorliegenden Offenbarung.
    • 5c und 5d zeigen Flussdiagramme des Implementierens bestimmter Schritte in dem Verfahren der 5a und 5b.
    • 6a, 6b, 6c, 6d, 6e, 6f, 6g, 6h, 6i, 6j, 6k, 61, 6m, 6n, 6o, 6p, 6q und 6r veranschaulichen Querschnittsansichten einer Ausführungsform der Logikvorrichtung und des Kondensators von 1 während eines Herstellungsprozesses gemäß dem Verfahren der 5a und 5b gemäß einer Ausführungsform.
    • 7a, 7b und 7c veranschaulichen Perspektiven und Querschnittsansichten einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. Des Weiteren soll, wenn eine Zahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff auch Zahlen umfassen, die innerhalb ±10 % der genannten Zahl liegen, sofern nichts anderes angegeben ist. Zum Beispiel umfasst der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
  • Die vorliegende Offenbarung betrifft allgemein Halbleitervorrichtungen oder Halbleiterbauteile und Herstellungsverfahren, und betrifft insbesondere die Herstellung von Kondensatoren mit erhöhter Kapazität pro Bauteilgrundfläche, die auf derselben Schicht wie andere Transistoren hergestellt werden, wie zum Beispiel Transistoren, die zum Ausführen logischer Funktionen verwendet werden (das heißt Logikvorrichtungen). Einige Ausführungsformen der vorliegenden Offenbaren nutzen die Vorteile eines Ersatzgate-Prozesses. Zum Beispiel wird, nachdem ein Dummy-Gate entfernt wurde, um einen Halbleiterkanal freizulegen, eine Schicht eines Kondensatormaterials (als „abgeschiedenes Kondensatormaterial“ oder DCM („Deposited Capacitor Material“) bezeichnet) direkt auf den Halbleiterkanal abgeschieden, gefolgt vom Bilden eines Metallgate-Stapels mit hohem k-Wert über der DCM-Schicht. Die DCM-Schicht wird mit dem Metallgate-Stapel mit hohem k-Wert gekoppelt, um die gewünschte Kapazität zu erzeugen. Im Prinzip bilden die Source und der Drain, wenn sie miteinander kurzgeschlossen werden, einen Anschluss des Kondensators, und die Metallgate-Elektrode bildet den anderen Anschluss des Kondensators. In dieser Konfiguration wird die Kapazität des Kondensators durch die Kopplungsfläche zwischen der DCM-Schicht und der Metallgate-Elektrode sowie der dazwischenliegenden dielektrischen Schicht bestimmt, die eine Grenzflächenschicht und eine Dielektrikumschicht mit hohem k-Wert enthalten kann. Die DCM-Schicht wird über den gesamten Bereich abgeschieden, auf dem der Metallgate-Stapel mit hohem k-Wert abgeschieden ist, wodurch die Kopplungsfläche im Vergleich zu Kondensatoren ohne DCM-Schicht vergrößert wird. Diese und andere Merkmale der vorliegenden Offenbarung werden unter Bezug auf die beigefügten Figuren näher besprochen.
  • 1 zeigt eine Draufsicht auf zwei einzelne Vorrichtungen oder Bauteile 200 und 300 eines integrierten Schaltkreises (IC) 100. Die beiden Vorrichtungen 200 und 300 werden auf verschiedenen Regionen eines Substrats 110 gebildet (in 2a und 3a gezeigt). In der vorliegenden Ausführungsform werden die beiden Vorrichtungen 200 und 300 in einem Kernbereich (oder Logikbereich) des IC 100 ausgebildet. In alternativen Ausführungsformen können die beiden Vorrichtungen 200 und 300 in einem Eingangs-/Ausgangs-Bereich (oder E/A-Bereich) des IC 100 gebildet werden, oder eine in einem Kernbereich und eine andere in einem E/A-Bereich des IC 100.
  • In der vorliegenden Ausführungsform ist die Vorrichtung 200 als ein regulärer Transistor implementiert, der ein Gate-all-around-Transistor (GAA-Transistor) oder ein FinFET sein kann. Die Vorrichtung 200 enthält einen Gate-Stapel 220, der eine Kanalregion 210 aus einem Halbleitermaterial (in 2a gezeigt) und zwei Source/Drain-Elektroden (S/D-Elektroden) 212 auf zwei Seiten des Gate-Stapels 220 in Eingriff nimmt. Die Vorrichtung 200 enthält des Weiteren S/D-Kontakte 214, die auf den S/D-Elektroden 212 angeordnet und mit diesen elektrisch verbunden sind. In der vorliegenden Ausführungsform ist die Vorrichtung 300 als Kondensator implementiert. Die Vorrichtung 300 enthält einen Gate-Stapel 320, der über einer Kanalregion 310 aus einem Halbleitermaterial angeordnet ist (in 3a gezeigt), und zwei S/D-Elektroden 312 auf zwei Seiten des Gate-Stapels 320. Die Vorrichtung 300 enthält des Weiteren S/D-Kontakte 314, die auf den S/D-Elektroden 312 angeordnet und mit diesen elektrisch verbunden sind. Die S/D-Elektroden 312 sind auf einer Interconnect-Ebene elektrisch miteinander kurzgeschlossen, so dass die Vorrichtung 300 praktisch ein Kondensator mit zwei Anschlüssen ist. Weitere Einzelheiten zu den Vorrichtungen 200 und 300 sind in den 2a, 2b, 3a und 3b gezeigt.
  • 2a und 2b zeigen zwei Querschnittsansichten der Vorrichtung 200 entlang der X-Schnitt-1-Linie bzw. X-Schnitt-2-Linie in 1, die entlang einer Längsrichtung der Kanalregion 210 geschnitten sind. Unter Bezug auf die 2a und 2b zusammen wird die Vorrichtung 200 über einer Region eines Substrats 110 gebildet, die in einigen Ausführungsformen eine Halbleiterfinne sein kann. Die Kanalregion 210 der Vorrichtung 200 enthält mehrere Halbleiterschichten, die die beiden S/D-Elektroden 212 verbinden. Die Kanalregion 210 kann auch als Halbleiterschichten 210 bezeichnet werden. Der Gate-Stapel 220 enthält eine Grenzflächenschicht 222, eine Dielektrikumschicht 224 mit hohem k-Wert und eine metallische Gate-Elektrode 226. Die Vorrichtung 200 enthält außerdem einen Gate-Abstandshalter 216 an Seitenwänden des Gate-Stapels 220. Abschnitte des Gate-Stapels 220 sind vertikal (entlang der Z-Richtung) zwischen zwei benachbarten Halbleiterschichten 210 angeordnet. Ein innerer Abstandshalter 216a ist seitlich (entlang der X-Richtung) zwischen jenen Abschnitten des Gate-Stapels 220 und den S/D-Elektroden 212 angeordnet. Der Gate-Abstandshalter 216 und der innere Abstandshalter 216a können in verschiedenen Prozessschritten gebildet werden und können gleiche oder unterschiedliche Materialien enthalten. Die Vorrichtung 200 enthält außerdem eine Kontaktätzstoppschicht (Contact Etch Stop, CES) 209 über den S/D-Elektroden 212 und über den Seitenwänden des Gate-Abstandshalters 216. Die S/D-Kontakte 214 sind elektrisch mit den S/D-Elektroden 212 verbunden. Die Vorrichtung 200 enthält außerdem eine Isolationsstruktur 204 und eine Zwischenschichtdielektrikumschicht (Interlayer Dielectric, ILD) 206 über dem Substrat 110. Der Gate-Stapel 220, der Gate-Abstandshalter 216 und die ILD-Schicht 206 sind über der Isolationsstruktur 204 angeordnet. Des Weiteren ist die ILD-Schicht 206 über den Seitenwänden des Gate-Abstandshalters 216 angeordnet, und die CES-Schicht 209 ist über der ILD-Schicht 206 angeordnet.
  • 3a und 3b zeigen zwei Querschnittsansichten der Vorrichtung 300 entlang der X-Schnitt-3-Linie bzw. X-Schnitt-4-Linie in 1, die entlang einer Längsrichtung der Kanalregion 310 geschnitten sind. Die Struktur der Vorrichtung 300 ist der der Vorrichtung 200 im Wesentlichen ähnlich. Die Vorrichtung 300 wird über einer anderen Region des Substrats 110 gebildet, die in einigen Ausführungsformen eine Halbleiterfinne sein kann. Die Kanalregion 310 der Vorrichtung 300 enthält mehrere Halbleiterschichten, die die beiden S/D-Elektroden 312 verbinden. Die Kanalregion 310 kann auch als Halbleiterschichten 310 bezeichnet werden. Der Gate-Stapel 320 enthält eine Grenzflächenschicht 322, eine Dielektrikumschicht 324 mit hohem k-Wert und eine metallische Gate-Elektrode 326. Die Vorrichtung 300 enthält außerdem einen Gate-Abstandshalter 316 an Seitenwänden des Gate-Stapels 320. Abschnitte des Gate-Stapels 320 sind vertikal (entlang der Z-Richtung) zwischen den Halbleiterschichten 310 angeordnet. Ein innerer Abstandshalter 316a ist seitlich (entlang der X-Richtung) zwischen jenen Abschnitten des Gate-Stapels 320 und den S/D-Elektroden 312 angeordnet. Der Gate-Abstandshalter 316 und der innere Abstandshalter 316a können in verschiedenen Prozessschritten gebildet werden und können gleiche oder unterschiedliche Materialien enthalten. Die Vorrichtung 300 enthält außerdem eine Kontaktätzstoppschicht (Contact Etch Stop, CES) 309 über den S/D-Elektroden 312 und über den Seitenwänden des Gate-Abstandshalters 316. Die S/D-Kontakte 314 sind elektrisch mit den S/D-Elektroden 312 verbunden. Die Vorrichtung 300 enthält außerdem eine Isolationsstruktur 304 und eine Zwischenschichtdielektrikumschicht (Interlayer Dielectric, ILD) 306 über dem Substrat 110. Der Gate-Stapel 320, der Gate-Abstandshalter 316 und die ILD-Schicht 306 sind über der Isolationsstruktur 304 angeordnet. Des Weiteren ist die ILD-Schicht 306 über den Seitenwänden des Gate-Abstandshalters 316 angeordnet, und die CES-Schicht 309 ist über der ILD-Schicht 306 angeordnet.
  • Das Substrat 110 ist in der vorliegenden Ausführungsform ein Siliziumsubstrat. Alternativ kann das Substrat 110 einen anderen elementaren Halbleiter, wie zum Beispiel Germanium; einen Verbundhalbleiter, der Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und Indiumantimonid enthält; einen Legierungshalbleiter, der Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumphosphid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und Galliumindiumarsenidphosphid, oder Kombinationen davon enthält, umfassen.
  • Die Isolationsstrukturen 204 und 304 können verschiedene Abschnitte derselben Isolationsstruktur sein, die Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluoriddotiertes Silikatglas (FSG), ein Dielektrikum mit niedrigem k-Wert und/oder ein anderes geeignetes Isoliermaterial umfassen kann. Die Isolationsstrukturen 204 und 304 können Flachgrabenisolationsmerkmale (Shallow Trench Isolation, STI) sein. Andere Isolationsstrukturen wie zum Beispiel Feldoxidstrukturen, LOCal Oxidation of Silicon-Strukturen (LOCOS-Strukturen) und/oder andere geeignete Strukturen sind ebenfalls möglich. Jede der Isolationsstrukturen 204 und 304 kann eine Mehrschichtstruktur enthalten, die zum Beispiel eine nichtkonforme Oxidschicht über einer oder mehreren Auskleidungsschichten aus thermischem Oxid aufweist.
  • Die ILD-Schichten 206 und 306 können verschiedene Abschnitte derselben ILD-Schicht sein, die ein dielektrisches Material wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, TEOS-geformtes Oxid, Phosphosilikatglas (PSG), dielektrisches Material mit niedrigem k-Wert, anderes geeignetes dielektrisches Material, oder Kombinationen davon enthalten können. In einigen Ausführungsformen werden die ILD-Schichten 206 und 306 durch einen fließfähigen CVD-Prozess (Flowable CVD, FCVD) gebildet, der zum Beispiel das Abscheiden eines fließfähigen Materials (wie zum Beispiel einer flüssigen Verbindung) über den anderen Strukturen der Vorrichtungen 200 und 300 und das Umwandeln des fließfähigen Materials in ein festes Material durch eine geeignete Technik, wie zum Beispiel thermisches Glühen und/oder eine Behandlung mit ultravioletter Strahlung, enthält. Die ILD-Schichten 206 und 306 können eine Mehrschichtstruktur enthalten, die mehrere dielektrische Materialien aufweist.
  • Die Halbleiterschichten 210 und 310 können das gleiche Halbleitermaterial, verschiedene Halbleitermaterialien oder das gleiche Halbleitermaterial, jedoch mit unterschiedlichen Dotanden, enthalten. Zum Beispiel kann jede der Halbleiterschichten 210 und 310 einkristallines Silizium enthalten. Alternativ kann jede der Halbleiterschichten 210 und 310 aus Germanium, Siliziumgermanium oder ein oder mehrere andere geeignete Halbleitermaterialien enthalten. Die Halbleiterschichten 210 und 310 können unter Verwendung des gleichen Prozesses gebildet werden, was im Folgenden kurz am Beispiel der Halbleiterschichten 310 beschrieben wird. Zunächst werden die Halbleiterschichten 310 als Teil eines Halbleiterschichtstapels gebildet, der die Halbleiterschichten 310 und andere Halbleiterschichten aus einem anderen Material enthält. Der Halbleiterschichtstapel wird unter Verwendung eines oder mehrerer Photolithographieprozesse, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, in die Form einer Finne strukturiert, die über das Substrat 110 hinausragt. Während eines Gate-Austauschprozesses zum Bilden der Gate-Stapel 320 wird der Halbleiterschichtstapel selektiv geätzt, um die anderen Halbleiterschichten zu entfernen, wodurch die Halbleiterschichten 310 über dem Substrat 110 schwebend verbleiben.
  • Die S/D-Elektroden 212 und 312 enthalten ein oder mehrere epitaxial gezüchtete Halbleitermaterialien mit geeigneten n- oder p-Dotanden. Zum Beispiel kann jede der S/D-Elektroden 212 und 312 Silizium enthalten und kann mit Kohlenstoff, Phosphor, Arsen, anderen n-Dotanden, oder Kombinationen davon dotiert sein (zum Beispiel das Bilden von epitaxialen Si:C-Source/Drain-Merkmalen, epitaxialen Si:P-Source/Drain-Merkmalen oder epitaxialen Si:C:P-Source/Drain-Merkmalen). Alternativ kann jede der S/D-Elektroden 212 und 312 Siliziumgermanium oder Germanium enthalten und kann mit Bor, einem anderen p-Dotanden, oder Kombinationen davon dotiert sein (zum Beispiel das Bilden von epitaxialen Si:Ge:B-Source/Drain-Merkmalen). Des Weiteren können die S/D-Elektroden 212 und 312 das gleiche Halbleitermaterial, verschiedene Halbleitermaterialien oder das gleiche Halbleitermaterial, jedoch mit unterschiedlichen Dotanden, enthalten. Die S/D-Elektroden 212 und 312 können durch Ätzen von Gräben auf beiden Seiten der jeweiligen Kanalregion und epitaxiales Züchten eines oder mehrerer Halbleitermaterialien in den Gräben unter Verwendung von CVD-Abscheidungstechniken (zum Beispiel Dampfphasenepitaxie), Molekularstrahlepitaxie, anderen geeigneten epitaxialen Wachstumsprozessen, oder Kombinationen davon gebildet werden. 2a und 3a zeigen des Weiteren eine Phasengrenze 212a und 312a in den S/D-Elektroden 212 bzw. 312, die durch Epitaxie aus einer anderen Ausrichtung gebildet werden. In einigen Ausführungsformen tritt eine solche Phasengrenze in den S/D-Elektroden 212 und 312 nicht auf. Oder anders ausgedrückt: Die S/D-Elektroden 212 und 312 können als einphasige Epitaxie gezüchtet werden. In einigen Ausführungsformen können die S/D-Elektroden 212 und 312 ein oder mehrere amorphe Halbleitermaterialien enthalten.
  • Die Grenzflächenschichten 222 und 322 enthalten ein dielektrisches Material, wie zum Beispiel SiO2, HfSiO, SiON, ein anderes Silizium umfassendes dielektrisches Material, ein anderes geeignetes dielektrisches Material, oder Kombinationen davon. Die Grenzflächenschichten 222 und 322 können durch einen der hier beschriebenen Prozesse gebildet werden, wie zum Beispiel thermische Oxidation, chemische Oxidation, ALD, CVD, andere geeignete Prozesse, oder Kombinationen davon. In einigen Ausführungsformen hat jede der Grenzflächenschichten 222 und 322 eine Dicke von etwa 0,5 nm bis etwa 3 nm. Außerdem können die Grenzflächenschichten 222 und 322 verschiedene Abschnitte derselben dielektrischen Schicht sein.
  • Die dielektrischen Schichten 224 und 324 mit hohem k-Wert enthalten ein dielektrisches Material mit hohem k-Wert, wie zum Beispiel Hf02, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), anderes geeignetes dielektrisches Material mit hohem k-Wert, oder Kombinationen davon. „Dielektrisches Material mit hohem k-Wert“ bezieht sich allgemein auf dielektrische Materialien, die eine hohe Dielektrizitätskonstante haben, zum Beispiel größer als die von Siliziumoxid (k ≈ 3,9). Die dielektrischen Schichten 224 und 324 mit hohem k-Wert können durch einen beliebigen der hier beschriebenen Prozesse gebildet werden, wie zum Beispiel ALD, CVD, PVD, Abscheidungsprozess auf Oxidationsbasis, ein anderer geeigneter Prozess, oder Kombinationen davon. In einigen Ausführungsformen hat jede der dielektrischen Schichten 224 und 324 mit hohem k-Wert eine Dicke von etwa 1nm bis etwa 2 nm. Darüber hinaus können die dielektrischen Schichten 224 und 324 mit hohem k-Wert verschiedene Abschnitte derselben dielektrischen Schicht sein.
  • Die metallischen Gate-Elektroden 226 und 326 können eine Austrittsarbeitsmetallschicht und eine Volumenmetallschicht enthalten. Die Austrittsarbeitsmetallschicht kann ein n-Austrittsarbeitsmetall oder ein p-Austrittsarbeitsmetall sein. Die p-Austrittsarbeitsschicht enthält jedes geeignete p-Austrittsarbeitsmaterial, wie zum Beispiel TiN, TaN, TaSN, Ru, Mo, Al, WN, WCN ZrSi2, MoSi2, TaSi2, NiSi2, andere p-Austrittsarbeitsmaterialien, oder Kombinationen davon. Die n-Austrittsarbeitsschicht enthält jedes geeignete n-Austrittsarbeitsmaterial, wie zum Beispiel Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TiAlSiC, TaC, TaCN, TaSiN, TaAl, TaAlC, TaSiAlC, TiAlN, andere n-Austrittsarbeitsmaterialien, oder Kombinationen davon. Die Austrittsarbeitsmetallschicht kann unter Verwendung eines geeigneten Abscheidungsprozesses wie zum Beispiel CVD, PVD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Plattieren, einen anderen Abscheidungsprozess, oder Kombinationen davon gebildet werden. Die Volumenmetallschicht enthält ein geeignetes leitfähiges Material, wie zum Beispiel Co, Al, W und/oder Cu. Die Volumenmetallschicht kann zusätzlich oder zusammen andere Metalle, Metalloxide, Metallnitride, andere geeignete Materialien, oder Kombinationen davon enthalten. Außerdem können die metallischen Gate-Elektroden 226 und 326 verschiedene Abschnitte derselben einen oder mehreren Metallschichten sein.
  • Die Abstandshalter 216, 216a, 316 und 316a können durch jeden geeigneten Prozess gebildet werden und enthalten ein dielektrisches Material. Das dielektrische Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material, oder Kombinationen davon (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), Siliziumcarbid, Siliziumkohlenstoffnitrid (SiCN), Siliziumoxycarbid (SiOC), Siliziumoxycarbonitrid (SiOCN)) enthalten.
  • Die CES-Schichten 209 und 309 können verschiedene Abschnitte derselben CES-Schicht sein, die ein anderes Material als die ILD-Schichten 206 und 306 enthält. Wenn zum Beispiel die ILD-Schichten 206 und 306 ein dielektrisches Material mit niedrigem k-Wert enthalten, so enthalten die CES-Schichten 209 und 309 Silizium und Stickstoff, wie zum Beispiel Siliziumnitrid oder Siliziumoxynitrid.
  • Die S/D-Kontakte 214 und 314 enthalten ein leitfähiges Material, wie zum Beispiel Metall. Zu geeigneten Metallen für die S/D-Kontakte 214 und 314 gehören Aluminium, Aluminiumlegierung (wie zum Beispiel Aluminium/Silizium/Kupfer-Legierung), Kupfer, Kupferlegierung, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Polysilizium, Metallsilicid, andere geeignete Metalle, oder Kombinationen davon. Zu dem Metallsilicid können Nickelsilicid, Kobaltsilicid, Wolframsilicid, Tantalsilicid, Titansilicid, Platinsilicid, Erbiumsilicid, Palladiumsilicid, oder Kombinationen davon gehören.
  • Wie in 3a zu sehen, enthält die Vorrichtung 300 außerdem eine DCM-Schicht 330. Die DCM-Schicht 330 enthält ein Material, das in der Lage ist, als Anschluss in einem Kondensator zu fungieren. Zum Beispiel enthält die DCM-Schicht 330 in einigen Ausführungsformen ein leitfähiges Material. In einigen anderen Ausführungsformen enthält die DCM-Schicht 330 ein Halbleitermaterial, wie zum Beispiel das gleiche Halbleitermaterial wie in dem Substrat 110. Die DCM-Schicht 330 wird zwischen der Grenzflächenschicht 322 und der Halbleiterschicht 310, dem Gate-Abstandshalter 316 und dem inneren Abstandshalter 316a abgeschieden. Insbesondere trennt die DCM-Schicht 330 die Grenzflächenschicht 322 vollständig von der Halbleiterschicht 310 und den Abstandshaltern 316 und 316a. In Ausführungsformen, bei denen die Grenzflächenschicht 322 weggelassen wird, wird die DCM-Schicht 330 zwischen der Dielektrikumschicht 324 mit hohem k-Wert und der Halbleiterschicht 310 und den Abstandshaltern 316 und 316a abgeschieden und trennt die Dielektrikumschicht 324 mit hohem k-Wert vollständig von der Halbleiterschicht 310 und den Abstandshaltern 316 und 316a. Wie in 3b gezeigt, wird die DCM-Schicht 330 zwischen der Grenzflächenschicht 322 und der Isolationsstruktur 304 und dem Gate-Abstandshalter 316 abgeschieden und trennt die Grenzflächenschicht 322 vollständig von der Isolationsstruktur 304 und dem Gate-Abstandshalter 316. In Ausführungsformen, bei denen die Grenzflächenschicht 322 weggelassen wird, wird die DCM-Schicht 330 zwischen der Dielektrikumschicht 324 mit hohem k-Wert und der Isolationsstruktur 304 und dem Abstandshalter 316 abgeschieden und trennt die Dielektrikumschicht 324 mit hohem k-Wert vollständig von der Isolationsstruktur 304 und dem Abstandshalter 316. Die DCM-Schicht 330 wird mit der metallischen Gate-Elektrode 326 gekoppelt, um einen Kondensator zu bilden. Die DCM-Schicht 330 und die S/D-Elektroden 312 fungieren gemeinsam als eine Elektrode des Kondensators, und die metallische Gate-Elektrode 326 fungiert als weitere Elektrode des Kondensators. Die DCM-Schicht 330 umgibt die metallische Gate-Elektrode 326 vollständig, wodurch die Kopplungsfläche und die Kopplungskapazität im Vergleich zu Kondensatordesigns, bei denen die DCM-Schicht 330 nicht enthalten ist, vergrößert wird. Bei diesen Kondensatordesigns wird zum Beispiel ein Teil der Grenzflächenschicht 322 direkt in Kontakt mit dem inneren Abstandshalter 316a abgeschieden, so dass der unmittelbar an den inneren Abstandshalter 316aa grenzende Bereich nicht vollständig für die Kapazität genutzt wird. Im Gegensatz dazu werden in der vorliegenden Ausführungsform diese Bereiche vollständig für die Kapazitätserhöhung genutzt.
  • In einer Ausführungsform enthält die DCM-Schicht 330 eine Schicht aus dotiertem amorphem Silizium. Alternativ kann die DCM-Schicht 330 Silizium, Siliziumgermanium, Polysilizium, ein Metall, ein Metallsilicid oder ein 2-dimensionales Material (2D-Material) enthalten. Das Metall kann zum Beispiel Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, andere geeignete Metalle, oder Kombinationen davon sein. Zu dem Metallsilicid kann zum Beispiel Nickelsilicid, Kobaltsilicid, Wolframsilicid, Tantalsilicid, Titansilicid, Platinsilicid, Erbiumsilicid, Palladiumsilicid, oder Kombinationen davon gehören. Das 2D-Material kann zum Beispiel Graphen oder MoS2 sein. In einigen Ausführungsformen enthält die DCM-Schicht 330 das gleiche Halbleitermaterial wie das Substrat 110. Wenn die DCM-Schicht 330 eine Schicht aus Silizium oder Siliziumgermanium oder anderen Halbleitermaterialien ist, so kann die DCM-Schicht 330 dotiert oder undotiert sein. Durch Auswählen eines geeigneten Materials für die DCM-Schicht 330 und Anwenden einer geeigneten Dotierung in der Kanalregion 310 kann eine geeignete Schwellenspannung (Vt) und eine flexible C-U-Kennlinie des Kondensators 300 erreicht werden.
  • 4a, 4b, 4c und 4d zeigen eine weitere Vorrichtung (bzw. ein weiteres Bauteil) 400 gemäß der vorliegenden Offenbarung. 4a zeigt eine Draufsicht der Vorrichtung 400, während die 4b, 4c und 4d Querschnittsansichten der Vorrichtung 400 entlang des Y-Schnitts, des X-Schnitt-5 bzw. des X-Schnitt-6 von 4a zeigen. Die Struktur der Vorrichtung 400 ist der der Vorrichtung 300 ähnlich. Der Einfachheit halber sind ähnliche Merkmale zwischen den Vorrichtungen 300 und 400 mit den gleichen Bezugszahlen gekennzeichnet. Die Vorrichtung 400 wird über einer anderen Region des Substrats 110 gebildet, die in einigen Ausführungsformen eine Halbleiterfinne sein kann. 4b und 4c veranschaulichen einen Hauptunterschied zwischen der Vorrichtung 400 und der Vorrichtung 300. Bei der Vorrichtung 400 füllt die DCM-Schicht 330 den Raum zwischen benachbarten Halbleiterschichten 310 vertikal (entlang der Z-Richtung) und zwischen Abschnitten des inneren Abstandshalters 316 horizontal (entlang der X-Richtung) vollständig aus. In einer Ausführungsform kann die Vorrichtung 400 als Hochspannungs-Entkopplungskondensator zum Beispiel zur E/A-Entkopplung fungieren.
  • 4e und 4f zeigen eine weitere Vorrichtung 400a gemäß der vorliegenden Offenbarung. Die Draufsicht der Vorrichtung 400a ist die gleiche wie die der Vorrichtung 400 (4a). 4e und 4f zeigen Querschnittsansichten der Vorrichtung 400a entlang des X-Schnitt-5 bzw. X-Schnitt-6 von 4a. Die Struktur der Vorrichtung 400a ist der der Vorrichtung 300 ähnlich. Der Einfachheit halber sind ähnliche Merkmale zwischen den Vorrichtungen 300 und 400a mit den gleichen Bezugszahlen gekennzeichnet. Die Vorrichtung 400a wird über einer anderen Region des Substrats 110 gebildet, die in dieser Ausführungsform eine Halbleiterfinne ist. Wie in den 4e und 4f gezeigt, ist die Kanalregion der Vorrichtung 400a eine Halbleiterfinne 402 anstelle eines Stapels von Halbleiterschichten 310 wie bei der Vorrichtung 300. Die DCM-Schicht 330 wird über der Oberseite und den Seitenwandflächen der Finne 402 abgeschieden und trennt diese Finnenflächen vollständig von dem Gate-Stapel 320.
  • 5a und 5b zeigen ein Flussdiagramm eines Verfahrens 500 zum Bilden einer Halbleitervorrichtung, wie zum Beispiel des integrierten Schaltkreises 100, der die Vorrichtungen 200 und 300 aufweist, gemäß einigen Ausführungsformen. 5c und 5d zeigen Flussdiagramme bestimmter Schritte des Verfahrens 500 gemäß einigen Ausführungsformen. Das Verfahren 500 ist lediglich ein Beispiel und soll die vorliegende Offenbarung nicht über das hinaus einschränken, was ausdrücklich in den Ansprüchen dargelegt ist. Zusätzliche Operationen können vor, während und nach dem Verfahren 500 ausgeführt werden, und einige beschriebene Operationen können ersetzt, weggelassen oder verschoben werden, um zusätzliche Ausführungsformen des Verfahrens zu erhalten. Das Verfahren 500 wird im Folgenden in Verbindung mit den 6a-6n beschrieben, die verschiedene Querschnittsansichten (zum Beispiel entlang der X-Schnitt-1- und der X-Schnitt-3-Linie in 1) der Halbleitervorrichtung 100 während der Fertigungsschritte gemäß dem Verfahren 500 veranschaulichen.
  • Bei Operation 502 stellt das Verfahren 500 (5a) eine Vorrichtungsstruktur 100 bereit, oder für das Verfahren 500 wird eine Vorrichtungsstruktur 100 bereitgestellt, wie in 6a gezeigt. Die Vorrichtungsstruktur 100 enthält des Weiteren eine Struktur 200 und eine Struktur 300, die in verschiedenen Regionen eines Substrats 110 gebildet werden. Unter Bezug auf 6a enthält die Struktur 200 die S/D-Elektroden 212, die Halbleiterschichten 210, den Gate-Abstandshalter 216, den inneren Abstandshalter 216a, die CES-Schicht 209 und die ILD-Schicht 206, wie mit Bezug auf 2a und 2b beschrieben. Die Struktur 200 enthält des Weiteren die Halbleiterschichten 211, die vertikal zwischen benachbarten Halbleiterschichten 210 liegen. Die Halbleiterschichten 211 enthalten ein anderes Halbleitermaterial als die Halbleiterschichten 210. In einer Ausführungsform enthalten die Halbleiterschichten 210 Silizium, und die Halbleiterschichten 211 enthalten Siliziumgermanium. Die Struktur 200 enthält des Weiteren einen Opfer-Gate-Stapel 120 (oder als Dummy-Gate-Stapel 120 bezeichnet). Der Opfer-Gate-Stapel 120 enthält eine dielektrische Opfer-Gate-Schicht 122 über der Kanalregion 210 und eine Opfer-Gate-Schicht 126 über der dielektrischen Opfer-Gate-Schicht 122.
  • Unter weiterem Bezug auf 6a enthält die Struktur 300 die S/D-Elektroden 312, die Halbleiterschichten 310, den Gate-Abstandshalter 316, den inneren Abstandshalter 316a, die CES-Schicht 309 und die ILD-Schicht 306, wie mit Bezug auf die 3a und 3b beschrieben. Die Struktur 300 enthält des Weiteren die Halbleiterschichten 311, die vertikal zwischen benachbarten Halbleiterschichten 310 liegen. Die Halbleiterschichten 311 enthalten ein anderes Halbleitermaterial als die Halbleiterschichten 310. In einer Ausführungsform enthalten die Halbleiterschichten 310 Silizium, und die Halbleiterschichten 311 enthalten Siliziumgermanium. Die Struktur 300 enthält des Weiteren einen Opfer-Gate-Stapel 150 (oder als Dummy-Gate-Stapel 150 bezeichnet). Der Opfer-Gate-Stapel 150 enthält eine dielektrische Opfer-Gate-Schicht 152 über der Kanalregion 310 und eine Opfer-Gate-Schicht 156 über der dielektrischen Opfer-Gate-Schicht 152.
  • Jede der dielektrischen Opfer-Gate-Schichten 122 und 152 enthält ein dielektrisches Material, wie zum Beispiel Siliziumdioxid, ein dielektrisches Material mit hohem k-Wert, ein anderes geeignetes dielektrisches Material, oder Kombinationen davon. Die Schichten 122 und 152 können verschiedene Abschnitte derselben dielektrischen Schicht sein und können unter Verwendung jedes beliebigen Abscheidungsprozesses oder Oxidationsprozesses (zum Beispiel thermische Oxidation) gebildet werden. Jede der Opfer-Gate-Schichten 126 und 156 kann Polysilizium oder andere geeignete Materialien enthalten. Die Opfer-Gate-Stapel 120 und 150 können andere, in 6a nicht gezeigte Schichten enthalten.
  • Bei Operation 504 spart das Verfahren 500 (5a) die Opfer-Gate-Schichten 126 und 156, wie in 6b gezeigt, teilweise aus. In einer Ausführungsform verwendet die Operation 504 einen Trockenätzprozess, der selektiv abgestimmt wird, um die Opfer-Gate-Schichten 126 und 156 zu ätzen, während andere freiliegende Schichten (zum Beispiel die Schichten 206, 209, 216, 306, 309 und 316) in den Strukturen 200 und 300 nur wenig oder gar nicht geätzt werden. Zum Beispiel kann ein Trockenätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (zum Beispiel HBr und/oder CHBR3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementieren. In einer Ausführungsform verwendet die Operation 504 einen Timer zum Steuern der Ätztiefe, so dass jede der Opfer-Gate-Schichten 126 und 156 nur teilweise entfernt wird. Zum Beispiel kann jede der Opfer-Gate-Schichten 126 und 156 geätzt werden, bis sie nur noch wenige Nanometer, ausgehend von ihrer Ausgangshöhe von zum Beispiel 10 nm bis 50 nm, dick ist. Wie in den 6f und 6g gezeigt, wird der verbleibende Abschnitt der Opfer-Gate-Schicht 126 als eine Ätzmaske verwendet, wenn die Halbleiterschichten 311 entfernt werden. Daher ist die Operation 504 so ausgelegt, dass ein Abschnitt der Opfer-Gate-Schicht 126 für diesen Zweck ausreichend dick bleibt. Außerdem kann die Opfer-Gate-Schicht 126 teilweise geätzt werden, wenn die dielektrische Opferschicht 152 entfernt wird (siehe 6e und 6f). Die Operation 504 ist so konzipiert, dass auch dies berücksichtigt wird.
  • Bei Operation 506 bildet das Verfahren 500 (5a) eine erste strukturierte Maske, die die Struktur 200 bedeckt, aber die Struktur 300 frei lässt. Dies kann mehrere Prozesse umfassen. Eine Ausführungsform der Operation 506 ist in 5c gezeigt.
  • Unter Bezug auf 5c enthält die Operation 506 die Schritte (oder Teiloperationen) 562, 564, 566, 568 und 570. Der Schritt 562 bildet eine Hartmaskenschicht 128 über beiden Strukturen 200 und 300, wie in 6c gezeigt. In einer Ausführungsform enthält die Hartmaskenschicht 128 ein Oxid wie zum Beispiel Siliziumdioxid. In einer anderen Ausführungsform enthält die Hartmaskenschicht 128 ein dielektrisches Material, das in seiner Zusammensetzung der dielektrischen Opferschicht 152 gleich oder im Wesentlichen ähnlich ist. Zum Beispiel kann die Hartmaskenschicht 128 ein dielektrisches Material, wie zum Beispiel Siliziumdioxid, ein dielektrisches Material mit hohem k-Wert, ein anderes geeignetes dielektrisches Material, oder Kombinationen davon enthalten. Die Hartmaskenschicht 128 wird mittels CVD, ALD oder anderen geeigneten Verfahren abgeschieden und kann eine im Wesentlichen gleichmäßige Dicke aufweisen.
  • Der Schritt 564 bildet eine Photoresistschicht 130 über der Oberseite des IC 100 (das heißt über den Strukturen 200 und 300) zum Beispiel durch Schleuderbeschichtung. Der Schritt 566 strukturiert die Photoresistschicht 130 mit Hilfe eines Photolithographieprozesses. Der Photolithographieprozess kann zum Beispiel enthalten: Bestrahlen der Photoresistschicht, Entwickeln der belichteten Photoresistschicht, und Entfernen bestimmter Bereiche der Photoresistschicht zum Bilden eines strukturierten Photoresists 130 (6d). Der strukturierte Photoresist 130 bedeckt die Struktur 200 und legt die Struktur 300 frei. In einigen Ausführungsformen kann der Schritt 564 eine Antireflexionsschicht über der Hartmaskenschicht 128 abscheiden und dann die Photoresistschicht über der Antireflexionsschicht bilden. In diesen Ausführungsformen bezieht sich die strukturierte Maske 130 sowohl auf den strukturierten Photoresist als auch auf die strukturierte Antireflexionsbeschichtung.
  • Der Schritt 568 ätzt die Hartmaskenschicht 128 (zum Beispiel mittels Trockenätzen) unter Verwendung der strukturierten Maske 130 als eine Ätzmaske und entfernt dadurch die Hartmaskenschicht 128 von der Oberseite der Struktur 300, wie in 6e gezeigt. Der Schritt 570 entfernt die strukturierte Maske 130, zum Beispiel durch Ashing, Abziehen oder andere geeignete Verfahren. Die resultierende Struktur 100 ist in 6f gezeigt. Gemäß 6f ist die Struktur 200 am Ende der Operation 506 mit der strukturierten Hartmaskenschicht 128 bedeckt, während die Struktur 300 nicht von einer Maske bedeckt ist. Die Opfer-Gate-Schicht 156 wird freigelegt.
  • Bei Operation 508 entfernt das Verfahren 500 (5a) die Opfer-Gate-Schicht 156 von der Struktur 300, während die Struktur 200 von der strukturierten Hartmaskenschicht 128 bedeckt wird. Bei einer Ausführungsform wendet die Operation 508 eine Nassätzen an, um die Opfer-Gate-Schicht 156 zu entfernen. Das Nassätzen wird so abgestimmt, dass die Opfer-Gate-Schicht 156 selektiv entfernt wird, jedoch nicht die Schichten 128, 152, 316, 309 und 306. Der Nassätzprozess kann zum Beispiel Ätzen in verdünnter Flusssäure (DHF), Kaliumhydroxidlösung (KOH-Lösung), Ammoniak, einer Lösung, die Flusssäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält, oder ein anderes geeignetes Nassätzmittel umfassen. Die Operation 508 kann ein anderes geeignetes Ätzverfahren verwenden, um die Opfer-Gate-Schicht 156 selektiv zu entfernen. Nachdem die Opfer-Gate-Schicht 156 von der Struktur 300 entfernt wurde, ist die Struktur in 6g gezeigt.
  • Bei Operation 510 entfernt das Verfahren 500 (5a) die dielektrische Opferschicht 152 von der Struktur 300 und entfernt gleichzeitig die Hartmaskenschicht 128 von der Struktur 200. In einer Ausführungsform sind die Hartmaskenschicht 128 und die dielektrische Opferschicht 152 so ausgelegt, dass sie das gleiche oder ein im Wesentlichen ähnliches Material aufweisen, um die Operation 510 zu vereinfachen. Zum Beispiel kann die Operation 510 einen Trockenätzprozess verwenden, der selektiv abgestimmt wird, um sowohl die Hartmaskenschicht 128 als auch die dielektrische Opferschicht 152 zu ätzen, während andere Schichten (zum Beispiel die Schichten 126, 216, 209, 206, 310, 306, 309 und 316) in den Strukturen 200 und 300 nur wenig oder gar nicht geätzt werden. Die resultierende Struktur 100 ist in 6h gezeigt. In der Struktur 200 sind die dielektrische Opferschicht 122 und ein Abschnitt der Opfer-Gate-Schicht 126 noch oberhalb die Kanalregion 210 angeordnet. In der Struktur 300 werden die Halbleiterschichten 310 und 311 in einem Graben 308 freigelegt, der durch Entfernen des Opfer-Gate-Stapels 150 entstanden ist.
  • Bei Operation 512 entfernt das Verfahren 500 (5a) selektiv die Halbleiterschichten 311 von der Struktur 300, wodurch schwebend gelagerte Halbleiterschichten 310 mit einem Raum 313 zwischen vertikal benachbarten Halbleiterschichten 310 gebildet werden, wie in 6i gezeigt. Dies wird auch als ein Kanal-Nanodraht-Loslösungsprozess bezeichnet. Zum Beispiel wendet die Operation 512 einen Ätzprozess an, der Halbleiterschichten 311 selektiv mit minimalem (bis keinem) Ätzen der Halbleiterschichten 310 und, in einigen Ausführungsformen, minimalem (bis keinem) Ätzen der Gate-Abstandshalter 216/316, der inneren Abstandshalter 316a und der Opfer-Gate-Schicht 126 ätzt. Verschiedene Ätzparameter können abgestimmt werden, um ein selektives Ätzen der Halbleiterschichten 311 zu erreichen, wie zum Beispiel Ätzmittelzusammensetzung, Ätztemperatur, Ätzlösungskonzentration, Ätzzeit, Ätzdruck, Quellenleistung, HF-Vorspannung, HF-Vorspannleistung, Ätzmittelströmungsrate, andere geeignete Ätzparameter, oder Kombinationen davon. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess, oder Kombinationen davon sein. In einigen Ausführungsformen verwendet ein Trockenätzprozess (wie zum Beispiel ein RIE-Prozess) ein fluorhaltiges Gas (zum Beispiel SF6) zum selektiven Ätzen von Halbleiterschichten 311. In einigen Ausführungsformen kann ein Verhältnis des fluorhaltigen Gases zu einem sauerstoffhaltigen Gas (zum Beispiel O2), eine Ätztemperatur und/oder eine HF-Leistung auf das selektive Ätzen von Siliziumgermanium oder Silizium abgestimmt werden. In einigen Ausführungsformen verwendet ein Nassätzprozess eine Ätzlösung, die Ammoniumhydroxid (NH4OH) und Wasser (H2O) enthält, um Halbleiterschichten 311 selektiv zu ätzen. In einigen Ausführungsformen ätzt ein chemischer Dampfphasen-Ätzprozess unter Verwendung von Salzsäure (HCl) selektiv Halbleiterschichten 311.
  • Bei Operation 514 scheidet das Verfahren 500 (5b) eine DCM-Schicht 330 über den beiden Strukturen 200 und 300 ab. Wie in 6j gezeigt, wird die DCM-Schicht 330 so abgeschieden, dass sie in der vorliegenden Ausführungsform eine im Wesentlichen gleichmäßige Dicke aufweist, zum Beispiel etwa 1nm bis etwa 5 nm. Insbesondere ist die Dicke der DCM-Schicht 330 weniger als eine halb so dick wie der Raum 313, so dass vertikal zwischen der DCM-Schicht 330 noch Raum 313 verbleibt. In einigen Ausführungsformen kann die DCM-Schicht 330 so abgeschieden werden, dass sie eine Dicke hat, die mindestens so groß ist wie die Hälfte des Raumes 313, so dass der Raum 313 vollständig mit der DCM-Schicht 330 gefüllt wird, was zu einer Struktur wie die Vorrichtung 400 führt (4a-4d). Geeignete Materialien für die DCM-Schicht 330 wurden zuvor mit Bezug auf die 3a und 3b beschrieben. Die DCM-Schicht 330 kann zum Beispiel eine Schicht aus amorphem Silizium sein, die mit einem oder mehreren p-Dotanden (zum Beispiel Bor) oder n-Dotanden (zum Beispiel Phosphor, Arsen) dotiert ist. Insbesondere kann die Schicht aus amorphem Silizium mit dem gleichen Dotandentyp dotiert werden wie in den S/D-Elektroden 312. Die DCM-Schicht 330 wird mittels ALD, PVD, CVD oder anderen geeigneten Abscheidungsverfahren abgeschieden.
  • Bei Operation 516 bildet das Verfahren 500 (5b) eine zweite strukturierte Maske, die die Struktur 300 bedeckt, aber die Struktur 200 frei lässt. Dies kann mehrere Prozesse umfassen. Eine Ausführungsform der Operation 516 ist in 5d gezeigt. Unter Bezug auf 5d enthält die Operation 516 die Schritte (oder Teiloperationen) 582, 584, 586, 588 und 590, die den Schritten 562, 564, 566, 568 bzw. 570 ähnlich sind.
  • Der Schritt 582 bildet eine Hartmaskenschicht 332 über beiden Strukturen 200 und 300, wie in 6k gezeigt. Die Hartmaskenschicht 332 kann ein Oxid wie zum Beispiel Siliziumdioxid oder ein dielektrisches Material enthalten, das in seiner Zusammensetzung der dielektrischen Opferschicht 122 gleich oder im Wesentlichen ähnlich ist. Die Hartmaskenschicht 332 wird mittels CVD, ALD oder anderen geeigneten Verfahren abgeschieden und kann eine im Wesentlichen gleichmäßige Dicke aufweisen. In einer Ausführungsform, wo die DCM-Schicht 330 eine Schicht aus amorphem Silizium, Silizium oder Siliziumgermanium ist, kann die DCM-Schicht 330 teilweise oxidiert werden (zum Beispiel unter Verwendung eines Nassreinigungsprozesses, der Sauerstoff enthält), um die Hartmaskenschicht 332 so zu bilden, dass sie Siliziumdioxid oder Siliziumgermaniumoxid enthält.
  • Der Schritt 584 bildet eine Photoresistschicht 334 über der Oberseite des IC 100 (das heißt über den Strukturen 200 und 300) zum Beispiel durch Schleuderbeschichtung. Der Schritt 586 strukturiert die Photoresistschicht mit Hilfe eines Photolithographieprozesses, um einen strukturierten Photoresist 334 zu bilden (61). Der strukturierte Photoresist 334 bedeckt die Struktur 300 und legt die Struktur 200 frei. In einigen Ausführungsformen kann der Schritt 584 eine Antireflexionsschicht über der Hartmaskenschicht 332 abscheiden und dann die Photoresistschicht über der Antireflexionsschicht bilden. In diesen Ausführungsformen bezieht sich die strukturierte Maske 334 sowohl auf den strukturierten Photoresist als auch auf die strukturierte Antireflexionsbeschichtung.
  • Der Schritt 588 ätzt die Hartmaskenschicht 332 (zum Beispiel mittels Trockenätzen) unter Verwendung der strukturierten Maske 334 als eine Ätzmaske und entfernt dadurch die Hartmaskenschicht 332 von der Oberseite der Struktur 200, wie in 6m gezeigt. Der Schritt 590 entfernt die strukturierte Maske 334, zum Beispiel durch Ashing, Abziehen oder andere geeignete Verfahren. Die resultierende Struktur 100 ist in 6n gezeigt. Gemäß 6n ist die Struktur 300 am Ende der Operation 516 mit der strukturierten Hartmaskenschicht 332 bedeckt, während die Struktur 200 nicht von einer Maske bedeckt ist. Die DCM-Schicht 330 über der Struktur 200 liegt frei.
  • Bei Operation 518 entfernt das Verfahren 500 (5b) die DCM-Schicht 330 und die Opfer-Gate-Schicht 126 von der Struktur 200. In einer Ausführungsform wendet die Operation 518 ein Nassätzen an, um die DCM-Schicht 330 und die Opfer-Gate-Schicht 126 zu entfernen. Das Nassätzen wird abgestimmt, um die DCM-Schicht 330 und die Opfer-Gate-Schicht 126 selektiv von der Struktur 200 zu entfernen, wobei aber die Schichten 332, 122, 216, 209 und 206 nur wenig oder gar nicht geätzt werden. Der Nassätzprozess kann zum Beispiel Ätzen in verdünnter Flusssäure (DHF), Kaliumhydroxidlösung (KOH-Lösung), Ammoniak, einer Lösung, die Flusssäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält, oder ein anderes geeignetes Nassätzmittel umfassen. Die Operation 518 kann andere geeignete Ätzverfahren verwenden, um die DCM-Schicht 330 und die Opfer-Gate-Schicht 126 selektiv von der Struktur 200 zu entfernen. Die resultierende Struktur ist in 60 gezeigt. In der Struktur 200 wird die dielektrische Opferschicht 122 in einem Graben 208 freigelegt, der aus dem Entfernen der Opfer-Gate-Schicht 126 hervorgegangen ist. In der Struktur 300 bedeckt die Hartmaskenschicht 332 verschiedene Flächen der Struktur 300.
  • Bei Operation 520 entfernt das Verfahren 500 (5b) die dielektrische Opferschicht 122 von der Struktur 200 und die Hartmaskenschicht 332 von der Struktur 300. In einer Ausführungsform entfernt die Operation 520 die dielektrische Opferschicht 122 und die Hartmaskenschicht 332 gleichzeitig durch denselben Prozess. Zum Beispiel kann die Operation 520 die Schichten 122 und 332 durch einen Trockenätzprozess entfernen, der so abgestimmt wird, dass die Materialien der Schichten 122 und 332 selektiv mit wenig oder gar keinem Ätzen der Schichten 330, 210, 216, 208 und 206 entfernt werden. Wenn die Schichten 122 und 332 die gleichen oder im Wesentlichen ähnliche Materialien enthalten, so ist die Operation 520 besonders effektiv und vereinfacht den Gesamtprozess. Alternativ kann die Operation 520 die dielektrische Opferschicht 122 und die Hartmaskenschicht 332 durch zwei verschiedene Prozesse entfernen. Nachdem die Operation 520 abgeschlossen ist, ist die resultierende Struktur 100 in 6p gezeigt. In der Struktur 200 werden die Halbleiterschichten 210 und 211 in dem Graben 208 freigelegt, der durch Entfernen des Opfer-Gate-Stapels 120 entstanden ist. In der Struktur 300 bedeckt die DCM-Schicht 330 verschiedene Flächen der Struktur 300.
  • Bei Operation 522 entfernt das Verfahren 500 (5b) selektiv die Halbleiterschichten 211 von der Struktur 200, wodurch schwebend gelagert Halbleiterschichten 310 mit einem Raum 213 zwischen vertikal benachbarten Halbleiterschichten 310 gebildet werden. Dies ist ein Kanal-Nanodraht-Loslösungsprozess ähnlich der Operation 512, die an der Struktur 300 ausgeführt wird. Zum Beispiel wendet die Operation 522 einen Ätzprozess an, der Halbleiterschichten 211 selektiv mit minimalem (bis keinem) Ätzen der Halbleiterschichten 210 und, in einigen Ausführungsformen, minimalem (bis keinem) Ätzen der Gate-Abstandshalter 216, der inneren Abstandshalter 216a und der DMC-Schicht 330 ätzt. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess, oder Kombinationen davon sein. In einigen Ausführungsformen verwendet ein Trockenätzprozess (wie zum Beispiel ein RIE-Prozess) ein fluorhaltiges Gas (zum Beispiel SF6) zum selektiven Ätzen von Halbleiterschichten 211. In einigen Ausführungsformen kann ein Verhältnis des fluorhaltigen Gases zu einem sauerstoffhaltigen Gas (zum Beispiel O2), eine Ätztemperatur und/oder eine HF-Leistung auf das selektive Ätzen von Siliziumgermanium oder Silizium abgestimmt werden. In einigen Ausführungsformen verwendet ein Nassätzprozess eine Ätzlösung, die Ammoniumhydroxid (NH4OH) und Wasser (H2O) enthält, um Halbleiterschichten 211 selektiv zu ätzen. In einigen Ausführungsformen ätzt ein chemischer Dampfphasen-Ätzprozess unter Verwendung von Salzsäure (HCl) selektiv Halbleiterschichten 211. Nachdem die Operation 522 abgeschlossen ist, ist die resultierende Struktur 100 in 6q gezeigt. In der Struktur 200 werden die Halbleiterschichten 210 freigelegt und in dem Graben 208 schwebend gelagert. In der Struktur 300 bedeckt die DCM-Schicht 330 die verschiedenen Flächen der Struktur 300.
  • Bei Operation 524 bildet das Verfahren 500 (5b) eine Gate-Dielektrikumschicht und eine Gate-Elektrodenschicht über den beiden Strukturen 200 und 300 in den Gräben 208 bzw. 308. Genauer gesagt, bildet die Operation 524 den Gate-Stapel 220 über den Kanalregionen 210 in der Struktur 200 und bildet den Gate-Stapel 320 über der DCM-Schicht 330 in der Struktur 300 (6r). Die verschiedenen Schichten der Gate-Stapel 220 und 320 wurden bereits zuvor mit Bezug auf die 2a-2b und die 3a-3b beschrieben.
  • Bei Operation 526 führt das Verfahren 500 (5b) weitere Schritte an dem IC 100 aus, einschließlich des Bildens der S/D-Kontakte 214 und 314 (6r) und des Bildens von Mehrschicht-Interconnectverbindungen über den Strukturen 200 und 300. Insbesondere können die S/D-Kontakte 314 durch die Mehrschicht-Interconnectverbindungen elektrisch verbunden werden, um die Struktur 300 zu einem Kondensator zu machen. In einigen Ausführungsformen kann das Verfahren 500 zum Bilden von Kondensatoren auf einer FinFET-Struktur, zum Beispiel durch Weglassen der Operationen 512 und 522, verwendet werden. Solche Ausführungsformen können Kondensatoren gemäß der Struktur 400a (4e und 4f) herstellen.
  • 7a veranschaulicht eine perspektivische Ansicht der Struktur 300 in einer Ausführungsform. 7b und 7c veranschaulichen teilweise Querschnittsansichten der Struktur 300 entlang den Linien A-A' bzw. B-B' von 7a. Die verschiedenen Schichten der Struktur 300 wurden oben mit Bezug auf die 3a-3b beschrieben. 7a und 7c veranschaulichen des Weiteren, dass benachbarte Strukturen (zum Beispiel zwei Strukturen 300 oder eine Struktur 200 und eine Struktur 300) in der vorliegenden Ausführungsform durch eine Dummy-Finne 342 getrennt sind. Die Dummy-Finne 342 kann ein dielektrisches Material wie zum Beispiel Siliziumdioxid, Siliziumnitrid oder ein anderes geeignetes dielektrisches Material enthalten. Die DCM-Schicht 330 wird nicht nur um (und um die Halbleiterschichten 310 herum), sondern auch an Seitenwänden der Dummy-Finne 342 und auf der Oberseite der Isolationsstruktur 304 abgeschieden. Die Distanz D1 zwischen dem Ende der Halbleiterschicht 310 und der Dummy-Finne 342 beträgt etwa 10 nm bis etwa 100 nm in der Y-Richtung. Die Halbleiterschichten 310 können jeweils eine Dicke NS-H von etwa 3 nm bis etwa 15 nm entlang der Z-Richtung und eine Breite NS-W von etwa 3 nm bis 80 nm entlang der Y-Richtung haben. Die Höhe der Dummy-Finne 342 über der Isolationsstruktur 304 (Fin-H) beträgt etwa 20 nm bis 60 nm. Dies ist auch die Höhe des Stapels von Halbleiterschichten 310 von der Oberseite der Isolationsstruktur 304. Die Distanz S1 zwischen der DCM-Schicht 330 auf benachbarten Halbleiterschichten 310 beträgt etwa 0 nm bis 20 nm. Wenn die Distanz S1 o nm beträgt, so wird die Struktur 300 zu einer Ausführungsform der Struktur 400 (4A-4d).
  • Ohne eine Einschränkung zu beabsichtigen, können eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Nutzeffekte für eine Halbleitervorrichtung und deren Bildung realisieren. Zum Beispiel bieten Ausführungsformen der vorliegenden Offenbarung einen Prozess zum Bilden eines Kondensators und eines Transistors (ein Gate-all-around-Transistor oder ein FinFET-Transistor) unter Verwendung eines gemeinsamen Prozessablaufs. Der offenbarte Prozessablauf lässt sich ohne Weiteres in existierende Fertigungsprozesse integrieren. Der Kondensator wird mit einer Schicht aus leitendem, halbleitendem oder 2D-Material (als eine DCM-Schicht bezeichnet) komplett rund um einen Metall-Gate-Stapel mit hohem k-Wert herum gebildet. Im Vergleich zu Designs ohne diese DCM-Schicht besitzt der Kondensator der vorliegenden Ausführungsform eine größere Kapazität pro Bauteilgrundfläche. Die erhöhte Kapazität erfüllt den Kapazitätsbedarf in höherentwickelten Prozessknoten.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleitervorrichtung, die ein Substrat, zwei Source/Drain-Regionen (S/D-Regionen) über dem Substrat, eine Kanalregion, die sich zwischen den beiden S/D-Regionen befindet und ein Halbleitermaterial enthält, eine Schicht aus abgeschiedenem Kondensatormaterial (Deposited Capacitor Material, DCM) über der Kanalregion, eine dielektrische Schicht über der DCM-Schicht, und eine metallische Gate-Elektrodenschicht über der dielektrischen Schicht umfasst.
  • In einer Ausführungsform der Halbleitervorrichtung enthält die DCM-Schicht eine Schicht aus dotiertem amorphem Silizium. In einer anderen Ausführungsform der Halbleitervorrichtung enthält die DCM-Schicht Silizium, Siliziumgermanium, ein Metall, ein Silicid oder ein zweidimensionales Material. In einer weiteren Ausführungsform ist das 2-dimensionale Material Graphen oder MoS2.
  • In einer Ausführungsform der Halbleitervorrichtung enthält die dielektrische Schicht eine Schicht aus einem dielektrischen Material mit hohem k-Wert über einer Schicht aus Siliziumoxid. In einer Ausführungsform der Halbleitervorrichtung trennt die DCM-Schicht die dielektrische Schicht vollständig von der Kanalregion.
  • In einer anderen Ausführungsform der Halbleitervorrichtung enthält die Kanalregion eine Schicht des Halbleitermaterials, die zwischen den beiden S/D-Regionen und über dem Substrat schwebend gelagert ist, wobei sich die DCM-Schicht um einen Abschnitt der Schicht des Halbleitermaterials herum legt.
  • In einer weiteren Ausführungsform der Halbleitervorrichtung enthält die Kanalregion zwei Schichten des Halbleitermaterials, die zwischen den beiden S/D-Regionen und über dem Substrat schwebend gelagert sind, wobei die DCM-Schicht den Raum zwischen den beiden Schichten des Halbleitermaterials in einem Querschnitt senkrecht zu den beiden Schichten des Halbleitermaterials vollständig ausfüllt.
  • In einer weiteren Ausführungsform der Halbleitervorrichtung enthält die Kanalregion eine Finne aus dem Halbleitermaterial, und die DCM-Schicht bedeckt eine Oberseite und zwei Seitenwandflächen der Finne über einer Isolationsstruktur.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleitervorrichtung. Die Halbleitervorrichtung enthält ein Substrat, eine erste Vorrichtung über einer ersten Region des Substrats, und eine zweite Vorrichtung über einer zweiten Region des Substrats. Die erste Vorrichtung enthält zwei erste Source/Drain-Regionen (S/D-Regionen), eine erste Kanalregion aus einem Halbleitermaterial zwischen den beiden ersten S/D-Regionen, eine erste dielektrische Schicht direkt auf der ersten Kanalregion, und eine erste Gate-Elektrodenschicht über der ersten dielektrischen Schicht. Die zweite Vorrichtung enthält zwei zweite S/D-Regionen, eine zweite Kanalregion aus dem Halbleitermaterial zwischen den beiden zweiten S/D-Regionen, eine Schicht aus abgeschiedenem Kondensatormaterial (Deposited Capacitor Material, DCM) direkt auf der zweiten Kanalregion, eine zweite dielektrische Schicht direkt auf der DCM-Schicht, und eine zweite Gate-Elektrodenschicht über der zweiten dielektrischen Schicht.
  • In einer Ausführungsform der Halbleitervorrichtung enthalten die erste und die zweite dielektrische Schicht jeweils eine Schicht aus einem dielektrischen Material mit hohem k-Wert über einer Grenzflächenschicht. In einer anderen Ausführungsform der Halbleitervorrichtung enthält die zweite Kanalregion eine Schicht aus dem Halbleitermaterial, die zwischen den beiden zweiten S/D-Regionen und über dem Substrat schwebend gelagert ist, wobei sich die DCM-Schicht um einen Abschnitt der Schicht des Halbleitermaterials herum legt.
  • In einer anderen Ausführungsform der Halbleitervorrichtung enthält die erste Kanalregion zwei erste Schichten des Halbleitermaterials, die zwischen den beiden ersten S/D-Regionen und über dem Substrat schwebend gelagert sind, und ein Abschnitt der ersten dielektrischen Schicht und ein Abschnitt der ersten Gate-Elektrodenschicht sind zwischen den beiden ersten Schichten angeordnet. Die zweite Kanalregion enthält zwei zweite Schichten aus dem Halbleitermaterial, die zwischen den beiden zweiten S/D-Regionen und über dem Substrat schwebend gelagert sind, und ein Abschnitt der DCM-Schicht, ein Abschnitt der zweiten dielektrischen Schicht und ein Abschnitt der zweiten Gate-Elektrodenschicht sind zwischen den beiden zweiten Schichten angeordnet.
  • In einer weiteren Ausführungsform der Halbleitervorrichtung enthält die erste Kanalregion zwei erste Schichten des Halbleitermaterials, die zwischen den beiden ersten S/D-Regionen und über dem Substrat schwebend gelagert sind, und ein Abschnitt der ersten dielektrischen Schicht und ein Abschnitt der ersten Gate-Elektrodenschicht sind zwischen den beiden ersten Schichten angeordnet. Des Weiteren enthält die zweite Kanalregion zwei zweite Schichten des Halbleitermaterials, die zwischen den beiden zweiten S/D-Regionen und über dem Substrat schwebend gelagert sind, und ein Abschnitt der DCM-Schicht füllt den Raum zwischen den beiden zweiten Schichten in einem Querschnitt senkrecht zu den beiden zweiten Schichten vollständig aus.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren enthält die Bereitstellung einer ersten und einer zweiten Struktur auf einem Substrat. Sowohl die erste als auch die zweite Struktur enthält zwei Source/Drain-Regionen (S/D-Regionen), eine Kanalregion zwischen den beiden S/D-Regionen, eine dielektrische Opferschicht über der Kanalregion, ein Opfer-Gate über der dielektrischen Opferschicht, einen Gate-Abstandshalter an Seitenwänden des Opfer-Gates, und eine Zwischenschichtdielektrikum-Schicht (Interlayer Dielectric, ILD) über den beiden S/D-Regionen und über den Seitenwänden des Gate-Abstandshalters. Das Verfahren enthält des Weiteren: teilweises Aussparen des Opfer-Gates, ohne die dielektrische Opferschicht in jeder der ersten und der zweiten Struktur freizulegen; Bilden einer ersten strukturierten Maske, die die erste Struktur bedeckt und die zweite Struktur frei lässt; Entfernen des Opfer-Gates von der zweiten Struktur, während die erste Struktur durch mindestens einen Abschnitt der ersten strukturierten Maske bedeckt ist; Entfernen der ersten strukturierten Maske und der dielektrischen Opferschicht von der zweiten Struktur, während die dielektrische Opferschicht in der ersten Struktur durch mindestens einen Abschnitt des Opfer-Gates bedeckt ist; und Abscheiden einer Schicht aus einem Kondensatormaterial über dem Abschnitt des Opfer-Gates in der ersten Struktur und über der Kanalregion in der zweiten Struktur.
  • In einer Ausführungsform des Verfahrens enthält das Bilden der ersten strukturierten Maske: Bilden einer Hartmaskenschicht über jeder der ersten und der zweiten Struktur; Bilden einer Photoresistschicht über der Hartmaskenschicht; Strukturieren der Photoresistschicht so, dass ein strukturierter Photoresist entsteht, der die Hartmaskenschicht über der ersten Struktur bedeckt und die Hartmaskenschicht über der zweiten Struktur frei lässt; Entfernen der Hartmaskenschicht von der zweiten Struktur, während der strukturierte Photoresist über der ersten Struktur angeordnet ist; und Entfernen des strukturierten Photoresists.
  • In einer anderen Ausführungsform, bei der die Kanalregion der zweiten Struktur zwei Schichten aus verschiedenen Halbleitermaterialien enthält, enthält das Verfahren des Weiteren: Entfernen einer der beiden Schichten von der Kanalregion der zweiten Struktur nach dem Entfernen der dielektrischen Opferschicht von der zweiten Struktur und vor dem Abscheiden der Schicht des Kondensatormaterials.
  • In einer Ausführungsform enthält das Verfahren des Weiteren: Bilden einer zweiten strukturierten Maske, die die Schicht des Kondensatormaterials in der zweiten Struktur bedeckt und die Schicht des Kondensatormaterials in der ersten Struktur frei lässt; Entfernen der Schicht des Kondensatormaterials und des Opfer-Gates von der ersten Struktur, während die zweite Struktur durch mindestens einen Abschnitt der zweiten strukturierten Maske bedeckt ist; Entfernen der zweiten strukturierten Maske von der zweiten Struktur; Entfernen der Opfer-Dielektrikumschicht von der ersten Struktur; Bilden einer Gate-Dielektrikumschicht über der Kanalregion in der ersten Struktur und über der Schicht des Kondensatormaterials in der zweiten Struktur; und Bilden einer Gate-Elektrodenschicht über der Gate-Dielektrikumschicht in der ersten und der zweiten Struktur.
  • In einer weiteren Ausführungsform enthält das Bilden der zweiten strukturierten Maske: Bilden einer Hartmaskenschicht über jeder der ersten und der zweiten Struktur; Bilden einer Photoresistschicht über der Hartmaskenschicht; Strukturieren der Photoresistschicht so, dass ein strukturierter Photoresist entsteht, der die Hartmaskenschicht über der zweiten Struktur bedeckt und die Hartmaskenschicht über der ersten Struktur frei lässt; Entfernen der Hartmaskenschicht von der ersten Struktur, während der strukturierte Photoresist über der zweiten Struktur angeordnet ist; und Entfernen des strukturierten Photoresists.
  • In einer Ausführungsform, bei der die Kanalregion der ersten Struktur zwei Schichten aus verschiedenen Halbleitermaterialien enthält, enthält das Verfahren des Weiteren: Entfernen einer der beiden Schichten von der Kanalregion der ersten Struktur nach dem Entfernen der dielektrischen Opferschicht von der ersten Struktur und vor der Bilden der dielektrischen Gate-Schicht.
  • Das oben Dargelegte skizzierte Merkmale verschiedener Ausführungsformen, damit der Durchschnittsfachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Durchschnittsfachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Durchschnittsfachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, die umfasst: ein Substrat; zwei Source/Drain-Regionen (S/D-Regionen) über dem Substrat; eine Kanalregion, die sich zwischen den beiden S/D-Regionen befindet und ein Halbleitermaterial aufweist; eine Schicht aus abgeschiedenem Kondensatormaterial (Deposited Capacitor Material, DCM) über der Kanalregion; eine dielektrische Schicht über der DCM-Schicht; und eine metallische Gate-Elektrodenschicht über der dielektrischen Schicht.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die DCM-Schicht eine Schicht aus dotiertem amorphem Silizium aufweist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die DCM-Schicht Silizium, Siliziumgermanium, ein Metall, ein Silicid oder ein zweidimensionales Material enthält.
  4. Halbleitervorrichtung nach Anspruch 3, wobei das 2-dimensionale Material Graphen oder MoS2 ist.
  5. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die dielektrische Schicht eine Schicht aus einem dielektrischen Material mit hohem k-Wert über einer Schicht aus Siliziumoxid aufweist.
  6. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die DCM-Schicht die dielektrische Schicht vollständig von der Kanalregion trennt.
  7. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die Kanalregion eine Schicht des Halbleitermaterials aufweist, die zwischen den beiden S/D-Regionen und über dem Substrat schwebend gelagert ist, wobei sich die DCM-Schicht um einen Abschnitt der Schicht des Halbleitermaterials herum legt.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei die Kanalregion zwei Schichten des Halbleitermaterials aufweist, die zwischen den beiden S/D-Regionen und über dem Substrat schwebend gelagert sind, wobei die DCM-Schicht den Raum zwischen den beiden Schichten des Halbleitermaterials in einem Querschnitt senkrecht zu den beiden Schichten des Halbleitermaterials vollständig ausfüllt.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei die Kanalregion eine Finne aus dem Halbleitermaterial aufweist, wobei die DCM-Schicht eine Oberseite und zwei Seitenwandflächen der Finne über einer Isolationsstruktur bedeckt.
  10. Halbleitervorrichtung, die umfasst: ein Substrat; eine erste Vorrichtung über einer ersten Region des Substrats, wobei die erste Vorrichtung zwei erste Source/Drain-Regionen (S/D-Regionen), eine erste Kanalregion aus einem Halbleitermaterial zwischen den beiden ersten S/D-Regionen, eine erste dielektrische Schicht direkt auf der ersten Kanalregion, und eine erste Gate-Elektrodenschicht über der ersten dielektrischen Schicht aufweist; und eine zweite Vorrichtung über einer zweiten Region des Substrats, wobei die zweite Vorrichtung zwei zweite S/D-Regionen, eine zweite Kanalregion aus dem Halbleitermaterial zwischen den beiden zweiten S/D-Regionen, eine Schicht aus abgeschiedenem Kondensatormaterial (Deposited Capacitor Material, DCM) direkt auf der zweiten Kanalregion, eine zweite dielektrische Schicht direkt auf der DCM-Schicht, und eine zweite Gate-Elektrodenschicht über der zweiten dielektrischen Schicht aufweist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei jede der ersten und der zweiten dielektrischen Schicht eine Schicht aus einem dielektrischen Material mit hohem k-Wert über einer Grenzflächenschicht aufweist.
  12. Halbleitervorrichtung nach Anspruch 10 oder 11, wobei die zweite Kanalregion eine Schicht aus dem Halbleitermaterial aufweist, die zwischen den beiden zweiten S/D-Regionen und über dem Substrat schwebend gelagert ist, wobei sich die DCM-Schicht um einen Abschnitt der Schicht des Halbleitermaterials herum legt.
  13. Halbleitervorrichtung nach einem der Ansprüche 10 bis 12, wobei die erste Kanalregion zwei erste Schichten des Halbleitermaterials aufweist, die zwischen den beiden ersten S/D-Regionen und über dem Substrat schwebend gelagert sind, wobei ein Abschnitt der ersten dielektrischen Schicht und ein Abschnitt der ersten Gate-Elektrodenschicht zwischen den beiden ersten Schichten angeordnet sind, wobei die zweite Kanalregion zwei zweite Schichten aus dem Halbleitermaterial aufweist, die zwischen den beiden zweiten S/D-Regionen und über dem Substrat schwebend gelagert sind, wobei ein Abschnitt der DCM-Schicht, ein Abschnitt der zweiten dielektrischen Schicht und ein Abschnitt der zweiten Gate-Elektrodenschicht zwischen den beiden zweiten Schichten angeordnet sind.
  14. Halbleitervorrichtung nach einem der Ansprüche 10 bis 12, wobei die erste Kanalregion zwei erste Schichten des Halbleitermaterials aufweist, die zwischen den beiden ersten S/D-Regionen und über dem Substrat schwebend gelagert sind, wobei ein Abschnitt der ersten dielektrischen Schicht und ein Abschnitt der ersten Gate-Elektrodenschicht zwischen den beiden ersten Schichten angeordnet sind, wobei die zweite Kanalregion zwei zweite Schichten aus dem Halbleitermaterial aufweist, die zwischen den beiden zweiten S/D-Regionen und über dem Substrat schwebend gelagert sind, wobei ein Abschnitt der DCM-Schicht den Raum zwischen den beiden zweiten Schichten in einem Querschnitt senkrecht zu den beiden zweiten Schichten vollständig füllt.
  15. Verfahren, das umfasst: Bereitstellen einer ersten und einer zweiten Struktur über einem Substrat, wobei sowohl die erste als auch die zweite Struktur zwei Source/Drain-Regionen (S/D-Regionen), eine Kanalregion zwischen den beiden S/D-Regionen, eine dielektrische Opferschicht über der Kanalregion, ein Opfer-Gate über der dielektrischen Opferschicht, einen Gate-Abstandshalter an Seitenwänden des Opfer-Gates, und eine Zwischenschichtdielektrikum-Schicht (Interlayer Dielectric, ILD) über den beiden S/D-Regionen und über den Seitenwänden des Gate-Abstandshalters aufweist; teilweises Aussparen des Opfer-Gates, ohne die dielektrische Opferschicht in jeder der ersten und der zweiten Struktur freizulegen; Bilden einer ersten strukturierten Maske, die die erste Struktur bedeckt und die zweite Struktur frei lässt; Entfernen des Opfer-Gates von der zweiten Struktur, während die erste Struktur durch mindestens einen Abschnitt der ersten strukturierten Maske bedeckt ist; Entfernen der ersten strukturierten Maske und der dielektrischen Opferschicht von der zweiten Struktur, während die dielektrische Opferschicht in der ersten Struktur durch mindestens einen Abschnitt des Opfer-Gates bedeckt ist; und Abscheiden einer Schicht aus einem Kondensatormaterial über dem Abschnitt des Opfer-Gates in der ersten Struktur und über der Kanalregion in der zweiten Struktur.
  16. Verfahren nach Anspruch 15, wobei das Bilden der ersten strukturierten Maske umfasst: Bilden einer Hartmaskenschicht über jeder der ersten und der zweiten Struktur; Bilden einer Photoresistschicht über der Hartmaskenschicht; Strukturieren der Photoresistschicht so, dass ein strukturierter Photoresist entsteht, der die Hartmaskenschicht über der ersten Struktur bedeckt und die Hartmaskenschicht über der zweiten Struktur frei lässt; Entfernen der Hartmaskenschicht von der zweiten Struktur, während der strukturierte Photoresist über der ersten Struktur angeordnet ist; und Entfernen des strukturierten Photoresists.
  17. Verfahren nach Anspruch 15 oder 16, wobei die Kanalregion der zweiten Struktur zwei Schichten aus verschiedenen Halbleitermaterialien aufweist, und das Verfahren des Weiteren umfasst: nach dem Entfernen der dielektrischen Opferschicht von der zweiten Struktur und vor dem Abscheiden der Schicht des Kondensatormaterials, Entfernen einer der beiden Schichten von der Kanalregion der zweiten Struktur.
  18. Verfahren nach einem der Ansprüche 15 bis 17, das des Weiteren Folgendes umfasst: Bilden einer zweiten strukturierten Maske, die die Schicht des Kondensatormaterials in der zweiten Struktur bedeckt und die Schicht des Kondensatormaterials in der ersten Struktur frei lässt; Entfernen der Schicht des Kondensatormaterials und des Opfer-Gates von der ersten Struktur, während die zweite Struktur durch mindestens einen Abschnitt der zweiten strukturierten Maske bedeckt ist; Entfernen der zweiten strukturierten Maske von der zweiten Struktur; Entfernen der Opfer-Dielektrikumschicht von der ersten Struktur; Bilden einer Gate-Dielektrikumschicht über der Kanalregion in der ersten Struktur und über der Schicht des Kondensatormaterials in der zweiten Struktur; und Bilden einer Gate-Elektrodenschicht über der Gate-Dielektrikumschicht in der ersten und der zweiten Struktur.
  19. Verfahren nach Anspruch 18, wobei das Bilden der zweiten strukturierten Maske umfasst: Bilden einer Hartmaskenschicht über jeder der ersten und der zweiten Struktur; Bilden einer Photoresistschicht über der Hartmaskenschicht; Strukturieren der Photoresistschicht so, dass ein strukturierter Photoresist entsteht, der die Hartmaskenschicht über der zweiten Struktur bedeckt und die Hartmaskenschicht über der ersten Struktur frei lässt; Entfernen der Hartmaskenschicht von der ersten Struktur, während der strukturierte Photoresist über der zweiten Struktur angeordnet ist; und Entfernen des strukturierten Photoresists.
  20. Verfahren nach Anspruch 18 oder 19, wobei die Kanalregion der ersten Struktur zwei Schichten aus verschiedenen Halbleitermaterialien aufweist, und das Verfahren des Weiteren umfasst: nach dem Entfernen der dielektrischen Opferschicht von der ersten Struktur und vor dem Bilden der Gate-Dielektrikumschicht, Entfernen einer der beiden Schichten von der Kanalregion der ersten Struktur.
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