KR20210109415A - 개선된 커패시터를 갖는 반도체 디바이스 - Google Patents

개선된 커패시터를 갖는 반도체 디바이스 Download PDF

Info

Publication number
KR20210109415A
KR20210109415A KR1020200066009A KR20200066009A KR20210109415A KR 20210109415 A KR20210109415 A KR 20210109415A KR 1020200066009 A KR1020200066009 A KR 1020200066009A KR 20200066009 A KR20200066009 A KR 20200066009A KR 20210109415 A KR20210109415 A KR 20210109415A
Authority
KR
South Korea
Prior art keywords
layer
over
channel region
layers
regions
Prior art date
Application number
KR1020200066009A
Other languages
English (en)
Other versions
KR102368862B1 (ko
Inventor
왕-춘 후앙
칭-웨이 차이
쿠안-룬 쳉
치-하오 왕
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210109415A publication Critical patent/KR20210109415A/ko
Application granted granted Critical
Publication of KR102368862B1 publication Critical patent/KR102368862B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 디바이스는, 기판, 기판 위의 두 개의 소스/드레인(S/D) 영역, 두 개의 S/D 영역 사이에 있는 그리고 반도체 재료를 포함하는 채널 영역, 채널 영역 위의 성막된 커패시터 재료(DCM) 층, DCM 층 위의 유전체 층, 및 유전체 층 위의 금속 게이트 전극 층을 포함한다.

Description

개선된 커패시터를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICES WITH IMPROVED CAPACITORS}
반도체 집적 회로(integrated circuit; IC) 산업은 기하 급수적 성장을 경험하여 왔다. IC 재료 및 설계에서의 기술적 진보는 IC의 세대를 생성하였는데, 각각의 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화의 과정 중에, 기하학적 형상 사이즈(geometry size)(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 배선))가 감소하였지만, 기능적 밀도(즉, 칩 면적당 인터커넥트된 디바이스(interconnected device)의 수)는 일반적으로 증가하였다. 이러한 축소(scaling down) 프로세스는, 일반적으로, 생산 효율성을 증가시키는 것 및 관련 비용을 더 낮추는 것에 의해 이점을 제공한다. 그러한 축소는, IC를 프로세싱하고 제조하는 복잡성을 또한 증가시켰다.
예를 들면, 디바이스가 축소됨에 따라 디바이스 풋프린트(device foot print)당 디바이스 커패시턴스가 감소하고 있다. 커패시터(예를 들면, 아날로그 디커플링 커패시터(decoupling capacitor) 또는 디캡(de-cap))를 필요로 하는 설계의 경우, 이것은, 이전 세대보다 더 작은 프로세스 노드에서 동일한 커패시턴스를 제공하기 위해서는 커패시터에 더 많은 면적이 할당될 필요가 있다는 것을 의미한다. 따라서, 심지어 동일한 노드에서의 트랜지스터가 축소되는 경우에도, 고급 프로세스 노드에서 디바이스 풋프린트당 더 큰 커패시턴스를 제공하는 것이 일반적으로 바람직하다.
본 개시는 첨부하는 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않으며 예시적 목적만을 위해 사용된다는 것이 강조된다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1은, 본 개시의 다양한 양태에 따른, 집적 회로(IC)의 로직 디바이스 및 커패시터의 간략화된 상면도이다.
도 2a 및 도 2b는, 한 실시형태에 따른, 도 1의 로직 디바이스의 일부의 단면도를 도시한다.
도 3a 및 도 3b는, 한 실시형태에 따른, 도 1의 커패시터의 일부의 단면도를 도시한다.
도 4a는, 본 개시의 다양한 양태에 따른, 다른 커패시터의 간략화된 상면도이다.
도 4b, 도 4c, 및 도 4d는, 한 실시형태에 따른, 도 4a의 커패시터의 일부의 단면도를 도시한다.
도 4e 및 도 4f는, 다른 실시형태에 따른, 도 4a의 커패시터의 일부의 단면도를 도시한다.
도 5a 및 도 5b는, 본 개시의 양태에 따른, 도 1 내지 도 4f에서 도시되는 구조체를 형성하기 위한 방법의 플로우차트를 도시한다.
도 5c 및 도 5d는, 도 5a 및 도 5b의 방법에서 소정의 단계를 구현하는 플로우차트를 도시한다.
도 6a, 도 6b, 도 6c, 도 6d, 도 6e, 도 6f, 도 6g, 도 6h, 도 6i, 도 6j, 도 6k, 도 6l, 도 6m, 도 6n, 도 6o, 도 6p, 도 6q, 및 도 6r은, 몇몇 실시형태에 따른, 도 5a 및 도 5b의 방법에 따른 제조 프로세스 동안 도 1의 로직 디바이스 및 커패시터의 실시형태의 단면도를 예시한다.
도 7a, 도 7b, 및 도 7c는, 본 개시의 다양한 양태에 따른, 반도체 디바이스의 사시도 및 단면도를 예시한다.
하기의 개시는, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 추가 피쳐가 형성될 수도 있어서, 결과적으로 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있는 실시형태도 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 회전되거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다. 여전히 또한, "약", "대략", 및 등등과 함께 수 또는 수의 범위가 설명되는 경우, 그 용어는, 달리 명시되지 않는 한, 설명되는 수의 +/- 10 % 이내에 있는 수를 포괄하도록 의도된다. 예를 들면, 용어 "약 5 nm"는 4.5 nm에서부터 5.5 nm까지의 치수 범위를 포괄한다.
본 개시는 일반적으로 반도체 디바이스 및 제조 방법에 관한 것으로, 더 구체적으로는, 로직 기능을 수행하기 위해 사용되는 트랜지스터(즉, 로직 디바이스)와 같은 다른 트랜지스터와 동일한 층에서 제조되는, 디바이스 풋프린트당 증가된 커패시턴스를 갖는 커패시터를 제조하는 것에 관한 것이다. 본 개시의 몇몇 실시형태는 대체 게이트 프로세스(replacement gate process)를 이용한다. 예를 들면, 반도체 채널을 노출시키기 위해 더미 게이트가 제거된 이후, 커패시터 재료("성막된 커패시터 재료(deposited capacitor material)" 또는 DCM으로 지칭됨)의 층이 반도체 채널 상에 직접적으로 성막되고, 후속하여 DCM 층 위에 고유전율(high-k) 금속 게이트 스택을 형성한다. DCM 층은 소망되는 커패시턴스를 생성하기 위해 고유전율 금속 게이트 스택에 커플링된다. 실제로, 함께 단락되는 소스 및 드레인은 커패시터의 단자를 제공하고 금속 게이트 전극은 커패시터의 다른 단자를 제공한다. 이 구성에서, 커패시터의 커패시턴스는 DCM 층과 금속 게이트 전극 사이의 커플링 면적뿐만 아니라 그들 사이의 유전체 층에 의해 결정되는데, 그 유전체 층은 계면 층 및 고유전율 유전체 층을 포함할 수도 있다. DCM 층은, 고유전율 금속 게이트 스택이 성막되는 영역 전체에 걸쳐 성막되며, 따라서, DCM 층을 갖지 않는 커패시터와 비교하여 커플링 면적을 증가시킨다. 본 개시의 이러한 피쳐 및 다른 피쳐는 첨부하는 도면을 참조하는 것에 의해 추가로 논의된다.
도 1은 집적 회로(IC)(100)의 두 개의 별개의 디바이스(200 및 300)의 상면도를 도시한다. 두 개의 디바이스(200 및 300)는 기판(110)의 상이한 영역에서 형성된다(도 2a 및 도 3a에 도시됨). 본 실시형태에서, 두 개의 디바이스(200 및 300)는 IC(100)의 코어 영역(또는 로직 영역)에 형성된다. 대안적인 실시형태에서, 두 개의 디바이스(200 및 300)는 IC(100)의 입력/출력(또는 I/O) 영역에, 또는 하나는 코어 영역에 그리고 다른 하나는 IC(100)의 I/O 영역에 형성될 수도 있다.
본 실시형태에서, 디바이스(200)는 게이트 올 어라운드(Gall-All-Around; GAA) 트랜지스터 또는 FinFET일 수도 있는 규칙적인 트랜지스터로서 구현된다. 디바이스(200)는 (도 2a에 도시되는) 반도체 재료의 채널 영역(210) 및 게이트 스택(220)의 두 측면 상의 두 개의 소스/드레인(source/drain; S/D) 전극(212)을 결합하는 게이트 스택(220)을 포함한다. 디바이스(200)는, S/D 전극(212) 상에 배치되며 그에 전기적으로 연결되는 S/D 콘택(214)을 더 포함한다. 본 실시형태에서, 디바이스(300)는 커패시터로서 구현된다. 디바이스(300)는 (도 3a에 도시되는) 반도체 재료의 채널 영역(310) 위에 배치되는 게이트 스택(320) 및 게이트 스택(320)의 두 측면 상의 두 개의 S/D 전극(312)을 포함한다. 디바이스(300)는 S/D 전극(312) 상에 배치되며 그에 전기적으로 연결되는 S/D 콘택(314)을 더 포함한다. S/D 전극(312)은, 디바이스(300)를 효과적으로 2 단자 커패시터(two-terminal capacitor)로 만들기 위해 몇몇 인터커넥트 레벨에서 전기적으로 단락된다. 디바이스(200 및 300)의 추가적인 세부 사항은 도 2a, 도 2b, 도 3a, 및 도 3b에서 도시된다.
도 2a 및 도 2b는, 채널 영역(210)의 길이 방향을 따라 절단되는, 도 1에서의 X 컷 1 라인(X-cut-1 line) 및 X 컷 2 라인(X-cut-2 line)을 따르는 디바이스(200)의 두 개의 단면도를 각각 도시한다. 도 2a 및 도 2b를 종합적으로 참조하면, 디바이스(200)는 몇몇 실시형태에서 반도체 핀(semiconductor fin)일 수도 있는 기판(110)의 영역 위에 형성된다. 디바이스(200)의 채널 영역(210)은 두 개의 S/D 전극(212)을 연결하는 다수의 반도체 층을 포함한다. 채널 영역(210)은 반도체 층(210)으로 또한 지칭될 수도 있다. 게이트 스택(220)은 계면 층(222), 고유전율 유전체 층(224), 및 금속 게이트 전극(226)을 포함한다. 디바이스(200)는 게이트 스택(220)의 측벽 상에 게이트 스페이서(gate spacer)(216)를 더 포함한다. 게이트 스택(220)의 일부는 두 개의 인접한 반도체 층(210) 사이에서 (Z 방향을 따라) 수직으로 배치된다. 게이트 스택(220)의 그들 부분과 S/D 전극(212) 사이에서 (X 방향을 따라) 횡방향으로(laterally) 내부 스페이서(216a)가 배치된다. 게이트 스페이서(216) 및 내부 스페이서(216a)는 상이한 프로세스 단계에서 형성될 수도 있고 동일한 또는 상이한 재료를 포함할 수도 있다. 디바이스(200)는 S/D 전극(212) 위에 그리고 게이트 스페이서(216)의 측벽 위에 콘택 에칭 정지(contact etch stop; CES) 층(209)을 더 포함한다. S/D 콘택(214)은 S/D 전극(212)에 전기적으로 연결된다. 디바이스(200)는 기판(110) 위에 분리 구조체(204) 및 층간 유전체(interlayer dielectric; ILD) 층(206)을 더 포함한다. 게이트 스택(220), 게이트 스페이서(216), 및 ILD 층(206)은 분리 구조체(204) 위에 배치된다. 게다가, ILD 층(206)은 게이트 스페이서(216)의 측벽 위에 배치되고, CES 층(209)은 ILD 층(206) 위에 배치된다.
도 3a 및 도 3b는, 채널 영역(310)의 길이 방향을 따라 절단되는, 도 1의 (X 컷 3 라인)(X-cut-3 line) 및 X 컷 4 라인(X-cut-4 line)을 따르는 디바이스(300)의 두 개의 단면도를 각각 도시한다. 디바이스(300)의 구조체는 디바이스(200)의 구조체와 실질적으로 유사하다. 디바이스(300)는, 몇몇 실시형태에서 반도체 핀일 수도 있는 기판(110)의 다른 영역 위에 형성된다. 디바이스(300)의 채널 영역(310)은 두 개의 S/D 전극(312)을 연결하는 다수의 반도체 층을 포함한다. 채널 영역(310)은 또한 반도체 층(310)으로 지칭될 수도 있다. 게이트 스택(320)은 계면 층(322), 고유전율 유전체 층(324), 및 금속 게이트 전극(326)을 포함한다. 디바이스(300)는 게이트 스택(320)의 측벽 상에 게이트 스페이서(316)를 더 포함한다. 게이트 스택(320)의 일부는 반도체 층(310) 사이에서 (Z 방향을 따라) 수직으로 배치된다. 게이트 스택(320)의 그들 부분과 S/D 전극(312) 사이에서 (X 방향을 따라) 횡방향으로 내부 스페이서(316a)가 배치된다. 게이트 스페이서(316) 및 내부 스페이서(316a)는 상이한 프로세스 단계에서 형성될 수도 있고 동일한 또는 상이한 재료를 포함할 수도 있다. 디바이스(300)는 S/D 전극(312) 위에 그리고 게이트 스페이서(316)의 측벽 위에 콘택 에칭 정지(CES) 층(309)을 더 포함한다. S/D 콘택(314)은 S/D 전극(312)에 전기적으로 연결된다. 디바이스(300)는 기판(110) 위에 분리 구조체(304) 및 층간 유전체(ILD) 층(306)을 더 포함한다. 게이트 스택(320), 게이트 스페이서(316), 및 ILD 층(306)은 분리 구조체(304) 위에 배치된다. 게다가, ILD 층(306)은 게이트 스페이서(316)의 측벽 위에 배치되고, CES 층(309)은 ILD 층(306) 위에 배치된다.
기판(110)은 본 실시형태에서 실리콘 기판이다. 대안적으로, 기판(110)은 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물(silicon carbide), 갈륨 비화물(gallium arsenide), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; 실리콘 게르마늄(silicon germanium), 갈륨 비화물 인화물(gallium arsenide phosphide), 알루미늄 인듐 인화물(aluminum indium phosphide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 갈륨 인듐 비화물(gallium indium arsenide), 갈륨 인듐 인화물(gallium indium phosphide), 및 갈륨 인듐 비화물 인화물(gallium indium arsenide phosphide)을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다.
분리 구조체(204 및 304)는 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 불소 도핑된 실리케이트 글래스(fluoride-doped silicate glass; FSG), 저유전율(low-k) 유전체 재료, 및/또는 다른 적절한 절연성 재료를 포함할 수도 있는 동일한 분리 구조체의 상이한 부분일 수도 있다. 분리 구조체(204 및 304)는 얕은 트렌치 분리(shallow trench isolation; STI) 피쳐일 수도 있다. 필드 산화물(field oxide), 실리콘의 국소적 산화(LOCal Oxidation of Silicon; LOCOS), 및/또는 다른 적절한 구조체와 같은 다른 분리 구조체가 가능하다. 분리 구조체(204 및 304)의 각각은, 예를 들면, 하나 이상의 열 산화물 라이너 층(thermal oxide liner layer) 위에 비 컨포멀(non-conformal) 산화물 층을 갖는 다층 구조체를 포함할 수도 있다.
ILD 층(206 및 306)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성 산화물, 포스포실리케이트 글래스(phosphosilicate glass; PSG), 저유전율 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합과 같은 유전체 재료를 포함할 수도 있는 동일한 ILD 층의 상이한 부분일 수도 있다. 몇몇 실시형태에서, ILD 층(206 및 306)은, 예를 들면, 유동 가능 재료(예컨대 액체 화합물)를 디바이스(200 및 300)의 다른 구조체 위에 성막하는 것 및 적절한 기술, 예컨대 열 어닐링(thermal annealing) 및/또는 자외선 처리에 의해, 유동 가능 재료를 고체 재료로 변환하는 것을 포함하는 유동 가능 CVD(flowable CVD; FCVD) 프로세스에 의해 형성된다. ILD 층(206 및 306)은 다수의 유전체 재료를 갖는 다층 구조체를 포함할 수 있다.
반도체 층(210 및 310)은 동일한 반도체 재료, 상이한 반도체 재료, 또는 상이한 도펀트를 갖는 동일한 반도체 재료를 포함할 수도 있다. 예를 들면, 반도체 층(210 및 310)의 각각은 단결정 실리콘을 포함할 수도 있다. 대안적으로, 반도체 층(210 및 310)의 각각은 게르마늄, 실리콘 게르마늄, 또는 다른 적절한 반도체 재료(들)를 포함할 수도 있다. 반도체 층(210 및 310)은 동일한 프로세스를 사용하여 형성될 수도 있는데, 이것은 예로서 반도체 층(310)을 사용하여 하기에서 간략하게 설명된다. 초기에, 반도체 층(310)은, 반도체 층(310) 및 상이한 재료의 다른 반도체 층을 포함하는 반도체 층 스택의 일부로서 형성된다. 반도체 층 스택은, 이중 패턴화 또는 다중 패턴화 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 기판(110) 위로 돌출하는 핀의 형상으로 패턴화된다. 게이트 스택(320)을 형성하기 위한 게이트 대체 프로세스 동안, 반도체 층 스택은, 기판(110) 위에 현수되는(suspended) 반도체 층(310)을 남겨 두면서, 다른 반도체 층을 제거하기 위해 선택적으로 에칭된다.
S/D 전극(212 및 312)은 적절한 n 타입 또는 p 타입 도펀트를 갖는 에피택셜하게 성장된 반도체 재료(들)를 포함한다. 예를 들면, S/D 전극(212 및 312)의 각각은 실리콘을 포함할 수도 있고 탄소, 인, 비소, 다른 n 타입 도펀트, 또는 이들의 조합으로 도핑될 수도 있다(예를 들면, Si:C 에피택셜 소스/드레인 피쳐, Si:P 에피택셜 소스/드레인 피쳐, 또는 Si:C:P 에피택셜 소스/드레인 피쳐를 형성함). 대안적으로, S/D 전극(212 및 312)의 각각은 실리콘 게르마늄 또는 게르마늄을 포함할 수도 있고, 붕소, 다른 p 타입 도펀트, 또는 이들의 조합으로 도핑될 수도 있다(예를 들면, Si:Ge:B 에피택셜 소스/드레인 피쳐를 형성함). 게다가, S/D 전극(212 및 312)은 동일한 반도체 재료, 상이한 반도체 재료, 또는 상이한 도펀트를 갖는 동일한 반도체 재료를 포함할 수도 있다. S/D 전극(212 및 312)은, 각각의 채널 영역의 양측 상에서 트렌치를 에칭하고, CVD 성막 기술(예를 들면, 기상 에피택시(vapor phase epitaxy)), 분자 빔 에피택시(molecular beam epitaxy), 다른 적절한 에피택셜 성장 프로세스, 또는 이들의 조합을 사용하여 트렌치에서 반도체 재료(들)를 에피택셜하게 성장시키는 것에 의해 형성될 수도 있다. 도 2a 및 도 3a는, 상이한 방위로부터의 에피택시에 기인하여 형성되는, S/D 전극(212 및 312)에서의 위상 경계(phase boundary)(212a 및 312a)를 각각 추가로 도시한다. 몇몇 실시형태에서, 그러한 위상 경계는 S/D 전극(212 및 312)에서 나타나지 않는다. 다시 말하면, S/D 전극(212 및 312)은 단일 위상 에피택시(single-phase epitaxy)로서 성장될 수도 있다. 몇몇 실시형태에서, S/D 전극(212 및 312)은 비정질 반도체 재료(들)를 포함할 수도 있다.
계면 층(222 및 322)은, 유전체 재료, 예컨대 SiO2, HfSiO, SiON, 다른 실리콘 포함 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합을 포함한다. 계면 층(222 및 322)은, 열 산화, 화학적 산화, ALD, CVD, 다른 적절한 프로세스, 또는 이들의 조합과 같은 본원에서 설명되는 프로세스 중 임의의 것에 의해 형성될 수도 있다. 몇몇 실시형태에서, 계면 층(222 및 322)의 각각은 약 0.5 nm 내지 약 3 nm의 두께를 갖는다. 게다가, 계면 층(222 및 322)은 동일한 유전체 층의 상이한 부분일 수도 있다.
고유전율 유전체 층(224 및 324)은 고유전율 유전체 재료, 예컨대 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, 하프늄 이산화물-알루미나(hafnium dioxide-alumina)(HfO2-Al2O3) 합금, 다른 적절한 고유전율 유전체 재료, 또는 이들의 조합을 포함한다. 고유전율 유전체 재료는, 예를 들면, 실리콘 산화물의 유전 상수(k
Figure pat00001
3.9)보다 더 큰 높은 유전 상수를 갖는 유전체 재료를 일반적으로 지칭한다. 고유전율 유전체 층(224 및 324)은 ,ALD, CVD, PVD, 산화 기반의 성막 프로세스, 다른 적절한 프로세스, 또는 이들의 조합과 같은, 본원에서 설명되는 프로세스 중 임의의 것에 의해 형성될 수도 있다. 몇몇 실시형태에서, 고유전율 유전체 층(224 및 324)의 각각은 약 1 nm 내지 약 2 nm의 두께를 갖는다. 게다가, 고유전율 유전체 층(224 및 324)은 동일한 유전체 층의 상이한 부분일 수도 있다.
금속 게이트 전극(226, 326)은 일 함수 금속 층(work function metal layer) 및 벌크 금속 층(bulk metal layer)을 포함할 수도 있다. 일 함수 금속 층은 n 타입 일 함수 금속 또는 p 타입 일 함수 금속일 수 있다. p 타입 일 함수 층은 임의의 적절한 p 타입 일 함수 재료, 예컨대 TiN, TaN, TaSN, Ru, Mo, Al, WN, WCN ZrSi2, MoSi2, TaSi2, NiSi2, 다른 p 타입 일 함수 재료, 또는 이들의 조합을 포함한다. n 타입 일 함수 층은 임의의 적절한 n 타입 일 함수 재료, 예컨대 Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TiAlSiC, TaC, TaCN, TaSiN, TaAl, TaAlC, TaSiAlC, TiAlN, 다른 n 타입 일함수 재료, 또는 이들의 조합을 포함한다. 일 함수 금속 층은 적절한 성막 프로세스, 예컨대, CVD, PVD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 도금, 다른 성막 프로세스, 또는 이들의 조합을 사용하여 형성될 수도 있다. 벌크 금속 층은 적절한 전도성 재료, 예컨대 Co, Al, W, 및/또는 Cu를 포함한다. 벌크 금속 층은 추가적으로 또는 집합적으로 다른 금속, 금속 산화물, 금속 질화물, 다른 적절한 재료, 또는 이들의 조합을 포함할 수도 있다. 게다가, 금속 게이트 전극(226 및 326)은 동일한 금속 층(들)의 상이한 부분일 수도 있다.
스페이서(216, 216a, 316, 및 316a)는 임의의 적절한 프로세스에 의해 형성될 수도 있고 유전체 재료를 포함할 수도 있다. 유전체 재료는, 실리콘, 산소, 탄소, 질소, 다른 적절한 재료, 또는 이들의 조합(예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄화물, 실리콘 탄소 질화물(silicon carbon nitride; SiCN), 실리콘 산탄화물(silicon oxycarbide; SiOC), 실리콘 옥시카본 질화물(silicon oxycarbon nitride; SiOCN))을 포함할 수 있다.
CES 층(209 및 309)은 ILD 층(206 및 306)과는 상이한 재료를 포함하는 동일한 CES 층의 상이한 부분일 수도 있다. 예를 들면, ILD 층(206 및 306)이 저유전율 유전체 재료를 포함하는 경우, CES 층(209 및 309)은 실리콘 질화물 또는 실리콘 산질화물과 같은 실리콘 및 질소를 포함한다.
S/D 콘택(214 및 314)은 금속과 같은 전도성 재료를 포함한다. S/D 콘택(214 및 314)에 대한 적절한 금속은, 알루미늄, 알루미늄 합금(예컨대 알루미늄/실리콘/구리 합금 등), 구리, 구리 합금, 티타늄, 티타늄 질화물(titanium nitride), 탄탈룸(tantalum), 탄탈룸 질화물(tantalum nitride), 텅스텐, 폴리실리콘, 금속 실리사이드(metal silicide), 다른 적절한 금속, 또는 이들의 조합을 포함한다. 금속 실리사이드는 니켈 실리사이드(nickel silicide), 코발트 실리사이드(cobalt silicide), 텅스텐 실리사이드(tungsten silicide), 탄탈룸 실리사이드(tantalum silicide), 티타늄 실리사이드(titanium silicide), 백금 실리사이드(platinum silicide), 에르븀 실리사이드(erbium silicide), 팔라듐 실리사이드(palladium silicide), 또는 이들의 조합을 포함할 수도 있다.
도 3a를 참조하면, 디바이스(300)는 DCM 층(330)을 더 포함한다. DCM 층(330)은 커패시터에서 단자로서 작용할 수 있는 재료를 포함한다. 예를 들면, DCM 층(330)은 몇몇 실시형태에서 전도성 재료를 포함한다. 몇몇 다른 실시형태에서, DCM 층(330)은 기판(110)에서와 동일한 반도체 재료와 같은 반도체 재료를 포함한다. DCM 층(330)은 계면 층(322)과 반도체 층(310), 게이트 스페이서(316), 및 내부 스페이서(316a) 사이에서 성막된다. 특히, DCM 층(330)은 계면 층(322)을 반도체 층(310) 및 스페이서(316 및 316a)로부터 완전히 분리한다. 계면 층(322)이 생략되는 실시형태에서, DCM 층(330)은 고유전율 유전체 층(324)과 반도체 층(310)과 스페이서(316 및 316a) 사이에서 성막되고, 고유전율 유전체 층(324)을 반도체 층(310) 및 스페이서(316 및 316a)로부터 완전히 분리한다. 도 3b에서 도시되는 바와 같이, DCM 층(330)은 계면 층(322)과 분리 구조체(304)와 게이트 스페이서(316) 사이에서 성막되고, 계면 층(322)을 분리 구조체(304) 및 게이트 스페이서(316)로부터 완전히 분리한다. 계면 층(322)이 생략되는 실시형태에서, DCM 층(330)은 고유전율 유전체 층(324)과 분리 구조체(304)와 스페이서(316) 사이에서 성막되고, 고유전율 유전체 층(324)을 분리 구조체(304) 및 스페이서(316)로부터 완전히 분리한다. DCM 층(330)은 금속 게이트 전극(326)에 커플링되어 커패시터를 형성한다. DCM 층(330) 및 S/D 전극(312)은 집합적으로 커패시터의 전극으로서 기능하고 금속 게이트 전극(326)은 커패시터의 다른 전극으로서 기능한다. DCM 층(330)은 금속 게이트 전극(326)을 완전히 둘러싸고, 그에 의해, DCM 층(330)이 포함되지 않는 커패시터 설계와 비교하여, 커플링 면적 및 커플링 커패시턴스를 증가시킨다. 예를 들면, 그들 커패시터 설계에서, 계면 층(322)의 일부는 내부 스페이서(316a)와 직접적으로 접촉하여 성막되고, 따라서, 내부 스페이서(316a)에 바로 인접하는 영역은 커패시턴스에 대해 완전히 활용되지 않는다. 대조적으로, 본 실시형태는 커패시턴스 증가를 위해 그들 영역을 완전히 활용한다.
한 실시형태에서, DCM 층(330)은 도핑된 비정질 실리콘의 층을 포함한다. 대안적으로, DCM 층(330)은 실리콘, 실리콘 게르마늄, 폴리실리콘, 금속, 금속 실리사이드, 또는 2 차원(2-dimensional; 2D) 재료를 포함할 수도 있다. 예를 들면, 금속은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 다른 적절한 금속, 또는 이들의 조합일 수도 있다. 예를 들면, 금속 실리사이드는, 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈룸 실리사이드, 티타늄 실리사이드, 백금 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 또는 이들의 조합을 포함할 수도 있다. 예를 들면, 2D 재료는 그래핀(graphene) 또는 MoS2일 수도 있다. 몇몇 실시형태에서, DCM 층(330)은 기판(110)에서와 동일한 반도체 재료를 포함한다. DCM 층(330)이 실리콘 또는 실리콘 게르마늄 또는 다른 반도체 재료의 층인 경우, DCM 층(330)은 도핑될 수도 있거나 또는 도핑되지 않을 수도 있다. DCM 층(330)에 대한 적절한 재료를 선택하고 채널 영역(310)에서 적절한 도핑을 적용하는 것에 의해, 커패시터(300)의 적절한 임계 전압(Vt) 및 유연한 C-V 특성이 달성될 수 있다.
도 4a, 도 4b, 도 4c, 및 도 4d는 본 개시에 따른 다른 디바이스(400)를 도시한다. 도 4a는 디바이스(400)의 상면도를 도시하고, 한편, 도 4b, 도 4c, 및 도 4d는 도 4a의 Y 컷(Y-cut), X 컷 5(X-cut-5), 및 X 컷 6(X-cut-6)을 따르는 디바이스(400)의 단면도를 각각 도시한다. 디바이스(400)의 구조체는 디바이스(300)의 것과 유사하다. 간략화의 목적을 위해, 디바이스(300 및 400) 사이의 유사한 피쳐는 동일한 참조 번호로 라벨링된다. 디바이스(400)는, 몇몇 실시형태에서 반도체 핀일 수도 있는 기판(110)의 다른 영역 위에 형성된다. 도 4b 및 도 4c는 디바이스(400)와 디바이스(300) 사이의 주요 차이점을 예시한다. 디바이스(400)에서, DCM 층(330)은 인접한 반도체 층(310) 사이에서 (Z 방향을 따라) 수직으로 그리고 내부 스페이서(316a)의 부분 사이에서 (X 방향을 따라) 수평으로 공간을 완전히 채운다. 한 실시형태에서, 디바이스(400)는, 예를 들면, I/O 디커플링을 위한 고전압 디커플링 커패시터로서 기능할 수도 있다.
도 4e 및 도 4f는 본 개시에 따른 다른 디바이스(400a)를 도시한다. 디바이스(400a)의 상면도는 디바이스(400)(도 4a)의 것과 동일하다. 도 4e 및 도 4f는 도 4a의 X 컷 5 및 X 컷 6을 따르는 디바이스(400a)의 단면도를 각각 도시한다. 디바이스(400a)의 구조체는 디바이스(300)의 것과 유사하다. 간략화의 목적을 위해, 디바이스(300 및 400a) 사이의 유사한 피쳐는 동일한 참조 번호로 라벨링된다. 디바이스(400a)는, 몇몇 실시형태에서 반도체 핀인 기판(110)의 다른 영역 위에 형성된다. 도 4e 및 도 4f에서 도시되는 바와 같이, 디바이스(400a)의 채널 영역은 디바이스(300)에서와 같이 반도체 층의 스택(310) 대신 반도체 핀(402)이다. DCM 층(330)은 핀(402)의 상부 표면 및 측벽 표면 위에 성막되고 게이트 스택(320)으로부터 이들 핀 표면을 완전히 분리한다.
도 5a 및 도 5b는, 몇몇 실시형태에 따른, 디바이스(200 및 300)를 갖는 집적 회로(100)와 같은 반도체 디바이스를 형성하기 위한 방법(500)의 플로우차트를 예시한다. 도 5c 및 도 5d는 몇몇 실시형태에 따른 방법(500)의 소정의 단계의 플로우차트를 도시한다. 방법(500)은 예에 불과하며, 청구범위에 명시적으로 언급되는 것 이상으로 본 개시를 제한하도록 의도되지는 않는다. 방법(500) 이전, 동안, 및 이후에, 추가적인 동작이 제공될 수 있으며, 설명되는 몇몇 동작은 방법의 추가적인 실시형태를 위해, 교체, 제거, 또는 이동될 수 있다. 방법(500)은, 방법(500)에 따른 제조 단계 동안 반도체 디바이스(100)의 (예를 들면, 도 1의 X 컷 1 및 X 컷 3 라인을 따르는) 다양한 단면도를 예시하는 도 6a 내지 도 6n과 연계하여 하기에서 설명된다.
동작(502)에서, 방법(500)(도 5a)은, 도 6a에서 도시되는 바와 같이, 디바이스 구조체(100)를 제공하거나, 또는 그 디바이스 구조체(100)를 구비한다. 디바이스 구조체(100)는 기판(110)의 상이한 영역에 형성되는 구조체(200) 및 구조체(300)를 더 포함한다. 도 6a를 참조하면, 구조체(200)는 도 2a 및 도 2b를 참조하여 설명되는 바와 같은 S/D 전극(212), 반도체 층(210), 게이트 스페이서(216), 내부 스페이서(216a), CES 층(209), 및 ILD 층(206)을 포함한다. 구조체(200)는 인접한 반도체 층(210) 사이에서 수직인 반도체 층(211)을 더 포함한다. 반도체 층(211)은 반도체 층(210)과는 상이한 반도체 재료를 포함한다. 한 실시형태에서, 반도체 층(210)은 실리콘을 포함하고 제2 반도체 층(211)은 실리콘 게르마늄을 포함한다. 구조체(200)는 희생 게이트 스택(120)(또는 더미 게이트 스택(120)으로 지칭됨)을 더 포함한다. 희생 게이트 스택(120)은 채널 영역(210) 위의 희생 게이트 유전체 층(122) 및 희생 게이트 유전체 층(122) 위의 희생 게이트 층(126)을 포함한다.
여전히 도 6a를 참조하면, 도 3a 및 도 3b를 참조하여 설명되는 바와 같은 구조체(300)는 S/D 전극(312), 반도체 층(310), 게이트 스페이서(316), 내부 스페이서(316a), CES 층(309), 및 ILD 층(306)을 포함한다. 구조체(300)는 인접한 반도체 층(310) 사이에서 수직인 반도체 층(311)을 더 포함한다. 반도체 층(311)은 반도체 층(310)과는 상이한 반도체 재료를 포함한다. 한 실시형태에서, 반도체 층(310)은 실리콘을 포함하고 제2 반도체 층(311)은 실리콘 게르마늄을 포함한다. 구조체(300)는 희생 게이트 스택(150)(또는 더미 게이트 스택(150)으로 지칭됨)을 더 포함한다. 희생 게이트 스택(150)은 채널 영역(310) 위의 희생 게이트 유전체 층(152) 및 희생 게이트 유전체 층(152) 위의 희생 게이트 층(156)을 포함한다.
희생 게이트 유전체 층(122 및 152)의 각각은 유전체 재료, 예컨대 실리콘 이산화물(silicon dioxide), 고유전율 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합을 포함한다. 층(122 및 152)은 동일한 유전체 층의 상이한 부분일 수도 있고 임의의 성막 프로세스 또는 산화 프로세스(예컨대 열 산화)를 사용하여 형성될 수도 있다. 희생 게이트 층(126 및 156)의 각각은 폴리실리콘 또는 다른 적절한 재료를 포함할 수도 있다. 희생 게이트 스택(120 및 150)은 도 6a에서 도시되지 않는 다른 층을 포함할 수도 있다.
동작 504에서, 방법(500)(도 5a)은, 도 6b에서 도시되는 바와 같이, 희생 게이트 층(126 및 156)을 부분적으로 리세스한다(recess). 한 실시형태에서, 동작(504)은, 구조체(200 및 300) 내의 다른 노출된 층(예를 들면, 층(206, 209, 216, 306, 309, 및 316))의 에칭을 거의 또는 전혀 갖지 않으면서, 희생 게이트 층(126 및 156)을 에칭하도록 선택적으로 튜닝되는 건식 에칭 프로세스를 사용한다. 예를 들면, 건식 에칭 프로세스는, 산소 함유 가스, 불소 함유 가스(예를 들면, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수도 있다. 한 실시형태에서, 동작(504)은, 희생 게이트 층(126 및 156)의 각각이 부분적으로만 제거되도록 에칭의 깊이를 제어하기 위해 타이머를 사용한다. 예를 들면, 희생 게이트 층(126 및 156)의 각각은, 그것이 예를 들면, 10 nm 내지 50 nm의 그들의 초기 높이로부터 단지 대략 수 나노미터 두께에 불과할 때까지 에칭될 수도 있다. 도 6f 및 도 6g에서 도시되는 바와 같이, 희생 게이트 층(126)의 나머지 부분은 반도체 층(311)이 제거될 때 에칭 마스크로서 사용된다. 따라서, 동작(504)은 희생 게이트 층(126)의 일부를 그 목적을 위해 충분히 두껍게 유지하도록 설계된다. 또한, 희생 게이트 층(126)은, 희생 유전체 층(152)을 제거할 때 부분적으로 에칭될 수도 있다(도 6e 및 도 6f 참조). 동작(504)은 또한 그것을 고려하도록 설계된다.
동작(506)에서, 방법(500)(도 5a)은 구조체(200)를 피복하지만 그러나 구조체(300)를 노출시키는 제1 패턴화된 마스크를 형성한다. 이것은 다수의 프로세스를 수반할 수도 있다. 동작(506)의 실시형태가 도 5c에서 도시된다.
도 5c를 참조하면, 동작(506)은 단계(또는 하위 동작)(562, 564, 566, 568, 및 570)를 포함한다. 단계(562)는, 도 6c에서 도시되는 바와 같이, 구조체(200 및 300) 둘 모두 위에 하드 마스크 층(128)을 형성한다. 한 실시형태에서, 하드 마스크 층(128)은 실리콘 이산화물과 같은 산화물을 포함한다. 다른 실시형태에서, 하드 마스크 층(128)은, 조성에서 희생 유전체 층(152)과 동일한 또는 실질적으로 유사한 유전체 재료를 포함한다. 예를 들면, 하드 마스크 층(128)은 유전체 재료, 예컨대 실리콘 이산화물, 고유전율 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합을 포함할 수도 있다. 하드 마스크 층(128)은 CVD, ALD, 또는 다른 적절한 방법을 사용하여 성막되고, 실질적으로 균일한 두께를 가질 수도 있다.
단계(564)는, 예를 들면, 스핀 코팅에 의해 IC(100)의 상부 표면 위에(즉, 구조체(200 및 300) 위에) 포토레지스트 층(130)을 형성한다. 단계(566)는 포토리소그래피 프로세스를 사용하여 포토레지스트 층(130)을 패턴화한다. 예를 들면, 포토리소그래피 프로세스는 포토레지스트 층을 방사선에 노출시키는 것, 노출된 포토레지스트 층을 현상하는 것, 및 포토레지스트 층의 소정의 영역을 제거하여 패턴화된 포토레지스트(130)(도 6d)를 형성하는 것을 포함할 수도 있다. 패턴화된 포토레지스트(130)는 구조체(200)를 피복하고 구조체(300)를 노출시킨다. 몇몇 실시형태에서, 단계(564)는 하드 마스크 층(128) 위에 반사 방지 코팅 층을 성막하고, 그 다음, 반사 방지 코팅 층 위에 포토레지스트 층을 형성할 수도 있다. 그들 실시형태에서, 패턴화된 마스크(130)는 패턴화된 포토레지스트 및 패턴화된 반사 방지 코팅 층 둘 모두를 지칭한다.
단계(568)는, 도 6e에서 도시되는 바와 같이, 에칭 마스크로서 패턴화된 마스크(130)를 사용하여 하드 마스크 층(128)을 (예를 들면, 건식 에칭을 사용하여) 에칭하고, 그에 의해, 구조체(300)의 상부로부터 하드 마스크 층(128)을 제거한다. 단계(570)는, 예를 들면, 애싱(ashing), 스트라이핑(stripping), 또는 다른 적절한 방법에 의해 패턴화된 마스크(130)를 제거한다. 결과적으로 나타나는 구조체(100)는 도 6f에서 도시된다. 도 6f를 참조하면, 동작(506)의 끝에서, 구조체(200)는 패턴화된 하드 마스크 층(128)에 의해 피복되고, 한편 구조체(300)는 마스크에 의해 피복되지 않는다. 희생 게이트 층(156)은 노출된다.
동작(508)에서, 방법(500)(도 5a)은 구조체(300)로부터 희생 게이트 층(156)을 제거하고, 한편, 구조체(200)는 패턴화된 하드 마스크 층(128)에 의해 피복된다. 한 실시형태에서, 동작(508)은 희생 게이트 층(156)을 제거하기 위해 습식 에칭을 적용한다. 습식 에칭은 희생 게이트 층(156)을 선택적으로 제거하도록, 그러나 층(128, 152, 316, 309, 및 306)을 제거하지 않도록 튜닝된다. 예를 들면, 습식 에칭 프로세스는 희석된 플루오르화수소산(diluted hydrofluoric acid; DHF); 수산화 칼륨(potassium hydroxide; KOH) 용액; 암모니아; 플루오르화수소산(hydrofluoric acid; HF), 질산(nitric acid; HNO3), 및/또는 아세트산(acetic acid; CH3COOH)을 함유하는 용액; 또는 다른 적절한 습식 에천트에서의 에칭을 포함할 수도 있다. 동작(508)은 희생 게이트 층(156)을 선택적으로 제거하기 위해 다른 적절한 에칭 방법을 사용할 수도 있다. 희생 게이트 층(156)이 구조체(300)로부터 제거된 이후의 구조체는 도 6g에서 도시된다.
동작(510)에서, 방법(500)(도 5a)은 구조체(300)로부터 희생 유전체 층(152)을 제거하고, 동시에, 구조체(200)로부터 하드 마스크 층(128)을 제거한다. 한 실시형태에서, 하드 마스크 층(128) 및 희생 유전체 층(152)은 동작(510)을 단순화하기 위해 동일한 또는 실질적으로 유사한 재료를 가지도록 설계된다. 예를 들면, 동작(510)은, 구조체(200 및 300) 내의 다른 층(예를 들면, 층(126, 216, 209, 206, 310, 306, 309, 및 316))을 거의 또는 전혀 에칭하지 않으면서, 하드 마스크 층(128) 및 희생 유전체 층(152) 둘 모두를 에칭하도록 선택적으로 튜닝되는 건식 에칭 프로세스를 사용할 수도 있다. 결과적으로 나타나는 구조체(100)는 도 6h에서 도시된다. 구조체(200)에서, 희생 유전체 층(122) 및 희생 게이트 층(126)의 일부는 여전히 채널 영역(210) 위에 배치된다. 구조체(300)에서, 반도체 층(310 및 311)은 희생 게이트 스택(150)의 제거로부터 유래되는 트렌치(308)에서 노출된다.
동작(512)에서, 방법(500)(도 5a)은, 도 6i에서 도시되는 바와 같이, 구조체(300)로부터 반도체 층(311)을 선택적으로 제거하고, 그에 의해, 수직으로 인접한 반도체 층(310) 사이에서 공간(313)을 갖는 현수된 반도체 층(310)을 형성한다. 이것은 채널 나노와이어 릴리스 프로세스(channel nanowire release process)로 또한 지칭된다. 예를 들면, 동작(512)은, 반도체 층(310)의 최소 에칭(에칭 없음까지), 및, 몇몇 실시형태에서, 게이트 스페이서(216/316), 내부 스페이서(316a), 및 희생 게이트 층(126)의 최소 에칭(에칭 없음까지)을 가지고 반도체 층(311)을 선택적으로 에칭하는 에칭 프로세스를 적용한다. 반도체 층(311)의 선택적 에칭을 달성하기 위해, 에천트 조성, 에칭 온도, 에칭 용액 농도, 에칭 시간, 에칭 압력, 소스 전력, RF 바이어스 전압, RF 바이어스 전력, 에천트 유량(flow rate), 다른 적절한 에칭 파라미터, 또는 이들의 조합과 같은 다양한 에칭 파라미터가 튜닝될 수 있다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스, 또는 이들의 조합일 수 있다. 몇몇 실시형태에서, 건식 에칭 프로세스(예컨대, RIE 프로세스)는 반도체 층(311)을 선택적으로 에칭하기 위해 불소 함유 가스(예를 들면, SF6)를 활용한다. 몇몇 실시형태에서, 실리콘 게르마늄 또는 실리콘을 선택적으로 에칭하기 위해, 불소 함유 가스 대 산소 함유 가스(예를 들면, O2)의 비율, 에칭 온도, 및/또는 RF 전력이 튜닝될 수도 있다. 몇몇 실시형태에서, 습식 에칭 프로세스는, 반도체 층(311)을 선택적으로 에칭하기 위해, 암모늄 수산화물(ammonium hydroxide; NH4OH) 및 물(H2O)을 포함하는 에칭 용액을 활용한다. 몇몇 실시형태에서, 염산(hydrochloric acid; HCl)을 사용하는 화학적 기상 에칭 프로세스가 반도체 층(311)을 선택적으로 에칭한다.
동작(514)에서, 방법(500)(도 5b)은 구조체(200 및 300) 둘 모두 위에 DCM 층(330)을 성막시킨다. 도 6j에서 도시되는 바와 같이, DCM 층(330)은, 본 실시형태에서, 약 1 nm 내지 약 5 nm 두께와 같은 실질적으로 균일한 두께를 가지도록 성막된다. 특히, DCM 층(330)의 두께는, DCM 층(330) 사이에서 수직으로 잔류 공간(313)이 존재하도록 공간(313)의 절반보다 더 작다. 몇몇 실시형태에서, DCM 층(330)은, 공간(313)이 DCM 층(330)으로 완전히 채워지고, 디바이스(400)(도 4a 내지 도 4d)와 같은 구조체로 나타나도록, 공간(313)의 절반보다 더 큰 또는 동일한 두께를 가지도록 성막될 수도 있다. DCM 층(330)에 대한 적절한 재료는 도 3a 및 도 3b를 참조하여 앞서 설명되었다. 예를 들면, DCM 층(330)은 p 타입 도펀트(들)(예를 들면, 붕소) 또는 n 타입 도펀트(들)(예를 들면, 인, 비소)로 도핑되는 비정질 실리콘의 층일 수도 있다. 특히, 비정질 실리콘의 층은 S/D 전극(312)에서와 동일한 타입의 도펀트로 도핑될 수도 있다. DCM 층(330)은 ALD, PVD, CVD, 또는 임의의 적절한 성막 방법을 사용하여 성막된다.
동작(516)에서, 방법(500)(도 5b)은 구조체(300)를 피복하지만 그러나 구조체(200)를 노출시키는 제2 패턴화된 마스크를 형성한다. 이것은 다수의 프로세스를 수반할 수도 있다. 동작(516)의 실시형태가 도 5d에서 도시된다. 도 5d를 참조하면, 동작(516)은 단계(562, 564, 566, 568, 및 570)와 각각 유사한 단계(또는 하위 동작)(582, 584, 586, 588, 및 590)를 포함한다.
단계(582)는, 도 6k에서 도시되는 바와 같이, 구조체(200 및 300) 둘 모두 위에 하드 마스크 층(332)을 형성한다. 하드 마스크 층(332)은, 조성에서 희생 유전체 층(122)과 동일한 또는 실질적으로 유사한 유전체 재료 또는 실리콘 이산화물과 같은 산화물을 포함할 수도 있다. 하드 마스크 층(332)은 CVD, ALD, 또는 다른 적절한 방법을 사용하여 성막될 수도 있고, 실질적으로 균일한 두께를 가질 수도 있다. DCM 층(330)이 비정질 실리콘, 실리콘, 또는 실리콘 게르마늄의 층인 실시형태에서, DCM 층(330)은, 실리콘 이산화물 또는 실리콘 게르마늄 산화물을 포함하도록 하드 마스크 층(332)을 형성하기 위해 (예를 들면, 산소를 함유하는 습식 세정 프로세스를 사용하여) 부분적으로 산화될 수도 있다.
단계(584)는, 예를 들면, 스핀 코팅에 의해 IC(100)의 상부 표면 위에(즉, 구조체(200 및 300) 위에) 포토레지스트 층(334)을 형성한다. 단계(586)는 포토리소그래피 프로세스를 사용하여 포토레지스트 층을 패턴화하여 패턴화된 포토레지스트(334)를 형성한다(도 6l). 패턴화된 포토레지스트(334)는 구조체(300)를 피복하고 구조체(200)를 노출시킨다. 몇몇 실시형태에서, 단계(584)는 하드 마스크 층(332) 위에 반사 방지 코팅 층을 성막하고, 그 다음, 반사 방지 코팅 층 위에 포토레지스트 층을 형성할 수도 있다. 그들 실시형태에서, 패턴화된 마스크(334)는 패턴화된 포토레지스트 및 패턴화된 반사 방지 코팅 층 둘 모두를 지칭한다.
단계(588)는, 도 6m에서 도시되는 바와 같이, 패턴화된 마스크(334)를 에칭 마스크로 사용하여 하드 마스크 층(332)을 (예를 들면, 건식 에칭을 사용하여) 에칭하고, 그에 의해, 구조체(200)의 상부로부터 하드 마스크 층(332)을 제거한다. 단계(590)는, 예를 들면, 애싱, 스트리핑, 또는 다른 적절한 방법에 의해 패턴화된 마스크(334)를 제거한다. 결과적으로 나타나는 구조체(100)는 도 6n에서 도시된다. 도 6n을 참조하면, 동작(516)의 끝에서, 구조체(300)는 패턴화된 하드 마스크 층(332)에 의해 피복되고, 한편, 구조체(200)는 마스크에 의해 피복되지 않는다. 구조체(200) 위의 DCM 층(330)은 노출된다.
동작(518)에서, 방법(500)(도 5b)은 구조체(200)로부터 DCM 층(330) 및 희생 게이트 층(126)을 제거한다. 한 실시형태에서, 동작(518)은 습식 에칭을 적용하여 DCM 층(330) 및 희생 게이트 층(126)을 제거한다. 습식 에칭은, 구조체(200)로부터 DCM 층(330) 및 희생 게이트 층(126)을 선택적으로 제거하도록 튜닝되지만 그러나 층(332, 122, 216, 209, 및 206)에 대한 에칭을 거의 또는 전혀 갖지 않는다. 예를 들면, 습식 에칭 프로세스는 희석된 플루오르화수소산(DHF); 수산화 칼륨(KOH) 용액; 암모니아; 플루오르화수소산(HF), 질산(HNO3), 및/또는 아세트산(CH3COOH)을 함유하는 용액; 또는 다른 적절한 습식 에천트에서의 에칭을 포함할 수도 있다. 동작(518)은 다른 적절한 에칭 방법을 사용하여 구조체(200)로부터 DCM 층(330) 및 희생 게이트 층(126)을 선택적으로 제거할 수도 있다. 결과적으로 나타나는 구조체는 도 6o에서 도시된다. 구조체(200)에서, 희생 유전체 층(122)은 희생 게이트 층(126)의 제거로부터 유래되는 트렌치(208)에 노출된다. 구조체(300)에서, 하드 마스크 층(332)은 구조체(300)의 다양한 표면을 피복한다.
동작(520)에서, 방법(500)(도 5b)은 구조체(200)로부터 희생 유전체 층(122)을 그리고 구조체(300)로부터 하드 마스크 층(332)을 제거한다. 한 실시형태에서, 동작(520)은 동일한 프로세스에 의해 희생 유전체 층(122) 및 하드 마스크 층(332)을 동시에 제거한다. 예를 들면, 동작(520)은, 층(330, 210, 216, 208, 및 206)에 대한 에칭이 거의 또는 전혀 없이 층(122 및 332)의 재료를 선택적으로 제거하도록 튜닝되는 건식 에칭 프로세스에 의해 층(122 및 332)을 제거할 수도 있다. 층(122 및 332)이 동일한 또는 실질적으로 유사한 재료를 포함하는 경우, 동작(520)은 특히 효과적이며 전체 프로세스를 단순화시킨다. 대안적으로, 동작(520)은 두 개의 상이한 프로세스에 의해 희생 유전체 층(122) 및 하드 마스크 층(332)을 제거할 수도 있다. 동작(520)이 완료된 이후, 결과적으로 나타나는 구조체(100)는 도 6p에서 도시된다. 구조체(200)에서, 반도체 층(210 및 211)은 희생 게이트 스택(120)의 제거로부터 유래되는 트렌치(208)에서 노출된다. 구조체(300)에서, DCM 층(330)은 구조체(300)의 다양한 표면을 피복한다.
동작(522)에서, 방법(500)(도 5b)은 구조체(200)로부터 반도체 층(211)을 선택적으로 제거하고, 그에 의해, 수직으로 인접한 반도체 층(310) 사이에서 공간(213)을 갖는 현수된 반도체 층(210)을 형성한다. 이것은 구조체(300)에 수행되는 동작(512)과 유사한 채널 나노와이어 릴리스 프로세스이다. 예를 들면, 동작(522)은, 반도체 층(210)의 최소 에칭(에칭 없음까지), 및, 몇몇 실시형태에서, 게이트 스페이서(216), 내부 스페이서(216a), 및 DCM 층(330)의 최소 에칭(에칭 없음까지)을 가지고 반도체 층(211)을 선택적으로 에칭하는 에칭 프로세스를 적용한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적절한 에칭 프로세스, 또는 이들의 조합일 수 있다. 몇몇 실시형태에서, 건식 에칭 프로세스(예컨대, RIE 프로세스)는 반도체 층(211)을 선택적으로 에칭하기 위해 불소 함유 가스(예를 들면, SF6)를 활용한다. 몇몇 실시형태에서, 실리콘 게르마늄 또는 실리콘을 선택적으로 에칭하기 위해, 불소 함유 가스 대 산소 함유 가스(예를 들면, O2)의 비율, 에칭 온도, 및/또는 RF 전력이 튜닝될 수도 있다. 몇몇 실시형태에서, 습식 에칭 프로세스는, 반도체 층(211)을 선택적으로 에칭하기 위해, 암모늄 수산화물(NH4OH) 및 물(H2O)을 포함하는 에칭 용액을 활용한다. 몇몇 실시형태에서, 염산(HCl)을 사용하는 화학적 기상 에칭 프로세스가 반도체 층(211)을 선택적으로 에칭한다. 동작(522)이 완료된 이후, 결과적으로 나타나는 구조체(100)는 도 6q에서 도시된다. 구조체(200)에서, 반도체 층(210)은 노출되고 트렌치(208)에서 현수된다. 구조체(300)에서, DCM 층(330)은 구조체(300)의 다양한 표면을 피복한다.
동작(524)에서, 방법(500)(도 5b)은 트렌치(208 및 308) 내의 구조체(200 및 300) 둘 모두 위에 게이트 유전체 층 및 게이트 전극 층을 각각 형성한다. 특히, 동작(524)은 구조체(200) 내의 채널 영역(210) 위에 게이트 스택(220)을 형성하고 구조체(300) 내의 DCM 층(330) 위에 게이트 스택(320)을 형성한다(도 6r). 게이트 스택(220 및 320)의 다양한 층은 도 2a 및 도 2b 및 도 3a 및 도 3b를 참조하여 앞서 설명되었다.
동작(526)에서, 방법(500)(도 5b)은 S/D 콘택(214 및 314)(도 6r)을 형성하는 것 및 구조체(200 및 300) 위에 다층 인터커넥트를 형성하는 것을 포함하는 IC(100)에 대한 추가적인 단계를 수행한다. 특히, S/D 콘택(314)는 다층 인터커넥트에 의해 전기적으로 연결되어 구조체(300)를 커패시터로 만들 수도 있다. 몇몇 실시형태에서, 방법(500)은 예를 들면, 동작(512 및 522)을 생략하는 것에 의해, FinFET 구조체 상에 커패시터를 제조하기 위해 사용될 수도 있다. 그러한 실시형태는 구조체(400a)(도 4e 및 도 4f)에 따라 커패시터를 생성할 수도 있다.
도 7a는 한 실시형태에서의 구조체(300)의 사시도를 예시한다. 도 7b 및 도 7c는 도 7a의 A-A' 라인 및 B-B' 라인을 따르는 구조체(300)의 부분 단면도를 각각 예시한다. 구조체(300)의 다양한 층이 도 3a 내지 도 3b를 참조하여 상기에서 설명되었다. 도 7a 및 도 7c는, 인접한 구조체(예를 들면, 두 개의 구조체(300), 또는 구조체(200) 및 구조체(300))가 본 실시형태에서 더미 핀(342)에 의해 분리된다는 것을 추가로 예시한다. 더미 핀(342)은, 실리콘 이산화물, 실리콘 질화물, 또는 다른 적절한 유전체 재료와 같은 유전체 재료를 포함할 수도 있다. DCM 층(330)은 주변(및 반도체 층(310) 주위)뿐만 아니라, 또한, 더미 핀(342)의 측벽 상에 그리고 분리 구조체(304)의 상부 표면 상에 성막된다. 반도체 층(310)의 단부와 더미 핀(342) 사이의 거리(D1)는 Y 방향을 따라 약 10 nm 내지 약 100 nm이다. 반도체 층(310) 각각은 Z 방향을 따라 약 3 nm 내지 약 15 nm의 두께(NS-H), 및 Y 방향을 따라 약 3 nm 내지 80 nm의 폭(NS-W)을 가질 수도 있다. 분리 구조체(304) 위의 더미 핀(342)의 높이(Fin-H)는 약 20 nm 내지 60 nm이다. 이것은 또한 분리 구조체(304)의 상부 표면으로부터 반도체 층(310)의 스택의 높이이다. 인접한 반도체 층(310) 상의 DCM 층(330) 사이의 공간(S1)은 약 0 nm 내지 20 nm이다. S1이 0 nm인 경우, 구조체(300)는 구조체(400)(도 4a 내지 도 4d)의 실시형태가 된다.
제한하는 것으로 의도되지는 않지만, 본 개시의 하나 이상의 실시형태는 반도체 디바이스 및 그 형성에 많은 이점을 제공한다. 예를 들면, 본 개시의 실시형태는 공통 프로세스 플로우를 사용하여 커패시터 및 트랜지스터(게이트 올 어라운드 트랜지스터 또는 FinFET 트랜지스터)를 제조하기 위한 프로세스를 제공한다. 개시된 프로세스 플로우는 현존하는 제조 프로세스와 쉽게 통합될 수 있다. 커패시터는, 고유전율 금속 게이트 스택 주위 전체에서 전도성, 반도체, 또는 2D 재료(DCM 층으로 지칭됨)의 층을 가지고 형성된다. 이 DCM 층이 없는 설계와 비교하여, 본 실시형태의 커패시터는 디바이스 풋프린트당 더 큰 커패시턴스를 갖는다. 증가된 커패시턴스는 고급 프로세스 노드에서의 커패시턴스에 대한 요구를 충족한다.
하나의 예시적인 양태에서, 본 개시는, 기판, 기판 위의 두 개의 소스/드레인(S/D) 영역, 두 개의 S/D 영역 사이에 있는 그리고 반도체 재료를 포함하는 채널 영역, 채널 영역 위의 성막된 커패시터 재료(DCM) 층, DCM 층 위의 유전체 층, 및 유전체 층 위의 금속 게이트 전극 층을 포함하는 반도체 디바이스에 관한 것이다.
반도체 디바이스의 한 실시형태에서, DCM 층은 도핑된 비정질 실리콘의 층을 포함한다. 반도체 디바이스의 다른 실시형태에서, DCM 층은 실리콘, 실리콘 게르마늄, 금속, 실리사이드, 또는 2 차원 재료를 포함한다. 추가적인 실시형태에서, 2 차원 재료는 그래핀 또는 MoS2이다.
반도체 디바이스의 한 실시형태에서, 유전체 층은 실리콘 산화물의 층 위에 고유전율 유전체 재료의 층을 포함한다. 반도체 디바이스의 한 실시형태에서, DCM 층은 유전체 층을 채널 영역으로부터 완전히 분리한다.
반도체 디바이스의 다른 실시형태에서, 채널 영역은, 두 개의 S/D 영역 사이에서 그리고 기판 위에 현수되는 반도체 재료의 층을 포함하는데, DCM 층은 반도체 재료의 층의 일부 주위를 감싼다.
반도체 디바이스의 여전히 다른 실시형태에서, 채널 영역은, 두 개의 S/D 영역 사이에서 그리고 기판 위에 현수되는 반도체 재료의 두 개의 층을 포함하는데, DCM 층은, 반도체 재료의 두 개의 층에 수직인 단면에서 반도체 재료의 두 개의 층 사이의 공간을 완전히 채운다.
반도체 디바이스의 여전히 다른 실시형태에서, 채널 영역은 반도체 재료의 핀을 포함하고, DCM 층은 분리 구조체 위의 핀의 상부 표면 및 두 개의 측벽 표면을 피복한다.
다른 예시적인 양태에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는 기판, 기판의 제1 영역 위의 제1 디바이스, 및 기판의 제2 영역 위의 제2 디바이스를 포함한다. 제1 디바이스는 두 개의 제1 소스/드레인(S/D) 영역, 두 개의 제1 S/D 영역 사이의 반도체 재료의 제1 채널 영역, 제1 채널 영역 바로 위에 있는 제1 유전체 층, 및 제1 유전체 층 위의 제1 게이트 전극 층을 포함한다. 제2 디바이스는 두 개의 제2 S/D 영역, 두 개의 제2 S/D 영역 사이의 반도체 재료의 제2 채널 영역, 제2 채널 영역 바로 위에 있는 성막된 커패시터 재료(DCM) 층, DCM 층 바로 위에 있는 제2 유전체 층, 및 제2 유전체 층 위의 제2 게이트 전극 층을 포함한다.
반도체 디바이스의 한 실시형태에서, 제1 및 제2 유전체 층의 각각은 계면 층 위에 고유전율 유전체 재료의 층을 포함한다. 반도체 디바이스의 다른 실시형태에서, 제2 채널 영역은, 두 개의 제2 S/D 영역 사이에서 그리고 기판 위에 현수되는 반도체 재료의 층을 포함하는데, DCM 층은 반도체 재료의 층의 일부 주위를 감싼다.
반도체 디바이스의 다른 실시형태에서, 제1 채널 영역은, 두 개의 제1 S/D 영역 사이에서 그리고 기판 위에 현수되는 반도체 재료의 두 개의 제1 층을 포함하고, 제1 유전체 층의 일부 및 제1 게이트 전극 층의 일부는 두 개의 제1 층 사이에서 배치된다. 제2 채널 영역은, 두 개의 제2 S/D 영역 사이에서 그리고 기판 위에 현수되는 반도체 재료의 두 개의 제2 층을 포함하고, DCM 층의 일부, 제2 유전체 층의 일부, 및 제2 게이트 전극 층의 일부는 두 개의 제2 층 사이에 배치된다.
반도체 디바이스의 여전히 다른 실시형태에서, 제1 채널 영역은, 두 개의 제1 S/D 영역 사이에서 그리고 기판 위에 현수되는 반도체 재료의 두 개의 제1 층을 포함하고, 제1 유전체 층의 일부 및 제1 게이트 전극 층의 일부는 두 개의 제1 층 사이에 배치된다. 게다가, 제2 채널 영역은, 두 개의 제2 S/D 영역 사이에서 그리고 기판 위에 현수되는 반도체 재료의 두 개의 제2 층을 포함하고, DCM 층의 일부는 두 개의 제2 층에 수직인 단면에서 두 개의 제2 층 사이의 공간을 완전히 채운다.
여전히 다른 예시적인 양태에서, 본 개시는 방법에 관한 것이다. 방법은 기판 위에 제1 및 제2 구조체를 제공하는 것을 포함한다. 제1 및 제2 구조체의 각각은, 두 개의 소스/드레인(S/D) 영역, 두 개의 S/D 영역 사이의 채널 영역, 채널 영역 위의 희생 유전체 층, 희생 유전체 층 위의 희생 게이트, 희생 게이트의 측벽 상의 게이트 스페이서, 및 두 개의 S/D 영역 위의 그리고 게이트 스페이서의 측벽 위의 층간 유전체(ILD) 층을 포함한다. 방법은, 제1 및 제2 구조체의 각각 내의 희생 유전체 층을 노출시키지 않으면서 희생 게이트를 부분적으로 리세스하는 것; 제1 구조체를 피복하고 제2 구조체를 노출시키는 제1 패턴화된 마스크를 형성하는 것; 제1 구조체가 제1 패턴화된 마스크의 적어도 일부에 의해 피복되는 동안 제2 구조체로부터 희생 게이트를 제거하는 것; 제1 구조체 내의 희생 유전체 층이 희생 게이트의 적어도 일부에 의해 피복되는 동안 제2 구조체로부터 제1 패턴화된 마스크 및 희생 유전체 층을 제거하는 것; 및 제1 구조체 내의 희생 게이트의 일부 위에 그리고 제2 구조체 내의 채널 영역 위에 커패시터 재료의 층을 성막하는 것을 더 포함한다.
방법의 한 실시형태에서, 제1 패턴화된 마스크의 형성은, 제1 및 제2 구조체의 각각 위에 하드 마스크 층을 형성하는 것; 하드 마스크 층 위에 포토레지스트 층을 형성하는 것; 포토레지스트 층을 패턴화하여, 제1 구조체 위의 하드 마스크 층을 피복하고 제2 구조체 위의 하드 마스크 층을 노출시키는 패턴화된 포토레지스트를 야기하는 것; 패턴화된 포토레지스트가 제1 구조체 위에 배치되는 동안 제2 구조체로부터 하드 마스크 층을 제거하는 것; 및 패턴화된 포토레지스트를 제거하는 것을 포함한다.
제2 구조체의 채널 영역이 상이한 반도체 재료의 두 개의 층을 포함하는 다른 실시형태에서, 방법은, 제2 구조체로부터의 희생 유전체 층의 제거 이후에 그리고 커패시터 재료의 층의 성막 이전에 제2 구조체의 채널 영역으로부터 두 개의 층 중 하나를 제거하는 것을 더 포함한다.
한 실시형태에서, 방법은, 제2 구조체 내의 커패시터 재료의 층을 피복하고 제1 구조체 내의 커패시터 재료의 층을 노출시키는 제2 패턴화된 마스크를 형성하는 것; 제2 구조체가 제2 패턴화된 마스크의 적어도 일부에 의해 피복되는 동안 커패시터 재료의 층 및 희생 게이트를 제1 구조체로부터 제거하는 것; 제2 구조체로부터 제2 패턴화된 마스크를 제거하는 것; 제1 구조체로부터 희생 유전체 층을 제거하는 것; 제1 구조체 내의 채널 영역 위에 그리고 제2 구조체 내의 커패시터 재료의 층 위에 게이트 유전체 층을 형성하는 것; 및 제1 및 제2 구조체 내의 게이트 유전체 층 위에 게이트 전극 층을 형성하는 것을 더 포함한다.
또 다른 실시형태에서, 제2 패턴화된 마스크의 형성은, 제1 및 제2 구조체의 각각 위에 하드 마스크 층을 형성하는 것; 하드 마스크 층 위에 포토레지스트 층을 형성하는 것; 포토레지스트 층을 패턴화하여, 제2 구조체 위의 하드 마스크 층을 피복하고 제1 구조체 위의 하드 마스크 층을 노출시키는 패턴화된 포토레지스트를 야기하는 것; 패턴화된 포토레지스트가 제2 구조체 위에 배치되는 동안 제1 구조체로부터 하드 마스크 층을 제거하는 것; 및 패턴화된 포토레지스트를 제거하는 것을 포함한다.
제1 구조체의 채널 영역이 상이한 반도체 재료의 두 개의 층을 포함하는 한 실시형태에서, 방법은, 제1 구조체로부터의 희생 유전체 층의 제거 이후에 그리고 게이트 유전체 층의 형성 이전에 제1 구조체의 채널 영역으로부터 두 개의 층 중 하나를 제거하는 것을 더 포함한다.
전술한 설명은, 기술분야의 통상의 기술을 가진 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개설한다(outline). 기술분야의 통상의 기술을 가진 자는, 그들이, 동일한 목적을 실행하기 위한 및/또는 본원에서 도입되는 다양한 실시형태의 동일한 이점을 달성하기 위한 다른 프로세스 또는 구조를 설계하거나 또는 수정하기 위한 기초로서, 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 기술 분야의 숙련된 자가 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 기술 분야의 숙련된 자는 깨달아야 한다.
[실시예 1]
반도체 디바이스로서,
기판;
상기 기판 위의 두 개의 소스/드레인(source/drain; S/D) 영역;
상기 두 개의 S/D 영역 사이에 있는 그리고 반도체 재료를 포함하는 채널 영역;
상기 채널 영역 위의 성막된 커패시터 재료(deposited capacitor material; DCM) 층;
상기 DCM 층 위의 유전체 층; 및
상기 유전체 층 위의 금속 게이트 전극 층
을 포함하는, 반도체 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 DCM 층은 도핑된 비정질 실리콘 층을 포함하는 것인, 반도체 디바이스.
[실시예 3]
실시예 1에 있어서,
상기 DCM 층은 실리콘, 실리콘 게르마늄(silicon germanium), 금속, 실리사이드(silicide), 또는 2 차원 재료를 포함하는 것인, 반도체 디바이스.
[실시예 4]
실시예 3에 있어서,
상기 2 차원 재료는 그래핀 또는 MoS2인 것인, 반도체 디바이스.
[실시예 5]
실시예 1에 있어서,
상기 유전체 층은 실리콘 산화물의 층 위의 고유전율(high-k) 유전체 재료의 층을 포함하는 것인, 반도체 디바이스.
[실시예 6]
실시예 1에 있어서,
상기 DCM 층은 상기 유전체 층을 상기 채널 영역으로부터 완전히 분리하는 것인, 반도체 디바이스.
[실시예 7]
실시예 1에 있어서,
상기 채널 영역은, 상기 두 개의 S/D 영역 사이에서 그리고 상기 기판 위에 현수되는(suspended) 상기 반도체 재료의 층을 포함하되, 상기 DCM 층은 상기 반도체 재료의 층의 일부 주위를 감싸는 것인, 반도체 디바이스.
[실시예 8]
실시예 1에 있어서,
상기 채널 영역은, 상기 두 개의 S/D 영역 사이에서 그리고 상기 기판 위에 현수되는 상기 반도체 재료의 두 개의 층을 포함하되, 상기 DCM 층은, 상기 반도체 재료의 상기 두 개의 층에 수직인 단면에서 상기 반도체 재료의 상기 두 개의 층 사이의 공간을 완전히 채우는 것인, 반도체 디바이스.
[실시예 9]
실시예 1에 있어서,
상기 채널 영역은 상기 반도체 재료의 핀(fin)을 포함하되, 상기 DCM 층은 분리 구조체 위의 상기 핀의 상부 표면 및 두 개의 측벽 표면을 피복하는 것인, 반도체 디바이스.
[실시예 10]
반도체 디바이스로서,
기판;
상기 기판의 제1 영역 위의 제1 디바이스 - 상기 제1 디바이스는 두 개의 제1 소스/드레인(S/D) 영역, 상기 두 개의 제1 S/D 영역 사이의 반도체 재료의 제1 채널 영역, 상기 제1 채널 영역 바로 위에 있는 제1 유전체 층, 및 상기 제1 유전체 층 위의 제1 게이트 전극 층을 포함함 - ; 및
상기 기판의 제2 영역 위의 제2 디바이스 - 상기 제2 디바이스는 두 개의 제2 S/D 영역, 상기 두 개의 제2 S/D 영역 사이의 상기 반도체 재료의 제2 채널 영역, 상기 제2 채널 영역 바로 위에 있는 성막된 커패시터 재료(DCM) 층, 상기 DCM 층 바로 위에 있는 제2 유전체 층, 및 상기 제2 유전체 층 위의 제2 게이트 전극 층을 포함함 -
를 포함하는, 반도체 디바이스.
[실시예 11]
실시예 10에 있어서,
상기 제1 유전체 층 및 상기 제2 유전체 층 각각은 계면 층 위의 고유전율(high-k) 유전체 재료의 층을 포함하는 것인, 반도체 디바이스.
[실시예 12]
실시예 10에 있어서,
상기 제2 채널 영역은, 상기 두 개의 제2 S/D 영역 사이에서 그리고 상기 기판 위에 현수되는 상기 반도체 재료의 층을 포함하되, 상기 DCM 층은 상기 반도체 재료의 층의 일부 주위를 감싸는 것인, 반도체 디바이스.
[실시예 13]
실시예 10에 있어서,
상기 제1 채널 영역은, 상기 두 개의 제1 S/D 영역 사이에서 그리고 상기 기판 위에 현수되는 상기 반도체 재료의 두 개의 제1 층을 포함하되, 상기 제1 유전체 층의 일부 및 상기 제1 게이트 전극 층의 일부는 상기 두 개의 제1 층 사이에 배치되고,
상기 제2 채널 영역은, 상기 두 개의 제2 S/D 영역 사이에서 그리고 상기 기판 위에 현수되는 상기 반도체 재료의 두 개의 제2 층을 포함하되, 상기 DCM 층의 일부, 상기 제2 유전체 층의 일부, 및 상기 제2 게이트 전극 층의 일부는 상기 두 개의 제2 층 사이에 배치되는 것인, 반도체 디바이스.
[실시예 14]
실시예 10에 있어서,
상기 제1 채널 영역은, 상기 두 개의 제1 S/D 영역 사이에서 그리고 상기 기판 위에 현수되는 상기 반도체 재료의 두 개의 제1 층을 포함하되, 상기 제1 유전체 층의 일부 및 상기 제1 게이트 전극 층의 일부는 상기 두 개의 제1 층 사이에 배치되고,
상기 제2 채널 영역은, 상기 두 개의 제2 S/D 영역 사이에서 그리고 상기 기판 위에 현수되는 상기 반도체 재료의 두 개의 제2 층을 포함하되, 상기 DCM 층의 일부는 상기 두 개의 제2 층에 수직인 단면에서 상기 두 개의 제2 층 사이의 공간을 완전히 채우는 것인, 반도체 디바이스.
[실시예 15]
방법으로서,
기판 위에 제1 구조체 및 제2 구조체를 제공하는 단계 - 상기 제1 구조체 및 상기 제2 구조체 각각은, 두 개의 소스/드레인(S/D) 영역, 상기 두 개의 S/D 영역 사이의 채널 영역, 상기 채널 영역 위의 희생 유전체 층, 상기 희생 유전체 층 위의 희생 게이트, 상기 희생 게이트의 측벽 상의 게이트 스페이서, 및 상기 두 개의 S/D 영역 위의 그리고 상기 게이트 스페이서의 상기 측벽 위의 층간 유전체(interlayer dielectric; ILD) 층을 포함함 - ;
상기 제1 구조체 및 상기 제2 구조체 각각 내의 상기 희생 유전체 층을 노출시키지 않으면서 상기 희생 게이트를 부분적으로 리세스하는(recessing) 단계;
상기 제1 구조체를 피복하고 상기 제2 구조체를 노출시키는 제1 패턴화된 마스크를 형성하는 단계;
상기 제1 구조체가 상기 제1 패턴화된 마스크의 적어도 일부에 의해 피복되는 동안 상기 제2 구조체로부터 상기 희생 게이트를 제거하는 단계;
상기 제1 구조체 내의 상기 희생 유전체 층이 상기 희생 게이트의 적어도 일부에 의해 피복되는 동안 상기 제2 구조체로부터 상기 제1 패턴화된 마스크 및 상기 희생 유전체 층을 제거하는 단계; 및
상기 제1 구조체 내의 상기 희생 게이트의 일부 위에 그리고 상기 제2 구조체 내의 상기 채널 영역 위에 커패시터 재료의 층을 성막하는 단계
를 포함하는, 방법.
[실시예 16]
실시예 15에 있어서,
상기 제1 패턴화된 마스크를 형성하는 단계는,
상기 제1 구조체 및 상기 제2 구조체 각각 위에 하드 마스크 층을 형성하는 단계;
상기 하드 마스크 층 위에 포토레지스트 층을 형성하는 단계;
상기 포토레지스트 층을 패턴화하여, 상기 제1 구조체 위의 상기 하드 마스크 층을 피복하고 상기 제2 구조체 위의 상기 하드 마스크 층을 노출시키는 패턴화된 포토레지스트를 야기하는 단계;
상기 패턴화된 포토레지스트가 상기 제1 구조체 위에 배치되는 동안 상기 제2 구조체로부터 상기 하드 마스크 층을 제거하는 단계; 및
상기 패턴화된 포토레지스트를 제거하는 단계
를 포함하는 것인, 방법.
[실시예 17]
실시예 15에 있어서,
상기 제2 구조체의 상기 채널 영역은 상이한 반도체 재료의 두 개의 층을 포함하되:
상기 제2 구조체로부터 상기 희생 유전체 층의 제거 이후 및 상기 커패시터 재료의 층의 성막 이전에, 상기 제2 구조체의 상기 채널 영역으로부터 상기 두 개의 층 중 하나를 제거하는 단계를 더 포함하는, 방법.
[실시예 18]
실시예 15에 있어서,
상기 제2 구조체 내의 상기 커패시터 재료의 층을 피복하고 상기 제1 구조체 내의 상기 커패시터 재료의 층을 노출시키는 제2 패턴화된 마스크를 형성하는 단계;
상기 제2 구조체가 상기 제2 패턴화된 마스크의 적어도 일부에 의해 피복되는 동안 상기 커패시터 재료의 층 및 상기 희생 게이트를 상기 제1 구조체로부터 제거하는 단계;
상기 제2 구조체로부터 상기 제2 패턴화된 마스크를 제거하는 단계;
상기 제1 구조체로부터 상기 희생 유전체 층을 제거하는 단계;
상기 제1 구조체 내의 상기 채널 영역 위에 그리고 상기 제2 구조체 내의 상기 커패시터 재료의 층 위에 게이트 유전체 층을 형성하는 단계; 및
상기 제1 구조체 및 상기 제2 구조체 내의 상기 게이트 유전체 층 위에 게이트 전극 층을 형성하는 단계
를 더 포함하는, 방법.
[실시예 19]
실시예 18에 있어서,
상기 제2 패턴화된 마스크를 형성하는 단계는,
상기 제1 구조체 및 상기 제2 구조체 각각 위에 하드 마스크 층을 형성하는 단계;
상기 하드 마스크 층 위에 포토레지스트 층을 형성하는 단계;
상기 포토레지스트 층을 패턴화하여, 상기 제2 구조체 위의 상기 하드 마스크 층을 피복하고 상기 제1 구조체 위의 상기 하드 마스크 층을 노출시키는 패턴화된 포토레지스트를 야기하는 단계;
상기 패턴화된 포토레지스트가 상기 제2 구조체 위에 배치되는 동안 상기 제1 구조체로부터 상기 하드 마스크 층을 제거하는 단계; 및
상기 패턴화된 포토레지스트를 제거하는 단계
를 포함하는 것인, 방법.
[실시예 20]
실시예 18에 있어서,
상기 제1 구조체의 상기 채널 영역은 상이한 반도체 재료의 두 개의 층을 포함하되:
상기 제1 구조체로부터 상기 희생 유전체 층의 제거 이후 및 상기 게이트 유전체 층의 형성 이전에, 상기 제1 구조체의 상기 채널 영역으로부터 상기 두 개의 층 중 하나를 제거하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    기판;
    상기 기판 위의 두 개의 소스/드레인(source/drain; S/D) 영역;
    상기 두 개의 S/D 영역 사이에 있는 그리고 반도체 재료를 포함하는 채널 영역;
    상기 채널 영역 위의 성막된 커패시터 재료(deposited capacitor material; DCM) 층;
    상기 DCM 층 위의 유전체 층; 및
    상기 유전체 층 위의 금속 게이트 전극 층
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 DCM 층은 상기 유전체 층을 상기 채널 영역으로부터 완전히 분리하는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 채널 영역은, 상기 두 개의 S/D 영역 사이에서 그리고 상기 기판 위에 현수되는(suspended) 상기 반도체 재료의 층을 포함하되, 상기 DCM 층은 상기 반도체 재료의 층의 일부 주위를 감싸는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 채널 영역은, 상기 두 개의 S/D 영역 사이에서 그리고 상기 기판 위에 현수되는 상기 반도체 재료의 두 개의 층을 포함하되, 상기 DCM 층은, 상기 반도체 재료의 상기 두 개의 층에 수직인 단면에서 상기 반도체 재료의 상기 두 개의 층 사이의 공간을 완전히 채우는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 채널 영역은 상기 반도체 재료의 핀(fin)을 포함하되, 상기 DCM 층은 분리 구조체 위의 상기 핀의 상부 표면 및 두 개의 측벽 표면을 피복하는 것인, 반도체 디바이스.
  6. 반도체 디바이스로서,
    기판;
    상기 기판의 제1 영역 위의 제1 디바이스 - 상기 제1 디바이스는 두 개의 제1 소스/드레인(S/D) 영역, 상기 두 개의 제1 S/D 영역 사이의 반도체 재료의 제1 채널 영역, 상기 제1 채널 영역 바로 위에 있는 제1 유전체 층, 및 상기 제1 유전체 층 위의 제1 게이트 전극 층을 포함함 - ; 및
    상기 기판의 제2 영역 위의 제2 디바이스 - 상기 제2 디바이스는 두 개의 제2 S/D 영역, 상기 두 개의 제2 S/D 영역 사이의 상기 반도체 재료의 제2 채널 영역, 상기 제2 채널 영역 바로 위에 있는 성막된 커패시터 재료(DCM) 층, 상기 DCM 층 바로 위에 있는 제2 유전체 층, 및 상기 제2 유전체 층 위의 제2 게이트 전극 층을 포함함 -
    를 포함하는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제2 채널 영역은, 상기 두 개의 제2 S/D 영역 사이에서 그리고 상기 기판 위에 현수되는 상기 반도체 재료의 층을 포함하되, 상기 DCM 층은 상기 반도체 재료의 층의 일부 주위를 감싸는 것인, 반도체 디바이스.
  8. 제6항에 있어서,
    상기 제1 채널 영역은, 상기 두 개의 제1 S/D 영역 사이에서 그리고 상기 기판 위에 현수되는 상기 반도체 재료의 두 개의 제1 층을 포함하되, 상기 제1 유전체 층의 일부 및 상기 제1 게이트 전극 층의 일부는 상기 두 개의 제1 층 사이에 배치되고,
    상기 제2 채널 영역은, 상기 두 개의 제2 S/D 영역 사이에서 그리고 상기 기판 위에 현수되는 상기 반도체 재료의 두 개의 제2 층을 포함하되, 상기 DCM 층의 일부, 상기 제2 유전체 층의 일부, 및 상기 제2 게이트 전극 층의 일부는 상기 두 개의 제2 층 사이에 배치되는 것인, 반도체 디바이스.
  9. 제6항에 있어서,
    상기 제1 채널 영역은, 상기 두 개의 제1 S/D 영역 사이에서 그리고 상기 기판 위에 현수되는 상기 반도체 재료의 두 개의 제1 층을 포함하되, 상기 제1 유전체 층의 일부 및 상기 제1 게이트 전극 층의 일부는 상기 두 개의 제1 층 사이에 배치되고,
    상기 제2 채널 영역은, 상기 두 개의 제2 S/D 영역 사이에서 그리고 상기 기판 위에 현수되는 상기 반도체 재료의 두 개의 제2 층을 포함하되, 상기 DCM 층의 일부는 상기 두 개의 제2 층에 수직인 단면에서 상기 두 개의 제2 층 사이의 공간을 완전히 채우는 것인, 반도체 디바이스.
  10. 방법으로서,
    기판 위에 제1 구조체 및 제2 구조체를 제공하는 단계 - 상기 제1 구조체 및 상기 제2 구조체 각각은, 두 개의 소스/드레인(S/D) 영역, 상기 두 개의 S/D 영역 사이의 채널 영역, 상기 채널 영역 위의 희생 유전체 층, 상기 희생 유전체 층 위의 희생 게이트, 상기 희생 게이트의 측벽 상의 게이트 스페이서, 및 상기 두 개의 S/D 영역 위의 그리고 상기 게이트 스페이서의 상기 측벽 위의 층간 유전체(interlayer dielectric; ILD) 층을 포함함 - ;
    상기 제1 구조체 및 상기 제2 구조체 각각 내의 상기 희생 유전체 층을 노출시키지 않으면서 상기 희생 게이트를 부분적으로 리세스하는(recessing) 단계;
    상기 제1 구조체를 피복하고 상기 제2 구조체를 노출시키는 제1 패턴화된 마스크를 형성하는 단계;
    상기 제1 구조체가 상기 제1 패턴화된 마스크의 적어도 일부에 의해 피복되는 동안 상기 제2 구조체로부터 상기 희생 게이트를 제거하는 단계;
    상기 제1 구조체 내의 상기 희생 유전체 층이 상기 희생 게이트의 적어도 일부에 의해 피복되는 동안 상기 제2 구조체로부터 상기 제1 패턴화된 마스크 및 상기 희생 유전체 층을 제거하는 단계; 및
    상기 제1 구조체 내의 상기 희생 게이트의 일부 위에 그리고 상기 제2 구조체 내의 상기 채널 영역 위에 커패시터 재료의 층을 성막하는 단계
    를 포함하는, 방법.
KR1020200066009A 2020-02-26 2020-06-01 개선된 커패시터를 갖는 반도체 디바이스 KR102368862B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/802,396 2020-02-26
US16/802,396 US11715781B2 (en) 2020-02-26 2020-02-26 Semiconductor devices with improved capacitors

Publications (2)

Publication Number Publication Date
KR20210109415A true KR20210109415A (ko) 2021-09-06
KR102368862B1 KR102368862B1 (ko) 2022-03-02

Family

ID=77176180

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200066009A KR102368862B1 (ko) 2020-02-26 2020-06-01 개선된 커패시터를 갖는 반도체 디바이스

Country Status (5)

Country Link
US (2) US11715781B2 (ko)
KR (1) KR102368862B1 (ko)
CN (1) CN113314520A (ko)
DE (1) DE102020105633B4 (ko)
TW (1) TWI810528B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115579279A (zh) * 2021-07-06 2023-01-06 联华电子股份有限公司 半导体装置制造过程中的清洁程序方法
US20230118088A1 (en) * 2021-10-19 2023-04-20 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170045616A (ko) * 2015-10-19 2017-04-27 삼성전자주식회사 멀티-채널을 갖는 반도체 소자 및 그 형성 방법
KR20170099863A (ko) * 2014-12-24 2017-09-01 인텔 코포레이션 Ingaas epi 구조체 및 art 트렌치에서 iii-v gaa를 가능하게 하는 습식 에치 공정
US20180226490A1 (en) * 2015-09-25 2018-08-09 Intel Corporation Fabrication of multi-channel nanowire devices with self-aligned internal spacers and soi finfets using selective silicon nitride capping
US10074730B2 (en) * 2016-01-28 2018-09-11 International Business Machines Corporation Forming stacked nanowire semiconductor device
US20200027791A1 (en) * 2018-07-18 2020-01-23 International Business Machines Corporation Optimizing Junctions of Gate All Around Structures with Channel Pull Back

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5341009A (en) 1993-07-09 1994-08-23 Harris Corporation Fast charging MOS capacitor structure for high magnitude voltage of either positive or negative polarity
US6365465B1 (en) * 1999-03-19 2002-04-02 International Business Machines Corporation Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques
US7273773B2 (en) * 2004-01-26 2007-09-25 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing thereof, and television device
KR100585157B1 (ko) * 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
US7859081B2 (en) * 2007-03-29 2010-12-28 Intel Corporation Capacitor, method of increasing a capacitance area of same, and system containing same
US20090001438A1 (en) * 2007-06-29 2009-01-01 Doyle Brian S Isolation of MIM FIN DRAM capacitor
TW201030947A (en) 2009-02-10 2010-08-16 Aplus Flash Technology Inc Single-polycrystalline silicon electrically erasable and programmable nonvolatile memory device
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8143113B2 (en) * 2009-12-04 2012-03-27 International Business Machines Corporation Omega shaped nanowire tunnel field effect transistors fabrication
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8890264B2 (en) 2012-09-26 2014-11-18 Intel Corporation Non-planar III-V field effect transistors with conformal metal gate electrode and nitrogen doping of gate dielectric interface
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9064942B2 (en) * 2013-01-28 2015-06-23 International Business Machines Corporation Nanowire capacitor for bidirectional operation
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US8815661B1 (en) 2013-02-15 2014-08-26 International Business Machines Corporation MIM capacitor in FinFET structure
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
FR3003084B1 (fr) * 2013-03-08 2015-02-27 Saint Gobain Support electroconducteur pour oled, oled l'incorporant, et sa fabrication
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR102235612B1 (ko) * 2015-01-29 2021-04-02 삼성전자주식회사 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9627540B1 (en) * 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10164012B2 (en) * 2015-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10068901B2 (en) * 2016-01-25 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device including transistors with different threshold voltages
US9711608B1 (en) * 2016-06-03 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9893145B1 (en) * 2016-08-09 2018-02-13 International Business Machines Corporation On chip MIM capacitor
US9653480B1 (en) * 2016-09-22 2017-05-16 International Business Machines Corporation Nanosheet capacitor
US10522642B2 (en) * 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer
KR102295721B1 (ko) * 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10546925B2 (en) * 2017-11-02 2020-01-28 International Business Machines Corporation Vertically stacked nFET and pFET with dual work function
EP3480842A1 (en) * 2017-11-02 2019-05-08 IMEC vzw Method for forming source/drain contacts
WO2019132876A1 (en) 2017-12-27 2019-07-04 Intel Corporation Finfet based capacitors and resistors and related apparatuses, systems, and methods
US10770454B2 (en) 2018-04-09 2020-09-08 Globalfoundries Inc. On-chip metal-insulator-metal (MIM) capacitor and methods and systems for forming same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170099863A (ko) * 2014-12-24 2017-09-01 인텔 코포레이션 Ingaas epi 구조체 및 art 트렌치에서 iii-v gaa를 가능하게 하는 습식 에치 공정
US20180226490A1 (en) * 2015-09-25 2018-08-09 Intel Corporation Fabrication of multi-channel nanowire devices with self-aligned internal spacers and soi finfets using selective silicon nitride capping
KR20170045616A (ko) * 2015-10-19 2017-04-27 삼성전자주식회사 멀티-채널을 갖는 반도체 소자 및 그 형성 방법
US10074730B2 (en) * 2016-01-28 2018-09-11 International Business Machines Corporation Forming stacked nanowire semiconductor device
US20200027791A1 (en) * 2018-07-18 2020-01-23 International Business Machines Corporation Optimizing Junctions of Gate All Around Structures with Channel Pull Back

Also Published As

Publication number Publication date
TWI810528B (zh) 2023-08-01
TW202133244A (zh) 2021-09-01
US11715781B2 (en) 2023-08-01
KR102368862B1 (ko) 2022-03-02
US20210265481A1 (en) 2021-08-26
DE102020105633B4 (de) 2023-03-16
DE102020105633A1 (de) 2021-08-26
US20220336622A1 (en) 2022-10-20
CN113314520A (zh) 2021-08-27

Similar Documents

Publication Publication Date Title
US11239341B2 (en) Horizontal gate all-around device having wrapped-around source and drain
US11616061B2 (en) Cut metal gate with slanted sidewalls
TWI786608B (zh) 半導體裝置及其製造方法
US11908942B2 (en) Transistors having nanostructures
US20220336622A1 (en) Semiconductor devices with improved capacitors
KR102545983B1 (ko) 에피택셜 피처
KR102458020B1 (ko) 게이트 격리 구조물
KR102495805B1 (ko) 후면 콘택
US20220045051A1 (en) Gate Isolation Structure
US20220367463A1 (en) Reduction of gate-drain capacitance
TWI804188B (zh) 半導體裝置及其製造方法
TW202314867A (zh) 半導體結構及其製造方法
US11152475B2 (en) Method for forming source/drain contacts utilizing an inhibitor
US11888049B2 (en) Dielectric isolation structure for multi-gate transistors
US20230066097A1 (en) Active region cut process
KR102424642B1 (ko) 다중 게이트 트랜지스터를 위한 내부 스페이서 피처
US20240105772A1 (en) Integrated circuit structure and manufacturing method thereof
US20220406900A1 (en) Gate Isolation Features In Semiconductor Devices And Methods Of Fabricating The Same
US20230268384A1 (en) Isolation structure for transistors
KR20230090216A (ko) 가변 채널 층을 사용하는 반도체 디바이스 및 그 제조 방법들
TW202316665A (zh) 半導體結構及其形成方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant