KR20230090216A - 가변 채널 층을 사용하는 반도체 디바이스 및 그 제조 방법들 - Google Patents

가변 채널 층을 사용하는 반도체 디바이스 및 그 제조 방법들 Download PDF

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밍-룽 쳉
치아-핀 린
유안-칭 펭
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Abstract

방법은 기판 상에 채널 층들 및 희생 층들의 스택을 형성하는 단계를 포함한다. 채널 층들 및 희생 층들은 상이한 재료 조성들을 갖고, 수직 방향으로 교대로 배치된다. 방법은 반도체 핀을 형성하기 위해 상기 스택을 패터닝하는 단계; 반도체 핀의 측벽들 상에 격리 피처를 형성하는 단계; 반도체 핀의 리세스된 상부면이 격리 피처의 상부면 아래에 있도록 반도체 핀을 리세싱하여, 소스/드레인 리세스를 형성하는 단계; 반도체 핀의 리세싱된 상부면으로부터 베이스 에피택셜 층을 성장시키는 단계; 소스/드레인 리세스에 절연 층을 성막하는 단계; 및 소스/드레인 리세스에 에피택셜 피처를 형성하는 단계를 더 포함하고, 에피택셜 피처는 절연 층 위에 있다. 절연 층은 베이스 에피택셜 층 위에 그리고 최하단 채널 층 위에 있다.

Description

가변 채널 층을 사용하는 반도체 디바이스 및 그 제조 방법들{SEMICONDUCTOR DEVICE WITH TUNABLE CHANNEL LAYER USAGE AND METHODS OF FABRICATION THEREOF}
반도체 집적 회로(IC integrated circuit) 산업은 기하급수적인 성장을 경험하였다. IC 재료들 및 디자인에 있어서의 기술적 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로들을 갖는 IC 세대를 생산해 냈다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 개수)는 일반적으로 증가한 반면, 기하학적 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해 왔다. 이러한 스케일링 다운 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점들을 제공한다. 이러한 스케일링 다운은 또한 IC의 프로세싱 및 제조의 복잡성을 증가시켰다.
예를 들어, IC 기술들이 더 작은 기술 노드들로 발전함에 따라, 다중 게이트 디바이스들이 도입되어, 게이트-채널 커플링을 증가시키고 오프-상태 전류를 감소시키며 단채널 효과(SCE, short-channel effect)들을 감소시킴으로써 게이트 제어를 향상시켰다. 다중 게이트 디바이스는 일반적으로 채널 영역의 하나 이상의 면 위에 배치된 게이트 구조물 또는 그 일부를 갖는 디바이스를 지칭한다. 게이트 올 어라운드(GAA, gate-all-around) 트랜지스터들은 고성능 및 저누설 애플리케이션들에서 인기 있고 유망한 후보들이 된 다중 게이트 디바이스들의 예들이다. GAA 트랜지스터들은 4면 상의 적층된 반도체 채널 층들에 대한 액세스를 제공하는 채널 영역 주위로 확장할 수 있는 게이트 구조물에서 그 이름을 얻는다. 평면 트랜지스터들과 비교하여, 이러한 구성은 채널을 더 잘 제어하고 SCE들을 크게 줄인다(특히 문턱치 이하 누설을 줄임으로써). 적층된 반도체 채널 층들의 수는 디바이스 성능 고려사항들, 특히 트랜지스터들의 전류 구동 능력에 따라 선택된다.
IC 디바이스들은 입출력(I/O) 기능들 및 핵심 기능들과 같은 다양한 기능들을 제공하는 트랜지스터들을 포함한다. 이러한 상이한 기능들은 트랜지스터들이 상이한 구성들을 갖도록 요구한다. 동시에, 비용을 절감하고 수율을 향상시키기 위해 이러한 상이한 트랜지스터들을 제조하기 위해 유사한 프로세스들 및 유사한 프로세스 윈도우들을 갖는 것이 유리하다. 기존의 GAA 트랜지스터들 및 프로세스들은 일반적으로 그들의 의도한 목적에 적합하지만, 모든 면에서 완전히 만족스러운 것은 아니다. 예를 들어 IC 칩에서, 높은 동작 속도를 달성하기 위해 강력한 전류 구동 능력을 가진 GAA 트랜지스터들을 필요로 하는 고성능 컴퓨팅(HPC) 유닛 또는 중앙 처리 장치(CPU)를 위한 고전력 영역, 및 저누설 성능을 달성하기 위해 더 적은 전류 구동 능력을 가진 GAA 트랜지스터들을 필요로 하는 I/O 또는 SoC(System-on-a-Chip) 유닛을 위한 저전력 영역과 같은, 상이한 기능들을 제공하는 상이한 영역들이 존재한다. 따라서, 상이한 영역들의 GAA 트랜지스터들에서 적층된 반도체 채널 층들의 수에 대한 요구는 하나의 IC 칩에서 상이할 수 있다. 따라서 IC 진화 과정에서 하나의 칩에서 다양한 애플리케이션들에 적합한 조정가능한 수의 적층된 반도체 채널 층들을 달성하는 방법은 반도체 산업이 직면한 과제이다. 본 개시물은 상기 문제들 및 기타 관련 문제들을 해결하는 것을 목적으로 한다.
본 개시물은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점이 강조된다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본 개시물의 하나 이상의 양상에 따른 다중 게이트 디바이스들을 형성하기 위한 방법의 실시예의 흐름도를 도시한다.
도 1b는 본 개시물의 하나 이상의 양상에 따른 다중 게이트 디바이스들을 형성하기 위한 방법의 대안적인 실시예의 흐름도를 도시한다.
도 2, 도 3 및 도 4는 본 개시물의 하나 이상의 양상에 따른, 도 1a 및 도 1b의 방법의 실시예들에 따른 제조 프로세스 동안의 반도체 구조물의 사시도들을 예시한다.
도 5a, 도 5b, 도 5c, 도 5d, 도 6a, 도 6b, 도 6c, 도 6d, 도 7a, 도 7b, 도 7c, 도 7d, 도 8a, 도 8b, 도 8c, 도 8d, 도 9a, 도 9b, 도 9c, 도 9d, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 11c, 도 11d, 도 12a, 도 12b, 도 12c, 도 12d, 도 13a, 도 13b, 도 13c, 도 13d, 도 14a, 도 14b, 도 14c, 도 14d, 도 15a, 도 15b, 도 15c, 도 15d, 도 16a, 도 16b, 도 16c, 도 16d, 도 17a, 도 17b, 도 17c, 도 17d, 도 18a, 도 18b, 도 18c, 도 18d, 도 19a, 도 19b, 도 19c, 도 19d, 도 20a, 도 20b, 도 20c, 도 20d, 도 21a, 도 21b, 도 21c, 도 21d, 도 22a, 도 22b, 도 22c, 도 22d, 도 23a, 도 23b, 도 23c, 도 23d, 도 24a, 도 24b, 도 24c 및 도 24d는 본 개시물의 하나 이상의 양상에 따른 도 1a 및 도 1b의 방법의 실시예들에 따른 제조 프로세스 동안의 반도체 구조물의 단면도들을 예시한다.
아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다. 또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 설명될 때, 그 용어는 달리 명시되지 않는 한, 설명된 숫자의 +/- 10% 내에 있는 숫자들을 포함하는 것으로 의도된다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm의 치수 범위를 포함한다.
이 출원은 일반적으로 반도체 구조물들 및 제조 프로세스들에 관한 것으로, 더욱 구체적으로는 하나의 칩 상의 상이한 애플리케이션들에 적합한 상이한 영역들에서 조정 가능한 수의 적층된 반도체 채널 층들을 갖는 다중 게이트 트랜지스터들을 갖는 집적 회로(IC) 칩들에 관한 것이다. 다중 게이트 트랜지스터는 일반적으로 채널 영역의 하나 이상의 면 위에 배치된 게이트 구조물 또는 그 일부를 갖는 디바이스를 지칭한다. 멀티 브릿지 채널(MBC, multi-bridge-channel) 트랜지스터들은 고성능 및 저누설 애플리케이션들에서 인기 있고 유망한 후보들이 된 다중 게이트 디바이스들의 예들이다. MBC 트랜지스터는 2개 이상의 면에서 채널 영역에 대한 액세스를 제공하기 위해 채널 영역 주위로 부분적으로 또는 완전히 연장될 수 있는 게이트 구조물을 갖는다. 그 게이트 구조물이 채널 영역들을 둘러싸기 때문에, MBC 트랜지스터는 주변 게이트 트랜지스터(SGT, surrounding gate transistor) 또는 게이트 올 어라운드(GAA, gate-all-around) 트랜지스터로도 또한 지칭될 수 있다. 다양한 실시예들에서, 동일한 기판 상의 상이한(조정가능한 또는 가변적으로 지칭됨) 수의 적층된 반도체 채널 층들(채널 층들로도 또한 지칭됨)을 갖는 적어도 2개의 게이트 올 어라운드(GAA) 트랜지스터들이 코어 영역에(예를 들어, 고전력 애플리케이션용) 그리고 하나의 IC 칩의 I/O 영역에(저누설 애플리케이션용) 배치된다. 본 개시물의 다양한 양상들에 따라, 하나 이상의 하단 채널 층을 에피택셜 소스/드레인(S/D) 피처들과 접촉하는 것으로부터 분리함으로써, 조정가능한 수의 적층된 채널 층들이 달성될 수 있다.
본 개시물의 구조물 및 제조 방법들의 세부사항들은 몇몇 실시예들에 따라 GAA 디바이스들을 제조하는 프로세스를 예시하는 첨부 도면들과 함께 아래에서 설명된다. GAA 디바이스는 수직으로 적층되는 수평 배향된 채널 층들을 갖는다. 채널 층은 "나노구조물" 또는 "나노시트"로 지칭될 수 있으며, 이는 나노스케일 또는 심지어 마이크로스케일 치수를 갖고 이 부분의 단면 형상에 무관하게 긴 형상을 갖는 임의의 재료 부분을 지시하기 위해 본원에서 사용된다. 따라서, 본 명세서에 사용된 용어 "나노구조물" 또는 "나노시트"는 원형 및 실질적으로 원형인 단면이 긴 재료 부분들, 및 예를 들어 형상이 원통형 또는 실질적으로 직사각형 단면을 포함하는 빔 또는 바 형상 재료 부분들을 모두 지칭한다. GAA 디바이스들은 더 나은 게이트 제어 능력, 더 낮은 누설 전류 및 완전한 FinFET 디바이스 레이아웃 호환성으로 인해 CMOS를 로드맵의 다음 단계로 끌어들이는 유망한 후보들이다. 단순함을 위해, 본 개시내용은 예로서 GAA 디바이스들을 사용한다. 본 기술분야의 당업자들은 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들(예컨대, 다른 타입의 MBC 트랜지스터들)을 설계하거나 또는 수정하기 위한 기초로서, 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다.
본 개시물의 실시예들은 기존 기술에 비해 이점들을 제공하지만, 다른 실시예들이 상이한 이점들을 제공할 수 있고, 모든 이점들이 본 명세서에서 반드시 논의되는 것은 아니며, 모든 실시예들에 대해 특정 이점이 요구되지 않는다는 것을 이해해야 한다. 예를 들어, 본 명세서에서 논의된 실시예들은 이용가능한 기능 채널 층들의 수를 조정하기 위해 에피택셜 소스/드레인 피처들 및 하나 이상의 하단 채널 층 사이에 개재되는 절연 층을 제공하기 위한 방법들 및 구조물들을 포함한다. 절연 층은 또한 에피택셜 소스/드레인 피처들와 그 아래의 반도체 기판 사이에 개재된다. 적층된 채널 층들 주위로 연장되는 게이트 구조물은 또한 최하부 채널 층 아래의 반도체 기판의 상부면과 직접 맞물리며, 이는 반도체 기판으로 흐르는 누설 전류를 야기할 수 있다. 절연 층은 또한 누설 전류를 억제하는 데 도움이 된다.
이제 본 개시물의 다양한 양상들이 도면들을 참조하여 더 상세하게 설명될 것이다. 도 1a 및 도 1b는 반도체 디바이스를 형성하기 위한 방법(100) 및 대안적인 방법(100')의 흐름도들을 각각 예시한다. 각각의 방법은 단지 예이고, 방법에 명시적으로 예시된 것으로 본 개시내용을 제한하려는 의도는 아니다. 추가 단계들은 개개의 방법 이전에, 그 동안에, 그리고 그 후에 제공될 수 있으며, 설명된 몇몇 단계들은 개개의 방법의 추가 실시예들을 위해 교체, 제거, 또는 이동될 수 있다. 단순함을 위해 본 명세서에서 모든 단계들을 자세히 설명되지는 않는다. 방법들(100 및 100’)은 방법들(100 및 100’)의 실시예들에 따른 제조의 상이한 스테이지들에서 워크피스(200)의 도식적 사시도들 및 부분적인 단면도들을 예시하는 도 2 내지 도 24d와 함께 아래에서 설명된다. 반도체 디바이스는 워크피스(200)로부터 형성될 것이기 때문에, 워크피스(200)는 문맥에 따라 반도체 디바이스(200) 또는 디바이스(200)로 지칭될 수 있다. 도 2 내지 도 4는 몇몇 실시예들에 따른 다양한 제조 스테이지들에서의 워크피스(200)의 개략적인 사시도들이다. 도 5a 내지 도 24d 중에서, 본 개시물의 다양한 양상들의 더 나은 예시를 위해, 대문자 A로 끝나는 도면들 각각은 형성될 트랜지스터(들)의 채널 영역에서의 부분적인 단면도(즉, 도 4에 예시된 바와 같이, 게이트 구조물들의 길이 방향을 따르고 채널 층들의 길이 방향에 수직인 채널 영역의 A-A 라인을 따라 절단)를 예시한다. 대문자 B로 끝나는 도면들 각각은 형성될 트랜지스터(들)의 소스/드레인 영역에서의 부분적인 단면도(즉, 도 4에 예시된 바와 같이, 채널 층들의 길이 방향에 수직인 소스/드레인 영역에서 B-B 라인을 따라 절단)를 예시한다. 대문자 C로 끝나는 도면들 각각은 제1 영역에서 제1 핀을 따른 부분 단면도(즉, 도 4에 예시된 바와 같이, 제1 영역에서 제1 핀을 따른 C-C 라인을 따라 절단)를 예시한다. 대문자 D로 끝나는 도면들 각각은 제2 영역에서 제2 핀을 따른 자른 부분 단면도(즉, 도 4에 예시된 바와 같이, 제2 영역에서 제2 핀을 따른 D-D 라인을 따라 절단)를 예시한다. 도 2 내지 도 24d 전체에 걸쳐, X 방향, Y 방향 및 Z 방향은 서로 수직이고 일관되게 사용된다. 또한, 본 개시물 전체에 걸쳐, 유사한 참조 번호들은 유사한 피처들을 나타내는 데 사용된다. 본 개시의 실시예들은 MBC 트랜지스터 구조물, 특히 GAA 트랜지스터 구조물을 사용하여 설명되며, 이는 단지 예시를 위한 것이고 본 개시물의 범위를 제한하는 것으로 해석되어서는 안 되며; 예를 들어, 본 개시물은 FinFET 트랜지스터들을 포함하는 다른 다중 게이트 디바이스들에도 또한 적용가능할 수 있다.
도 1a 및 도 2를 참조하면, 방법(100)은 워크피스(200)가 수신되는 블록(102)을 포함한다. 워크피스(200)는 기판(202)을 포함한다. 몇몇 실시예들에서, 기판(202)은 실리콘(Si) 기판과 같은 반도체 기판일 수 있다. 몇몇 실시예들에서, 기판(202)은 적어도 그 표면 부분 상에 단결정 반도체 층을 포함한다. 기판(202)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은(그러나 이에 제한되는 것은 아님) 단결정 반도체 재료를 포함할 수 있다. 대안적으로, 기판(202)은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 기판(202)은 반도체 기판 상에 형성된 도전 층 또는 절연 층을 포함하는 다양한 층들을 포함할 수 있다. 기판(202)은 제1 영역(204) 및 제2 영역(206)을 포함한다. 제1 영역(204)은 I/O 셀들, ESD 셀들 및 기타 회로들을 포함하는 I/O 영역일 수 있다. 제1 영역(204)에 형성된 트랜지스터들은 저전력 및/또는 저누설 애플리케이션들을 위한 것이다. 제2 영역(206)은 고성능 컴퓨팅(HPC) 유닛, 중앙 처리 유닛(CPU) 논리 회로들, 메모리 회로들, 및 기타 코어 회로들을 포함하는 코어 영역일 수 있다. 제2 영역(206)에 형성된 트랜지스터들은 고전력 및/또는 고속 애플리케이션들을 위한 것이다. 일반적으로, 전력 소모가 많은 애플리케이션들로 인해 제2 영역(206)의 트랜지스터들은 제1 영역(204)의 트랜지스터들보다 더 강한 전류 구동 능력을 필요로 한다. 특히, 예시된 실시예에서 영역들(204 및 206)이 서로 인접한 것으로 도시되어 있지만, 이는 단지 예시의 목적을 위한 것이다. 다양한 실시예들에서, 영역들(204 및 206)은 그들 사이에 배치된 하나 이상의 다른 영역과 함께 서로 인접하거나 서로 분리될 수 있고, 영역(204 및 206)에 형성된 트랜지스터들도 마찬가지이다.
도 3을 참조하면, 방법(100)은 하나 이상의 에피택셜 층이 기판(202) 위에 형성되는 블록(104)(도 1a)을 포함한다. 몇몇 실시예들에서, 에피택셜 스택(212)은 영역들(204 및 206) 위에 형성된다. 에피택셜 스택(212)은 제2 조성의 에피택셜 층들(216)에 의해 개재된 제1 조성의 에피택셜 층들(214), 및 상단 에피택셜 층(216) 위의 제1 조성의 상단 에피택셜 층(214T)을 포함한다. 제1 및 제2 조성은 상이할 수 있다. 실시예에서, 에피택셜 층들(214)은 실리콘 게르마늄(SiGe)이고 에피택셜 층들(216)은 실리콘(Si)이다. 그러나, 상이한 산화 레이트들 및/또는 에칭 선택도를 갖는 제1 조성 및 제2 조성을 제공하는 것들을 포함하는 다른 실시예들이 가능하다. 에피택셜 층(214, 216) 각각의 3개의 층들이 도 3에 예시되어 있으며, 이는 단지 예시를 위한 것이고 청구항들에 구체적으로 언급된 것 이상으로 제한하려는 의도는 아니라는 것에 주목한다. 임의의 수의 에피택셜 층들이 에피택셜 스택(212)에 형성될 수 있고; 에피택셜 층의 수는 트랜지스터들을 형성하기 위한 채널 층들의 원하는 수에 좌우된다는 것을 이해할 수 있다. 몇몇 실시예들에서, 에피택셜 층들(216)의 수는 2 내지 10이다.
몇몇 실시예들에서, 에피택셜 층(214)은 약 8 nm 내지 약 12 nm 범위의 두께를 갖는다. 에피택셜 층들(214)은 두께가 실질적으로 균일할 수 있다. 몇몇 실시예들에서, 에피택셜 층(216)은 약 8 nm 내지 약 10 nm 범위의 두께를 갖는다. 몇몇 실시예들에서, 에피택셜 층들(216)은 두께가 실질적으로 균일할 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 에피택셜 층들(216)은 후속적으로 형성되는 GAA 트랜지스터들을 위한 채널 층들(또는 채널 부재들)의 역할을 할 수 있고, 그 두께는 디바이스 성능 고려사항들에 기초하여 선택된다. 에피택셜 층들(214)은 인접한 채널 층들 사이의 간격(또는 갭으로 지칭됨)을 예비하는 역할을 할 수 있고, 그 두께는 디바이스 성능 고려사항들에 기초하여 선택된다. 에피택셜 층들(214)은 후속적으로 제거될 것이고, 희생 층들(214)로도 또한 지칭될 수 있다. 에피택셜 층들(214)과 마찬가지로, 상단 에피택셜 층(214T)은 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 상단 에피택셜 층(214T)은 에피택셜 층들(214)보다 더 두꺼울 수 있고, 제조 프로세스들 동안 손상들로부터 에피택셜 스택(212)을 보호하는 기능을 한다. 몇몇 예시들에서, 상단 에피택셜 층(214T)의 두께는 약 20 nm 내지 약 40 nm일 수 있다.
예로서, 에피택셜 스택(212)의 에피택셜 성장은 분자 빔 에피택시(MBE, molecular beam epitaxy) 프로세스, 금속유기 화학 기상 증착(MOCVD, metalorganic chemical vapor deposition) 프로세스, 및/또는 다른 적합한 에피택셜 성장 프로세스들에 의해 수행될 수 있다. 몇몇 실시예들에서, 에피택셜 층들(216)과 같은 에피택셜 성장된 층들은 실리콘(Si)과 같은 기판(202)과 동일한 재료를 포함한다. 몇몇 실시예들에서, 상단 에피택셜 층(214T) 및 에피택셜 층들(214)의 조성들은 실질적으로 동일하다. 몇몇 실시예들에서, 에피택셜 층들(214 및 216)은 기판(202)과 상이한 재료를 포함한다. 위에서 언급한 바와 같이, 적어도 몇몇 예들에서, 에피택셜 층(214)은 에피택셜 성장된 Si1-xGex 층(예를 들어, x는 약 25~55 %)을 포함하고, 에피택셜 층(216)은 에피택셜 성장된 Si 층을 포함한다. 대안적으로, 몇몇 실시예들에서, 에피택셜 층(214 및 216) 중 하나는 게르마늄과 같은 다른 재료들, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체,SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체, 또는 이들의 조합들 등을 포함할 수 있다. 논의된 바와 같이, 에피택셜 층들(214 및 216)의 재료들은 상이한 산화 및 에칭 선택성도 특성들을 제공하는 것에 기초하여 선택될 수 있다. 다양한 실시예들에서, 에피택셜 층들(214 및 216)은 실질적으로 도펀트가 없고(즉, 약 0 cm-3 내지 약 1x1017 cm-3의 외부 도펀트 농도를 가짐), 여기서 예를 들어 에피택셜 성장 프로세스 동안 의도적인 도핑이 수행되지 않는다.
또한, 에피택셜 스택(212) 위에 마스크 층(218)이 형성된다. 몇몇 실시예들에서, 마스크 층(218)은 제1 마스크 층(218A) 및 제2 마스크 층(218B)을 포함한다. 제1 마스크 층(218A)은 열 산화 프로세스에 의해 형성될 수 있는 실리콘 산화물로 이루어진 패드 산화물 층이다. 제2 마스크 층(218B)은 저압 CVD(LPCVD, low pressure CVD) 및 플라즈마 강화 CVD(PECVD, plasma enhanced CVD)를 포함하는 화학 기상 증착(CVD, chemical vapor deposition), 물리 기상 증착(PVD, physical vapor deposition), 원자 층 증착(ALD, atomic layer deposition), 또는 다른 적절한 프로세스에 의해 형성되는 실리콘 질화물(SiN)로 이루어진다.
도 4 및 도 5a 내지 도 5d를 참조하면, 방법(100)은 도 4 및 도 5a 내지 도 5d에 도시된 바와 같이, 에피택셜 스택(212)이 패터닝되어 제1 영역(204)에 제1 반도체 핀(220-1)을 그리고 제2 영역(206)에 제2 반도체 핀(220-2)을(집합적으로 핀(220)으로 지칭됨)을 형성하는 블록(106)(도 1a)을 포함한다. 다양한 실시예들에서, 핀들(220) 각각은 인터리빙된 에피택셜 층들(214/216) 및 상단 에피택셜 층(214T)의 상부 부분(220A)(에피택셜 부분(220A)으로도 지칭됨), 및 기판(202)의 상부 부분을 패터닝함으로써 형성되는 베이스 부분(220B)을 포함한다. 베이스 부분(220B)은 여전히 기판(202)으로부터 돌출된 핀 형상을 가지며 핀 형상 베이스(220B)로도 또한 지칭된다. 마스크 층(218)은 포토리소그래피 및 에칭을 포함하는 패터닝 동작들을 사용함으로써 마스크 패턴으로 패터닝된다. 몇몇 실시예들에서, 블록(106)에서의 동작들은 더블 패터닝 또는 멀티 패터닝 프로세스를 포함하는 적합한 프로세스들을 사용하여 에피택셜 스택(212)을 패터닝한다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 재료 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기 정렬 프로세스를 사용하여 패터닝된 재료 층과 함께 형성된다. 그 후, 재료 층이 제거되고, 나머지 스페이서들 또는 맨드릴들은 그 후 패터닝된 마스크 층(218)에 정의된 개구들을 통해 건식 에칭(예를 들어, 반응성 이온 에칭), 습식 에칭 및/또는 다른 적합한 프로세스와 같은 에칭 프로세스에서 에피택셜 스택(212)을 패터닝하는 데 사용될 수 있다. 그에 따라 적층된 에피택셜 층들(214 및 216)은 인접한 핀들 사이에 트렌치들을 갖는 핀들(220)로 패터닝된다. 핀들(220) 각각은 기판(202)으로부터 Z 방향으로 위쪽으로 돌출하고 Y 방향으로 길이 방향으로 연장된다. 도 4에서, 2개의 핀들(220)이 X-방향을 따라 이격되어 있고, 하나의 핀은 제1 영역(204) 위에 배치되고 하나의 핀은 제2 영역(206) 위에 배치된다. 그러나, 핀들의 개수는 2개로 제한되지 않고, 1개만큼 적거나 또는 2개 초과일 수 있다. 특히, 예시된 실시예에서 2개의 핀들(220)이 서로 인접한 것으로 도시되어 있지만, 이는 단지 예시의 목적을 위한 것이다. 다양한 실시예들에서, 핀들(220)은 서로 인접하거나 또는 다른 핀들을 그 사이에 두고 서로 분리될 수 있다.
도 6a 내지 도 6d를 참조하면, 방법(100)은 인접 핀들(220) 사이의 트렌치들이 격리 피처(222)를 형성하기 위해 유전체 재료로 채워지는 블록(108)(도 1a)을 포함한다. 격리 피처(222)는 하나 이상의 유전체 층을 포함할 수 있다. 격리 피처(222)에 적합한 유전체 재료들은 실리콘 산화물들, 실리콘 질화물들, 실리콘 탄화물들, 플루오로실리케이트 유리(FSG), fluorosilicate glass, 로우-K 유전체 재료들, 및/또는 다른 적합한 유전체 재료들을 포함할 수 있다. 유전체 재료는 열 성장, CVD, HDP-CVD, PVD, ALD, 및/또는 스핀-온 기법들을 포함하는 임의의 적합한 기법에 의해 성막될 수 있다. 그 후, 화학 기계적 연마(CMP) 방법과 같은 평탄화 동작이 수행되어, 상단 에피택셜 층(214T)의 상부면이 격리 피처(222)로부터 노출된다. 블록(108)에서의 동작들은 후속적으로 격리 피처들(222)을 리세싱하여 쉘로우 트렌치 격리(STI) 피처들(STI 피처들(222)로도 또한 표시됨)를 형성한다. 건식 에칭, 습식 에칭, RIE, 및/또는 다른 에칭 방법들을 포함하는 임의의 적합한 에칭 기법이 격리 피처들(222)을 리세싱하는 데 사용될 수 있고, 예시적인 실시예에서, 이방성 건식 에칭이 핀들(220)을 에칭하지 않고 격리 피처들(222)의 유전체 재료를 선택적으로 제거하는 데 사용된다. 예시된 실시예에서, 마스크 층(218)은 격리 피처들(222)의 리세싱 이전에 수행된 CMP 프로세스에 의해 제거된다. 몇몇 실시예들에서, 마스크 층(218)은 격리 피처(222)를 리세싱하는 데 사용되는 에천트에 의해 제거된다. 예시된 실시예에서, STI 피처(222)는 핀형 베이스(220B)의 측벽들 상에 배치된다. STI 피처(222)의 상부면은 에피택셜 부분(220A)의 하부면(또는 핀형 베이스(220B)의 상부면)과 동일 평면일 수 있거나, 또는 약 1 nm 내지 약 10 nm에 대해 에피택셜 부분(220A)의 하부면(또는 핀형 베이스(220B)의 상부면) 아래에 있을 수 있다. 몇몇 실시예들에서, 라이너 층(223)은 격리 피처(222)를 성막하기 전에 핀들(220) 위에 블랭킷 성막된다. 몇몇 실시예들에서, 핀 라이너 층(223)은 SiN 또는 실리콘 질화물계 재료(예를 들어, SiON, SiCN 또는 SiOCN)로 이루어진다. 그 후, 도 6a 및 도 6b에 도시된 바와 같이, 라이너 층(223)은 핀들(220)의 에피택셜 부분(220A)(및 예시된 실시예에서 핀 형상 베이스(220B)의 상단 부분)이 노출되도록 리세싱된다.
도 7a 내지 도 7d를 참조하면, 방법(100)은 클래딩 층(226)이 핀들(220)의 측벽들 상에 성막되는 블록(110)(도 1a)을 포함한다. 몇몇 실시예들에서, 클래딩 층(226)은 에피택셜 층들(214) 또는 상단 에피택셜 층(206T)과 유사한 조성을 가질 수 있다. 일 예에서, 클래딩 층(226)은 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 이들의 공통 조성은 후속 에칭 프로세스에서 에피택셜 층들(214) 및 클래딩 층(226)의 선택적이고 동시적인 제거를 허용한다. 몇몇 실시예들에서, 클래딩 층(226)은 기상 에피택시(VPE, vapor phase epitaxy) 또는 분자 빔 에피택시(MBE, molecular beam epitaxy)를 사용하여 워크피스(200) 상의 블랭킷 층으로서 컨포멀 그리고 에피택셜하게 성장될 수 있다. 클래딩 층(226)의 선택적 성장의 정도에 따라, 격리 피처(222)를 노출시키기 위해 에치-백 프로세스가 수행될 수 있다.
도 7a 내지 도 8d를 참조하면, 방법(100)은 유전체 핀들(228)이 핀들(220) 사이의 트렌치들에 형성되는 블록(112)(도 1a)을 포함한다. 유전체 핀들(228)을 형성하기 위한 예시적인 프로세스는 제1 유전체 층(230)을 컨포멀 성막하는 단계 및 후속하여 핀들(220) 사이의 트렌치들에 제2 유전체 층(232)을 성막하는 단계를 포함한다. 제2 유전체 층(232)은 제1 유전체 층(230)에 의해 둘러싸인다. 제1 유전체 층(230)은 CVD, ALD, 또는 적합한 방법을 사용하여 컨포멀하게 성막될 수 있다. 제1 유전체 층(230)은 핀들(22) 사이의 트렌치들의 측벽들 및 하부면들을 라이닝한다. 그 다음, 제2 유전체 층(232)은 CVD, 고밀도 플라즈마 CVD(HDPCVD, high density plasma CVD), 및/또는 다른 적합한 프로세스를 사용하여 제1 유전체 층(230) 위에 성막된다. 몇몇 경우에, 제2 유전체 층(232)의 유전 상수는 제1 유전체 층(230)의 유전 상수보다 작다. 제1 유전체 층(230)은 실리콘, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 탄소 산질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 재료를 포함할 수 있다. 일 실시예에서, 제1 유전체 층(230)은 알루미늄 산화물을 포함한다. 제2 유전체 층(232)은 실리콘 산화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 옥시탄질화물, 또는 적합한 유전체 재료를 포함할 수 있다. 일 실시예에서, 제2 유전체 층(232)은 실리콘 산화물을 포함한다. 유전체 층들(230 및 232)은 그 후 에치 백된다. 에치 백 프로세스는 산소, 질소,불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합들을 사용하는 건식 에칭 프로세스를 포함할 수 있다. 후속하여, 제3 유전체 층(234)은 CVD, 고밀도 플라즈마 CVD(HDPCVD), 및/또는 다른 적합한 프로세스를 사용하여 유전체 층들(230 및 232) 위에 성막된다. 제3 유전체 층(234)은 하이-k 유전체 재료(예를 들어, k > 7)를 포함하고, 하이-k 유전체 층(234)으로도 또한 지칭된다. 몇몇 실시예들에서, 하이-k 유전체 층(234)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄 알루미늄 산화물(HfAlOx), 하프늄 실리케이트(HfSiOx), 알루미늄 산화물(Al2O3), 또는 다른 적합한 하이-k 유전체 재료를 포함할 수 있다. 유전체 층(234)의 성막 후에, 워크피스(200)는 상단 에피택셜 층(214T)을 노출시키기 위해 화학적 기계적 연마(CMP) 프로세스를 사용하여 평탄화된다. 도 8a 및 도 8b에 도시된 바와 같이, CMP 프로세스의 종료 시에, 유전체 층들(230, 232 및 234)은 핀들(220) 사이에 유전체 핀들(228)을 집합적으로 정의한다. 유전체 핀들(228)은 또한 하이브리드 핀들(228)로 지칭될 수 있다.
도 9a 내지 도 9d를 참조하면, 방법(100)은 핀들(220)의 상단 에피택셜 층(214T)이 제거되는 블록(114)(도 1a)을 포함한다. 블록(114)에서, 워크피스(200)는 유전체 핀들(228)을 실질적으로 손상시키지 않으면서 최상부 채널 층(216)을 노출시키기 위해 상단 에피택셜 층(214T) 및 클래딩 층(226)의 일부를 선택적으로 제거하도록 에칭된다. 몇몇 경우에, 상단 에피택셜 층(214T) 및 클래딩 층(226)이 실리콘 게르마늄(SiGe)으로 형성되기 때문에, 블록(114)에서의 에칭 프로세스는 실리콘 게르마늄(SiGe)에 대해 선택적일 수 있다. 예를 들어, 클래딩 층(226) 및 상단 에피택셜 층(214T)은 암모늄 수산화물(NH4OH), 수소 불화물(HF), 수소 과산화물(H2O2), 또는 이들의 조합을 포함하는 선택적 습식 에칭 프로세스를 사용하여 에칭될 수 있다. 상단 에피택셜 층(206T) 및 클래딩 층(226)의 일부를 제거한 후, 유전체 핀들(224), 특히 제3 유전체 층(234)은 최상부 에피택셜 층(216) 위로 상승한다.
도 10a 내지 도 10d를 참조하면, 방법(100)은 더미 게이트 스택들(240)이 핀들(220)의 채널 영역들 위에 형성되는 블록(116)(도 1a)을 포함한다. 몇몇 실시예들에서, 더미 게이트 스택(240)이 기능적 게이트 구조물들에 대한 플레이스홀더 역할을 하는 게이트 대체 프로세스(또는 게이트-라스트(gate-last) 프로세스)가 채택된다. 다른 프로세스들 및 구성이 가능하다. 예시된 실시예에서, 더미 게이트 스택(240)은 더미 유전체 층 및 더미 유전체 층 위에 배치된 더미 전극을 포함한다. 패터닝을 목적으로, 게이트 상단 하드 마스크(242)가 더미 게이트 스택(240) 위에 성막된다. 게이트 상단 하드 마스크(242)는 다층일 수 있고, 실리콘 질화물 마스크 층(242A) 및 실리콘 질화물 마스크 층(242A) 위의 실리콘 산화물 마스크 층(242B)을 포함할 수 있다. 더미 게이트 스택(240) 아래 놓인 핀들(220)의 영역들은 채널 영역들로 지칭될 수 있다. 핀(220-1) 또는 핀(220-2)의 채널 영역들 각각은 소스/드레인 형성을 위해 2개의 소스/드레인 영역들 사이에 샌드위치된다. 예시적인 프로세스에서, 더미 게이트 스택(240)의 더미 유전체 층은 CVD에 의해 워크피스(200) 위에 블랭킷 성막된다. 더미 전극을 위한 재료 층이 그 후 더미 유전체 층 위에 블랭킷 성막된다. 더미 유전체 층 및 더미 전극을 위한 재료 층은 그 후 더미 게이트 스택(240)을 형성하기 위해 포토리소그래피 프로세스들을 사용하여 패터닝된다. 몇몇 실시예들에서, 더미 유전체 층은 실리콘 산화물을 포함할 수 있고, 더미 전극은 다결정 실리콘(폴리실리콘)을 포함할 수 있다.
도 11a 내지 도 11d를 참조하면, 방법(100)은 측벽 스페이서들(244)이 더미 게이트 스택들(240)의 측벽 상에 형성되는 블록(118)(도 1a)을 포함한다. 몇몇 실시예들에서, 측벽 스페이서들(244)은 약 2 nm 내지 약 10 nm의 두께를 가질 수 있다. 몇몇 실시예들에서, 측벽 스페이서들(244)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, SiCN, 실리콘 산탄화물, SiOCN, 로우-K 재료, 및/또는 이들의 조합들과 같은 유전체 재료를 포함할 수 있다. 몇몇 실시예들에서, 측벽 스페이서들(244)은 라이너 스페이서 층(244A) 및 메인 스페이서 층(244B)과 같은 다수의 층들을 포함한다. 예로서, 측벽 스페이서들(244)은 CVD 프로세스, SACVD(subatmospheric CVD) 프로세스, 유동성 CVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 기타 적합한 프로세스와 같은 프로세스들을 사용하여 디바이스(200) 위에 유전체 재료를 컨포멀 증착함으로써 형성될 수 있다. 유전체 재료의 컨포멀 성막에 이어, 측벽 스페이서들(244)을 형성하는 데 사용된 유전체 재료의 부분들이 에치 백되어 (예를 들어, 소스/드레인 영역에서) 더미 게이트 스택(240)에 의해 커버되지 않은 핀들(220)의 부분들을 노출시킬 수 있다. 몇몇 경우에, 에치 백 프로세스는 더미 게이트 스택(240)의 상부면을 따라 측벽 스페이서들(244)을 형성하는 데 사용되는 유전체 재료의 부분들을 제거하여, 게이트 상단 하드 마스크(242)를 노출시킨다. 몇몇 실시예들에서, 에치 백 프로세스는 습식 에칭 프로세스, 건식 에칭 프로세스, 다단계 에칭 프로세스, 및/또는 이들의 조합을 포함할 수 있다. 에치 백 프로세스 후에, 측벽 스페이서들(244)은 더미 게이트 스택(240)의 측벽들 상에 배치된 채로 유지된다는 점에 유의한다.
도 12a 내지 도 12d를 참조하면, 방법(100)은 핀들(220)의 소스/드레인 영역들은 리세싱되어 제1 영역(204)에 소스/드레인 리세스들(250-1) 및 제2 영역(206)에 소스/드레인 리세스들(250-2)(총체적으로 소스/드레인 리세스(250))을 형성하는 블록(120)(도 1a)을 포함한다. 더미 게이트 스택(240) 및 측벽 스페이서들(244)이 에칭 마스크로서 기능하여, 워크피스(200)는 핀들(220)의 소스/드레인 영역들 위에 소스/드레인 리세스들(250)을 형성하도록 이방성으로 에칭된다. 몇몇 실시예들에서, 블록(120)에서의 동작들은 에피택셜 층들(214 및 216), 클래딩 층(226) 뿐만 아니라, 핀형 베이스(220B)의 상단 부분을 소스/드레인 영역들로부터 제거함으로써, 소스/드레인 리세스들(250) 내의 격리 피처(222)를 노출시킨다. 예시된 실시예에서, 소스/드레인 리세스들(250)은 핀 형상 베이스(220B) 내로 연장되고, 격리 피처(222)의 상부면 아래에 있다. 블록(120)에서의 이방성 에칭은 건식 에칭 프로세스를 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는 수소,불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합들을 이용할 수 있다.
도 13a 내지 도 13d를 참조하면, 방법(100)은 내부 스페이서들(252)이 에피택셜 층들(214)의 측방향 단부들 상에 형성되는 블록(122)(도 1a)을 포함한다. 몇몇 실시예들에서, 에피택셜 층들(214)의 측방향 단부들 상에 공동들을 형성하도록 에피택셜 층들(214)을 리세싱하기 위해 측방향 에칭(또는 수평 리세싱)이 수행된다. 에피택셜 층들(214)의 에칭량은 약 2 nm 내지 약 10 nm의 범위일 수 있다. 에피택셜 층(214)이 SiGe인 경우, 측방향 에칭 프로세스는 암모늄 수산화물(NH4OH), 테트라메틸암모늄 수산화물(TMAH), 에틸렌디아민 피로카테콜(EDP), 또는 수산화칼륨(KOH) 용액들과 같은(그러나 이에 제한되는 것은 아님) 에천트를 사용할 수 있다. 후속하여, 절연 층이 소스/드레인 리세스들(250)에 성막되고 에피택셜 층들(214)의 측방향 단부들 상의 공동들을 채운다. 절연 층은 SiN, SiOC, SiOCN, SiCN, SiO2, 및/또는 다른 적합한 재료와 같은 유전체 재료를 포함할 수 있다. 몇몇 실시예들에서, 절연 층은 예를 들어 ALD 또는 임의의 다른 적합한 방법에 의해 컨포멀 성막된다. 절연 층의 컨포멀 성막 후, 공동들 외부에서 절연 층을 부분적으로 제거하기 위해 에치 백 프로세스가 수행된다. 이 에칭에 의해 절연 층은 실질적으로 공동들 내에 남아서 내부 스페이서들(252)을 형성한다.
도 14a 내지 도 14d를 참조하면, 방법(100)은 베이스 에피택셜 층(254)이 제1 영역(204) 및 제2 영역(206) 모두에서 핀형 베이스(220B)의 리세싱된 상부면으로부터 에피택셜 성장되는 블록(124)(도 1a)을 포함한다. 예로서, 베이스 에피택셜 층(254)의 에피택셜 성장은 기상 에피택시(VPE, Vapor-Phase Epitaxy), 초고진공 CVD(UHV-CVD, Ultra-High Vacuum CVD), 분자 빔 에피택시(MBE, molecular beam epitaxy), 및/또는 다른 적합한 프로세스들에 의해 수행될 수 있다. 몇몇 실시예들에서, 베이스 에피택셜 층(254)은 실리콘(Si)과 같은 기판(202)과 동일한 재료를 포함한다. 몇몇 대안적인 실시예들에서, 베이스 에피택셜 층(254)은 실리콘 게르마늄(SiGe)과 같은 기판(202)과 상이한 반도체 재료를 포함한다. 도 14b에 도시된 바와 같이, 베이스 에피택셜 층(254)은 이것이 격리 피처(222)의 상부면 위로 상승할 때 패싯된 성장을 나타낼 수 있어서, 격리 피처(222) 위의 베이스 에피택셜 층(254)의 폭은 (더미 게이트 스택(240) 아래) 격리 피처(222) 위의 핀형 베이스(220B)의 폭보다 더 크다. 몇몇 실시예들에서, 베이스 에피택셜 층(254)은 실질적으로 도펀트가 없다(즉, 약 0 cm-3 내지 약 1x1017 cm-3의 외부 도펀트 농도를 가짐). 비교로서, 일 예에서 핀형 베이스(220B)는 약하게 도핑되고 베이스 에피택셜 층(254)보다 더 높은 도핑 농도를 갖는다. 도 14c 및 도 14d를 참조하면, 베이스 에피택셜 층(254)의 성장은 베이스 에피택셜 층(254)의 상부면이 더미 게이트 스택(240) 아래의 핀형 베이스(220B)의 상부면 위에 있도록 시간 제어 하에 있다. 즉, 베이스 에피택셜 층(254)은 예시된 실시예에서 최하부 내부 스페이서들(252)의 측벽들을 부분적으로 커버한다.
도 15a 내지 도 15d를 참조하면, 방법(100)은 제1 영역(204) 및 제2 영역(206) 모두에서 베이스 에피택셜 층(254) 위에 절연 층(256)이 형성되는 블록(126)(도 1a)을 포함한다. 몇몇 실시예들에서, 절연 층(256)은 실리콘 산화물(SiO2), 알루미늄 산화물(AlOx), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 탄소 산질화물(SiCON), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 또는 이들의 조합을 포함한다. 절연 층(256)은 후속 프로세스들에서 형성될 에피택셜 소스/드레인 피처들과 접촉하는 것으로부터 베이스 에피택시 층(254)을 절연시켜 벅(buck) 기판으로의 누설 전류를 억제한다. 몇몇 실시예들에서, 절연 층(256)은 소스/드레인 리세스들(250)의 측벽들 및 베이스 에피택셜 층(254)을 커버하는 플라즈마 강화 화학 기상 증착(PECVD) 프로세스를 사용하여 소스/드레인 리세스들(250)에 먼저 성막된다. PECVD 프로세스 하의 성막은 일반적으로 리세스의 하단 부분에서 더 두껍고 측벽들 상에서 더 얇은 성막된 층을 형성하기 때문에, 소스/드레인 리세스들(250)의 측벽들로부터 절연 층(256)을 제거하고 결정된 높이(h1)까지 (예를 들어, 에칭 시간을 제어함으로써) 절연 층(256)을 약간 리세싱하기 위해 에치 백 프로세스가 후속적으로 수행되어, 최하부 에피택셜 층(216)이 도 15c 및 15d에 도시된 바와 같이 절연 층(256)에 의해 완전히 커버된다. 몇몇 실시예들에서, 높이(h1)는 약 20 nm 내지 약 28 nm 범위이다. 소스/드레인 리세스들(250)의 측벽들에서 절연 층(256)을 제거하는 것은 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 RIE 프로세스와 같은 적합한 에칭 프로세스를 포함할 수 있다. 다양한 실시예들에서, 절연 층(256)의 상부면은 하단까지 제2 에피택셜 층(216)의 하부면 아래에 있다. 도 15b를 참조하면, 에어 갭들(258)은 절연 층(256)에 의해 캡핑된 소스/드레인 리세스들(250)의 코너 영역들에서 트랩핑될 수 있다. 에어 갭들(258)의 높이(h2)는 약 4 nm 내지 약 6 nm의 범위일 수 있다. "에어 갭"이라는 용어는 실질적인 피처들을 둘러쌈으로서 규정되는 보이드를 설명하는 데 사용되며, 여기서 보이드는 공기, 질소, 주변 가스들, 이전 또는 현재 제조 프로세스에 사용되는 기체 화학물들, 또는 이들의 조합들을 포함할 수 있다.
다양한 실시예들에서, 소스/드레인 리세스들(250)은 높은 종횡비를 가질 수 있고, 절연 층(256)의 성막 동안 유전체 재료가 소스/드레인 리세스들(250)의 상단 개구부들을 캡핑하는 것을 방지하기 위해 블록(126)에서의 동작들은 주기적 성막 프로세스를 채택할 수 있다. 순환 성막 프로세스에서, 블록(126)에서의 동작들은 소스/드레인 리세스들(250)의 상단 개구의 에지들에서 축적되는 유전체 재료를 제거하고 주기를 통해 절연 층(256)의 두께를 점진적으로 성장시키기 위해 유전체 재료 성막과 에칭 프로세스 사이에서 교번한다. 에칭 프로세스는 또한 소스/드레인 리세스들(250)의 측벽들로부터 유전체 재료를 제거하는 것을 돕는다. 일부 예들에서, 순환 성막 프로세스는 약 1 사이클 내지 약 5 사이클이 걸릴 수 있다.
도 16a 내지 도 16d를 참조하면, 방법(100)은 절연 층(256)이 에치 백 프로세스에서 제2 영역(206)에 리세싱되는 블록(128)(도 1a)을 포함한다. 제2 영역(206)의 소스/드레인 리세스들(250-2)을 노출시키는 개구부들을 갖는 마스크 층(260)은 제2 영역(206)의 절연 층(256)에 대한 에칭 프로세스를 제한한다. 마스크 층(260)은 하단 반사 방지 코팅(BARC, bottom anti-reflective coating) 층일 수 있고 포토리소그래피 프로세스를 사용함으로서 패터닝되며, 이는 마스크 층(260) 상에 레지스트 층을 형성하는 단계, 리소그래피 노광 프로세스에 의해 레지스트를 노출시키는 단계, 노출 후 베이크 프로세스를 수행하는 단계, 마스크 층(260)의 일부를 노출시키는 패터닝된 레지스트 층을 형성하기 위해 레지스트 층을 현상하는 단계, 마스크 층(260)을 패터닝하는 단계, 및 마지막으로 패터닝된 레지스트 층을 제거하는 단계를 포함할 수 있다. 에치 백 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스 또는 RIE 프로세스와 같은 적합한 에칭 프로세스를 사용할 수 있다. 에치 백 프로세스는 최하부 에피택셜 층(216)의 측벽들이 완전히 노출되도록 (예를 들어, 에칭 시간을 제어함으로써) 소스/드레인 리세스들(250-2) 내의 절연 층(256)을 결정된 높이(h3)로 리세싱한다. 몇몇 실시예들에서, 높이(h3)는 약 4 nm 내지 약 6 nm 범위이다. 다양한 실시예들에서, 도 16d에 도시된 바와 같이, 제2 영역(206)에서 절연 층(256)의 상부면은 최하부 에피택셜 층(216)의 하부면 아래에 있고 최하부 내부 스페이서(252)는 부분적으로 노출된다. 도 16b를 참조하면, 소스/드레인 리세스들(250-2)의 코너 영역들에 미리 트랩핑된 에어 갭들(258)은 소스/드레인 리세스들(250-2)에서 절연 층(256)의 씨닝으로 인해 해제될 수 있다. 그 후, 마스크 층(260)은 에칭, 레지스트 스트리핑 또는 플라즈마 애싱과 같은 적합한 프로세스에서 제거된다.
도 17a 내지 도 17d를 참조하면, 방법(100)은 제1 에피택셜 소스/드레인 피처들(264-1)이 소스/드레인 리세스들(250-1)에서 형성되고 제2 에피택셜 소스/드레인 피처들(264)이 소스/드레인 리세스들(250-2)에 형성되는(소스/드레인 피처(264)로서 총칭됨) 블록(130)(도 1a)을 포함한다. 실시예에서, 에피택셜 소스/드레인 피처들(264)을 형성하는 것은 MBE 프로세스, 화학 기상 증착 프로세스, 및/또는 다른 적합한 에피택셜 성장 프로세스들에 의해 하나 이상의 반도체 층을 에피택셜 성장시키는 것을 포함한다. 추가 실시예에서, 에피택셜 소스/드레인 피처들(264)은 n 타입 도펀트 또는 p 타입 도펀트로 인시튜 또는 엑스시튜 도핑된다. 예를 들어, 몇몇 실시예들에서, 에피택셜 소스/드레인 피처들(264)은 n 타입 FET에 대한 에피택셜 소스/드레인 피처들을 형성하기 위해 인으로 도핑된 실리콘을 포함한다. 몇몇 실시예들에서, 에피택셜 소스/드레인 피처들(264)은 p 타입 FET에 대한 에피택셜 소스/드레인 피처들을 형성하기 위해 붕소로 도핑된 실리콘-게르마늄(SiGe)을 포함한다. 에피택셜 소스/드레인 피처들(264)의 반도체 층들은 에피택셜 층들(216)의 측방향 단부들과 같은 소스/드레인 리세스들에 노출된 상이한 반도체 표면들 상에서 선택적으로 성장된다. 절연 층(256)이 베이스 에피택셜 층(254)의 상부면을 커버하기 때문에, 에피택셜 소스/드레인 피처들(264)의 에피택셜 성장은 그로부터 발생하지 않는다. 즉, 절연 층(256)은 에피택셜 소스/드레인 피처들(264)의 하단으로부터 핀형 베이스(220B)(또는 기판(202))로의 가능한 전류 경로를 차단한다. 따라서 기판 누설 전류가 크게 감소된다. 또한, 제1 영역(204)의 에피택셜 소스/드레인 피처들(264-1)은 제2 영역(206)의 에피택셜 소스/드레인 피처들(264-2)보다 더 작은 높이와 더 작은 체적을 갖는다. 에피택셜 소스/드레인 피처들(264-1)은 상단 에피택셜 층들(216)과 접촉하지만 하단 층들(예를 들어, 도 17c에 도시된 바와 같은 최하부 층)과는 접촉하지 않는다. 비교로서, 에피택셜 소스/드레인 피처(264-2)는 제2 영역(206)에서 모든 이용가능한 에피택셜 층들(216)과 접촉한다. 따라서, 제1 영역(204)의 후속 프로세스들에서 형성된 GAA 트랜지스터들은 제2 영역(206)에 형성된 GAA 트랜지스터들보다 더 적은 기능적 채널 층들을 가질 것이다.
도 17b를 참조한다. 에피택셜 소스/드레인 피처들(264)은 패싯된 성장을 나타낼 수 있다. 에어 갭들(266)은 에피택셜 소스/드레인 피처(264-1)의 하부면과 절연 층(256)의 상부면 사이에 형성될 수 있다. 에어 갭들(266)은 에어 갭들(258) 위에 적층된다. 에어 갭들(266)은 약 12 nm 내지 약 24 nm 범위의 높이(h4)를 가질 수 있다. 에어 갭들(268)은 에피택셜 소스/드레인 피처(264-2)의 하부면과 절연 층(256)의 상부면 사이에 형성될 수 있다. 에어 갭들(268)은 에어 갭들(266) 아래에 위치된다. 그러나, 에어 갭들(268)은 소스/드레인 리세스들(250-2)의 코너 영역들로부터 위쪽으로 연장되기 때문에, 에어 갭들(268)은 에어 갭들(258, 266, 268) 중에서 가장 큰 높이와 가장 큰 부피를 갖는다. 에어 갭들(268)은 약 15 nm 내지 약 30 nm 범위의 높이(h5)를 가질 수 있다.
도 18a 내지 도 18d를 참조하면, 방법(100)은 콘택 에칭 스탑 층(CESL, contact etch stop layer)(270) 및 층간 유전체 층(ILD)(272)이 워크피스(200)의 전면 상에 성막되는 블록(132)(도 1a)을 포함한다. 예시적인 프로세스에서, CESL(270)은 먼저 워크피스(200) 위에 컨포멀하게 성막되고 ILD 층(272)은 CESL(270) 위에 성막된다. CESL(270)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 및/또는 당업계에 공지된 다른 재료들을 포함할 수 있다. CESL(270)은 ALD, 플라즈마 강화 화학 기상 증착(PECVD) 프로세스 및/또는 다른 적합한 성막 또는 산화 프로세스들을 사용하여 성막될 수 있다. 몇몇 실시예들에서, ILD 층(272)은 SiCN, SiON, SiOCN, 테트라에틸오르토실리케이트(TEOS, tetraethylorthosilicate) 산화물, 비-도핑된 실리케이트 유리, 또는 도핑된 실리콘 산화물, 예컨대 보로포스포실리케이트 유리(BPSG, borophosphosilicate glass), 용융 실리카 유리(FSG, fused silica glass), 포스포실리케이트 유리(PSG, phosphosilicate glass), 붕소 도핑된 실리콘 유리(BSG, boron doped silicon glass), 및/또는 다른 적합한 유전체 재료들과 같은 재료들을 포함한다. ILD 층(272)은 스핀-온 코팅, FCVD 프로세스, 또는 다른 적합한 성막 기법에 의해 성막될 수 있다. 몇몇 실시예들에서, ILD 층(272)의 형성 후에, 워크피스(200)는 ILD 층(272)의 무결성을 개선하기 위해 어닐링될 수 있다. 과잉 재료들(게이트 상단 하드 마스크(242)를 포함)을 제거하기 위해 그리고 더미 게이트 스택들(240)의 상부면들을 노출시키기 위해, 평탄화 프로세스(예컨대, CMP 프로세스)가 워크피스(200)에 수행되어 평탄한 상부면을 제공할 수 있다. 더미 게이트 스택들(240)의 상부면들은 평탄한 상부면 상에 노출된다.
도 19a 내지 도 19d를 참조하면, 방법(100)은 더미 게이트 스택들(240), 에피택셜 층(214) 및 클래딩 층(226)이 선택적으로 제거되는 블록(134)(도 1b)을 포함한다. 블록(132)의 끝에 노출된 더미 게이트 스택들(240)은 선택적 에칭 프로세스에 의해 워크피스(200)로부터 제거된다. 선택적 에칭 프로세스는 선택적 습식 에칭 프로세스, 선택적 건식 에칭 프로세스, 또는 이들의 조합일 수 있다. 도시된 실시예들에서, 선택적 에칭 프로세스는 에피택셜 층들(216) 및 측벽 스페이서들(244)을 실질적으로 손상시키지 않고 더미 유전체 층 및 더미 전극을 선택적으로 제거한다. 더미 게이트 스택들(240)의 제거는 채널 영역들 위에 게이트 트렌치들(274)을 초래한다. 더미 게이트 스택들(240)의 제거 후에, 채널 영역들의 에피택셜 층들(214), 에피택셜 층들(216), 및 클래딩 층(226)이 게이트 트렌치들(274)에서 노출된다. 후속하여, 블록(134)에서의 동작들은 에피택셜 층들(216)을 릴리즈(release)하기 위해 게이트 트렌치들(274)로부터 에피택셜 층들(214) 및 클래딩 층들(226)을 선택적으로 제거한다. 에피택셜 층들(214) 및 클래딩 층(226)의 선택적 제거는 선택적 건식 에칭, 선택적 습식 에칭, 또는 다른 선택적 에칭 프로세스들에 의해 구현될 수 있다. 몇몇 실시예들에서, 선택적 습식 에칭은 수산화암모늄(NH4OH), 불화수소(HF), 과산화수소(H2O2), 또는 이들의 조합(예를 들어, 수산화암모늄-과산화수소-물 혼합물을 포함하는 APM 에칭)을 포함한다. 몇몇 대안적인 실시예들에서, 선택적 제거는 실리콘 게르마늄 산화에 이은 실리콘 게르마늄 산화물 제거를 포함한다. 예를 들어, 산화는 오존 세정에 의해 제공될 수 있고, 그 후 실리콘 게르마늄 산화물이 NH4OH와 같은 에천트에 의해 제거된다. 릴리즈된 에피택셜 층들(216)은 또한 채널 층들(또는 채널 부재들)(216)로 표시되거나 피처의 나노스케일로 인해 나노구조물들(216)로 지칭된다. 채널 층들(216)이 시트 또는 나노시트와 유사한 도시된 실시예에서, 채널 층 릴리즈 프로세스는 또한 시트 형성 프로세스로 지칭될 수 있다. 채널 층들(216)은 시트 형성 프로세스의 종료 시에 둥근 코너들을 가질 수 있다. 채널 층들(216)은 Z 방향을 따라 수직으로 적층된다. 모든 채널 층들(216)은 클래딩 층(226)에 의해 예약된 거리만큼 유전체 핀들(228)로부터 이격된다. 그러나, 도 19c 및 도 19d에 도시된 바와 같이, 영역(204)에서, 적어도 최하부 채널 층(216)은 절연 층(256)에 의해 측방향으로 샌드위칭되고 에피택셜 소스/드레인 피처(264-1)와 접촉하지 않는다. 따라서, 영역(204)에 형성된 GAA 트랜지스터는 영역(206)의 대응물보다 기능이 적은 채널 층을 하나 갖는다. 대안적인 실시예에서, 영역(204)의 절연 층(256)은 2개 이상의 하단 채널 층들(216)이 에피택셜 소스/드레인 피처들(264-1)과 접촉하는 것을 차단하기 위해 더 큰 높이로 성막될 수 있다. 따라서, 영역(204)에 형성된 GAA 트랜지스터는 영역(206)의 대응물보다 적은 2개 이상의 기능 채널 층들을 가질 수 있다.
도 20a 내지 도 20d를 참조하면, 방법(100)은 게이트 구조물들(276)(기능적 게이트 구조물들(276) 또는 금속 게이트 구조물들(276)로도 또한 공지됨)이 채널 층(216) 각각과 맞물리도록 게이트 트렌치들(274)에 형성되는 블록(136)(도 1b)을 포함한다. 게이트 구조물들(276) 각각은 채널 층들(216) 상에 배치된 계면 층(278), 계면 층(278) 상에 배치된 하이-k 유전체 층(280), 및 게이트 유전체 층(280) 위의 게이트 전극 층(282)을 포함한다. 계면 층(278) 및 하이-k 유전체 층(280)은 총칭하여 게이트 유전체 층으로 지칭된다. 계면 층(278)은 실리콘 산화물을 포함할 수 있으며, 사전 세정 프로세스의 결과로서 형성될 수 있다. 예시적인 사전 세정 프로세스는 RCA SC-1(암모니아, 과산화수소 및 물) 및/또는 RCA SC-2(염산, 과산화수소 및 물)의 사용을 포함할 수 있다. 사전-세정 프로세스는 채널 층들(216)의 노출된 반도체 표면들 및 핀형 베이스(202B)의 노출된 반도체 표면들을 산화시켜 계면 층을 형성한다. 즉, 격리 피처(222)의 노출된 유전체 표면들은 계면 층(278)에 의해 커버되지 않을 수 있다. 그 후 하이-k 유전체 층(280)은 ALD, CVD 및/또는 다른 적합한 방법들을 사용하여 계면 층(278) 위에 성막된다. 하이-k 유전체 층(280)은 또한 격리 피처(222)의 노출된 표면들을 커버한다. 하이-k 유전체 층(280)은 하이-k 유전체 재료들을 포함한다. 일 실시예에서, 하이-k 유전체 층(280)은 하프늄 산화물을 포함할 수 있다. 대안적으로, 하이-k 유전체 층(280)은 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 이트륨 산화물(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 산화물(HfLaO) 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 이들의 조합들, 또는 다른 적합한 재료와 같은 다른 하이-k 유전체들을 포함할 수 있다.
하이-k 유전체 층(280)의 형성 후에, 게이트 전극 층(282)이 하이-k 유전체 층(280) 위에 성막된다. 게이트 전극 층(282)은 적어도 하나의 일함수 층 및 금속 충전 층을 포함하는 다층 구조물일 수 있다. 예를 들어, 적어도 하나의 일함수 층은 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 질화물(TaAlN), 탄탈륨 알루미늄 탄화물(TaAlC), 탄탈륨 탄질화물(TaCN), 또는 탄탈륨 탄화물(TaC)을 포함할 수 있다. 금속 충전 층은 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈륨 실리콘 질화물(TaSiN), 구리( Cu), 다른 내화 금속들, 또는 다른 적합한 금속 재료들, 또는 이들의 조합을 포함할 수 있다. 다양한 실시예들에서, 게이트 전극 층(282)은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 도면들에 명시적으로 도시되어 있지는 않지만, 게이트 구조물들(276)은 결합 게이트 구조물서 성막되고, 그 후 유전체 핀들(228)이 결합 게이트 구조물을 서로 분리되는 게이트 구조물들(276)로 분리할 때까지 에치백된다. 유전체 핀들(228)은 또한 이웃하는 게이트 구조물들(276) 사이에 전기적 격리를 제공한다. 게이트 구조물들(276)의 에치백은 질산, 염산, 황산, 수산화암모늄, 과산화수소, 또는 이들의 조합을 사용하는 선택적 습식 에칭 프로세스를 포함할 수 있다. 도시된 실시예에서, 채널 층들(216) 각각은 개개의 게이트 구조물(276)에 의해 감싸진다. 블록(136)의 끝에서, 유전체 핀들(228)의 돌출 부분들, 특히 제3 유전체 층(234)은 도 20a에 예시된 바와 같이 채널 영역들에서 에치 백될 수 있다.
도 21a 내지 도 21d를 참조하면, 방법(100)은 금속 캡 층(284), 자기 정렬된 캡(SAC, self-aligned cap) 층(286), 및 게이트 컷 피처(288), 및 소스/드레인 콘택(290)이 워크피스(200)의 전면에 형성되는 블록(138)(도 1a)을 포함한다. 몇몇 실시예들에서, 금속 캡 층(284)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐(W), 루테늄(Ru), 코발트(Co), 또는 니켈(Ni)을 포함할 수 있고, PVD, CVD 또는 금속 유기 화학 기상 증착(MOCVD, metal organic chemical vapor deposition)을 사용하여 성막될 수 있다. 일 실시예에서, 금속 캡 층(284)은 FFW(fluorine-free tungsten)와 같은 텅스텐(W)을 포함하고, PVD에 의해 성막된다. 금속 캡 층(284)은 게이트 구조물들(276)과 전기적으로 연결된다. 금속 캡 층(284)의 성막 후에, SAC 층(286)은 CVD, PECVD, 또는 적합한 성막 프로세스에 의해 워크피스(200) 위에 성막된다. SAC 층(286)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 옥시탄질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 재료를 포함할 수 있다. 포토리소그래피 프로세스들 및 에칭 프로세스들은 그 후 유전체 핀들의 상부면들을 노출시키기 위해 성막된 SAC 층(286)을 에칭하여 게이트 컷 개구들을 형성하도록 수행된다. 그 후, 유전체 재료가 성막되고 CMP 프로세스에 의해 평탄화되어 게이트 컷 개구들에 게이트 컷 피처(288)를 형성한다. 게이트 컷 피처(288)를 위한 유전체 재료는 HDPCVD, CVD, ALD, 또는 적합한 성막 기법을 사용하여 성막될 수 있다. 몇몇 경우에, 게이트 컷 피처(288)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 옥시탄질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 재료를 포함할 수 있다. 몇몇 실시예들에서, 게이트 컷 피처(288) 및 SAC 층(286)은 에칭 선택도를 도입하기 위해 상이한 조성들을 가질 수 있다. 게이트 컷 피처(288) 및 바로 아래에 있는 대응 유전체 핀(228)은 금속 캡 층(284)을 세그먼트로 집합적으로 분리한다. 소스/드레인 콘택(290)은 텅스텐(W), 루테늄(Ru), 코발트(Co), 구리(Cu), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 몰리브덴(Mo), 니켈(Ni) 또는 이들의 조합을 포함하며, PVD, CVD, 또는 금속 유기 화학 기상 증착(MOCVD)을 사용하여 성막될 수 있다. 워크피스(200)는 또한 콘택 저항을 추가로 감소시키기 위해 소스/드레인 콘택(290)과 에피택셜 소스/드레인 피처들(264) 사이에 실리사이드 피처(292)를 포함할 수 있다. 실리사이드 피처(292)는 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 이들의 조합, 또는 다른 적합한 화합물들을 포함할 수 있다. 대안적으로, 실리사이드 형성은 건너뛸 수 있고 소스/드레인 콘택(290)은 소스/드레인 피처(264)와 직접 접촉한다.
워크피스(200)는 당업계에 공지된 다양한 피처들 및 영역들을 형성하기 위해 추가 프로세싱을 거칠 수 있다. 예를 들어, 후속 프로세싱은 하나 이상의 다중 게이트 디바이스들을 포함할 수 있는 기능 회로를 형성하기 위해 다양한 피처들을 연결하도록 구성되는, 다양한 콘택들, 비아들, 금속 라인들, 및 다층 상호연결 피처들(예를 들어, 금속 층들 및 층간 유전체들)을 기판(202) 상에 형성할 수 있다. 예를 더하기 위해, 다층 상호연결부는 비아들 또는 콘택들과 같은 수직적 상호연결부들과, 금속라인들과 같은 수평적 상호연결부들을 포함할 수 있다. 다양한 상호연결 피처들은 구리, 텅스텐 및/또는 실리사이드를 비롯한 다양한 도전성 물질들을 이용할 수 있다. 하나의 예시에서, 구리 관련 다층 상호연결 구조물을 형성하기 위해 다마신 및/또는 듀얼 다마신 공정이 이용된다. 더욱이, 추가적인 프로세스 단계들은 방법(100) 전에, 그 동안에, 및 그 후에 구현될 수 있고, 위에서 설명된 일부 프로세스 단계들은 방법(100)의 다양한 실시예들에 따라 대체되거나 제거될 수 있다.
이제 방법(100')으로 표시된 방법(100)의 대안적인 실시예에 대한 흐름도를 나타내는 도 1b를 참조한다. 방법(100')은 블록들(102-124)에서의 동작들을 통해 진행한다. 블록(124)에서의 동작 후에, 방법(100')은 블록들(125 및 127)에서의 동작들로 진행한다. 블록(127)에서의 동작 후에, 방법(100')은 블록들(130-138)에서의 동작들을 통해 계속 진행한다. 방법(100’)은 도 22a 내지 도 24d와 함께 아래에서 설명된다. 간결함을 위해 공유되는 동작들은 아래에서 반복되지 않는다.
도 22a 내지 도 22d를 참조하면, 블록(122)에서의 동작들 후에, 방법(100')은 제1 영역(204)의 베이스 에피택셜 층(254)이 추가 높이에 대해 계속 성장하는 블록(125)(도 1b)을 포함한다. 몇몇 실시예들에서, 추가 높이는 약 20 nm 내지 약 28 nm의 범위일 수 있어, 도 22c에 도시된 바와 같이 제1 영역(204)의 베이스 에피택셜 층(254)이 최하부 에피택셜 층(216)의 측벽들을 완전히 커버할 수 있다. 도 22b에 도시된 바와 같이, 제1 영역(204)의 소스/드레인 리세스(250-1)를 노출시키는 개구부들을 갖는 마스크 층(260)은 제1 영역(204)에 대한 추가 에피택셜 성장을 억제한다. 마스크 층(260)은 하단 반사 방지 코팅(BARC) 층일 수 있고 포토리소그래피 프로세스를 사용함으로서 패터닝되며, 이는 마스크 층(260) 상에 레지스트 층을 형성하는 단계, 리소그래피 노광 프로세스에 의해 레지스트를 노출시키는 단계, 노출 후 베이크 프로세스를 수행하는 단계, 마스크 층(260)의 일부를 노출시키는 패터닝된 레지스트 층을 형성하기 위해 레지스트 층을 현상하는 단계, 마스크 층(260)을 패터닝하는 단계, 및 마지막으로 패터닝된 레지스트 층을 제거하는 단계를 포함할 수 있다. 제1 영역(204)에서의 블록(124)에서와 실질적으로 동일한 동작들로, 예컨대 베이스 에피택셜 층(254)의 추가 에피택셜 성장은 기상 에피택시(VPE), 초고진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 기타 적합한 프로세스들에 의해 수행될 수 있다. 베이스 에피택셜 층(254)은 제1 영역(204)의 베이스 에피택셜 층(254)의 폭이 제2 영역(206)의 대응물의 폭뿐만 아니라 높이 및 체적도 더 크도록 제1 영역(204)에서 계속 상승할 때 패싯 성장을 나타낼 수 있다. 제1 영역(204)에서 베이스 에피택셜 층(254)의 추가 성장은 시간 제어 하에 있을 수 있다. 그 후, 마스크 층(260)은 에칭, 레지스트 스트리핑 또는 플라즈마 애싱과 같은 적합한 프로세스에서 제거된다.
도 23a 내지 도 23d를 참조하면, 방법(100)은 제1 영역(204) 및 제2 영역(206) 모두에서 베이스 에피택셜 층(254) 위에 절연 층(256)이 형성되는 블록(127)을 포함한다. 몇몇 실시예들에서, 절연 층(256)은 실리콘 산화물(SiO2), 알루미늄 산화물(AlOx), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 탄소 산질화물(SiCON), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 또는 이들의 조합을 포함한다. 절연 층(256)은 후속 프로세스들에서 형성될 에피택셜 소스/드레인 피처들과 접촉하는 것으로부터 베이스 에피택시 층(254)을 격리시켜 벅 기판으로의 누설 전류를 억제한다. 몇몇 실시예들에서, 절연 층(256)은 소스/드레인 리세스들(250)의 측벽들 및 베이스 에피택셜 층(254)을 커버하는 플라즈마 강화 화학 기상 증착(PECVD) 프로세스를 사용하여 소스/드레인 리세스들(250)에 먼저 성막된다. PECVD 프로세스 하의 성막은 일반적으로 리세스의 하단 부분에서 더 두껍고 측벽들 상에서 더 얇은 성막된 층을 형성하기 때문에, 소스/드레인 리세스들(250)의 측벽들로부터 절연 층(256)을 제거하고 결정된 높이(h6)까지 (예를 들어, 에칭 시간을 제어함으로써) 절연 층(256)을 약간 리세싱하기 위해 에치 백 프로세스가 후속적으로 수행되어, 도 23c 및 도 23d에 도시된 바와 같이, 제1 영역(204)에서 최하부 에피택셜 층(216) 바로 위 내부 스페이서들(252)의 측벽들은 절연 층(256)에 의해 부분적으로 커버되고 제2 영역(206)에서 최하부 내부 스페이서들(252)의 측벽들은 절연 층(256)에 의해 부분적으로 커버된다. 몇몇 실시예의 추가로, 제1 영역(204)의 절연 층(256)은 또한 최하부 에피택셜 층(216)의 측벽들을 부분적으로 커버할 수 있다(제1 영역(204)에서 베이스 에피택셜 층(254)의 상부면이 최하부 에피택셜 층(216)의 상부면 아래에 있을 때). 몇몇 실시예들에서, 높이(h6)는 약 4 nm 내지 약 6 nm 범위이다. 제1 영역(204) 및 제2 영역(206)에서 절연 층(256)의 두께는 실질적으로 동일하다. 소스/드레인 리세스들(250)의 측벽들에서 절연 층(256)을 제거하는 것은 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 RIE 프로세스와 같은 적합한 에칭 프로세스를 포함할 수 있다. 도 23b를 참조하면, 에어 갭들(258)은 절연 층(256)에 의해 캡핑된 소스/드레인 리세스들(250)의 코너 영역들에서 트랩핑될 수 있다. 에어 갭들(258)의 높이(h7)는 약 4 nm 내지 약 6 nm의 범위일 수 있다.
다양한 실시예들에서, 소스/드레인 리세스들(250)은 높은 종횡비를 가질 수 있고, 절연 층(256)의 성막 동안 유전체 재료가 소스/드레인 리세스들(250)의 상단 개구부들을 캡핑하는 것을 방지하기 위해 블록(127)에서의 동작들은 주기적 성막 프로세스를 채택할 수 있다. 순환 성막 프로세스에서, 블록(126)에서의 동작들은 소스/드레인 리세스들(250)의 상단 개구의 에지들에서 축적되는 유전체 재료를 제거하고 주기를 통해 절연 층(256)의 두께를 점진적으로 성장시키기 위해 유전체 재료 성막과 에칭 프로세스 사이에서 교번한다. 에칭 프로세스는 또한 소스/드레인 리세스들(250)의 측벽들로부터 유전체 재료를 제거하는 것을 돕는다. 일예에서, 순환 성막 프로세스는 약 5 내지 약 100 사이클이 걸릴 수 있다.
블록(127)에서의 동작 후에, 방법(100')은 방법(100)과 공유되는 블록들(130-138)에서의 동작들을 계속한다. 간결함을 위해 공유되는 동작들은 아래에서 반복되지 않는다. 블록(138)에서의 동작들 후에, 결과적인 워크피스(200)가 도 24a 내지 도 24d에 도시된다. 에피택셜 소스/드레인 피처들(264)은 n 타입 도펀트 또는 p 타입 도펀트로 인시튜 또는 엑스시튜 도핑된다. 예를 들어, 몇몇 실시예들에서, 에피택셜 소스/드레인 피처들(264)은 n 타입 FET에 대한 에피택셜 소스/드레인 피처들을 형성하기 위해 인으로 도핑된 실리콘을 포함한다. 몇몇 실시예들에서, 에피택셜 소스/드레인 피처들(264)은 p 타입 FET에 대한 에피택셜 소스/드레인 피처들을 형성하기 위해 붕소로 도핑된 실리콘-게르마늄(SiGe)을 포함한다. 에피택셜 소스/드레인 피처들(264)의 반도체 층들은 에피택셜 층들(216)의 측방향 단부들과 같은 소스/드레인 리세스들에 노출된 상이한 반도체 표면들 상에서 선택적으로 성장된다. 절연 층(256)이 베이스 에피택셜 층(254)의 상부면을 커버하기 때문에, 에피택셜 소스/드레인 피처들(264)의 에피택셜 성장은 그로부터 발생하지 않는다. 즉, 절연 층(256)은 에피택셜 소스/드레인 피처들(264)의 하단으로부터 핀형 베이스(220B)(또는 기판(202))로의 가능한 전류 경로를 차단한다. 따라서 기판 누설 전류가 크게 감소된다. 또한, 제1 영역(204)의 에피택셜 소스/드레인 피처들(264-1)은 제2 영역(206)의 에피택셜 소스/드레인 피처들(264-2)보다 더 작은 높이와 더 작은 체적을 갖는다. 에피택셜 소스/드레인 피처들(264-1)은 상단 채널 층들(216)과 접촉하지만 하단 층들(예를 들어, 도 24c에 도시된 바와 같은 최하부 층)과는 접촉하지 않는다. 비교로서, 에피택셜 소스/드레인 피처(264-2)는 제2 영역(206)에서 모든 이용가능한 채널 층들(216)과 접촉한다. 따라서, 제1 영역(204)의 GAA 트랜지스터들은 제2 영역(206)에 형성된 GAA 트랜지스터들보다 더 적은 기능적 채널 층들을 갖는다.
제한하려는 것은 아니지만, 본 개시물의 실시예들은 다음 이점들 중 하나 이상을 제공한다. 예를 들어, 본 개시물의 실시예들은 상이한 기능들을 제공하는 하나의 IC 칩의 상이한 영역들에서 조정 가능한 수의 적층된 채널 층들을 형성한다. 이것은 다양한 트랜지스터들의 상이한 전류 구동 능력의 요건들을 유리하게 충족시킨다. 또한, 본 개시물의 몇몇 실시예들은 기판 누설 전류 억제를 제공한다. 본 개시물의 실시예들은 기존의 반도체 제조 프로세스들에 쉽게 통합될 수 있다.
하나의 예시적 양상에서, 본 개시물은 방법에 관한 것이다. 방법은 기판 상에 채널 층들 및 희생 층들의 스택을 형성하는 단계 ― 채널 층들 및 희생 층들은 상이한 재료 조성들을 갖고, 수직 방향으로 교대로 배치됨 ― ; 반도체 핀을 형성하기 위해 스택을 패터닝하는 단계; 반도체 핀의 측벽들 상에 격리 피처를 형성하는 단계; 반도체 핀의 리세스된 상부면이 격리 피처의 상부면 아래에 있도록 반도체 핀을 리세싱하여, 소스/드레인 리세스를 형성하는 단계; 반도체 핀의 리세싱된 상부면으로부터 베이스 에피택셜 층을 성장시키는 단계; 및 소스/드레인 리세스에 절연 층을 성막하는 단계를 포함한다. 절연 층은 베이스 에피택셜 층 위에 그리고 최하단 채널 층 위에 있다. 방법은 소스/드레인 리세스에 에피택셜 피처를 형성하는 단계를 더 포함하며, 에피택셜 피처는 절연 층 위에 있다. 몇몇 실시예들에서, 절연 층은 베이스 에피택셜 층을 에피택셜 피처와 접촉하는 것으로부터 분리시킨다. 몇몇 실시예들에서, 절연 층은 최하단 채널 층의 측벽들을 완전히 커버한다. 몇몇 실시예들에서, 베이스 에피택셜 층의 상부면은 최하단 채널 층의 하부면 아래에 그리고 최하단 희생 층의 상부면 위에 있다. 몇몇 실시예들에서, 베이스 에피택셜 층은 최하단 채널 층의 측벽들을 완전히 커버한다. 몇몇 실시예들에서, 절연 층 및 베이스 에피택셜 층은 집합적으로 최하단 채널 층의 측벽들을 커버한다. 몇몇 실시예들에서, 절연 층의 성막은 주기적 성막 프로세스를 포함한다. 몇몇 실시예들에서, 절연 층의 성막은 플라즈마 강화 화학 기상 증착(PECVD) 프로세스를 포함한다. 몇몇 실시예들에서, 방법은 반도체 핀을 샌드위칭하는 제1 및 제2 유전체 핀을 형성하는 단계를 더 포함하고, 절연 층의 성막은 제1 및 제2 유전체 핀의 코너 영역들에서 절연 층 아래에 제1 에어 갭들을 트랩핑한다. 몇몇 실시예들에서, 에피택셜 피처의 형성은 에피택셜 피처와 절연 층 사이에 제2 에어 갭들을 트랩핑하고, 제2 에어 갭들은 제1 에어 갭들 위에 있다.
다른 예시적 양상에서, 본 개시물은 반도체 디바이스를 제조하는 방법에 관한 것이다. 방법은 반도체 기판 상에 채널 층들 및 희생 층들의 에피택셜 스택을 형성하는 단계 ― 채널 층들 및 희생 층들은 상이한 재료 조성들을 갖고, 수직 방향으로 교대로 적층됨 ― ; 반도체 기판의 제1 영역에 제1 반도체 핀을 그리고 반도체 기판의 제2 영역에 제2 반도체 핀을 형성하기 위해 에피택셜 스택을 패터닝하는 단계; 제1 소스/드레인 영역에 제1 반도체 핀을 리세싱하는 단계; 제2 소스/드레인 영역에 제2 반도체 핀을 리세싱하는 단계; 제1 및 제2 소스/드레인 영역에 에피택셜 층을 형성하는 단계; 제1 및 제2 소스/드레인 영역의 에피택셜 층 상에 유전체 층을 형성하는 단계 ― 제1 소스/드레인 영역의 유전체 층의 상부면은 제2 소스/드레인 영역의 유전체 층의 상부면 위에 있음 ― ; 및 제1 소스/드레인 영역에 제1 소스/드레인 피처를 그리고 제2 소스/드레인 영역에 제2 소스/드레인 피처를 형성하는 단계 ― 제2 소스/드레인 피처는 제2 반도체 핀의 최하단 채널 층과 접촉하고, 제1 소스/드레인 피처는 제1 반도체 핀의 최하단 채널 층과 접촉하지 않음 ― 를 포함한다. 몇몇 실시예들에서, 제1 소스/드레인 피처는 제1 반도체 핀의 둘 이상의 하단 채널 층들과 접촉하지 않는다. 몇몇 실시예들에서, 에피택셜 층을 형성하는 단계는: 제1 및 제2 소스/드레인 영역에 에피택셜 층을 성장시키는 단계; 제2 소스/드레인 영역에 에피택셜 층을 커버하는 마스킹 층을 성막하는 단계; 제1 소스/드레인 영역에서 에피택셜 층의 성장을 계속하는 단계; 및 마스킹 층을 제거하는 단계를 포함한다. 몇몇 실시예들에서, 유전체 층을 형성하는 단계는: 제1 소스/드레인 영역 내의 유전체 층의 상부면이 제1 반도체 핀의 최하단 채널 층 위에 있고 제2 소스/드레인 영역 내의 유전체 층의 상부면이 제2 반도체 핀의 최하단 채널 층 위에 있도록, 유전체 층을 성막하는 단계; 제1 소스/드레인 영역에서 유전체 층을 커버하는 마스킹 층을 성막하는 단계; 제2 소스/드레인 영역 내의 유전체 층의 상부면을 리세싱하는 단계; 및 마스킹 층을 제거하는 단계를 포함한다. 몇몇 실시예들에서, 방법은 제1 및 제2 반도체 핀으로부터 희생 층들을 제거하는 단계; 및 게이트 구조물을 형성하는 단계를 더 포함하고,기 게이트 구조물은 제1 및 제2 반도체 핀 내의 채널 층들 각각 주위를 둘러싼다. 몇몇 실시예들에서, 방법은 게이트 구조물에 접하는 내부 스페이서들을 형성하는 단계를 더 포함하고, 적어도 최하단 내부 스페이서가 유전체 층과 게이트 구조물 사이에 측방향으로 적층된다.
또 다른 예시적 양상에서, 본 개시물은 반도체 디바이스에 관한 것이다. 반도체 디바이스는 기판 위에 배치되는 채널 층들; 채널 층들 각각을 둘러싸는 게이트 구조물 ― 게이트 구조물은 게이트 유전체 층 및 게이트 전극 층을 포함함 ― ; 최상단 채널 층에 접하는 제1 에피택셜 피처; 제1 에피택셜 피처 아래의 제2 에피택셜 피처; 제1 에피택셜 피처와 게이트 구조물 사이에 개재되는 내부 스페이서; 및 제1 에피택셜 피처와 제2 에피택셜 피처 사이에 배치되는 유전체 층을 포함한다. 유전체 층 및 상기 제2 에피택셜 피처는 제1 에피택셜 피처를 적어도 최하단 채널 층에 접촉하는 것으로부터 분리시킨다. 몇몇 실시예들에서, 유전체 층은 최하단 채널 층의 측벽들을 완전히 커버한다. 몇몇 실시예들에서, 제2 에피택셜 피처는 최하단 채널 층의 측벽들을 완전히 커버한다. 몇몇 실시예들에서, 제1 에피택셜 피처의 폭은 제2 에피택셜 피처의 폭보다 더 크다.
본 개시물의 양상들을 본 기술분야의 당업자들이 보다 잘 이해할 수 있도록, 앞에서는 여러 실시예들의 피처들을 약술한다. 본 기술분야의 당업자들은 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서, 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
기판 상에 채널 층들 및 희생 층들의 스택을 형성하는 단계 ― 상기 채널 층들 및 상기 희생 층들은 상이한 재료 조성들을 갖고, 수직 방향으로 교대로 배치됨 ― ;
반도체 핀을 형성하기 위해 상기 스택을 패터닝하는 단계;
상기 반도체 핀의 측벽들 상에 격리 피처를 형성하는 단계;
상기 반도체 핀의 리세스된 상부면이 상기 격리 피처의 상부면 아래에 있도록 상기 반도체 핀을 리세싱하여, 소스/드레인 리세스를 형성하는 단계;
상기 반도체 핀의 상기 리세싱된 상부면으로부터 베이스 에피택셜 층을 성장시키는 단계;
상기 소스/드레인 리세스에 절연 층을 성막하는 단계 ― 상기 절연 층은 상기 베이스 에피택셜 층 위에 그리고 최하단 채널 층 위에 있음 ― ; 및
상기 소스/드레인 리세스에 에피택셜 피처를 형성하는 단계 ― 상기 에피택셜 피처는 상기 절연 층 위에 있음 ―
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 절연 층은 상기 베이스 에피택셜 층을 상기 에피택셜 피처와 접촉하는 것으로부터 분리시키는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 절연 층은 상기 최하단 채널 층의 측벽들을 완전히 커버하는 것인, 방법.
실시예 4. 실시예 3에 있어서,
상기 베이스 에피택셜 층의 상부면은 상기 최하단 채널 층의 하부면 아래에 그리고 최하단 희생 층의 상부면 위에 있는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 베이스 에피택셜 층은 상기 최하단 채널 층의 측벽들을 완전히 커버하는 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 절연 층 및 상기 베이스 에피택셜 층은 집합적으로 상기 최하단 채널 층의 측벽들을 커버하는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 절연 층의 성막은 주기적 성막 프로세스를 포함하는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 절연 층의 성막은 플라즈마 강화 화학 기상 증착(PECVD, plasma-enhanced chemical vapor deposition) 프로세스를 포함하는 것인, 방법.
실시예 9. 실시예 1에 있어서,
상기 반도체 핀을 샌드위칭하는 제1 및 제2 유전체 핀을 형성하는 단계를 더 포함하고,
상기 절연 층의 성막은 상기 제1 및 제2 유전체 핀의 코너 영역들에서 상기 절연 층 아래에 제1 에어 갭들을 트랩핑하는 것인, 방법.
실시예 10. 실시예 9에 있어서,
상기 에피택셜 피처의 형성은 상기 에피택셜 피처와 상기 절연 층 사이에 제2 에어 갭들을 트랩핑하고, 상기 제2 에어 갭들은 상기 제1 에어 갭들 위에 있는 것인, 방법.
실시예 11. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 기판 상에 채널 층들 및 희생 층들의 에피택셜 스택을 형성하는 단계 ― 상기 채널 층들 및 상기 희생 층들은 상이한 재료 조성들을 갖고, 수직 방향으로 교대로 적층됨 ― ;
상기 반도체 기판의 제1 영역에 제1 반도체 핀을 그리고 상기 반도체 기판의 제2 영역에 제2 반도체 핀을 형성하기 위해 상기 에피택셜 스택을 패터닝하는 단계;
제1 소스/드레인 영역에 상기 제1 반도체 핀을 리세싱하는 단계;
제2 소스/드레인 영역에 상기 제2 반도체 핀을 리세싱하는 단계;
상기 제1 및 제2 소스/드레인 영역에 에피택셜 층을 형성하는 단계;
상기 제1 및 제2 소스/드레인 영역의 상기 에피택셜 층 상에 유전체 층을 형성하는 단계 ― 상기 제1 소스/드레인 영역의 상기 유전체 층의 상부면은 상기 제2 소스/드레인 영역의 상기 유전체 층의 상부면 위에 있음 ― ; 및
상기 제1 소스/드레인 영역에 제1 소스/드레인 피처를 그리고 상기 제2 소스/드레인 영역에 제2 소스/드레인 피처를 형성하는 단계 ― 상기 제2 소스/드레인 피처는 상기 제2 반도체 핀의 최하단 채널 층과 접촉하고, 상기 제1 소스/드레인 피처는 상기 제1 반도체 핀의 최하단 채널 층과 접촉하지 않음 ―
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 12. 실시예 11에 있어서,
상기 제1 소스/드레인 피처는 상기 제1 반도체 핀의 둘 이상의 하단 채널 층들과 접촉하지 않는 것인, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 11에 있어서,
상기 에피택셜 층을 형성하는 단계는:
상기 제1 및 제2 소스/드레인 영역에 상기 에피택셜 층을 성장시키는 단계;
상기 제2 소스/드레인 영역에 상기 에피택셜 층을 커버하는 마스킹 층을 성막하는 단계;
상기 제1 소스/드레인 영역에서 상기 에피택셜 층의 성장을 계속하는 단계; 및
상기 마스킹 층을 제거하는 단계
를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 11에 있어서,
상기 유전체 층을 형성하는 단계는:
상기 제1 소스/드레인 영역 내의 상기 유전체 층의 상부면이 상기 제1 반도체 핀의 상기 최하단 채널 층 위에 있고 상기 제2 소스/드레인 영역 내의 상기 유전체 층의 상부면이 상기 제2 반도체 핀의 상기 최하단 채널 층 위에 있도록, 상기 유전체 층을 성막하는 단계;
상기 제1 소스/드레인 영역에서 상기 유전체 층을 커버하는 마스킹 층을 성막하는 단계;
상기 제2 소스/드레인 영역 내의 상기 유전체 층의 상부면을 리세싱하는 단계; 및
상기 마스킹 층을 제거하는 단계
를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 15. 실시예 11에 있어서,
상기 제1 및 제2 반도체 핀으로부터 상기 희생 층들을 제거하는 단계; 및
게이트 구조물을 형성하는 단계 ― 상기 게이트 구조물은 상기 제1 및 제2 반도체 핀 내의 상기 채널 층들 각각 주위를 둘러쌈(wrap around) ―
를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 16. 실시예 15에 있어서,
상기 게이트 구조물에 접하는 내부 스페이서들을 형성하는 단계를 더 포함하고,
적어도 최하단 내부 스페이서가 상기 유전체 층과 상기 게이트 구조물 사이에 측방향으로 적층되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 17. 반도체 디바이스에 있어서,
기판 위에 배치되는 채널 층들;
상기 채널 층들 각각을 둘러싸는 게이트 구조물 ― 상기 게이트 구조물은 게이트 유전체 층 및 게이트 전극 층을 포함함 ― ;
최상단 채널 층에 접하는 제1 에피택셜 피처;
상기 제1 에피택셜 피처 아래의 제2 에피택셜 피처;
상기 제1 에피택셜 피처와 상기 게이트 구조물 사이에 개재되는 내부 스페이서; 및
상기 제1 에피택셜 피처와 상기 제2 에피택셜 피처 사이에 배치되는 유전체 층
을 포함하고,
상기 유전체 층 및 상기 제2 에피택셜 피처는 상기 제1 에피택셜 피처를 적어도 최하단 채널 층에 접촉하는 것으로부터 분리시키는 것인, 반도체 디바이스.
실시예 18. 실시예 17에 있어서,
상기 유전체 층은 상기 최하단 채널 층의 측벽들을 완전히 커버하는 것인, 반도체 디바이스.
실시예 19. 실시예 17에 있어서,
상기 제2 에피택셜 피처는 상기 최하단 채널 층의 측벽들을 완전히 커버하는 것인, 반도체 디바이스.
실시예 20. 실시예 17에 있어서,
상기 제1 에피택셜 피처의 폭은 상기 제2 에피택셜 피처의 폭보다 더 큰 것인, 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판 상에 채널 층들 및 희생 층들의 스택을 형성하는 단계 ― 상기 채널 층들 및 상기 희생 층들은 상이한 재료 조성들을 갖고, 수직 방향으로 교대로 배치됨 ― ;
    반도체 핀을 형성하기 위해 상기 스택을 패터닝하는 단계;
    상기 반도체 핀의 측벽들 상에 격리 피처를 형성하는 단계;
    상기 반도체 핀의 리세스된 상부면이 상기 격리 피처의 상부면 아래에 있도록 상기 반도체 핀을 리세싱하여, 소스/드레인 리세스를 형성하는 단계;
    상기 반도체 핀의 상기 리세싱된 상부면으로부터 베이스 에피택셜 층을 성장시키는 단계;
    상기 소스/드레인 리세스에 절연 층을 성막하는 단계 ― 상기 절연 층은 상기 베이스 에피택셜 층 위에 그리고 최하단 채널 층 위에 있음 ― ; 및
    상기 소스/드레인 리세스에 에피택셜 피처를 형성하는 단계 ― 상기 에피택셜 피처는 상기 절연 층 위에 있음 ―
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 절연 층은 상기 베이스 에피택셜 층을 상기 에피택셜 피처와 접촉하는 것으로부터 분리시키는 것인, 방법.
  3. 제1항에 있어서,
    상기 절연 층은 상기 최하단 채널 층의 측벽들을 완전히 커버하는 것인, 방법.
  4. 제1항에 있어서,
    상기 베이스 에피택셜 층은 상기 최하단 채널 층의 측벽들을 완전히 커버하는 것인, 방법.
  5. 제1항에 있어서,
    상기 절연 층 및 상기 베이스 에피택셜 층은 집합적으로 상기 최하단 채널 층의 측벽들을 커버하는 것인, 방법.
  6. 제1항에 있어서,
    상기 절연 층의 성막은 주기적 성막 프로세스를 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 절연 층의 성막은 플라즈마 강화 화학 기상 증착(PECVD, plasma-enhanced chemical vapor deposition) 프로세스를 포함하는 것인, 방법.
  8. 제1항에 있어서,
    상기 반도체 핀을 샌드위칭하는 제1 및 제2 유전체 핀을 형성하는 단계를 더 포함하고,
    상기 절연 층의 성막은 상기 제1 및 제2 유전체 핀의 코너 영역들에서 상기 절연 층 아래에 제1 에어 갭들을 트랩핑하는 것인, 방법.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 상에 채널 층들 및 희생 층들의 에피택셜 스택을 형성하는 단계 ― 상기 채널 층들 및 상기 희생 층들은 상이한 재료 조성들을 갖고, 수직 방향으로 교대로 적층됨 ― ;
    상기 반도체 기판의 제1 영역에 제1 반도체 핀을 그리고 상기 반도체 기판의 제2 영역에 제2 반도체 핀을 형성하기 위해 상기 에피택셜 스택을 패터닝하는 단계;
    제1 소스/드레인 영역에 상기 제1 반도체 핀을 리세싱하는 단계;
    제2 소스/드레인 영역에 상기 제2 반도체 핀을 리세싱하는 단계;
    상기 제1 및 제2 소스/드레인 영역에 에피택셜 층을 형성하는 단계;
    상기 제1 및 제2 소스/드레인 영역의 상기 에피택셜 층 상에 유전체 층을 형성하는 단계 ― 상기 제1 소스/드레인 영역의 상기 유전체 층의 상부면은 상기 제2 소스/드레인 영역의 상기 유전체 층의 상부면 위에 있음 ― ; 및
    상기 제1 소스/드레인 영역에 제1 소스/드레인 피처를 그리고 상기 제2 소스/드레인 영역에 제2 소스/드레인 피처를 형성하는 단계 ― 상기 제2 소스/드레인 피처는 상기 제2 반도체 핀의 최하단 채널 층과 접촉하고, 상기 제1 소스/드레인 피처는 상기 제1 반도체 핀의 최하단 채널 층과 접촉하지 않음 ―
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스에 있어서,
    기판 위에 배치되는 채널 층들;
    상기 채널 층들 각각을 둘러싸는 게이트 구조물 ― 상기 게이트 구조물은 게이트 유전체 층 및 게이트 전극 층을 포함함 ― ;
    최상단 채널 층에 접하는 제1 에피택셜 피처;
    상기 제1 에피택셜 피처 아래의 제2 에피택셜 피처;
    상기 제1 에피택셜 피처와 상기 게이트 구조물 사이에 개재되는 내부 스페이서; 및
    상기 제1 에피택셜 피처와 상기 제2 에피택셜 피처 사이에 배치되는 유전체 층
    을 포함하고,
    상기 유전체 층 및 상기 제2 에피택셜 피처는 상기 제1 에피택셜 피처를 적어도 최하단 채널 층에 접촉하는 것으로부터 분리시키는 것인, 반도체 디바이스.
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