CN113113468A - 半导体器件和半导体结构 - Google Patents

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Abstract

公开了一种半导体器件，包括：具有第一沟道部分和第一连接部分的第一沟道构件；具有第二沟道部分和第二连接部分的第二沟道构件；设置在第一沟道部分和第二沟道部分周围的栅极结构；以及设置在第一连接部分和第二连接部分之间的内部间隔部件。栅极结构包括栅极介电层和栅电极。栅极介电层部分地在内部间隔部件和第一连接部分之间以及在内部间隔部件和第二连接部分之间延伸。栅电极不在内部间隔部件和第一连接部分之间以及内部间隔部件和第二连接部分之间延伸。本申请的实施例还涉及半导体结构。

Description

半导体器件和半导体结构
技术领域
本申请的实施例涉及半导体器件和半导体结构。
背景技术
半导体集成电路(IC)行业经历了指数式增长。IC材料和设计中的技术进步已生产出多代IC，其每一代都比上一代具有更小且更复杂的电路。在集成电路的发展过程中，功能密度(即每个芯片面积的互连器件的数量)已经普遍增加，而几何尺寸(即使用制造工艺可产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过增加生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性。
例如，随着集成电路(IC)技术向更小的技术节点发展，引入了多栅极器件，以通过增加栅极-沟道耦合、减少截止状态电流和减少短沟道效应(SCE)来改善栅极控制。多栅极器件通常是指具有设置在沟道区的多于一侧上方的栅极结构或其一部分的器件。鳍式场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是已经成为高性能和低泄漏应用的流行和有前途的候选者的多栅极器件的实例。FinFET具有在多于一侧上由栅极包裹的升高的沟道(栅极包裹从衬底延伸的半导体材料“鳍”的顶部和侧壁)。MBC晶体管的栅极结构可以部分或全部围绕沟道区延伸，以在两侧或更多侧提供对沟道区的访问。因为其栅极结构围绕沟道区，所以MBC晶体管也可以称为环绕栅晶体管(SGT)或全环栅(GAA)晶体管。MBC晶体管的沟道区可以由纳米线、纳米片或其他纳米结构形成，因此，MBC晶体管也可以称为纳米线晶体管或纳米片晶体管。
在MBC晶体管中已经实现了内部间隔部件，以使栅极结构与外延源极/漏极部件间隔开。然而，一些传统的内部间隔部件可能无法在栅极结构和外延源极/漏极部件之间提供足够的间隔，从而导致泄漏或寄生电容增加。因此，尽管传统的多栅极结构对于它们的预期目的来说通常已经足够，但是它们不是在所有方面都令人满意。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：第一沟道构件，包括第一沟道部分和第一连接部分；第二沟道构件，包括第二沟道部分和第二连接部分；栅极结构，设置在所述第一沟道部分和所述第二沟道部分周围，所述栅极结构包括栅极介电层和栅电极；以及内部间隔部件，设置在所述第一连接部分与所述第二连接部分之间，其中，所述栅极介电层部分地在所述内部间隔部件与所述第一连接部分之间以及所述内部间隔部件与所述第二连接部分之间延伸，其中，在所述内部间隔部件与所述第一连接部分之间以及在所述内部间隔部件与所述第二连接部分之间不存在所述栅电极。
本申请的另一些实施例提供了一种半导体结构，包括：栅极结构，沿着第一方向纵向延伸；隔离栅极结构，平行于所述栅极结构延伸；源极/漏极部件，沿着垂直于所述第一方向的第二方向设置在所述栅极结构与所述隔离栅极结构之间；以及多个第一半导体部件，沿着所述第二方向夹在所述隔离栅极结构与所述源极/漏极部件之间，所述多个第一半导体部件沿着垂直于所述第一方向和所述第二方向的第三方向彼此堆叠，其中，所述多个第一半导体部件与多个内部间隔部件交错。
本申请的又一些实施例提供了一种半导体器件，包括：第一源极/漏极部件和第二源极/漏极部件；多个沟道构件，垂直堆叠并沿着一个方向在所述第一源极/漏极部件与所述第二源极/漏极部件之间延伸；多个内部间隔部件，与所述第一源极/漏极部件接触并与所述多个沟道构件交错；以及栅极结构，设置在所述多个沟道构件上方并包裹所述多个沟道构件，其中，所述栅极结构包括与所述多个内部间隔部件接触的栅极介电层和与所述多个内部间隔部件间隔开的栅电极，其中，所述栅极介电层部分地在所述多个沟道构件与所述多个内部间隔部件之间延伸。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该注意，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一个或多个方面的用于形成半导体器件的方法的流程图。
图2至图24示出了根据本发明的一个或多个方面的在根据图1的方法的制造工艺期间工件的局部截面图。
图25至图26示出了根据本发明的一个或多个方面的在根据图1的方法的制造工艺之后的工件的局部俯视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，当用“约”、“近似”等来描述数值或数值范围时，除非另有说明，否则该术语旨在涵盖所描述数值的+/-10％内的数值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
本发明总体上涉及多栅极晶体管和制造方法，尤其涉及MBC晶体管的内部间隔部件。
如上所述，MBC晶体管也可以称为SGT、GAA晶体管、纳米片晶体管或纳米线晶体管。它们可以是n型或p型。根据本发明的MBC器件可以具有设置在纳米线沟道构件、条形沟道构件、纳米片沟道构件、纳米结构沟道构件、桥形沟道构件和/或其他合适的沟道配置中的沟道区。内部间隔部件已经在沟道构件之间实现，以将栅极结构与源极/漏极部件间隔开。传统的间隔部件可能无法在栅极结构和源极/漏极部件之间提供足够的间隔。另外，可以在内部间隔部件与沟道构件的界面处减小栅极结构与源极/漏极部件之间的距离。因此，传统的MBC晶体管在栅极结构和源极/漏极部件之间的寄生电容可能泄漏或增加。
本发明提供了半导体器件的实施例。半导体器件包括在两个源极/漏极部件之间延伸的多个沟道构件。每个沟道构件被分成由栅极结构包裹的沟道部分和夹在栅极间隔件层和内部间隔部件之间或两个内部间隔部件之间的连接部分。根据本发明的内部间隔部件可以具有凸形或C形，从而使得栅极结构的栅极介电层部分地在沟道构件和内部间隔部件之间延伸。在本发明的实施例中，栅电极不侵入连接部分和内部间隔部件之间。沟道部分和连接部分沿其长度可具有基本相同的厚度。在一些实施例中，栅极结构的栅电极可以具有在最顶部的沟道构件上方的最顶部分和在两个相邻沟道构件之间的构件间部分。最顶部分的宽度可以等于或大于构件间部分的宽度。本发明的结构布置可以减少栅极结构和源极/漏极部件之间的泄漏和寄生电容。
现在将参考附图，更详细地描述本发明的各个实施例。图1示出了根据本发明的一个或多个方面从工件形成半导体器件的方法100的流程图。方法100仅仅是实例，并不旨在将本发明限制为方法100中明确示出的内容。对于方法的其他实施例，可以在方法100之前、之中和之后提供其他步骤，也可以替换、消除或移动所描述的一些步骤。为了简单起见，本文没有详细描述所有步骤。下面结合根据方法100的实施例的不同制造阶段的工件的局部截面图来描述方法100。
参考图1和图2，方法100包括提供工件200的框102。注意，因为工件200将被制造成半导体器件，所以根据上下文需要，工件200也可以称为半导体器件200。工件200可以包括衬底202和衬底202上的多个阱区。在图2所示的一些实施例中，工件200包括n型阱区202N(或n阱202N)和p型阱区202P(或p阱202P)，用于制造不同导电类型的晶体管。在一个实施例中，衬底202可以是硅衬底。在一些其他实施例中，衬底202可以包括其他半导体，诸如锗(Ge)、硅锗(SiGe)或III-V族半导体材料。示例性III-V族半导体材料可以包括砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、氮化镓(GaN)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、磷化镓铟(GaInP)和砷化铟镓(InGaAs)。衬底202还可以包括绝缘层，诸如氧化硅层，以具有绝缘体上硅(SOI)结构。n阱202N和p阱202P中的每一个都由衬底202形成，并且包括掺杂分布。n阱202N包括诸如磷(P)或砷(As)的n型掺杂剂的掺杂分布。p阱202P包括诸如硼(B)的p型掺杂剂的掺杂分布。n阱202N和p阱202P的掺杂可以使用离子注入或热扩散来形成，并且可以被认为是衬底202的一部分。在此明确，X方向、Y方向和Z方向彼此垂直。
参考图1和图3，方法100包括将堆叠件204沉积在工件200上的框104。如图3所示，堆叠件204包括由多个牺牲层206交错的多个沟道层208。沟道层208和牺牲层206可以具有不同的半导体组分。在一些实施方式中，沟道层208由硅形成，并且牺牲层206由硅锗形成。在这些实施方式中，牺牲层206中的额外锗含量允许牺牲层206的选择性去除或凹进，而不会对沟道层208造成实质性损坏。在一些实施例中，牺牲层206和沟道层208可以使用外延工艺来沉积。用于框104的合适外延工艺包括化学气相沉积(CVD)技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)和/或其他合适的工艺。如图3所示，在框104处，牺牲层206和沟道层208依次交替沉积以形成堆叠件204。注意，如图3所示，牺牲层206的三(3)层和沟道层208的三(3)层交替且垂直地布置，这仅仅是为了说明的目的，并不旨在限制超出权利要求中明确记载的内容。应该理解，可以在堆叠件204中形成任意数量的牺牲层和沟道层。层的数量取决于器件200所需的沟道构件的数量。在一些实施例中，沟道层208的数量在2和10之间。为了实现图案化的目的，可以在堆叠件204上方沉积硬掩模层210。硬掩模层210可以是单层或多层。在一个示例中，硬掩模层210包括氧化硅层和氮化硅层。如图3所示，堆叠件204沉积在n阱202N和p阱202P上方。在一些情况下，每个牺牲层206可以具有约6nm至约15nm之间的厚度(沿着Z方向)，并且每个沟道层208可以具有约4nm至约8nm之间的厚度(沿着Z方向)。考虑到沟道层208和牺牲层206的厚度，沟道层208可以以约10nm至约23nm之间的间距设置。
参考图1和图4，方法100包括框106，在框106处从堆叠件204形成多个鳍状结构212。在图4中，多个鳍状结构212至少包括在n阱202N上方的第一鳍状结构212-1和在p阱202P上方的第二鳍状结构212-2。在一些实施例中，堆叠件204和衬底202(包括n阱202N和P阱202P)被图案化以形成鳍状结构212。如图4所示，鳍状结构212从衬底202沿着Z方向垂直地延伸。每个鳍状结构212包括由衬底形成的底部和由堆叠件204形成的顶部。鳍状结构212可以使用包括双重图案化或多重图案化工艺的合适工艺来图案化。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，允许产生例如间距小于使用单一直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成材料层，并使用光刻工艺图案化材料层。使用自对准工艺在图案化材料层旁边形成间隔件。然后去除该材料层，然后可以通过蚀刻堆叠件204和衬底202，使用剩余的间隔件或心轴来图案化鳍状结构212。蚀刻工艺可包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)，和/或其它合适的工艺。
仍然参考图1和图4，方法100包括形成隔离部件214的框108。在形成鳍状结构212之后，隔离部件214形成在相邻的鳍状结构212之间。隔离部件214也可以称为浅沟槽隔离(STI)部件214。在示例性工艺中，首先在工件200上方沉积介电层，用介电材料填充鳍状结构212之间的沟槽。在一些实施例中，介电层可以包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k电介质、其组合和/或其他合适的材料。在各个实例中，可以通过CVD工艺、次大气压化学气相沉积(SACVD)工艺、可流动CVD工艺、ALD工艺、物理气相沉积(PVD)工艺、旋涂和/或其他合适的工艺来沉积介电层。然后，可以通过化学机械抛光(CMP)工艺来减薄并且平坦化沉积的介电材料。通过干蚀刻工艺、湿蚀刻工艺和/或它们的组合进一步凹进平坦化的介电层，以形成隔离部件214。如图4所示，鳍状结构212的顶部高于隔离部件214。虽然在图4中没有明确示出，但是在隔离部件214的形成期间也可以去除硬掩模层210。
参考图1、图5和图6，方法100包括在鳍状结构212上方形成伪栅极堆叠件220的框110。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极堆叠件220用作功能栅极结构的占位符。其他工艺和配置是可能的。在一些实施例中，伪栅极堆叠件220形成在隔离部件214上方，并且至少部分地设置在鳍状结构212上方。如图5所示，伪栅极堆叠件220沿Y方向纵向延伸，以包裹在第一鳍状结构212-1和第二鳍状结构212-2上方。伪栅极堆叠件220包括伪介电层216和伪栅电极218。为了说明伪栅极堆叠件220如何设置在鳍状结构212上方，在图6中提供了沿截面A-A’的截面图。如图6所示，伪栅极堆叠件220下面的鳍状结构212的部分是沟道区202C。沟道区202C还限定了没有垂直地与伪栅极堆叠件220重叠的源极/漏极区202SD。每个沟道区202C设置在两个源极/漏极区202SD之间。注意，因为图6中的截面图切穿第一鳍状结构212-1，所以隔离部件214未在图6中示出。
在一些实施例中，伪栅极堆叠件220通过各个工艺步骤形成，诸如层沉积、图案化、蚀刻以及其他合适的工艺步骤。示例性的层沉积工艺包括低压CVD、CVD、等离子体增强化学气相沉积(PECVD)、PVD、ALD、热氧化、电子束蒸发或其他合适的沉积技术或其组合。例如，图案化工艺可以包括光刻工艺(例如，光刻或电子束光刻)，光刻工艺可以进一步包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)，以及其他合适的光刻技术和/或其组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其他蚀刻方法。在示例性工艺中，伪介电层216、用于伪栅电极218的伪电极层和栅极顶部硬掩模层219依次沉积在工件200上方，包括沉积在鳍状结构212(包括第一鳍状结构212-1和第二鳍状结构212-2)上方。沉积可以通过使用CVD工艺、次大气压CVD工艺、可流动CVD工艺、ALD工艺、PVD工艺或其他合适的工艺来完成。然后使用光刻工艺图案化伪介电层216和伪电极层，以形成伪栅极堆叠件220。在一些实施例中，伪介电层216可以包括氧化硅，并且伪栅电极218可以包括多晶硅(poly硅)。栅极顶部硬掩模层219可以包括氧化硅层和氮化物层。例如，伪介电层216可用于防止在后续工艺(例如形成伪栅极堆叠件)期间对鳍状结构212的损坏。在一些实施例中，栅极间隔件222可以具有约3nm至约12nm之间的厚度(沿着X方向)。
参考图6，在形成伪栅极堆叠件220之后，去除未被伪栅电极218覆盖的伪介电层216。去除工艺可以包括湿蚀刻、干蚀刻和/或其组合。选择蚀刻工艺以选择性地蚀刻伪介电层216，而基本上不蚀刻鳍状结构212和伪栅电极218。在从鳍状结构212上方去除过量的伪介电层216之后，在伪栅极堆叠件220的侧壁旁边形成栅极间隔件222。在一些实施例中，栅极间隔件222的形成包括在工件200上方共形沉积一个或多个介电层，以及从工件200的面向顶部表面回蚀刻栅极间隔件222。在示例性工艺中，使用CVD、SACVD或ALD沉积一个或多个介电层，并在各向异性蚀刻工艺中回蚀刻一个或多个介电层以形成栅极间隔件222。栅极间隔件222可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅和/或其组合。
在一些实施例中，可以形成隔离栅极结构以将鳍状结构212分成两段。隔离栅极结构可以在伪栅极堆叠件220形成之前，但是在栅极间隔件222形成之后形成。图19中的实例示出了伪栅极堆叠件220旁边的隔离栅极结构240。隔离栅极结构240沿着Y方向纵向延伸，与伪栅极堆叠件220平行。与伪栅极堆叠件220不同，隔离栅极结构240是绝缘的，并且由诸如氮化硅或金属氧化物的介电材料形成。示例性金属氧化物包括氧化铝、氧化锆、氧化钛、氧化钽或氧化铪等。为了形成隔离栅极结构，可以首先蚀刻鳍状结构212以形成延伸穿过堆叠件204的沟槽，然后可以将介电材料沉积到沟槽中以形成隔离栅极结构。为了令人满意地进行隔离，沟槽以及隔离栅极结构应完全切断鳍状结构。如图19所示，隔离栅极结构240延伸穿过第一鳍状结构212-1至n阱202N。因为栅极间隔件222是在形成隔离栅极结构240之后形成的，所以其设置在隔离栅极结构240的侧壁上。
注意，图6以及随后的图7-图24仅示出了沿Y方向横跨n阱202N的截面图。可以依次使用不同组的光刻掩模或者同时使用相同组的光刻掩模对p阱202P上方的结构执行类似的工艺。
参考图1、图7和图20，方法100包括在鳍状结构212中形成源极/漏极沟槽224的框112。在图7和图20图所示的实施例中，使第一鳍状结构212-1的源极/漏极区202SD凹进以形成源极/漏极沟槽224。如图7所示，对未被栅顶部硬掩模层219或栅极间隔件层222掩蔽的源极/漏极区202SD进行蚀刻。如图20所示，在实现隔离栅极结构240的实施例中，对未被栅极间隔件222、隔离栅极结构240或栅极顶部硬掩模层219掩蔽的源极/漏极区域202SD进行蚀刻。在图7和图20的示例中，源极/漏极沟槽224可以部分延伸至阱区(即，n阱202N)中。框112处的蚀刻工艺可以是干蚀刻工艺或合适的蚀刻工艺。例如，干蚀刻工艺可使用含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体和/或其组合。如图7和20所示，牺牲层206和沟道层208的侧壁暴露在源极/漏极沟槽224中。
参考图1、图8、图12和图21，方法100包括形成内部间隔件凹槽的框114。在框114处，使暴露在源极/漏极沟槽224中的牺牲层206选择性地且部分地凹进，以形成第一内部间隔件凹槽226-1(如图8和图21所示)或第二内部间隔件凹槽226-2(如图12所示)，而基本上未蚀刻暴露的沟道层208。在沟道层208主要由硅(Si)组成并且牺牲层206主要由硅锗(SiGe)组成的实施例中，牺牲层206的选择性和部分凹进可以包括SiGe氧化工艺，以及随后的SiGe氧化物去除。在该实施例中，SiGe氧化工艺可以包括使用臭氧。在一些其他实施例中，选择性凹进可以是选择性各向同性蚀刻工艺(例如，选择性干蚀刻工艺或选择性湿蚀刻工艺)，并且牺牲层206凹进的程度由蚀刻工艺的持续时间控制。选择性干蚀刻工艺可包括使用一种或多种氟基蚀刻剂，例如氟气体或氢氟碳化合物。选择性湿蚀刻工艺可以包括氟化氢(HF)或NH4OH蚀刻剂。
在一些实施例中，图8和图21中的第一内部间隔件凹槽226-1在沿着X方向的深度方面不同于图12中的第二内部间隔件凹槽226-2。第一内部间隔件凹槽226-1和第二内部间隔件凹槽226-2都沿着X方向横向延伸到沟道区202C中。如图8、图12和图21中的虚线所示，第一内部间隔件凹槽226-1不在伪栅电极218下方延伸，而第二内部间隔件凹槽226-2在伪栅电极218下方延伸。换句话说，第一内部间隔件凹槽226-1沿着Z方向完全位于栅极间隔件层222下方，而第二内部间隔件凹进226-2沿着Z方向位于栅极间隔件层222和伪栅电极218下方。当沿Y方向观察时，第一内间隔件凹槽226-1和第二内间隔件凹槽226-2均为凹形并且具有C形轮廓。
参考图1、图9、图13、图16和图22，方法100包括在内部间隔件凹槽中形成内部间隔部件的框116。本发明提供了内部间隔部件的不同示例性实施方式。图9示出了第一内部间隔部件228-1形成在第一内部间隔件凹槽226-1中的示例。因为第一内部间隔件凹进226-1不在伪栅极堆叠件220下方延伸，所以第一内部间隔部件228-1也不在伪栅极堆叠件220下方延伸。图13示出了第二内部间隔部件228-2形成在第二内部间隔件凹槽226-2中的示例。因为第二内部间隔件凹槽226-2在伪栅极堆叠件220下方延伸，所以第二内部间隔部件228-2也在伪栅极堆叠件220下方延伸。图16示出了第三内部间隔部件228-3形成在第一内部间隔件凹槽226-1中的示例。不同于第一内部间隔部件228-1和第二内部间隔部件228-2，第三内部间隔部件228-3是多层的，并且包括衬垫层229和填充层231。虽然示出的第三内部间隔部件228-3形成在第一内部间隔件凹槽226-1中，但是它们也可以形成在第二内部间隔件凹槽226-2中。图22示出了第一内部间隔部件228-1形成在邻近隔离栅极结构240的第一内部间隔件凹槽226-1中的示例。
在示例性工艺中，首先使用CVD法、PECVD法、LPCVD法、ALD法或其他合适的方法在工件200上方共形沉积内部间隔件层，然后进行回蚀刻以去除内部间隔件凹槽外部的内部间隔件层。在图9所示的示例中，用于第一内部间隔部件228-1的内部间隔件层首先沉积在工件200上方，包括n阱202N、第一内部间隔件凹槽226-1、沟道层208和栅极间隔件222的表面上方。然后回蚀刻沉积的内部间隔件层，以去除沟道层208和栅极间隔件222上的内部间隔件层，从而形成第一内部间隔部件228-1。内部间隔件层可以包括氧化硅、氮化硅、氮氧化硅、碳氧化硅或碳氮氧化硅。在图13所示的示例中，用于第二内部间隔部件228-2的内部间隔件层首先沉积在工件200上方，包括n阱202N、第二内部间隔件凹槽226-2、沟道层208和栅极间隔件222的表面。然后回蚀刻沉积的内部间隔件层，以去除沟道层208和栅极间隔件222上的内部间隔件层，从而形成第二内部间隔部件228-2。第二内部间隔部件228-2和第一内部间隔部件228-1可以具有相同的组分。
在图16所示的示例中，衬垫层229和填充层231依次且共形地沉积在工件200上方，包括n阱202N、第一内部间隔件凹槽226-1、沟道层208和栅极间隔件222的表面上方。然后回蚀刻沉积的衬垫层229和填充层231，以去除沟道层208和栅极间隔件222上的过量衬垫层229和填充层231，从而形成第三内部间隔部件228-3。虽然衬垫层229和填充层231可以选自氧化硅、氮化硅、氮氧化硅、碳氧化硅和碳氮氧化硅组成的组，但是衬垫层229的组分不同于填充层231。在一些情况下，衬垫层229的介电常数大于填充层231的介电常数。在一个示例中，衬垫层229的介电常数大于4.6，填充层231的介电常数小于4.6。在一些情况下，衬垫层229的氮含量大于填充层231的氮含量。已经观察到，介电常数和氮含量可以代表更大的耐蚀刻性。衬垫层229与沟道层208直接接触，并且需要更大的耐蚀刻性来保护沟道层208。此外，氮含量越高，则结构越致密且氧含量越少，这两者在保护沟道层不被氧化时都是有益的。
在图22所示的示例中，用于第一内部间隔部件228-1的内部间隔件层首先沉积在工件200上方，包括n阱202N、第一内部间隔件凹槽226-1、沟道层208和栅极间隔件222的表面上方。然后回蚀刻沉积的内部间隔件层，以去除沟道层208和栅极间隔件222上的内部间隔件层，从而形成第一内部间隔部件228-1。如图22所示，第一内部间隔部件228-1可以与隔离栅极结构240相邻或接触。邻近隔离栅极结构240的部分凹进的牺牲层206可以变得由第一内部间隔部件228-1覆盖或密封。为了便于参考，邻近隔离栅极结构240的凹进的牺牲层206可以称为扩音器部件2060。因为当去除伪栅极堆叠件220时将不会去除隔离栅极结构240，所以扩音器部件2060将保留在半导体器件200的最终结构中。如图22所示，当沿着Y方向观察时，每个第一内部间隔部件228-1均是凸形的，并且每个扩音器部件2060均是凹形的，以容纳凸形的第一内部间隔部件228-1。扩音器部件2060的尖端或喇叭部位在第一内部间隔部件228-1和沟道层208之间延伸。
参考图1、图10、图14、图17和图23，方法100包括在源极/漏极沟槽224中形成源极/极漏部件230的框118。在一些实施例中，可以使用外延工艺来形成源极/漏极部件230，例如气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其他合适的工艺。外延生长工艺可以使用气体和/或液体前体，其与衬底202以及沟道层208的组分相互作用。在图10、图14、图17和图23所示的实施例中，形成在n阱202N上方的源极/漏极部件230是p型源极/漏极部件。虽然在附图中没有明确示出，但是在p阱202P上方形成的源极/漏极部件230是n型源极/漏极部件。示例性的n型源极/漏极部件可以包括Si、GaAs、GaAsP、SiP或其他合适的材料，并且可以通过引入n型掺杂剂，诸如磷(P)、砷(As)或两者的组合，在外延工艺期间进行原位掺杂。当源极/漏极部件230没有原位掺杂有n型掺杂剂时，可以执行注入工艺(即，结注入工艺)以用n型掺杂剂掺杂源极/漏极部件230。示例性的p型源极/漏极部件p型源极/漏极部件可以包括Si、Ge、AlGaAs、SiGe、掺硼硅锗或其他合适的材料，并且可以通过引入n型掺杂剂，诸如磷(P)、砷(As)或两者的组合，在外延工艺期间进行原位掺杂。当源极/漏极部件230没有原位掺杂有p型掺杂剂时，可以执行注入工艺(即，结注入工艺)以用p型掺杂剂掺杂源极/漏极部件230。
参考图1、图11、图15、图18和图24，方法100包括在工件200上方沉积接触蚀刻停止层(CESL)233的框120。CESL 233可以包括氮化硅、氧化硅、氮氧化硅和/或本领域已知的其他材料。CESL 233可以通过ALD、等离子体增强化学气相沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺形成。如图11、图15、图18和图24所示，CESL 233可以在源极/漏极部件230的顶表面上并沿着栅极间隔件222的侧壁沉积。尽管CESL 233也沉积在栅极间隔件222、栅极顶部硬掩模层219和隔离栅极结构240的顶面上方，但图11、图15、图18和图24仅示出了去除伪栅极堆叠件220并用栅极结构234代替之后的截面图。
参考图1、图11、图15、图18和图24，方法100包括在工件200上方沉积层间介电(ILD)层232的框122。在框122处，ILD层232沉积在CESL 233上方。在一些实施例中，ILD层232包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂硅酸盐玻璃或诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅酸盐玻璃(BSG)等掺杂氧化硅的材料，和/或其他合适的介电材料。可以通过PECVD工艺或其他合适的沉积技术来沉积ILD层232。在一些实施例中，在形成ILD层232之后，可以对工件200进行退火以提高ILD层232的完整性。为了去除过量的材料并暴露伪栅极堆叠件220的顶面，可以执行平坦化工艺，诸如化学机械抛光(CMP)工艺。
参考图1、图11、图15、图18和图24，方法100包括去除伪栅极堆叠件220的框124。在一些实施例中，去除伪栅极堆叠件220在沟道区202C上方产生栅极沟槽。可以随后在栅极沟槽中形成栅极结构234(将在下面进行描述)。去除伪栅极堆叠件220可以包括对伪栅极堆叠件220中的材料选择性地执行一个或多个蚀刻工艺。例如，可以使用选择性湿蚀刻、选择性干蚀刻或其组合来去除伪栅极堆叠件220。在去除伪栅极堆叠件220之后，沟道区202C中的沟道层208和牺牲层206的侧壁暴露在栅极沟槽中。
参考图1、图11、图15、图18和图24，方法100包括选择性地去除沟道区202C中的牺牲层206以释放沟道构件208的框126。在去除伪栅极堆叠件220之后，方法100可以包括选择性去除沟道区202C中的沟道层208之间的牺牲层206的操作。牺牲层206的选择性去除释放了沟道层208以形成沟道构件208。注意，为了简单起见，沟道构件208都用相同的参考标号208进行表示。牺牲层206的选择性去除可以通过选择性干蚀刻、选择性湿蚀刻或其他选择性蚀刻工艺来实现。在一些实施例中，选择性湿蚀刻包括APM蚀刻(例如，使用氢氧化氨-过氧化氢-水混合物)。在一些实施例中，选择性去除包括SiGe氧化以及随后的硅锗氧化物去除。例如，可以通过臭氧清洗来进行氧化，然后通过诸如NH4OH的蚀刻剂来去除硅锗氧化物。
参考图1、图11、图15、图18和图24，方法100包括在沟道构件208上方和周围形成栅极结构234的框128。在框128处，在工件200上方的栅极沟槽内形成栅极结构234，并将其沉积在通过去除沟道区202C中的牺牲层206而留下的空间中。由此，栅极结构234包裹Y-Z平面上的每个沟道构件208。在一些实施例中，栅极结构234包括栅极介电层236和形成在栅介电层236上方的栅电极(包括图11、图18和图24所示的第一栅电极238以及图15所示的第二栅电极238’)。在示例性工艺中，栅极结构234的形成可以包括栅极介电层236的沉积、栅电极的沉积以及去除过量材料的平坦化工艺。
在一些实施例中，栅极介电层236可以包括界面层和高k介电层。本发明使用和描述的高k栅极电介质包括具有高介电常数(例如大于热氧化硅的介电常数(～3.9))的介电材料。界面层可以包括诸如氧化硅、硅酸铪或氮氧化硅的介电材料。可以使用化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法来沉积界面层。高k介电层可以包括高k介电层，诸如氧化铪。可选地，高k介电层可以包括其他高k电介质，诸如氧化钛(TiO2)、氧化锆铪(HfZrO)、氧化钽(Ta2O5)、氧化硅铪(HfSiO4)、氧化锆(ZrO2)、氧化硅锆(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、其组合或其它合适的材料。高k介电层可以通过ALD、物理气相沉积(PVD)、CVD、氧化和/或其他合适的方法形成。
栅极结构234的栅电极可包括单层或可选地多层结构，诸如具有选定功函以提高器件性能的金属层(功函金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。例如，栅电极可以是氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化钽(TaSiN)、铜(Cu)、其他难熔金属或其他合适的金属材料或其组合。在各个实施例中，栅极结构234的栅电极可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。此外，可以为n阱202N上方的p型晶体管和p阱202P上方的p型晶体管分别形成栅电极，这可以使用不同的金属层(例如提供不同的n型和p型功函的金属层)。在各个实施例中，可以执行CMP工艺等平坦化工艺以从栅极结构234的栅电极上去除过量的金属，从而提供栅极结构234的基本平坦的顶面。
栅电极可以相对于相邻结构具有不同的配置，这取决于所使用的内部间隔部件的类型。首先参考图11，当实现第一内部间隔部件228-1时，栅极结构234包括第一栅电极238。第一栅电极238包括在最顶部的沟道构件208之上的最顶部分238T和设置在两个相邻的沟道构件208之间的多个构件间部分238L。每个沟道构件208包括沿着Z方向位于最顶部238T下方的沟道部分208C和位于栅极间隔件222下方的连接部分208K。连接部分208K耦合到源极/漏极部件，并且设置在沟道部分208C和源极/漏极部件230之间。如图11所示，当实施第一内部间隔部件228-1时，最顶部分238T和构件间部分238L沿X方向共享相同的第一宽度W1。栅极介电层236包括在连接部分208K和第一内部间隔部件228-1之间延伸约0.5nm至约3nm的尖端2360。由此，栅极介电层236沿X方向的宽度大于第一宽度W1。当沿Y方向观察时，每个第一内部间隔部件228-1被栅极介电层236的两个尖端2360“包围”或包裹。尖端2360提供益处。例如，尖端2360填充第一内部间隔部件228-1和连接部分208K之间的界面，从而防止构件间部分238L在第一内部间隔部件228-1和连接部分208K之间延伸。换句话说，尖端2360有助于保持栅电极与源极/漏极部件230之间的令人满意的隔离。作为另一个示例，包括高k介电材料的尖端2360可以沿X方向扩展栅极控制或电场。由此，虽然实际的沟道长度保持不变，但是可以获得更长的有效沟道长度。更长的有效沟道长度可能有助于改善导通状态驱动以及降低截止状态漏电流(Ioff)。至少由于这些原因，第一内部间隔部件228-1是凸形或C形并非无关紧要。
然后参考图15，当实施第二内部间隔部件228-2时，栅极结构234包括第二栅电极238’。第二栅电极238’包括位于最顶部沟道构件208之上的最顶部分238T和设置在两个相邻的沟道构件208之间的多个短构件间部分238S。每个沟道构件208包括沿着Z方向位于最顶部238T下方的沟道部分208C和位于栅极间隔件222下方的连接部分208K。连接部分208K耦合到源极/漏极部件，并且设置在沟道部分208C和源极/漏极部件230之间。如图15所示，当实施第二内部间隔部件228-2时，最顶部分238T具有第一宽度W1，而短构件间部分238S具有较小的第二宽度W2。在一些实施例中，第一宽度W1和第二宽度W2之间的差异可以在约0.5nm和约3nm之间。短构件间部分238S较短，因为第二内部间隔部件228-2在最顶部分238T下方延伸。当实施第二内部间隔部件228-2时，栅极介电层236包括长尖端2362，其在连接部分208K与第二内部间隔部件228-2之间延伸约1.5nm至约4nm。因此，在一些情况下，栅极介电层236沿X方向的宽度可以大于第一宽度W1。当沿Y方向观察时，每个第二内部间隔部件228-2被栅极介电层236的两个长尖端2362“包围”或包裹。长尖端2362具有与尖端2360相似的益处。较长的第二内部间隔部件228-2可以在第二栅电极238’和源极/漏极部件230之间产生更大的间隔，以进一步减小寄生电容。
首先参考图18，当实现第三内部间隔部件228-3时，栅极结构234包括第一栅电极238。第一栅电极238包括在最顶部的沟道构件208之上的最顶部分238T和设置在两个相邻的沟道构件208之间的多个构件间部分238L。每个沟道构件208包括沿着Z方向位于最顶部238T下方的沟道部分208C和位于栅极间隔件222下方的连接部分208K。连接部分208K耦合到源极/漏极部件，并且设置在沟道部分208C和源极/漏极部件230之间。如图18所示，当实现第三内部间隔部件228-3时，最顶部238T和构件间部分238L沿着X方向共享相同的第一宽度W1。栅极介电层236包括在连接部分208K和第一内部间隔部件228-1之间延伸的尖端2360。当沿Y方向观察时，每个第三内部间隔部件228-3被栅极介电层236的两个尖端2360“包围”或包裹。上面已经描述了尖端2360的益处，此处不再赘述。
现在参考图24。第一内部间隔部件228-1、第一栅电极238和沟道构件208的配置已经在上面参照图11进行了描述，此处不再赘述。邻近隔离栅极结构240的部分凹进的牺牲层206可以被第一内部间隔部件228-1覆盖或密封。为了便于参考，邻近隔离栅极结构240的凹进牺牲层206可以称为扩音器部件2060。因为当去除伪栅极堆叠件220时将不会去除隔离栅极结构240，所以扩音器部件2060将保留在半导体器件200的最终结构中。如图24所示，当沿着Y方向观察时，每个第一内部间隔部件228-1均是凸形的，并且每个扩音器部件2060均是凹形的，以容纳凸形的第一内部间隔部件228-1。扩音器部件2060的尖端或角在第一内部间隔部件228-1和沟道层208之间延伸。
图25示出了图11、图15和图18所示工件200的局部俯视图。图25中的横截面A-A’对应于图11、图15和图18中所示的横截面。图26示出了图24所示工件200的局部俯视图。图26中的横截面B-B’对应于图24所示的横截面。与图25所示的俯视图相比，图26中的栅极结构234之一被隔离栅极结构240代替。
参考图1，方法100包括执行进一步的工艺的框130。这种进一步的工艺可以包括诸如沉积覆盖层、沉积其他ILD层、形成源极/漏极接触、形成栅极接触件以及形成进一步的互连结构。
本发明的实施例可以提供形成不同阈值电压的MBC晶体管的手段。现在参考图11和图15。对于栅极结构234，第一栅电极238的短构件间部分238沿X方向比第二栅电极238’的构件间部分238L窄。就栅极长度而言，第一栅电极238的短构件间部分238S的栅极长度比第二栅电极238’的构件间部分238L的栅极长度短。短构件间部分238S的缩短的栅极长度可以降低用于低阈值电压或高速应用的阈值电压。因此，第一内部间隔部件228-1和第二内部间隔部件228-2可以在不同的器件区域中实现，以提供不同阈值电压的器件，即使在栅极结构中实现相同的功函金属层时也是如此。
尽管非意欲进行限制，本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例提供了插入垂直堆叠的沟道构件之间的内部间隔部件。当沿着栅极结构的长度观察时，内部间隔部件呈凸形或C形，并且允许栅极介电层在凸形内部间隔部件和沟道构件的连接部分之间延伸。这种结构布置减小了栅极-漏极和栅极-源极电容，并增加了有效栅极长度。在一些实施方式中，本发明的内部间隔部件可以在栅电极的最顶部下方延伸，以进一步减小栅极-漏极或栅极-源极电容。
在一个示例性实施例中，本发明针对半导体器件。该半导体器件包括具有第一沟道部分和第一连接部分的第一沟道构件，具有第二沟道部分和第二连接部分的第二沟道构件，设置在第一沟道部分和第二沟道部分周围的栅极结构，该栅极结构包括栅极介电层和栅电极，以及设置在第一连接部分和第二连接部分之间的内部间隔部件。栅极介电层部分地在内部间隔部件和第一连接部分之间以及在内部间隔部件和第二连接部分之间延伸。在内部间隔部件与第一连接部分之间以及在内部间隔部件与第二连接部分之间不存在栅电极。
在一些实施例中，第一沟道部分的厚度基本上等于第一连接部分的厚度。在一些实施方式中，半导体器件可以进一步包括源极/漏极部件，并且第一连接部分和第二连接部分耦合到源极/漏极部件。在一些情况下，内部间隔部件包括邻近栅极介电层的第一内部间隔件层和邻近源极/漏极部件的第二内部间隔件层。第一内部间隔件层的介电常数大于第二内部间隔件层的介电常数。在一些实施例中，第一沟道构件和第二沟道构件沿着第一方向纵向延伸。第二沟道构件设置在第一沟道构件上方，栅电极包括设置在第二沟道部分上方的最顶部和设置在第一沟道部分和第二沟道部分之间的构件间部分，并且最顶部沿着第一方向的长度大于构件间部分沿着第一方向的长度。在一些实施例中，半导体器件可以进一步包括沿着最顶部的侧壁设置的栅极间隔件层。第二连接部分设置在内部间隔部件和栅极间隔件层之间，并且栅极间隔件层沿着第一方向的宽度小于内部间隔部件沿着第一方向的宽度。在一些情况下，栅极结构沿着垂直于第一方向的第二方向纵向延伸，并且当沿着第二方向观察时，内部间隔部件具有C形。在一些实施方式中，栅极结构沿着垂直于第一方向的第二方向纵向延伸，并且当沿着第二方向观察时，内部间隔部件在栅电极的最顶部下方延伸。
在另一个示例性实施例中，本发明针对结构。该结构包括沿着第一方向纵向延伸的栅极结构、平行于栅极结构延伸的隔离栅极结构、沿着垂直于第一方向的第二方向设置在栅极结构和隔离栅极结构之间的源极/漏极部件、以及沿着第二方向夹在隔离栅极结构和源极/漏极部件之间的多个第一半导体部件，多个第一半导体部件沿着垂直于第一方向和第二方向的第三方向彼此堆叠。多个第一半导体部件通过多个内部间隔部件彼此交错。
在一些实施例中，当沿着第一方向观察时，多个内部间隔部件中的每一个具有C形。在一些实施方式中，隔离栅极结构是绝缘的，并且包括氮化硅或金属氧化物。在一些实施例中，多个内部间隔部件包括氧化硅、氮化硅、氮氧化硅、碳氧化硅或碳氮氧化硅。在一些实施方式中，该结构可以进一步包括设置在多个第一半导体部件的最顶部的第一半导体部件上方的间隔件层，并且该间隔件层沿着隔离栅极结构的侧壁延伸。在一些情况下，多个第一半导体部件进一步沿着第三方向与多个第二半导体部件交错，并且多个第一半导体部件包括硅，并且多个第二半导体部件包括硅锗。在一些实施例中，多个内部间隔部件中的每一个沿着第二方向延伸到多个第二半导体部件的一个中。
在又一示例性实施例中，本发明针对一种半导体器件。该半导体器件包括第一源极/漏极部件和第二源极/漏极部件、垂直堆叠并在第一源极/漏极部件和第二源极/漏极部件之间沿着一个方向延伸的多个沟道构件、与第一源极/漏极部件接触并与多个沟道构件交错的多个内部间隔部件，以及设置在多个沟道构件上方并覆盖多个沟道构件的栅极结构。栅极结构包括与多个内部间隔部件接触的栅极介电层和与多个内部间隔部件间隔开的栅电极。栅极介电层部分地在多个沟道构件和多个内部间隔部件之间延伸。
在一些实施例中，栅电极包括多个沟道构件上方的最顶部和多个沟道构件中的两个之间的构件间部分，并且最顶部沿着该方向的宽度大于构件间部分沿着该方向的宽度。在一些实施方式中，栅极介电层沿该方向的宽度大于最顶部沿该方向的宽度。在一些情况下，多个内部间隔部件中的每一个包括邻近栅极介电层的第一内部间隔件层和邻近第一源极/漏极部件的第二内部间隔件层，并且第一内部间隔件层的介电常数大于第二内部间隔件层的介电常数。在一些实施例中，第一内部间隔件层的氮含量大于第二内部间隔件层的氮含量。
上述内容概述了几个实施例的部件，从而使得本领域普通技术人员可更好地了解本发明的各个实施例。本领域普通技术人员应理解，其可以轻松地以本发明为基础，对其他工艺或结构进行设计或修改，从而达成与本发明介绍的实施例相同的目的和/或实现相同的优点。本领域普通技术人员还应认识到，这种等效结构并不背离本发明的精神和范围，并且对其可以进行各种更改、替换和变更而不背离本发明的精神和范围。

Claims (10)

1.一种半导体器件，包括：
第一沟道构件，包括第一沟道部分和第一连接部分；
第二沟道构件，包括第二沟道部分和第二连接部分；
栅极结构，设置在所述第一沟道部分和所述第二沟道部分周围，所述栅极结构包括栅极介电层和栅电极；以及
内部间隔部件，设置在所述第一连接部分与所述第二连接部分之间，
其中，所述栅极介电层部分地在所述内部间隔部件与所述第一连接部分之间以及所述内部间隔部件与所述第二连接部分之间延伸，
其中，在所述内部间隔部件与所述第一连接部分之间以及在所述内部间隔部件与所述第二连接部分之间不存在所述栅电极。
2.根据权利要求1所述的半导体器件，其中，所述第一沟道部分的厚度基本上等于所述第一连接部分的厚度。
3.根据权利要求1所述的半导体器件，还包括：
源极/漏极部件，其中，所述第一连接部分和所述第二连接部分耦合到所述源极/漏极部件。
4.根据权利要求3所述的半导体器件，
其中，所述内部间隔部件包括邻近所述栅极介电层的第一内部间隔件层和邻近所述源极/漏极部件的第二内部间隔件层，
其中，所述第一内部间隔件层的介电常数大于所述第二内部间隔件层的介电常数。
5.根据权利要求1所述的半导体器件，
其中，所述第一沟道构件和所述第二沟道构件沿着第一方向纵向延伸，
其中，所述第二沟道构件设置在所述第一沟道构件上方，
其中，所述栅电极包括设置在所述第二沟道部分上方的最顶部分和设置在所述第一沟道部分与所述第二沟道部分之间的构件间部分，
其中，所述最顶部分沿着所述第一方向的长度大于所述构件间部分沿着所述第一方向的长度。
6.根据权利要求5所述的半导体器件，还包括：
栅极间隔件层，沿着所述最顶部分的侧壁设置，
其中，所述第二连接部分设置在所述内部间隔部件与所述栅极间隔件层之间，
其中，所述栅极间隔件层沿着所述第一方向的宽度小于所述内部间隔部件沿着所述第一方向的宽度。
7.根据权利要求5所述的半导体器件，
其中，所述栅极结构沿着垂直于所述第一方向的第二方向纵向延伸，
其中，当沿着所述第二方向观察时，所述内部间隔部件具有C形。
8.根据权利要求7所述的半导体器件，
其中，所述栅极结构沿着垂直于所述第一方向的第二方向纵向延伸，
其中，当沿着所述第二方向观察时，所述内部间隔部件在所述栅电极的所述最顶部分下方延伸。
9.一种半导体结构，包括：
栅极结构，沿着第一方向纵向延伸；
隔离栅极结构，平行于所述栅极结构延伸；
源极/漏极部件，沿着垂直于所述第一方向的第二方向设置在所述栅极结构与所述隔离栅极结构之间；以及
多个第一半导体部件，沿着所述第二方向夹在所述隔离栅极结构与所述源极/漏极部件之间，所述多个第一半导体部件沿着垂直于所述第一方向和所述第二方向的第三方向彼此堆叠，
其中，所述多个第一半导体部件与多个内部间隔部件交错。
10.一种半导体器件，包括：
第一源极/漏极部件和第二源极/漏极部件；
多个沟道构件，垂直堆叠并沿着一个方向在所述第一源极/漏极部件与所述第二源极/漏极部件之间延伸；
多个内部间隔部件，与所述第一源极/漏极部件接触并与所述多个沟道构件交错；以及
栅极结构，设置在所述多个沟道构件上方并包裹所述多个沟道构件，
其中，所述栅极结构包括与所述多个内部间隔部件接触的栅极介电层和与所述多个内部间隔部件间隔开的栅电极，
其中，所述栅极介电层部分地在所述多个沟道构件与所述多个内部间隔部件之间延伸。
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