KR102422389B1 - 반도체 디바이스를 위한 게이트 구조물 - Google Patents

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Abstract

상이한 게이트 구조물 구성을 갖는 반도체 디바이스 및 그 제조 방법이 개시된다. 반도체 디바이스는 기판 상에 배치된 제 1 및 제 2 쌍의 소스/드레인 영역, 제 1 및 제 2 나노 구조화된 채널 영역, 및 서로 상이한 유효 일 함수 값을 갖는 제 1 및 제 2 게이트 구조물을 포함한다. 제 1 및 제 2 게이트 구조물은 제 1 및 제 2 하이-K 게이트 유전체 층, 서로 상이한 두께를 갖는 제 1 및 제 2 장벽 금속 층, 제 1 및 제 2 장벽 금속 층 상에 각각 배치된 서로 실질적으로 동일한 두께를 갖는 제 1 및 제 2 일 함수 금속(WFM) 산화물 층, 제 1 WFM 산화물 층과 제 1 장벽 금속 층 사이에 배치된 제 1 쌍극자 층, 및 제 2 WFM 산화물 층과 제 2 장벽 금속 층 사이에 배치된 제 2 쌍극자 층을 포함한다.

Description

반도체 디바이스를 위한 게이트 구조물 {GATE STRUCTURES FOR SEMICONDUCTOR DEVICES}
관련 출원에 대한 상호 참조
본 출원은 2019년 10월 31일자에 출원된, 발명의 명칭이 "FinFET 및 게이트 올 어라운드 FET의 임계 전압 튜닝을 위한 게이트 구조물(Gate structures for threshold voltage tuning of FinFETs and Gate All Around FETs)"인 미국 가출원 제 62/928,557 호의 이점을 주장하며, 이의 개시 내용은 그 전체가 본 명세서에 참조로 포함된다.
반도체 기술의 발전에 따라, 더 높은 저장 용량, 더 빠른 처리 시스템, 더 높은 성능 및 더 낮은 비용에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해, 반도체 산업은 평면 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)를 포함하는 MOSFET 및 핀 전계 효과 트랜지스터(fin field effect transistor; finFET)와 같은 반도체 디바이스의 치수를 계속 축소하고 있다. 이러한 축소는 반도체 제조 공정의 복잡성을 증가시켰다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a, 도 1b 내지 도 1e, 및 도 1f 내지 도 1o는 일부 실시예들에 따라, 상이한 게이트 구조물을 갖는 반도체 디바이스의 등각도, 단면도 및 디바이스 특성을 도시한다.
도 2는 일부 실시예들에 따라, 상이한 게이트 구조물을 갖는 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 3a 내지 도 14b는 일부 실시예들에 따라, 제조 공정의 다양한 단계에서 상이한 게이트 구조물을 갖는 반도체 디바이스의 단면도를 도시한다.
이제부터 첨부 도면들을 참조하여 예시적인 실시예들을 설명할 것이다. 도면들에서, 동일한 참조 번호는 일반적으로 동일하거나, 기능적으로 유사하고/유사하거나 구조적으로 유사한 요소를 나타낸다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 제 1 피처를 형성하기 위한 공정은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 제 2 피처 상에 제 1 피처의 형성은 제 1 피처가 제 2 피처와 직접 접촉하여 형성됨을 의미한다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
"아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
명세서에서 "일 실시예", "실시예", "예시적인 실시예", "예시적인" 등에 대한 언급은 설명된 실시예가 특정한 피처, 구조물, 또는 특성을 포함할 수 있으나, 모든 실시예가 반드시 이러한 특정한 피처, 구조물, 또는 특성을 포함할 수 있는 것은 아님을 나타낸다는 것을 유의한다. 또한, 이러한 문구는 반드시 동일한 실시예를 나타내는 것은 아니다. 또한, 특정한 피처, 구조물 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되었는지 아닌지에 상관없이 다른 실시예들과 관련하여 그러한 피처, 구조물 또는 특성을 실시하는 것은 본 발명 기술 분야의 당업자의 지식 내에 있을 것이다.
본 명세서의 문구 또는 용어는 설명을 위한 것일 뿐 제한하기 위한 것이 아니며, 본 명세서의 용어 또는 문구는 본 명세서의 교시에 비추어 본 발명 기술 분야의 당업자에 의해 해석되어야 한다는 것이 이해될 것이다.
본 명세서에서 사용되는 바와 같이, "에칭 선택도"라는 용어는 동일한 에칭 조건 하에서 2 개의 상이한 물질의 에칭 속도의 비를 지칭한다.
본 명세서에서 사용되는 바와 같이, "하이-K(high-k)"라는 용어는 높은 유전 상수를 지칭한다. 반도체 디바이스 구조물 및 제조 공정 분야에서, 하이-K는 SiO2의 유전 상수보다 큰 유전 상수(예를 들어, 3.9 초과)를 지칭한다.
본 명세서에서 사용되는 바와 같이, "p 형"이라는 용어는 구조물, 층 및/또는 영역을 붕소와 같은 p 형 도펀트로 도핑된 것으로 정의한다.
본 명세서에서 사용되는 바와 같이, "n 형"이라는 용어는 구조물, 층 및/또는 영역을 인과 같은 n 형 도펀트로 도핑된 것으로 정의한다.
본 명세서에서 사용되는 바와 같이, "나노 구조화"라는 용어는 구조물, 층 및/또는 영역을, 예를 들어, 100 nm 미만의 수평 치수(예를 들어, X 축 및/또는 Y 축을 따름) 및/또는 수직 치수(예를 들어, Z 축을 따라)를 갖는 것으로 정의한다.
본 명세서에서 사용되는 바와 같이, "n 형 일 함수 금속(n-type work function metal; nWFM)"이라는 용어는 FET 채널 영역의 물질의 가전자대(valence band) 에너지보다 전도대(conduction band) 에너지에 더 가까운 일 함수 값을 갖는 금속 또는 금속 함유 물질을 정의한다. 일부 실시예들에서, "n 형 일 함수 금속(nWFM)"이라는 용어는 4.5 eV 미만의 일 함수 값을 갖는 금속 또는 금속 함유 물질을 정의한다.
본 명세서에서 사용되는 바와 같이, "p 형 일 함수 금속(pWFM)"이라는 용어는 FET 채널 영역의 물질의 전도대 에너지보다 가전자대 에너지에 더 가까운 일 함수 값을 갖는 금속 또는 금속 함유 물질을 정의한다. 일부 실시예들에서, "p 형 일 함수 금속(pWFM)"이라는 용어는 4.5 eV 이상의 일 함수 값을 갖는 금속 또는 금속 함유 물질을 정의한다.
일부 실시예들에서, "약" 및 "실질적으로"라는 용어는 값의 5 % 내에서 변하는 주어진 양의 값을 나타낼 수 있다(예를 들어, 값의 ± 1 %, ± 2 %, ± 3 %, ± 4 %, ± 5 %).
본 명세서에 개시된 핀 구조물은 임의의 적합한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀 구조물은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토 리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어, 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일부 실시예들에서, 희생 층이 기판 위에 형성되고, 포토 리소그래피 공정을 사용하여 패턴화된다. 스페이서가 자기 정렬 공정을 사용하여 패턴화된 희생 층 옆에 형성된다. 그런 다음, 희생 층은 제거되고, 나머지 스페이서는 핀 구조물을 패턴화하기 위해 사용될 수 있다.
전계 효과 트랜지스터(FET)를 켜기 위해 요구되는 게이트 전압 - 임계 전압(Vt) - 은 FET 채널 영역의 반도체 물질 및/또는 FET의 게이트 구조물의 유효 일 함수(effective work function; EWF) 값에 의존할 수 있다. 예를 들어, n 형 FET(NFET)의 경우, NFET 게이트 구조물의 EWF 값(들)과 NFET 채널 영역 물질의 전도대 에너지(예를 들어, Si의 경우 4.1 eV 또는 SiGe의 경우 3.8 eV) 간의 차이를 감소시키면 NFET 임계 전압을 감소시킬 수 있다. p 형 FET(PFET)의 경우, PFET 게이트 구조의 EWF 값(들)과 PFET 채널 영역 물질의 가전자대 에너지(예를 들어, Si의 경우 5.2 eV 또는 SiGe의 경우 4.8 eV) 간의 차이를 감소시키면 PFET 임계 전압을 감소시킬 수 있다. FET 게이트 구조물의 EWF 값은 FET 게이트 구조물의 각 층의 두께 및/또는 물질 조성에 의존할 수 있다. 이와 같이, FET는 FET 게이트 구조물의 두께 및/또는 물질 조성을 조정함으로써 상이한 임계 전압으로 제조될 수 있다.
다기능 휴대용 디바이스에 대한 수요가 증가함에 따라, 동일한 기판 상에 상이한 임계 전압을 갖는 FET에 대한 수요가 증가하고 있다. 이러한 FET를 달성하는 한 가지 방법은 FET 게이트 구조물에서 상이한 일 함수 금속(WFM) 층 두께를 갖는 것일 수 있다. 그러나, 상이한 WFM 층 두께는 FET 게이트 구조물의 기하학적 구조에 의해 제한될 수 있다. 예를 들어, 게이트 올 어라운드(gate-all-around; GAA) FET에서, WFM 층 두께는 GAA FET의 나노 구조화된 채널 영역 사이의 간격에 의해 제한될 수 있다. 또한, 상이한 WFM 층 두께를 증착하는 것은 FET(예를 들어, GAA FET 및/또는 finFET)의 지속적인 축소로 점점 어려워질 수 있다.
본 개시는 상이한 임계 전압을 갖는 FET(예를 들어, GAA FET 및/또는 finFET)를 형성하기 위해 상이한 EWF 값을 갖는 예시적인 FET 게이트 구조물을 제공하고, 동일한 기판 상에 이러한 FET를 형성하는 예시적인 방법을 제공한다. 예시적인 방법은 유사한 WFM 층 두께를 갖지만 상이한 임계 전압을 갖는 NFET 및 PFET를 동일한 기판 상에 형성한다. 이러한 예시적인 방법은 동일한 기판 상에 유사한 채널 치수 및 임계 전압을 갖는 FET를 형성하는 다른 방법보다, 상이한 임계 전압을 갖고 나노 구조화된 채널 영역을 갖는 FET에서 더 낮은 게이트 저항을 갖는 신뢰할 수 있는 게이트 구조물을 제조할 때 덜 복잡하고 더 비용 효율적일 수 있다. 또한, 이러한 예시적인 방법은 유사한 임계 전압을 갖는 FET를 형성하는 다른 방법보다, 더 작은 치수(예를 들어, 더 얇은 게이트 스택)를 갖는 FET 게이트 구조물을 형성할 수 있다.
일부 실시예들에서, 상이한 게이트 구조물 구성을 갖지만 유사한 WFM 층 두께를 갖는 NFET 및 PFET는 서로 상이한 임계 전압을 달성하기 위해 동일한 기판 상에 선택적으로 형성될 수 있다. 상이한 게이트 구조물 구성은 WFM 층과 하이-K 게이트 유전체 층 사이에 배치된 상이한 두께의 장벽 금속 층을 가질 수 있다. 또한, WFM 층은 WFM 층과 장벽 금속 층 사이의 계면에서 쌍극자 층을 유도하는 WFM 산화물 층을 포함할 수 있다. 상이한 장벽 금속 층 두께는 WFM 층과 하이-K 게이트 유전체 층 사이의 상이한 간격 및 유도된 쌍극자 층과 하이-K 게이트 유전체 층 사이의 상이한 간격을 제공한다. 이러한 상이한 간격은 서로 상이한 EWF 값을 갖고 결과적으로는 서로 상이한 임계 전압을 갖는 FET 게이트 구조물을 초래한다. 따라서, 장벽 금속 층 두께를 튜닝하면 NFET 및 PFET 게이트 구조물의 EWF 값을 튜닝할 수 있고, 그 결과 WFM 층 두께를 변화시키지 않으면서 NFET 및 PFET의 임계 전압을 조정할 수 있다.
일부 실시예들에 따라, NFET(102N1-102N3) 및 PFET(102P1-102P3)를 갖는 반도체 디바이스(100)가 도 1a 내지 도 1o를 참조하여 설명된다. 도 1a는 일부 실시예들에 따라, 반도체 디바이스(100)의 등각도를 도시한다. 도 1b 및 도 1c 그리고 도 1d 및 도 1e는 일부 실시예들에 따라, 도 1a의 반도체 디바이스(100)의 라인(A-A) 및 라인(B-B)을 따른 단면도를 도시한다. 도 1f 내지 도 1o는 일부 실시예들에 따라, 반도체 디바이스(100)의 디바이스 특성을 도시한다. 6 개의 FET가 도 1a 내지 도 1o를 참조하여 논의되지만, 반도체 디바이스(100)는 임의의 수의 FET를 가질 수 있다. 달리 언급되지 않는 한, 동일한 주석을 갖는 NFET(102N1-102N3) 및 PFET(102P1-102P3)의 요소에 대한 설명은 서로 적용된다. 반도체 디바이스(100)의 등각도 및 단면도는 예시를 목적으로 도시되어 있으며 실척도로 도시되지 않을 수 있다.
도 1a 내지 도 1c를 참조하면, NFET(102N1-102N3) 및 PFET(102P1-102P3)가 기판(106) 상에 형성될 수 있다. 기판(106)은 실리콘과 같은 반도체 물질일 수 있지만 이에 제한되지는 않는다. 일부 실시예들에서, 기판(106)은 결정질 실리콘 기판(예를 들어, 웨이퍼)을 포함할 수 있다. 일부 실시예들에서, 기판(106)은 (i) 원소 반도체(예를 들어, 게르마늄(Ge)); (ii) III-V 반도체 물질을 포함하는 화합물 반도체; (iii) 합금 반도체(예를 들어, 실리콘 게르마늄(SiGe)); (iv) 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조물; (v) 실리콘 게르마늄(SiGe) 온 인슐레이터(SiGeOI) 구조물; (vi) 게르마늄 온 인슐레이터(GeOI) 구조물; 또는 (vii) 이들의 조합을 포함할 수 있다. 또한, 기판(106)은 p 형 도펀트(예를 들어, 붕소, 인듐, 알루미늄 또는 갈륨) 또는 n 형 도펀트(예를 들어, 인 또는 비소)로 도핑될 수 있다.
NFET(102N1-102N3) 및 PFET(102P1-102P3)는 X 축을 따라 연장되는 핀 구조물(1081-1082), 에피택셜 핀 영역(110A-110B), 게이트 구조물(112N1-112N3 및 112P1-112P3), 내부 스페이서(142) 및 게이트 스페이서(114)를 포함할 수 있다.
도 1b 및 도 1c를 참조하면, 핀 구조물(1081)은 핀 베이스 부분(108A) 및 핀 베이스 부분(108A) 상에 배치된 나노 구조화된 채널 영역(120N)을 포함할 수 있고, 핀 구조물(1082)은 핀 베이스 부분(108B) 및 핀 베이스 부분(108B) 상에 배치된 나노 구조화된 채널 영역(120P)을 포함할 수 있다. 일부 실시예들에서, 핀 베이스 부분(108A-108B)은 기판(106)과 유사한 물질을 포함할 수 있다. 나노 구조화된 채널 영역(120N)은 게이트 구조물(112N1-112N3)에 의해 랩핑될 수 있고, 나노 구조화된 채널 영역(120P)은 게이트 구조물(112P1-112P3)에 의해 랩핑될 수 있다. 나노 구조화된 채널 영역(120N-120P)은 기판(106)과 유사하거나 상이한 반도체 물질을 포함할 수 있고, 서로 유사하거나 상이한 반도체 물질을 포함할 수 있다.
일부 실시예들에서, 나노 구조화된 채널 영역(120N)은 NFET(102N1-102N3)를 위해 Si, SiAs, 실리콘 인화물(SiP), SiC 또는 실리콘 탄소 인화물(SiCP)을 포함할 수 있고, 나노 구조화된 채널 영역(120P)은 PFET(102P1-102P3)를 위해 SiGe, 실리콘 게르마늄 붕소(SiGeB), 게르마늄 붕소(GeB), 실리콘 게르마늄 주석 붕소(SiGeSnB), 또는 III-V 반도체 화합물을 포함할 수 있다. 일부 실시예들에서, 나노 구조화된 채널 영역(120N-120P)은 모두 Si, SiAs, SiP, SiC, SiCP, SiGe, SiGeB, GeB, SiGeSnB 또는 III-V 반도체 화합물을 포함할 수 있다. 나노 구조화된 채널 영역(120N-120P)의 직사각형 단면이 도시되어 있지만, 나노 구조화된 채널 영역(120N-120P)은 다른 기하학적 형상(예를 들어, 원형, 타원형, 삼각형 또는 다각형)의 단면을 가질 수 있다.
도 1a 내지 도 1c를 참조하면, 에피택셜 핀 영역(110A-110B)이 핀 베이스 부분(108A-108B) 상에서 각각 성장될 수 있고, NFET(102N1-102N3) 및 PFET(102P1-102P3)의 소스/드레인(S/D) 영역일 수 있다. 에피택셜 핀 영역(110A-110B)은 서로 유사하거나 상이한 에피택셜 성장된 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 에피택셜 성장된 반도체 물질은 기판(106)의 물질과 동일한 물질 또는 상이한 물질을 포함할 수 있다. 에피택셜 핀 영역(110A 및 110B)은 각각 n 형 및 p 형일 수 있다. 일부 실시예들에서, n 형 에피텍셜 핀 영역(110A)은 SiAs, SiC 또는 SiCP를 포함할 수 있다. P 형 에피택셜 핀 영역(110B)은 SiGe, SiGeB, GeB, SiGeSnB, III-V 반도체 화합물 또는 이들의 조합을 포함할 수 있다.
게이트 구조물(112N1-112N3 및 112P1-112P3)은 다층 구조물일 수 있다. 게이트 구조물(112N1-112N3)은 나노 구조화된 채널 영역(120N)을 랩핑할 수 있고, 게이트 구조물(112P1-112P3)은 나노 구조화된 채널 영역(120P)을 랩핑할 수 있어, 게이트 구조물(112N1-112N3 및 112P1-112P3)은 "게이트 올 어라운드(gate-all-around; GAA) 구조물" 또는 "수평 게이트 올 어라운드(horizontal gate-all-around; HGAA) 구조물"로 지칭될 수 있다. NFET(102N1-102N3) 및 PFET(102P1-102P3)는 각각 "GAA FET(102N1-102N3 및 102P1-102P3)" 또는 "GAA NFET(102N1-102N3) 및 GAA PFET(102P1-102P3)"로 지칭될 수 있다.
일부 실시예들에서, NFET(102N1-102N3) 및 PFET(102P1-102P3)는 finFET일 수 있고, 도 1d 및 도 1e에 도시된 바와 같이 나노 구조화된 채널 영역(120N-120P) 대신 핀 영역(120N*-120P*)을 가질 수 있다. 이러한 finFET(102N1-102N3 및 102P1-102P3)은 각각 도 1d 및 도 1e에 도시된 바와 같이 핀 영역(120N*-120P*) 상에 배치된 게이트 구조물(112N1-112N3 및 112P1-112P3)을 가질 수 있다.
게이트 구조물(112N1-112N3 및 112P1-112P3)은 계면 산화물 층(127), 하이-K(HK) 게이트 유전체 층(128N1-128N3 및 128P1-128P3), 제 1 장벽 금속 층(129N1-129N3 및 129P1-129P3), 장벽 금속 산화물 층(130N1-130N3 및 130P1-130P3), 쌍극자 층(131N1-131N3 및 131P1-131P3), WFM 산화물 층(132N1-132N3 및 132P1-132P3), 제 2 장벽 금속 층(133), 플루오르 프리 텅스텐(fluorine-free tungsten; FFW) 층(134) 및 게이트 금속 충전 층(135)을 포함할 수 있다. 도 1b 및 도 1c는 게이트 구조물(112N1-112N3 및 112P1-112P3)의 모든 층들이 나노 구조화된 채널 영역(120N-120P)을 랩핑하는 것을 보여 주지만, 나노 구조화된 채널 영역(120N-120P)은 적어도 계면 산화물 층(127) 및 HK 게이트 유전체 층(128N1-128N3 및 128P1-128P3)에 의해 랩핑되어 인접한 나노 구조화된 채널 영역(120N-120P) 사이의 공간을 충전할 수 있다. 이와 같이, NFET(102N1-102N3)의 동작 동안 게이트 구조물(112N1-112N3)과 S/D 영역(110A) 사이의 단락을 방지하기 위해 나노 구조화된 채널 영역(120N)은 서로 전기적으로 격리될 수 있다. 유사하게, PFET(102P1-102P3)의 동작 동안 게이트 구조물(112P1-112P3)과 S/D 영역(110B) 사이의 단락을 방지하기 위해 나노 구조화된 채널 영역(120P)은 서로 전기적으로 격리될 수 있다.
계면 산화물 층(127)은 나노 구조화된 채널 영역(120N-120P) 상에 배치될 수 있고, 실리콘 산화물 및 약 0.5 nm 내지 약 1.5 nm 범위의 두께를 포함할 수 있다. HK 게이트 유전체 층(128N1-128N3 및 128P1-128P3) 각각은 계면 산화물 층(127) 두께의 약 2 배 내지 3 배인 두께(예를 들어, 약 1 nm 내지 약 3 nm)를 가질 수 있고, (i) 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈럼 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 산화물(ZrO2) 및 지르코늄 실리케이트(ZrSiO2)와 같은 하이-K 유전체 물질, 및 (ii) 리튬(Li), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 스칸듐(Sc), 이트륨(Y), 지르코늄(Zr), 알루미늄(Al), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이터븀(Yb), 루테튬(Lu)의 산화물을 갖는 하이-K 유전체 물질; 또는 (iii) 이들의 조합을 포함할 수 있다.
제 1 장벽 금속 층(129N1-129N3 및 129P1-129P3)은 각각 HK 게이트 유전체 층(128N1-128N3 및 128P1-128P3) 상에 배치되고 이에 물리적으로 접촉할 수 있다. 일부 실시예들에서, 제 1 장벽 금속 층(129N1-129N3 및 129P1-129P3)은 금속 질화물(예를 들어, TiN 및/또는 TaN) 또는 상부 층(예를 들어, WFM 산화물 층(132N1-132N3 및 132P1-132P3))으로부터 HK 게이트 유전체 층(128N1-128N3 및 128P1-128P3)으로의 물질 확산을 방지할 수 있는 임의의 물질을 포함할 수 있다. 각각의 제 1 장벽 금속 층(129N1-129N3 및 129P1-129P3)은 단일 층의 금속 질화물 또는 금속 질화물 층의 스택을 포함할 수 있다. 금속 질화물 층의 스택은 서로 유사하거나 상이한 2 개 이상의 금속 질화물 층을 포함할 수 있다.
도 1b를 참조하면, 제 1 장벽 금속 층(129N1-129N3)의 두께(T1-T3)는 서로 상이하여 WFM 금속 산화물 층(132N1-132N3)과 HK 게이트 유전체 층(128N1-128N3) 사이에 상이한 간격(S1-S3)을 각각 제공할 수 있다. 상이한 두께(T1-T3)는 또한 쌍극자 층(131N1-131N3)과 HK 게이트 유전체 층(128N1-128N3) 사이에 상이한 간격(S4-S6)을 제공할 수 있다. 일부 실시예들에서, 두께(T3)는 두께(T2)보다 크며, 두께(T2)는 두께(T1)보다 크다. 결과적으로, 간격(S3 및 S6)은 간격(S2 및 S5)보다 클 수 있으며, 간격(S2 및 S5)은 간격(S1 및 S4)보다 각각 클 수 있다. 상이한 간격(S1-S3 및/또는 S4-S6)은 서로 상이한 EWF 값(E1-E3)을 갖고 결과적으로는 서로 상이한 임계 전압(V1-V3)을 갖는 게이트 구조물(112N1-112N3)을 초래할 수 있다. 두께(T1-T3 및 S4-S6)는 도 1f 내지 도 1i에 도시된 바와 같이 EWF 값(E1-E3) 및 임계 전압(V1-V3)에 정비례할 수 있다.
유사하게, 도 1c를 참조하면, 제 1 장벽 금속 층(129P1-129P3)의 두께(T4-T6)는 서로 상이하여 WFM 금속 산화물 층(132P1-132P3)과 HK 게이트 유전체 층(128P1-128P3) 사이에 상이한 간격(S7-S9)을 제공할 수 있다. 상이한 두께(T4-T6)는 또한 쌍극자 층(131P1-131P3)과 HK 게이트 유전체 층(128P1-128P3) 사이에 상이한 간격(S10-S12)을 제공할 수 있다. 두께(T6)는 두께(T5)보다 크며, 두께(T5)는 두께(T4)보다 크다. 결과적으로, 간격(S9 및 S12)은 간격(S8 및 S11)보다 클 수 있으며, 간격(S8 및 S11)은 간격(S7 및 S10)보다 각각 클 수 있다. 상이한 간격(S7-S9 및/또는 S10-S12)은 서로 상이한 EWF 값(E4-E6)을 갖고 결과적으로는 서로 상이한 임계 전압(V4-V6)을 갖는 게이트 구조물(112P1-112P3)을 초래할 수 있다. 두께(T4-T6 및 S10-S12)는 도 1j 내지 도 1m에 도시된 바와 같이 EWF 값(E4-E6)에 정비례하고 임계 전압(V4-V6)에 반비례할 수 있다.
일부 실시예들에서, 두께(T1-T3)는 각각 두께(T4-T6)와 유사하거나 상이할 수 있다. 각각의 두께(T4-T6)와 유사한 두께(T1-T3)의 경우에도, 임계 전압(V1-V3)은 각각 임계 전압(V4-V6)과 상이할 수 있다. 일부 실시예들에서, 두께(T1-T6)는 약 0.5 nm 내지 약 3 nm의 범위일 수 있다.
장벽 금속 산화물 층(130N1-130N3 및 130P1-130P3)은 각각 제 1 장벽 금속 층(129N1-129N3 및 129P1-129P3) 상에 배치될 수 있다. 일부 실시예들에서, 장벽 금속 산화물 층(130N1-130N3 및 130P1-130P3)은 제 1 장벽 금속 층(129N1-129N3 및 129P1-129P3)의 금속 질화물에 포함된 금속의 산화물을 포함할 수 있다. 예를 들어, 장벽 금속 산화물 층(130N1-130N3 및 130P1-130P3)은 TiN 또는 TaN이 제 1 장벽 금속 층(129N1-129N3 및 129P1-129P3)에 포함될 때 Ti의 산화물(예를 들어, TiOx) 또는 Ta의 산화물(예를 들어, TaOx)을 포함할 수 있다. 일부 실시예들에서, 각각의 장벽 금속 산화물 층(130N1-130N3 및 130P1-130P3)의 두께는 약 0.1 nm 내지 약 0.2 nm의 범위일 수 있다. 도 3a 내지 도 14b를 참조하여 아래에 설명되는 바와 같이, 게이트 구조물(112N1-112N3 및 112P1-112P3)의 제조 동안 제 1 장벽 금속 층(129P1-129P3)이 제 1 장벽 금속 층(129N1-129N3)보다 더 많이 산화된 결과, 장벽 금속 산화물 층(130P1-130P3)은 장벽 금속 산화물 층(130N1-130N3)보다 두껍다.
WFM 산화물 층(132N1-132N3 및 132P1-132P3)이 각각 장벽 금속 산화물 층(130N1-130N3 및 130P1-130P3) 상에 배치되고 이에 물리적으로 접촉할 수 있다. NFET(102N1-102N3)의 경우, n 형 WFM 산화물 층(132N1-132N3)(또한 "nWFM 산화물 층(132N1-132N3)"이라고도 함)은 Al 프리(예를 들어, Al이 없는) 금속의 산화물을 포함할 수 있다. 일부 실시예들에서, WFM 산화물 층(132N1-132N3)은 (i) 란타넘 산화물(La2O3), 세륨 산화물(CeO2), 이터븀 산화물(Yb2O3), 루테튬 산화물(Lu2O3) 및 에르븀 산화물(Er2O3)과 같은 희토류 금속(rare-earth metal; REM) 산화물; (ii) 주기율표의 IIA 족(예를 들어, 마그네슘 산화물(MgO) 또는 스트론튬 산화물(SrO)), IIIB 족(예를 들어, 이트륨 산화물(Y2O3)), IVB 족(예를 들어, 하프늄 산화물(HfO2) 또는 지르코늄 산화물(ZrO2)) 또는 VB 족(예를 들어, 탄탈럼 산화물(Ta2O5))의 금속 산화물; (iii) 실리콘 이산화물(SiO2); 또는 (iv) 이들의 조합을 포함할 수 있다.
대조적으로, PFET(102P1-102P3)의 경우, p 형 WFM 산화물 층(132P1-132P3)(또한 "pWFM 산화물 층(132P1-132P3)"이라고도 함)은 (i) 알루미늄 산화물(Al2O3) 및 알루미늄 티타늄 산화물(Al2TiO5)과 같은 Al계 금속 산화물; (ii) 주기율표의 VB 족(예를 들어, 니오븀 산화물(NbO)), IIIA 족(예를 들어, 붕소 산화물(B2O3)), VA 족(예를 들어, 인 산화물(P2O5))의 금속 산화물; 또는 (iii) 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 각각의 WFM 산화물 층(132N1-132N3 및 132P1-132P3)의 두께는 약 0.01 nm 내지 약 2 nm의 범위일 수 있다. 이 범위 내의 두께는 WFM 산화물 층(132N1-132N3 및 132P1-132P3)이 인접한 나노 구조화된 채널 영역(120N-120P) 사이의 간격에 의해 제한되지 않고 나노 구조화된 채널 영역(120N-120P)을 랩핑할 수 있게 한다.
WFM 산화물 층(132N1-132N3 및 132P1-132P3)의 두께는 서로 유사하거나 상이할 수 있지만, WFM 산화물 층(132N1-132N3)의 물질은 WFM 산화물 층(132P1-132P3)의 물질과 상이하다. 일부 실시예들에서, WFM 산화물 층(132N1-132N3)의 물질은 나노 구조화된 채널 영역(120N)의 물질의 가전자대 에너지보다 전도대 에너지에 더 가까운 일 함수 값을 갖는 금속 산화물을 포함할 수 있다. 대조적으로, WFM 산화물 층(132P1-132P3)의 물질은 나노 구조화된 채널 영역(120P)의 물질의 전도대 에너지보다 가전자대 에너지에 더 가까운 일 함수 값을 갖는 금속 산화물을 포함할 수 있다.
WFM 산화물 층(132N1-132N3)은 WFM 산화물 층(132N1-132N3)과 장벽 금속 산화물 층(130N1-130N3) 사이의 계면에서 쌍극자 층(131N1-131N3)을 유도한다. WFM 산화물 층(132P1-132P3)은 WFM 산화물 층(132P1-132P3)과 장벽 금속 산화물 층(130P1-130P3) 사이의 계면에서 쌍극자 층(131P1-131P3)을 유도한다. 쌍극자 층(131N1-131N3 및 131P1-131P3)은 금속 이온 및 산소 이온의 쌍극자를 가질 수 있다. 쌍극자 층(131N1-131N3)의 금속 이온(예를 들어, La 이온)은 WFM 산화물 층(132N1-132N3)의 금속 산화물(예를 들어, La2O3)로부터 확산되고, 쌍극자 층(131N1-131N3)의 산소 이온은 장벽 금속 산화물 층(130N1- 130N3)으로부터 확산된다. 유사하게, 쌍극자 층(131P1-131P3)의 금속 이온(예를 들어, Al 이온)은 WFM 산화물 층(132P1-132P3)의 금속 산화물(예를 들어, Al2O3)로부터 확산되고, 쌍극자 층(131P1-131P3)의 산소 이온은 장벽 금속 산화물 층(130P1-130P3)으로부터 확산된다. 쌍극자 층(131N1-131N3)의 쌍극자는 쌍극자 층(131P1-131P3)의 쌍극자의 극성과 반대 극성을 가질 수 있다. 일부 실시예들에서, 쌍극자 층(131N1-131N3 및 131P1-131P3)에서의 쌍극자의 농도는 서로 유사하거나 상이할 수 있다.
제 2 장벽 금속 층(133)이 WFM 산화물 층(132N1-132N3 및 132P1-132P3) 상에 배치되고 이에 물리적으로 접촉할 수 있다. 일부 실시예들에서, 제 2 장벽 금속 층(133)은 금속 질화물(예를 들어, TiN 및/또는 TaN)을 포함할 수 있고, 약 1.5 nm 내지 약 3 nm 범위의 두께를 가질 수 있다. 일부 실시예들에서, 제 2 장벽 금속 층(133)의 물질 조성은 제 1 장벽 금속 층(129N1-129N3 및/또는 129P1-129P3)의 물질 조성과 유사할 수 있다.
FFW 층(134)이 제 2 장벽 금속 층(133) 상에 배치되고 이에 물리적으로 접촉할 수 있다. FFW 층(134)은 상부 게이트 금속 충전 층(135)의 증착 동안 사용되는 플루오르 계 전구체로부터 하부 층으로의, 예컨대, 계면 산화물 층(127), HK 게이트 유전체 층(128N1-128N3 및 128P1-128P3), 제 1 장벽 금속 층(129N1-129N3 및 129P1-129P3), WFM 산화물 층(132N1-132N3 및 132P1-132P3), 및 제 2 장벽 금속 층(133)으로의 플루오르의 실질적인 확산을 방지(예를 들어, 플루오르 확산 없음)할 수 있다. FFW 층(134)은 실질적으로 플루오르 프리 텅스텐 층을 포함할 수 있다. 실질적으로 플루오르 프리 텅스텐 층은 이온, 원자 및/또는 분자의 형태로 약 5 원자% 미만의 양의 플루오르 오염물을 포함할 수 있다. 일부 실시예들에서, FFW 층(134)은 게이트 금속 충전 층(135)으로부터의 플루오르 확산을 효과적으로 차단하기 위해 각각 약 2 nm 내지 약 4 nm 범위의 두께를 가질 수 있다.
게이트 금속 충전 층(135)은 각각 단일 금속 층 또는 금속 층의 스택을 포함할 수 있다. 금속 층의 스택은 서로 상이한 금속을 포함할 수 있다. 일부 실시예들에서, 게이트 금속 충전 층(135)은 W, Ti, 은(Ag), 루테늄(Ru), 몰리브덴(Mo), 구리(Cu), 코발트(Co), Al, 이리듐(Ir), 니켈(Ni), 금속 합금 및 이들의 조합과 같은 적합한 전도성 물질을 포함할 수 있다.
도 1n은 WFM 산화물 층(132N1-132N3)이 La2O3를 포함할 때 도 1b의 라인(C-C)을 따라 산소, 질소 및 란타넘 원자의 원자 농도 프로파일을 도시한다. 도 1n에 도시된 바와 같이, La 원자의 원자 농도 프로파일은 각각 WFM 산화물 층(132N1-132N3)과 장벽 금속 산화물 층(130N1-130N3) 사이의 계면에서 피크를 가질 수 있다.
도 1o는 WFM 산화물 층(132P1-132P3)이 Al2O3를 포함할 때 도 1c의 라인(D-D)을 따라 산소, 질소 및 알루미늄 원자의 원자 농도 프로파일을 도시한다. 도 1o에 도시된 바와 같이, Al 원자의 원자 농도 프로파일은 WFM 산화물 층(132P1-132P3)과 장벽 금속 산화물 층(130P1-130P3) 사이의 계면에서 피크를 가질 수 있다.
도 1b 내지 도 1e를 다시 참조하면, 게이트 스페이서(114) 및 내부 스페이서(142)는 게이트 구조물(112N1-112N3 및 112P1-112P3)의 측벽을 형성할 수 있다. 일부 실시예들에 따라, 게이트 스페이서(114) 및/또는 내부 스페이서(142) 각각은 계면 산화물 층(127) 및 HK 게이트 유전체 층(128N1-128N3 및 128P1-128P3)과 물리적으로 접촉할 수 있다. 게이트 스페이서(114) 및 내부 스페이서(142) 각각은 실리콘 산화물, 실리콘 질화물, 로우-k 물질 및 이들의 조합과 같은 절연 물질을 포함할 수 있다. 게이트 스페이서(114) 및 내부 스페이서(142) 각각은 약 3.9 미만의 유전 상수를 갖는 로우-k 물질을 가질 수 있다.
반도체 디바이스(100)는 에칭 정지 층(etch stop layer; ESL)(116), 층간 유전체(interlayer dielectric; ILD) 층(118) 및 얕은 트렌치 격리(shallow trench isolation; STI) 영역(138)을 더 포함할 수 있다. ESL(116)은 게이트 스페이서(114)의 측벽 상에 그리고 에피택셜 핀 영역(110A-110B) 상에 배치될 수 있다. ESL(116)은 게이트 구조물(112N1-112N3 및 112P1-112P3) 및/또는 S/D 영역(110A-110B)을 보호하도록 구성될 수 있다. 일부 실시예들에서, ESL(116)은 예를 들어 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 탄화물(SiC), 실리콘 탄소 질화물(SiCN), 붕소 질화물(BN), 실리콘 붕소 질화물(SiBN), 실리콘 탄소 붕소 질화물(SiCBN) 또는 이들의 조합을 포함할 수 있다.
ILD 층(118)은 ESL(116) 상에 배치될 수 있고, 유동성 유전체 물질(예를 들어, 유동성 실리콘 산화물, 유동성 실리콘 질화물, 유동성 실리콘 산질화물, 유동성 실리콘 탄화물 또는 유동성 실리콘 산탄화물)에 적합한 증착 방법을 사용하여 증착된 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 유전체 물질은 실리콘 산화물이다. STI 영역(138)은 기판(106) 상의 NFET(102N1-102N3) 및 PFET(102P1-102P3)와 이웃하는 FET(도시되지 않음) 및/또는 기판(106)에 집적되거나 증착된 이웃하는 능동 및 수동 소자(도시되지 않음) 사이에 전기적 격리를 제공하도록 구성될 수 있다. 일부 실시예들에서, STI 영역(138)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 플루오르 도핑된 실리케이트 유리(FSG), 로우-k 유전체 물질 및/또는 다른 적합한 절연 물질을 포함할 수 있다.
반도체 디바이스(100)의 단면 형상 및 그 요소(예를 들어, 핀 구조물(1081-1082), 게이트 구조물(112N1-112N3 및 112P1-112P3), 에피택셜 핀 영역(110A-110B), 내부 스페이서(142), 게이트 스페이서(114) 및/또는 STI 영역(138))는 예시적인 것이며 제한하려는 것이 아니다.
도 2는 일부 실시예들에 따라, 반도체 디바이스(100)를 제조하기 위한 예시적인 방법(200)의 흐름도이다. 예시적인 목적을 위해, 도 2에 도시된 동작들은 도 3a 내지 도 14b에 도시된 바와 같은 반도체 디바이스(100)를 제조하기 위한 예시적인 제조 공정을 참조하여 설명될 것이다. 도 3a 내지 도 14b는 일부 실시예들에 따라, 다양한 제조 단계에서 반도체 디바이스(100)의 라인(A-A) 및 라인(B-B)을 따른 단면도이다. 동작들은 특정 애플리케이션에 따라 상이한 순서로 수행되거나 수행되지 않을 수 있다. 방법(200)은 완전한 반도체 디바이스(100)를 생성하지 않을 수 있음을 유의해야 한다. 따라서, 방법(200) 이전에, 방법 동안에 그리고 방법 이후에 추가적인 공정들이 제공될 수 있으며, 일부 다른 공정들은 본 명세서에서 간략하게만 설명될 수 있음을 이해한다. 도 1a 내지 도 1o의 요소와 동일한 주석을 갖는 도 3a 내지 도 14b의 요소는 위에서 설명되었다.
동작(205)에서, 폴리 실리콘 구조물 및 에피택셜 핀 영역이 NFET 및 PFET의 핀 구조물 상에 형성된다. 예를 들어, 도 3a 및 도 3b에 도시된 바와 같이, 폴리 실리콘 구조물(312)이 핀 구조물(1081-1082) 상에 형성될 수 있고, 게이트 스페이서(114)가 폴리 실리콘 구조물(312)의 측벽 상에 형성될 수 있다. 후속 처리 동안, 폴리 실리콘 구조물(312)은 게이트 교체 공정에서 교체되어 게이트 구조물(112N1-112N3 및 112P1-112P3)을 형성할 수 있다. 게이트 스페이서(114)의 형성에 이어서, n 형 및 p 형 에피택셜 핀 영역(110A-110B)이 하부 폴리 실리콘 구조물(312)이 아닌 핀 구조물(1081-1082)의 일부 상에 선택적으로 형성될 수 있다. 에피택셜 핀 영역(110A-110B)의 형성 후, ESL(116) 및 ILD(118)가 형성되어 도 3a 및 도 3b의 구조물을 형성할 수 있다.
도 2를 참조하면, 동작(210)에서, 하나 이상의 핀 구조물 상에 그리고 그 내부에 게이트 개구부가 형성된다. 예를 들어, 도 4a 및 도 4b에 도시된 바와 같이, NFET(102N1-102N3) 및 PFET(102P1-102P3)와 각각 관련된 게이트 개구부(412N-412P)가 핀 구조물(1081-1082) 상에 그리고 그 내부에 형성될 수 있다. 게이트 개구부(412N)의 형성은 (i) 도 3a 및 도 3b의 구조물로부터 폴리 실리콘 구조물(312)을 에칭하는 동작 및 (ii) 도 3a 및 도 3b의 구조물로부터 나노 구조화된 영역(122N-122P)을 에칭하는 동작을 순차적으로 포함할 수 있다. 일부 실시예들에서, 나노 구조화된 영역(122N-122P)을 에칭하는 것은, 나노 구조화된 채널 영역(120N-120P)의 물질(예를 들어, Si)보다 나노 구조화된 영역(122N-122P)의 물질(예를 들어, SiGe)에 대해 더 높은 선택도를 갖는 건식 에칭 공정 또는 습식 에칭 공정을 사용하는 단계를 포함한다. 일부 실시예들에서, 습식 에칭 공정은 황산(H2SO4) 및 과산화수소(H2O2)의 혼합물(SPM) 및/또는 수산화 암모늄(NH4OH)과 H2O2 및 탈이온(DI) 수의 혼합물(APM)을 사용하는 것을 포함할 수 있다. 일부 실시예들에서, 습식 에칭 공정은 NH4OH과 HCl의 혼합물을 사용하는 것을 포함할 수 있다.
도 2를 참조하면, 동작(215-230)에서, 게이트 올 어라운드(GAA) 구조물이 게이트 개구부에 형성된다. 예를 들어, 동작(215-230)에 기초하여, 게이트 구조물(112N1-112N3 및 112P1-112P3)은 도 5a 내지 도 14b를 참조하여 설명된 바와 같이 나노 구조화된 채널 영역(120N-120P)을 랩핑할 수 있다.
동작(215)에서, 계면 산화물 층 및 HK 게이트 유전체 층이 게이트 개구부 내에 증착되고 어닐링된다. 예를 들어, 도 5a 및 도 5b에 도시된 바와 같이, 계면 산화물 층(127) 및 게이트 유전체 층(128)이 게이트 개구부(412N-412P)(도 4a 및 도 4b에 도시됨) 내의 나노 구조화된 채널 영역(120N-120P) 상에 증착되고 어닐링될 수 있다. 후속 처리 동안, HK 게이트 유전체 층(128)이 도 1a 내지 도 1e에 도시된 바와 같이 HK 게이트 유전체 층(128N1-128N3 및 128P1-128P3)을 형성할 수 있다. 도 5a 및 도 5b는 명료함을 위해 도 4a 및 도 4b의 구조물의 부분(100A-100B)을 각각 도시한다.
계면 산화물 층(127)이 게이트 개구부(412N-412P) 내의 나노 구조화된 채널 영역(120N-120P)의 노출된 표면 상에 각각 형성될 수 있다. 일부 실시예들에서, 계면 산화물 층(127)은 나노 구조화된 채널 영역(120N-120P)을 산화 환경(oxidizing ambient)에 노출시킴으로써 형성될 수 있다. 예를 들어, 산화 환경은 오존(O3), 수산화 암모늄, 과산화수소 및 물의 혼합물(SC1 용액) 및/또는 염산, 과산화수소 및 물의 혼합물(SC2 용액)의 조합을 포함할 수 있다. 산화 공정의 결과, 약 0.5 nm 내지 약 1.5 nm 범위의 산화물 층이 나노 구조화된 채널 영역(120N-120P)의 노출된 표면 상에 형성될 수 있다.
HK 게이트 유전체 층(128)의 증착은 계면 산화물 층(127)의 형성 후에 형성된 부분 반도체 디바이스(100)(도시되지 않음) 상에 HK 게이트 유전체 층(128)을 블랭킷 증착하는 단계를 포함할 수 있다. 블랭킷 증착된 HK 게이트 유전체 층(128)은 도 5a 및 도 5b에 도시된 바와 같이 계면 산화물 층(127) 및 부분 반도체 디바이스(100)의 노출된 표면(예를 들어, 게이트 개구부(412N-412P)의 측벽 및 ILD(118)의 상부 표면) 상에 실질적으로 컨포멀하게 증착될 수 있다. 일부 실시예들에서, HK 게이트 유전체 층(128)은 약 3.9보다 높은 유전 상수(k-값)를 갖는 유전체 물질을 포함할 수 있다. 일부 실시예들에서, HK 게이트 유전체 층(128)은 (i) 하프늄 산화물(HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2 및 ZrSiO2와 같은 하이-K 유전체 물질, (ii) Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu의 산화물을 갖는 하이-K 유전체 물질 또는 (iii) 이들의 조합을 포함할 수 있다. 일부 실시예들에서, HK 게이트 유전체 층(128)은 약 250 ℃ 내지 약 350 ℃의 온도에서 전구체로서 하프늄 염화물(HfCl4)을 사용하여 ALD로 형성될 수 있다. 일부 실시예들에서, HK 게이트 유전체 층(128)은 인접한 나노 구조화된 채널 영역(120N) 사이 및 인접한 나노 구조화된 채널 영역(120P) 사이의 간격에 의해 제약받지 않고 나노 구조화된 채널 영역(120N-120P) 주위를 랩핑하기 위해 약 1 nm 내지 약 3 nm의 두께를 가질 수 있다.
도 2를 참조하면, 동작(220)에서, 제 1 장벽 금속 층이 HK 게이트 유전체 층 상에 형성된다. 예를 들어, 도 6a 내지 도 10b는 일 실시예에서 제 1 장벽 금속 층(129a-129c)의 형성을 도시하고, 도 11a 및 도 11b는 다른 실시예에서 제 1 장벽 금속 층(129a-129c)의 형성을 도시한다. 후속 처리 동안, 제 1 장벽 금속 층(129a-129c)은 제 1 장벽 금속 층(129N1-129N3 및 129P1-129P3)을 형성할 수 있다.
도 6a 내지 도 10b를 참조하면, 제 1 장벽 금속 층(129a-129c)의 형성은 (i) 도 5a 및 도 5b의 구조물 상에 금속 질화물 층(129a*)(도 6a 및 도 6b)을 블랭킷 증착하는 동작, (ii) 도 7a 및 도 7b에 도시된 바와 같이 NFET(102N3) 및 PFET(102P3) 상에 제 1 장벽 금속 층(129a)을 선택적으로 형성하기 위해 금속 질화물 층(129a*)을 패턴화하는 동작, (iii) 도 7a 및 도 7b의 구조물 상에 금속 질화물 층(129b*)(도 8a 및 도 8b)을 블랭킷 증착하는 동작, (iv) 도 9a 및 도 9b에 도시된 바와 같이 NFET(102N2-102N3) 및 PFET(102P2-102P3) 상에 제 1 장벽 금속 층(129b)을 선택적으로 형성하기 위해 금속 질화물 층(129b*)을 패턴화하는 동작, 및 (v) 도 9a 및 도 9b의 구조물 상에 제 1 장벽 금속 층(129c)(도 10a 및 도 10b)을 위해 금속 질화물 층을 블랭킷 증착하는 동작을 순차적으로 포함할 수 있다.
동작 (i) 내지 동작 (v)는 NFET(102N1-102N3) 및 PFET(102P1-102P3)에서 제 1 장벽 금속 층(129a-129c)과 유사한 추가의 제 1 장벽 금속 층을 형성하도록 반복될 수 있다. 후속 처리에서, (i) NFET(102N1) 및 PFET(102P1)의 게이트 개구부(412N-412P) 내의 제 1 장벽 금속 층(129c)의 부분은 각각 제 1 장벽 금속 층(129N1 및 129P1)을 형성할 수 있고, (ii) NFET(102N2) 및 PFET(102P2)의 게이트 개구부(412N-412P) 내의 제 1 장벽 금속 층(129b-129c)의 부분은 각각 제 1 장벽 금속 층(129N2 및 129P2)을 형성할 수 있으며, (iii) NFET(102N3) 및 PFET(102P3)의 게이트 개구부(412N-412P) 내의 제 1 장벽 금속 층(129a-129c)의 부분은 각각 제 1 장벽 금속 층(129N3 및 129P3)을 형성할 수 있다. 따라서, 제 1 장벽 금속 층(129N1-129N3 및 129P1-129P3)의 상이한 두께(T1-T6)(도 1b 및 도 1c)는 다수의 증착 및 패턴화 동작을 통해 NFET(102N1-102N3) 및 PFET(102P1-102P3)에서 상이한 수의 적층된 층을 선택적으로 형성함으로써 달성될 수 있다.
금속 질화물 층(129a*)의 블랭킷 증착은 약 400 ℃ 내지 약 450 ℃ 범위의 온도에서 그리고 약 2 torr 내지 약 10 torr 범위의 압력에서 전구체로서 티타늄 4염화물(TiCl4) 및 NH3를 사용하여 ALD 또는 CVD 공정으로 약 0.1 nm 내지 약 0.5 nm 두께의 금속 질화물 층을 블랭킷 증착하는 단계를 포함할 수 있다. 일부 실시예들에서, 금속 질화물 층(129a*)은 약 20 사이클 내지 약 30 사이클의 ALD 공정으로 증착될 수 있으며, 여기서 하나의 사이클은: (i) 제 1 전구체 가스(예를 들어, TiCl4) 흐름, (ii) 제 1 가스 퍼지 공정, (iii) 제 2 전구체 가스(예를 들어, NH3) 흐름, 및 (iv) 제 2 가스 퍼지 공정의 순차적인 기간을 포함할 수 있다. 블랭킷 증착된 금속 질화물 층(129a*)은 도 5a 및 도 5b의 구조물 상에 실질적으로 컨포멀하게 증착될 수 있다(예를 들어, 약 99 %의 스텝 커버리지). 금속 질화물 층(129b*-129c*)의 블랭킷 증착은 금속 질화물 층(129a*)의 블랭킷 증착과 유사할 수 있다. 일부 실시예들에서, 금속 질화물 층(129a*-129c*)의 물질은 Ti 계 또는 Ta 계 질화물 또는 합금을 포함할 수 있고, 서로 유사하거나 상이할 수 있다.
제 1 장벽 금속 층(129a-129c)을 형성하기 위한 금속 질화물 층(129a*-129c*)의 패턴화는 포토 리소그래피 및 에칭 공정을 포함할 수 있다. 에칭 공정은 수산화 암모늄, 과산화수소 및 물의 혼합물(SC1 용액) 및/또는 염산, 과산화수소 및 물의 혼합물(SC2 용액)을 포함하는 에천트를 사용하는 습식 에칭 공정을 포함할 수 있다.
상이한 수의 적층된 층 대신에, 제 1 장벽 금속 층(129N1-129N3 및 129P1-129P3)의 상이한 두께(T1-T6)(도 1b 및 도 1c)는 도 11a 및 도 11b에 도시된 바와 같이 NFET(102N1-102N3) 및 PFET(102P1-102P3)에서 상이한 두께의 제 1 장벽 금속 층(129a-129c)을 선택적으로 형성함으로써 달성될 수 있다. 제 1 장벽 금속 층(129a-129c)의 선택적 형성은 (i) 도 5a 및 도 5b의 구조물 상에 두께(T1)의 금속 질화물 층(도시되지 않음)을 블랭킷 증착하는 동작, (ii) 도 11a 및 도 11b에 도시된 바와 같이 NFET(102N1) 및 PFET(102P1) 상에 제 1 장벽 금속 층(129a)을 선택적으로 형성하기 위해 두께(T1)의 금속 질화물 층을 패턴화하는 동작, (iii) 제 1 장벽 금속 층(129a)의 형성 후에 형성된 구조물 상에 두께(T2)의 금속 질화물 층(도시되지 않음)을 블랭킷 증착하는 동작, (iv) 도 11a 및 도 11b에 도시된 바와 같이 NFET(102N2) 및 PFET(102P2) 상에 제 1 장벽 금속 층(129b)을 선택적으로 형성하기 위해 두께(T2)의 금속 질화물 층을 패턴화하는 동작, (v) 제 1 장벽 금속 층(129b)의 형성 후에 형성된 구조물 상에 두께(T3)의 금속 질화물 층(도시되지 않음)을 블랭킷 증착하는 동작, 및 (vi) 도 11a 및 도 11b에 도시된 바와 같이 NFET(102N3) 및 PFET(102P3) 상에 제 1 장벽 금속 층(129c)을 선택적으로 형성하기 위해 두께(T3)의 금속 질화물 층을 패턴화하는 동작을 순차적으로 포함할 수 있다. 제 1 장벽 금속 층(129c)은 제 1 장벽 금속 층(129b) 이후에 형성되는 것으로 설명되며, 제 1 장벽 금속 층(129b)은 제 1 장벽 금속 층(129a) 이후에 형성되는 것으로 설명되었지만, 제 1 장벽 금속 층(129a-129c)은 임의의 순서로 형성될 수 있다.
도 11a 및 도 11b의 제 1 장벽 금속 층(129a-129c)을 위한 금속 질화물 층의 블랭킷 증착 및 패턴화는 금속 질화물 층(129a*)의 블랭킷 증착 및 패턴화 공정과 유사할 수 있다.
도 2를 참조하면, 동작(225)에서, n 형 및 p 형 WFM 산화물 층이 NFET 및 PFET의 제 1 장벽 금속 층 상에 선택적으로 형성된다. 예를 들어, 도 12a 내지 도 13b에 도시된 바와 같이, nWFM 산화물 층(132N)은 도 10a의 구조물 상에 선택적으로 형성될 수 있고, pWFM 산화물 층(132P)은 도 10b의 구조물 상에 선택적으로 형성될 수 있다. 유사하게, nWFM 산화물 층(132N)은 도 11a의 구조물 상에 선택적으로 형성될 수 있고, pWFM 산화물 층(132P)은 도 11b의 구조물 상에 선택적으로 형성될 수 있으며, 이들은 여기에 도시되지 않았다. 후속 처리 동안, nWFM 산화물 층(132N)은 nWFM 산화물 층(132N1-132N3)을 형성할 수 있고, pWFM 산화물 층(132P)은 pWFM 산화물 층(132P1-132P3)을 형성할 수 있다.
도 12a 내지 도 13b를 참조하면, nWFM 산화물 층(132N) 및 pWFM 산화물 층(132P)의 선택적 형성은 (i) 도 10a 및 도 10b의 구조물 상에 nWFM 산화물 층(132N)을 위한 금속 산화물 층(도시되지 않음)을 블랭킷 증착하는 동작, (ii) 도 12a에 도시된 바와 같이 NFET(102N1-102N3) 상에 nWFM 산화물 층(132N)을 선택적으로 형성하기 위해 금속 산화물 층을 패턴화하는 동작, (iii) 도 12a 및 도 12b의 구조물 상에 pWFM 산화물 층(132P)을 위한 금속 산화물 층(도시되지 않음)을 블랭킷 증착하는 동작, 및 (iv) 도 13b에 도시된 바와 같이 PFET(102P1-102P3) 상에 pWFM 산화물 층(132P)을 선택적으로 형성하기 위해 금속 산화물 층을 패턴화하는 동작을 순차적으로 포함할 수 있다.
일부 실시예들에서, nWFM 산화물 층(132N)을 위한 금속 산화물 층은 (i) La2O3, CeO2, Yb2O3, Lu2O3 및 Er2O3과 같은 REM 산화물; (ii) 주기율표의 IIA 족(예를 들어, MgO 또는 SrO), IIIB 족(예를 들어, Y2O3), IVB 족(예를 들어, HfO2 또는 ZrO2) 또는 VB 족(예를 들어, Ta2O5)로부터의 금속 산화물; (iii) SiO2; 또는 (iv) 이들의 조합을 포함할 수 있다. 일부 실시예들에서, pWFM 산화물 층(132P)을 위한 금속 산화물 층은 (i) Al2O3 및 Al2TiO5와 같은 Al계 금속 산화물; (ii) 주기율표의 VB 족(예를 들어, NbO), IIIA 족(예를 들어, B2O3), VA 족(예를 들어, P2O5)으로부터의 금속 산화물; 또는 (iii) 이들의 조합을 포함할 수 있다.
nWFM 산화물 층(132N)을 위한 금속 산화물 층의 블랭킷 증착은 약 250 ℃ 내지 약 350 ℃ 범위의 온도에서 전구체로서 란타넘 트리스(포름아미네이트)(La(FAMD)3) 또는 란타넘 테트라메틸헵탄디오네이트(La(thd)3) 및 O3을 사용하여 ALD 또는 CVD 공정으로 약 0.01 nm 내지 약 2 nm 두께의 금속 산화물 층을 블랭킷 증착하는 단계를 포함할 수 있다. 일부 실시예들에서, nWFM 산화물 층(132N)을 위한 금속 산화물 층은 약 20 사이클 내지 약 30 사이클의 ALD 공정으로 증착될 수 있으며, 여기서 하나의 사이클은: (i) 제 1 전구체 가스(예를 들어, La(FAMD)3 또는 La(thd)3) 흐름, (ii) 제 1 가스 퍼지 공정, (iii) 제 2 전구체 가스(예를 들어, O3) 흐름, 및 (iv) 제 2 가스 퍼지 공정의 순차적인 기간을 포함할 수 있다. 블랭킷 증착된 금속 산화물 층은 도 10a 및 도 10b의 구조물 상에 실질적으로 컨포멀하게 증착될 수 있다(예를 들어, 약 99 %의 스텝 커버리지).
nWFM 산화물 층(132N)을 위한 블랭킷 증착된 금속 산화물 층의 패턴화는 (i) NFET(102N1-102N3) 상의 블랭킷 증착된 금속 산화물 층의 부분 상에 마스킹 층(예를 들어, 포토 레지스트 층 또는 질화물 층; 도시되지 않음)을 선택적으로 형성하는 단계, (ii) 도 12a 및 도 12b의 구조물을 형성하기 위해 PFET(102P1-102P3) 상의 블랭킷 증착된 금속 산화물 층의 부분을 선택적으로 제거하는 단계, 및 (iii) 마스킹 층을 제거하는 단계를 포함할 수 있다. 선택적으로 제거하는 단계는 산 기반(예를 들어, HCl 기반) 습식 또는 건식 에칭을 포함할 수 있다.
nWFM 산화물 층(132N)을 위한 금속 산화물 층의 블랭킷 증착 동안, 제 1 장벽 금속 층(129c)의 상부 표면은 산화되어 도 12a 및 도 12b에 도시된 바와 같이 장벽 금속 산화물 층(130N-130P)을 형성할 수 있다. 장벽 금속 산화물 층(130N-130P)은 유사한 두께를 가질 수 있다. 장벽 금속 산화물 층(130N)은 후속 처리에서 장벽 금속 산화물 층(130N1-130N3)을 형성할 수 있다. 일부 실시예들에서, 장벽 금속 산화물 층(130P)은 PFET(102P1-102P3) 상의 블랭킷 증착된 금속 산화물 층의 부분을 선택적으로 제거하는 동안 에칭될 수 있고, 일부 실시예들에서, 장벽 금속 산화물 층(130P)은 에칭되지 않은 상태로 유지될 수 있다.
pWFM 산화물 층(132P)을 위한 금속 산화물 층의 블랭킷 증착은 약 250 ℃ 내지 약 350 ℃ 범위의 온도에서 전구체로서 트리메틸 알루미늄(TMA) 및 H2O를 사용하여 ALD 또는 CVD 공정으로 약 0.01 nm 내지 약 2 nm 두께의 금속 산화물 층을 블랭킷 증착하는 단계를 포함할 수 있다. 일부 실시예들에서, pWFM 산화물 층(132P)을 위한 금속 산화물 층은 약 20 사이클 내지 약 30 사이클의 ALD 공정으로 증착될 수 있으며, 여기서 하나의 사이클은: (i) 제 1 전구체 가스(예를 들어, TMA) 흐름, (ii) 제 1 가스 퍼지 공정, (iii) 제 2 전구체 가스(예를 들어, H2O) 흐름, 및 (iv) 제 2 가스 퍼지 공정의 순차적인 기간을 포함할 수 있다. 블랭킷 증착된 금속 산화물 층은 도 12a 및 도 12b의 구조물 상에 실질적으로 컨포멀하게 증착될 수 있다(예를 들어, 약 99 %의 스텝 커버리지).
pWFM 산화물 층(132P)을 위한 블랭킷 증착된 금속 산화물 층의 패턴화는 (i) PFET(102P1-102P3) 상의 블랭킷 증착된 금속 산화물 층의 부분 상에 마스킹 층(예를 들어, 포토 레지스트 층 또는 질화물 층; 도시되지 않음)을 선택적으로 형성하는 단계, (ii) 도 13a 및 도 13b의 구조물을 형성하기 위해 NFET(102N1-102N3) 상의 블랭킷 증착된 금속 산화물 층의 부분을 선택적으로 제거하는 단계, 및 (iii) 마스킹 층을 제거하는 단계를 포함할 수 있다. 선택적으로 제거하는 단계는 산 기반(예를 들어, HF 기반) 습식 또는 건식 에칭을 포함할 수 있다.
pWFM 산화물 층(132P)을 위한 금속 산화물 층의 블랭킷 증착 동안, PFET(102P1-102P3) 상의 제 1 장벽 금속 층(129c)은 더욱 산화되어 장벽 금속 산화물 층(130P*)(도 13b)을 형성할 수 있으며, 이는 장벽 금속 산화물 층(130P)보다 두껍다.
pWFM 산화물 층(132P)의 형성에 이어서, 드라이브-인 어닐링 공정이 도 13a 및 도 13b의 구조물 상에 수행될 수 있다. 드라이브-인 어닐링 공정은 nWFM 산화물 층(132N)과 장벽 금속 산화물 층(130N) 사이의 계면 및 pWFM 산화물 층(132P)과 장벽 금속 산화물 층(130P) 사이의 계면에서 금속 이온(예를 들어, La 이온 및/또는 Al 이온) 농도를 증가시킨다. 금속 이온 농도를 증가시키는 것은 nWFM 산화물 층(132N) 및 pWFM 산화물 층(132P)에 의해 유도된 쌍극자 층(131N-131P)(도 13a 및 도 13b)에서의 쌍극자 농도를 증가시킬 수 있다. 쌍극자 층(131N1-131N3)의 상기 설명은 쌍극자 층(131N)에 적용된다. 쌍극자 층(131P1-131P3)의 상기 설명은 쌍극자 층(131P)에 적용된다.
드라이브-인 어닐링 공정은 약 0.1 초 내지 약 30 초 범위의 시간 동안 약 550 ℃ 내지 약 850 ℃의 온도 및 약 1 torr 내지 약 30 torr의 압력에서 nWFM 산화물 층(132N) 및 pWFM 산화물 층(132P)을 어닐링하는 단계를 포함할 수 있다. 일부 실시예들에서, 드라이브-인 어닐링 공정은 2 개의 어닐링 공정, (i) 약 2 초 내지 약 60 초 범위의 시간 동안 약 550 ℃ 내지 약 850 ℃의 온도에서 소크 어닐링 공정 및 (ii) 약 0.1 초 내지 약 2 초 범위의 시간 동안 약 700 ℃ 내지 약 900 ℃의 온도에서 스파이크 어닐링 공정을 포함할 수 있다.
도 2를 참조하면, 동작(230)에서, n 형 및 p 형 WFM 산화물 층 상에 제 2 장벽 금속 층, FFW 층 및 게이트 금속 충전 층이 형성된다. 예를 들어, 도 14a 및 도 14b에 도시된 바와 같이, 도 13a 및 도 13b의 구조물 상에 제 2 장벽 금속 층(133), FFW 층(134) 및 게이트 금속 충전 층(135)이 형성될 수 있다. 제 2 장벽 금속 층(133)을 위한 물질은 도 13a 및 도 13b의 구조물 상에 블랭킷 증착될 수 있다. FFW 층(134)을 위한 물질은 제 2 장벽 금속 층(133)을 위한 물질 상에 블랭킷 증착될 수 있다. 게이트 금속 충전 층(135)을 위한 물질은 FFW 층(134)을 위한 물질 상에 블랭킷 증착될 수 있다. 이들 블랭킷 증착에 이어서, HK 게이트 유전체 층(128), 제 1 장벽 금속 층(129a-129c), 장벽 금속 산화물 층(130N-130P), nWFM 산화물 층(132N), pWFM 산화물 층(132P), 제 2 장벽 금속 층(133)을 위한 물질, FFW 층(134)을 위한 물질 및 게이트 금속 충전 층(135)을 위한 물질이 화학 기계적 연마 공정에 의해 연마되어 도 14a 및 도 14b의 구조물을 형성할 수 있다. 따라서, 동작(215-230)에서 설명된 바와 같이, 적어도 3 개의 상이한 임계 전압을 갖는 게이트 구조물(112N1-112N3 및 112P1-112P3)이 동일한 기판(106) 상에 형성될 수 있다.
본 개시는 상이한 임계 전압을 갖는 FET(예를 들어, GAA FET 및/또는 finFET)를 형성하기 위해 상이한 EWF 값을 갖는 예시적인 FET 게이트 구조물을 제공하고, 동일한 기판 상에 이러한 FET를 형성하는 예시적인 방법을 제공한다. 예시적인 방법은 서로 상이한 임계 전압(예를 들어, 임계 전압(V1-V6))을 달성하기 위해, 상이한 게이트 구조물 구성(예를 들어, 게이트 구조물(112N1-112N3 및 112P1-112P3))을 갖지만 동일한 기판(예를 들어, 기판(106)) 상에 선택적으로 형성된 유사한 WFM 층 두께를 갖는 NFET(예를 들어, NFET(102N1-102N3)) 및 PFET(예를 들어, PFET(102P1-102P3))를 형성할 수 있다. 상이한 게이트 구조물 구성은 WFM 층과 하이-K 게이트 유전체 층(예를 들어, HK 게이트 유전체 층(128N1-128N3 및 128P1-128P3)) 사이에 배치된 상이한 두께의 장벽 금속 층(예를 들어, 장벽 금속 층(129N1-129N3 및 129P1-129P3))을 가질 수 있다. 또한, WFM 층은 WFM 층과 장벽 금속 층 사이의 계면에서 쌍극자 층(예를 들어, 쌍극자 층(131N1-131N3 및 131P1-131P3))을 유도하는 WFM 산화물 층(예를 들어, WFM 산화물 층(132N1-132N3 및 132P1-132P3))을 포함할 수 있다. 상이한 장벽 금속 층 두께(예를 들어, 두께(T1-T6))는 WFM 층과 하이-K 게이트 유전체 층 사이의 상이한 간격(예를 들어, 간격(S1-S6)) 및 유도된 쌍극자 층과 하이-K 게이트 유전체 층 사이의 상이한 간격(예를 들어, 간격(S7-S12))을 제공한다. 이러한 상이한 간격은 서로 상이한 EWF 값(예를 들어, EWF 값(E1-E6))을 갖고 결과적으로는 서로 상이한 임계 전압을 갖는 FET 게이트 구조물을 초래한다. 따라서, 장벽 금속 층 두께를 튜닝하면 NFET 및 PFET 게이트 구조물의 EWF 값을 튜닝할 수 있고, 그 결과 WFM 층 두께를 변화시키지 않으면서 NFET 및 PFET의 임계 전압을 조정할 수 있다.
일부 실시예들에서, 반도체 디바이스는 기판, 기판 상에 배치된 제 1 및 제 2 쌍의 에피택셜 소스/드레인(S/D) 영역, 제 1 쌍의 에피택셜 S/D 영역의 에피택셜 S/D 영역 사이 및 제 2 쌍의 에피택셜 S/D 영역의 에피택셜 S/D 영역 사이에 각각 배치된 제 1 및 제 2 나노 구조화된 채널 영역, 및 서로 상이한 유효 일 함수 값을 갖는 제 1 및 제 2 게이트 구조물을 포함한다. 제 1 및 제 2 게이트 구조물은 제 1 및 제 2 나노 구조화된 채널 영역을 각각 둘러싸는 제 1 및 제 2 하이-K 게이트 유전체 층, 제 1 및 제 2 하이-K 게이트 유전체 층 상에 각각 배치된 서로 상이한 두께를 갖는 제 1 및 제 2 장벽 금속 층, 제 1 및 제 2 장벽 금속 층 상에 각각 배치된 서로 실질적으로 동일한 두께를 갖는 제 1 및 제 2 일 함수 금속(WFM) 산화물 층, 제 1 WFM 산화물 층과 제 1 장벽 금속 층 사이에 배치된 제 1 쌍극자 층, 및 제 2 WFM 산화물 층과 제 2 장벽 금속 층 사이에 배치된 제 2 쌍극자 층을 포함한다.
일부 실시예들에서, 반도체 디바이스는 기판, 기판 상에 배치된 제 1 및 제 2 쌍의 에피택셜 소스/드레인(S/D) 영역, 제 1 쌍의 에피택셜 S/D 영역의 에피택셜 S/D 영역 사이 및 제 2 쌍의 에피택셜 S/D 영역의 에피택셜 S/D 영역 사이에 각각 배치된 제 1 및 제 2 핀 영역을 포함한다. 반도체 디바이스는 제 1 및 제 2 핀 영역 상에 각각 배치된 제 1 및 제 2 하이-K 게이트 유전체 층, 제 1 및 제 2 하이-K 게이트 유전체 층 상에 각각 배치된 서로 상이한 두께를 갖는 제 1 및 제 2 장벽 금속 층, 제 1 및 제 2 장벽 금속 층 상에 각각 배치된 제 1 및 제 2 장벽 금속 산화물 층, 제 1 장벽 금속 산화물 층 상에 배치된 알루미늄(Al) 프리 희토류 금속계(REM계) 일 함수 금속(WFM) 산화물 층, 및 제 2 장벽 금속 산화물 층 상에 배치된 Al계 WFM 산화물 층을 갖는 제 1 및 제 2 게이트 구조물을 더 포함한다.
일부 실시예들에서, 방법은 기판 상의 핀 구조물에 제 1 및 제 2 나노 구조화된 채널 영역을 형성하는 단계, 제 1 및 제 2 나노 구조화된 채널 영역을 각각 둘러싸는 제 1 및 제 2 하이-K 게이트 유전체 층을 형성하는 단계, 제 1 및 제 2 하이-K 게이트 유전체 층 상에 상이한 두께의 제 1 및 제 2 장벽 금속 층을 형성하는 단계, 제 1 및 제 2 장벽 금속 층 상에 각각 실질적으로 동일한 두께의 제 1 및 제 2 일 함수 금속(WFM) 산화물 층을 형성하는 단계, 제 1 및 제 2 WFM 산화물 층 상에 드라이브-인 어닐링 공정을 수행하는 단계, 제 1 및 제 2 WFM 산화물 층 상에 실질적으로 동일한 두께의 제 3 및 제 4 장벽 금속 층을 형성하는 단계, 및 제 3 및 제 4 장벽 금속 층 상에 각각 제 1 및 제 2 게이트 금속 충전 층을 형성하는 단계를 포함한다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
<부기>
1. 반도체 디바이스에 있어서,
기판;
상기 기판 상에 배치된 제 1 및 제 2 쌍의 에피택셜 소스/드레인(S/D) 영역들;
상기 제 1 쌍의 에피택셜 S/D 영역들의 에피택셜 S/D 영역들 사이 및 상기 제 2 쌍의 에피택셜 S/D 영역들의 에피택셜 S/D 영역들 사이에 각각 배치된 제 1 및 제 2 나노 구조화된 채널 영역들; 및
서로 상이한 유효 일 함수 값(effective work function value)들을 갖는 제 1 및 제 2 게이트 구조물들
을 포함하고, 상기 제 1 및 제 2 게이트 구조물들은,
상기 제 1 및 제 2 나노 구조화된 채널 영역들을 각각 둘러싸는 제 1 및 제 2 하이-K 게이트 유전체 층들;
상기 제 1 및 제 2 하이-K 게이트 유전체 층들 상에 각각 배치된 서로 상이한 두께들을 갖는 제 1 및 제 2 장벽 금속 층들;
상기 제 1 및 제 2 장벽 금속 층들 상에 각각 배치된 서로 실질적으로 동일한 두께들을 갖는 제 1 및 제 2 일 함수 금속(work function metal; WFM) 산화물 층들;
상기 제 1 WFM 산화물 층과 상기 제 1 장벽 금속 층 사이에 배치된 제 1 쌍극자 층; 및
상기 제 2 WFM 산화물 층과 상기 제 2 장벽 금속 층 사이에 배치된 제 2 쌍극자 층
을 포함하는 것인, 반도체 디바이스.
2. 제 1 항에 있어서, 상기 제 1 및 제 2 장벽 금속 층들은, 각각 제 1 및 제 2 층 스택들을 가지며,
상기 제 1 및 제 2 층 스택들의 각각의 층은, 서로 실질적으로 동일한 두께를 가지며,
상기 제 2 층 스택은, 상기 제 1 층 스택보다 많은 층들을 갖는 것인, 반도체 디바이스.
3. 제 1 항에 있어서, 상기 제 1 및 제 2 게이트 구조물들은, 상기 제 1 및 제 2 장벽 금속 층들 상에 각각 배치된 제 1 및 제 2 장벽 금속 산화물 층들을 더 포함하고,
상기 제 1 및 제 2 장벽 금속 산화물 층들은, 각각 상기 제 1 및 제 2 장벽 금속 층들의 금속 산화물을 포함하는 것인, 반도체 디바이스.
4. 제 3 항에 있어서, 상기 제 1 WFM 산화물 층과 상기 제 1 장벽 금속 산화물 층에 걸친 금속 농도 프로파일은, 상기 제 1 WFM 산화물 층과 상기 제 1 장벽 금속 산화물 층 사이의 계면에서 피크 농도를 갖는 것인, 반도체 디바이스.
5. 제 3 항에 있어서, 상기 제 1 장벽 금속 층과 상기 제 1 장벽 금속 산화물 층에 걸친 질소 농도 프로파일은, 상기 제 1 장벽 금속 층과 상기 제 1 장벽 금속 산화물 층의 계면에서 피크 농도를 갖는 것인, 반도체 디바이스.
6. 제 1 항에 있어서, 상기 제 1 및 제 2 WFM 산화물 층들 각각은, 주기율표의 IIA 족, IIIB 족 또는 IVB 족의 금속 또는 희토류 금속의 산화물을 포함하는 것인, 반도체 디바이스.
7. 제 1 항에 있어서, 상기 제 1 및 제 2 WFM 산화물 층들 각각은, 주기율표의 IIIA 족, VA 족 또는 VB 족의 금속 또는 알루미늄계 금속의 산화물을 포함하는 것인, 반도체 디바이스.
8. 제 1 항에 있어서, 상기 제 1 및 제 2 쌍극자 층들은, 주기율표의 IIA 족, IIIB 족 또는 IVB 족의 금속 또는 희토류 금속의 금속 이온들을 포함하는 것인, 반도체 디바이스.
9. 제 1 항에 있어서, 상기 제 1 및 제 2 쌍극자 층들은, 주기율표의 IIIA 족, VA 족 또는 VB 족의 금속 또는 알루미늄계 금속의 금속 이온들을 포함하는 것인, 반도체 디바이스.
10. 제 1 항에 있어서, 상기 제 1 및 제 2 게이트 구조물들은, 상기 제 1 및 제 2 WFM 산화물 층들 상에 각각 배치된 제 3 및 제 4 장벽 금속 층들을 더 포함하고;
상기 제 1, 제 2, 제 3 및 제 4 장벽 금속 층들은, 동일한 금속 물질을 갖는 것인, 반도체 디바이스.
11. 반도체 디바이스에 있어서,
기판;
상기 기판 상에 배치된 제 1 및 제 2 쌍의 에피택셜 소스/드레인(S/D) 영역들;
상기 제 1 쌍의 에피택셜 S/D 영역들의 에피택셜 S/D 영역들 사이 및 상기 제 2 쌍의 에피택셜 S/D 영역들의 에피택셜 S/D 영역들 사이에 각각 배치된 제 1 및 제 2 핀(fin) 영역들; 및
제 1 및 제 2 게이트 구조물들
을 포함하고, 상기 제 1 및 제 2 게이트 구조물들은,
상기 제 1 및 제 2 핀 영역들 상에 각각 배치된 제 1 및 제 2 하이-K 게이트 유전체 층들;
상기 제 1 및 제 2 하이-K 게이트 유전체 층들 상에 각각 배치된 서로 상이한 두께들을 갖는 제 1 및 제 2 장벽 금속 층들;
상기 제 1 및 제 2 장벽 금속 층들 상에 각각 배치된 제 1 및 제 2 장벽 금속 산화물 층들;
상기 제 1 장벽 금속 산화물 층 상에 배치된 알루미늄(Al) 프리 희토류 금속계(rare-earth metal, REM계) 일 함수 금속(work function metal, WFM) 산화물 층; 및
상기 제 2 장벽 금속 산화물 층 상에 배치된 Al계 WFM 산화물 층
을 포함하는 것인, 반도체 디바이스.
12. 제 11 항에 있어서, 상기 Al 프리 REM계 WFM 산화물 층과 상기 제 1 장벽 금속 산화물 층에 걸친 란타넘(La) 농도 프로파일은, 상기 Al 프리 REM계 WFM 산화물 층과 제 1 장벽 금속 산화물 층 사이의 계면에서 피크 La 농도를 갖는 것인, 반도체 디바이스.
13. 제 11 항에 있어서, 상기 Al계 WFM 산화물 층과 상기 제 2 장벽 금속 산화물 층에 걸친 Al 농도 프로파일은, 상기 Al계 WFM 산화물 층과 상기 제 2 장벽 금속 산화물 층 사이의 계면에서 피크 Al 농도를 갖는 것인, 반도체 디바이스.
14. 제 11 항에 있어서, 상기 Al 프리 REM계 WFM 산화물 층은, 란타넘 산화물을 포함하는 것인, 반도체 디바이스.
15. 제 11 항에 있어서, 상기 Al계 WFM 산화물 층은, 알루미늄 산화물을 포함하는 것인, 반도체 디바이스.
16. 제 11 항에 있어서, 상기 제 1 및 제 2 게이트 구조물들은,
상기 Al 프리 REM계 WFM 산화물 층과 상기 제 1 장벽 금속 산화물 층 사이에 배치된 REM계 쌍극자 층; 및
상기 Al계 WFM 산화물 층과 제 2 장벽 금속 산화물 층 사이에 배치된 Al계 쌍극자 층
을 더 포함하는 것인, 반도체 디바이스.
17. 방법에 있어서,
기판 상의 핀 구조물에 제 1 및 제 2 나노 구조화된 채널 영역들을 형성하는 단계;
상기 제 1 및 제 2 나노 구조화된 채널 영역들을 각각 둘러싸는 제 1 및 제 2 하이-K 게이트 유전체 층들을 형성하는 단계;
상기 제 1 및 제 2 하이-K 게이트 유전체 층들 상에 상이한 두께들의 제 1 및 제 2 장벽 금속 층들을 형성하는 단계;
상기 제 1 및 제 2 장벽 금속 층들 상에 각각 실질적으로 동일한 두께들의 제 1 및 제 2 일 함수 금속(WFM) 산화물 층들을 형성하는 단계;
상기 제 1 및 제 2 WFM 산화물 층들 상에 드라이브-인 어닐링 공정을 수행하는 단계;
상기 제 1 및 제 2 WFM 산화물 층들 상에 실질적으로 동일한 두께들의 제 3 및 제 4 장벽 금속 층들을 형성하는 단계; 및
상기 제 3 및 제 4 장벽 금속 층들 상에 각각 제 1 및 제 2 게이트 금속 충전 층들을 형성하는 단계
를 포함하는 방법.
18. 제 17 항에 있어서, 상기 제 1 및 제 2 장벽 금속 층들을 형성하는 단계는,
상기 제 1 하이-K 게이트 유전체 층 상에 제 1 수의 질화물 층들을 선택적으로 형성하는 단계; 및
상기 제 2 하이-K 게이트 유전체 층 상에 제 2 수의 질화물 층들을 선택적으로 형성하는 단계
를 포함하고, 상기 제 1 수는 상기 제 2 수보다 큰 것인, 방법.
19. 제 17 항에 있어서, 상기 제 1 및 제 2 장벽 금속 층을 형성하는 단계는,
상기 제 1 및 제 2 하이-K 게이트 유전체 층들 상에 제 1 질화물 층을 성막하는 단계;
상기 제 2 하이-K 게이트 유전체 층 상에 있는 상기 제 1 질화물 층의 제 1 부분을 에칭하는 단계; 및
상기 제 2 하이-K 게이트 유전체 층 상에 그리고 상기 제 1 하이-K 게이트 유전체 층 상에 있는 상기 제 1 질화물 층의 제 2 부분 상에 제 2 질화물 층을 성막하는 단계
를 포함하는 것인, 방법.
20. 제 17 항에 있어서, 상기 드라이브-인 어닐링 공정을 수행하는 단계는,
약 550 ℃ 내지 약 800 ℃의 제 1 온도에서 상기 제 1 및 제 2 WFM 산화물 층들을 소크 어닐링(soak annealing)하는 단계; 및
약 700 ℃ 내지 약 900 ℃의 제 2 온도에서 상기 제 1 및 제 2 WFM 산화물 층들을 스파이크 어닐링(spike annealing)하는 단계
를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 배치된 제 1 및 제 2 쌍의 에피택셜 소스/드레인(S/D) 영역들;
    상기 제 1 쌍의 에피택셜 S/D 영역들의 에피택셜 S/D 영역들 사이 및 상기 제 2 쌍의 에피택셜 S/D 영역들의 에피택셜 S/D 영역들 사이에 각각 배치된 제 1 및 제 2 나노 구조화된 채널 영역들; 및
    서로 상이한 유효 일 함수 값(effective work function value)들을 갖는 제 1 및 제 2 게이트 구조물들
    을 포함하고, 상기 제 1 및 제 2 게이트 구조물들은,
    상기 제 1 및 제 2 나노 구조화된 채널 영역들을 각각 둘러싸는 제 1 및 제 2 하이-K 게이트 유전체 층들;
    상기 제 1 및 제 2 하이-K 게이트 유전체 층들 상에 각각 배치된, 서로 상이한 두께들을 갖는 제 1 및 제 2 장벽 금속 층들;
    상기 제 1 및 제 2 장벽 금속 층들 상에 각각 배치된, 서로 동일한 두께들을 갖는 제 1 및 제 2 일 함수 금속(work function metal; WFM) 산화물 층들;
    상기 제 1 WFM 산화물 층과 상기 제 1 장벽 금속 층 사이에 배치된 제 1 쌍극자 층; 및
    상기 제 2 WFM 산화물 층과 상기 제 2 장벽 금속 층 사이에 배치된 제 2 쌍극자 층
    을 포함하는 것인, 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 장벽 금속 층들은, 각각 제 1 및 제 2 층 스택들을 가지며,
    상기 제 1 및 제 2 층 스택들의 각각의 층은, 서로 동일한 두께를 가지며,
    상기 제 2 층 스택은, 상기 제 1 층 스택보다 많은 층들을 갖는 것인, 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 게이트 구조물들은, 상기 제 1 및 제 2 장벽 금속 층들 상에 각각 배치된 제 1 및 제 2 장벽 금속 산화물 층들을 더 포함하고,
    상기 제 1 및 제 2 장벽 금속 산화물 층들은, 각각 상기 제 1 및 제 2 장벽 금속 층들에서 금속의 산화물을 포함하는 것인, 반도체 디바이스.
  4. 제 3 항에 있어서, 상기 제 1 WFM 산화물 층과 상기 제 1 장벽 금속 산화물 층에 걸친 금속 농도 프로파일은, 상기 제 1 WFM 산화물 층과 상기 제 1 장벽 금속 산화물 층 사이의 계면에서 피크 농도를 갖는 것인, 반도체 디바이스.
  5. 제 3 항에 있어서, 상기 제 1 장벽 금속 층과 상기 제 1 장벽 금속 산화물 층에 걸친 질소 농도 프로파일은, 상기 제 1 장벽 금속 층과 상기 제 1 장벽 금속 산화물 층 사이의 계면에서 피크 농도를 갖는 것인, 반도체 디바이스.
  6. 제 1 항에 있어서, 상기 제 1 및 제 2 게이트 구조물들은, 상기 제 1 및 제 2 WFM 산화물 층들 상에 각각 배치된 제 3 및 제 4 장벽 금속 층들을 더 포함하고;
    상기 제 1, 제 2, 제 3 및 제 4 장벽 금속 층들은, 동일한 금속 물질을 갖는 것인, 반도체 디바이스.
  7. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 배치된 제 1 및 제 2 쌍의 에피택셜 소스/드레인(S/D) 영역들;
    상기 제 1 쌍의 에피택셜 S/D 영역들의 에피택셜 S/D 영역들 사이 및 상기 제 2 쌍의 에피택셜 S/D 영역들의 에피택셜 S/D 영역들 사이에 각각 배치된 제 1 및 제 2 핀(fin) 영역들; 및
    제 1 및 제 2 게이트 구조물들
    을 포함하고, 상기 제 1 및 제 2 게이트 구조물들은,
    상기 제 1 및 제 2 핀 영역들 상에 각각 배치된 제 1 및 제 2 하이-K 게이트 유전체 층들;
    상기 제 1 및 제 2 하이-K 게이트 유전체 층들 상에 각각 배치된, 서로 상이한 두께들을 갖는 제 1 및 제 2 장벽 금속 층들;
    상기 제 1 및 제 2 장벽 금속 층들 상에 각각 배치된 제 1 및 제 2 장벽 금속 산화물 층들;
    상기 제 1 장벽 금속 산화물 층 상에 배치된 알루미늄(Al)-프리 희토류 금속계(rare-earth metal-based, REM계) 일 함수 금속(work function metal, WFM) 산화물 층; 및
    상기 제 2 장벽 금속 산화물 층 상에 배치된 Al계 WFM 산화물 층
    을 포함하는 것인, 반도체 디바이스.
  8. 제 7 항에 있어서, 상기 Al-프리 REM계 WFM 산화물 층과 상기 제 1 장벽 금속 산화물 층에 걸친 란타넘(La) 농도 프로파일은, 상기 Al-프리 REM계 WFM 산화물 층과 제 1 장벽 금속 산화물 층 사이의 계면에서 피크 La 농도를 갖는 것인, 반도체 디바이스.
  9. 제 7 항에 있어서, 상기 Al계 WFM 산화물 층과 상기 제 2 장벽 금속 산화물 층에 걸친 Al 농도 프로파일은, 상기 Al계 WFM 산화물 층과 상기 제 2 장벽 금속 산화물 층 사이의 계면에서 피크 Al 농도를 갖는 것인, 반도체 디바이스.
  10. 방법에 있어서,
    기판 상의 핀 구조물에 제 1 및 제 2 나노 구조화된 채널 영역들을 형성하는 단계;
    상기 제 1 및 제 2 나노 구조화된 채널 영역들을 각각 둘러싸는 제 1 및 제 2 하이-K 게이트 유전체 층들을 형성하는 단계;
    상기 제 1 및 제 2 하이-K 게이트 유전체 층들 상에 상이한 두께들의 제 1 및 제 2 장벽 금속 층들을 형성하는 단계;
    상기 제 1 및 제 2 장벽 금속 층들 상에 각각 동일한 두께들의 제 1 및 제 2 일 함수 금속(WFM) 산화물 층들을 형성하는 단계;
    상기 제 1 및 제 2 WFM 산화물 층들 상에 드라이브-인 어닐링 공정을 수행하고, 상기 제 1 WFM 산화물 층과 상기 제 1 장벽 금속 층 사이에 제 1 쌍극자 층을, 그리고 상기 제 2 WFM 산화물 층과 상기 제 2 장벽 금속 층 사이에 제 2 쌍극자 층을 형성하는 단계;
    상기 제 1 및 제 2 WFM 산화물 층들 상에 동일한 두께들의 제 3 및 제 4 장벽 금속 층들을 형성하는 단계; 및
    상기 제 3 및 제 4 장벽 금속 층들 상에 각각 제 1 및 제 2 게이트 금속 충전 층들을 형성하는 단계
    를 포함하는 방법.
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