TWI765573B - 半導體元件及其形成方法 - Google Patents

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子韋 方
秉順 林
趙皇麟
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Abstract

本揭露描述一種半導體元件，其包括基底和在基底上的第一電晶體。第一電晶體包括第一閘極結構，而第一閘極結構包括閘極介電層和在閘極介電層上的第一功函數層。第一閘極結構也包括在第一功函數層上的矽蓋層（capping layer）。半導體元件也包括在基底上的第二電晶體，其第二電晶體包括第二閘極結構。第二閘極結構包括閘極介電層和在閘極介電層上的第二功函數層。第二閘極結構也包括在第二功函數層上的第一功函數層和在第一功函數層上的矽蓋層。

Description

半導體元件及其形成方法
本發明實施例是關於半導體結構及其形成方法，特別是關於閘極結構的形成。
隨著半導體技術的演進，增加了具有較高儲存容量、更快處理系統、較高性能、以極較低成本的需求。為了符合這些需求，半導體業界持續縮小半導體元件的尺寸，如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET)，包括平面金屬氧化物半導體場效電晶體和鰭式場效電晶體(fin field effect transistor,finFET)。這樣的縮小增加了在半導體元件中的功率消耗和寄生電容。
一種半導體元件，包括：基底；第一電晶體，於基底上，且包括第一閘極結構，其中第一閘極結構包括：閘極介電層；第一功函數層，於閘極介電層上；以及矽蓋層(capping layer)，於第一功函數層上；以及第二電晶體，於基底上，且包括第二閘極結構，其中第二閘極結構包括：閘極介電層；第二 功函數層，於閘極介電層上；第一功函數層，於第二功函數層上；以及矽蓋層，於第一功函數層上。
一種半導體元件，包括：基底；第一全繞式閘極場效電晶體(gate-all-around field effect transistor,GAA FET)，於基底上，包括：第一複數個奈米線；閘極介電層，於第一複數個奈米線上；以及第一功函數層，於閘極介電層上；以及第二全繞式閘極場效電晶體，於基底上，包括：第二複數個奈米線；閘極介電層，於第二複數個奈米線上；第二功函數層，於閘極介電層上；以及第一功函數層，於第二功函數層上。
一種半導體元件的形成方法，包括：沉積閘極介電層於複數個奈米線上，奈米線形成於第一元件區和第二元件區中；沉積第一功函數材料於第一元件區和第二元件區中的奈米線上；由第二元件區移除第一功函數材料的多個部分，以露出閘極介電層，其中第一功函數材料的剩餘部分形成第一功函數層；沉積第二功函數材料於第一元件區和第二元件區中；由第一元件區移除第二功函數材料的多個部分，以露出第一功函數層，其中第二功函數材料的剩餘部分形成第二功函數層；以及沉積第三功函數層於第一元件區和第二元件區中的第一功函數層和第二功函數層上。
100:半導體元件
102A:(N型)鰭式場效電晶體
102B:(N型)鰭式場效電晶體
102C:(P型)鰭式場效電晶體
102D:(P型)鰭式場效電晶體
106:基底
108:鰭片結構
108A:鰭片基部
108B:鰭片頂部
108B*:鰭片頂部
108B1,108B2,108B3,108B4:堆疊鰭片部
108s:頂面
110:磊晶鰭片區
110t:(磊晶鰭片)高度
112:閘極結構
112A:閘極介電層
112B:閘極電極
112A*,112B*,112C*,112D*:多晶矽結構
112t:厚度
114:間隔物
118:層間介電層
118t:厚度
122:(第二)半導體層
122t:垂直尺寸
127:內間隔物結構
127t1:尺寸
130A:(閘極)功函數層
130B:(閘極)功函數層
130C:(閘極)功函數層
130D:(閘極)功函數層
132:閘極金屬填充層
134:氧化物層
134*:保護氧化物層
134s*:水平尺寸
134t*:垂直尺寸
138:淺溝槽隔離區
138A:第一保護襯層
138At:厚度
138B:第二保護襯層
138Bt:厚度
138C:絕緣層
138H:垂直尺寸
200:方法
205:操作
210:操作
215:操作
220:操作
225:操作
230:操作
235:操作
240:操作
245:操作
320:第一半導體層
320t:垂直尺寸
340:硬遮罩層
342:硬遮罩層
644:硬遮罩層
646:空間
648:水平尺寸
720:區域
820:區域
848:介面
920:區域
930A:區域
930B:區域
930C:區域
930D:區域
1000:方法
1002:操作
1004:操作
1006:操作
1008:操作
1010:操作
1012:操作
1014:操作
1016:操作
1102:第一功函數層
1102*:第一功函數材料
1104:硬遮罩層
1106:阻擋層
1108:第二功函數層
1108*:第二功函數材料
1109:阻擋層
1110:第三功函數層
1110*:第三功函數材料
1112:阻擋層
1114:第四功函數層
1116:矽蓋層
1118:黏著層
1120:功函數層
1122:功函數層
1124:功函數層
1130:(含氮)功函數層
1132:(含氮)功函數層
1134:(含氮)功函數層
B-B:線段
C:放大區域
C-C:線段
D-D:線段
E-E:線段
F-F:線段
GH:垂直尺寸
GL:水平尺寸
H1:垂直尺寸
H2:垂直尺寸
HT:總高度
L1:水平尺寸
St:水平尺寸
W1:水平尺寸
W2:水平尺寸
以下將配合所附圖式詳述本揭露實施例的面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種部件的尺寸，以清楚地表現出本揭露實施例的特徵。
第1A和1B~1D圖是根據一些實施例，分別繪示半導體元件的等距 (isometric)示意圖和剖面示意圖。
第2圖是根據一些實施例，用以製造多重臨界電壓(threshold voltage)半導體元件的方法流程圖。
第3A~3C、4A~4C、5A~5D、6A~6D、7A~7C、8A~8C、和9A~9C圖是根據一些實施例，繪示具有多重臨界電壓的半導體元件在製造過程階段的各種示意圖。
第10圖是根據一些實施例，針對多重臨界電壓半導體元件形成多重功函數層的方法流程圖。
第11A~11K圖是根據一些實施例，繪示具有多重功函數層的半導體元件在製造過程階段的各種剖面示意圖。
第12A~12B圖是根據一些實施例，具有多重臨界電壓的半導體元件的各種示意圖。
例示性的實施例將參考所附圖式詳述。在圖式中，類似參考符號一般表示相同、功能上近似、及/或結構上近似的元件。
以下揭露提供了許多不同的實施例或範例，用於實施所提供事務的不同部件。組件和配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件之上，可包括形成第一和第二部件直接接觸的實施例，也可包括額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。如於此所使用，在第二部件上形成第一部件表示第一部件的形成是 直接接觸第二部件。此外，本揭露可在各種範例中重複參考符號及/或字母。這樣的重複本身並非主導所討論各種實施例及/或配置之間的關係。
此處可使用空間上相關的用語，例如「在...下方」、「下方的」、「低於」、「高於」、「上方的」、和類似用語，以便描述一元件或部件和其他元件或部件之間的關係，如在圖式中所示。空間上相關的用語企圖涵蓋這些元件除了在圖式中描繪的方位以外的不同方位。當裝置被轉至其他方位(旋轉90°或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
應注意的是，在說明書所參考的「實施例」、「一實施例」、「範例實施例」、「例示的」、等，表示所述實施例可包括特定的特徵、結構、或特性，但每個實施例可非必要地包括其特定的特徵、結構、或特性。此外，這些用語並不必要參照至相同的實施例。再者，當描述特定的特徵、結構、或特性連結至一實施例時，在本發明所屬技術領域中具有通常知識者的知識範圍內可將其特徵、結構、或特性連結至另外的實施例，無論是否有明確的描述。
應能理解，本文的措辭或術語是出於描述的目的而非用以限制，因此說明書的術語或措辭將由本發明所屬技術領域中具有通常知識者根據本文的教示進行解釋。
如本文所使用的，用詞「蝕刻選擇性」指的是在相同蝕刻條件下兩個不同材料的蝕刻速率比例。
如本文所使用的，用詞「高介電常數(high-k)」指的是高介電常數值。在半導體裝置結構與製程領域中，高介電常數指的是介電常數大於SiO2的介電常數(例如，大於約3.9)。
如本文所使用的，用詞「P型」定義的是以如硼的P型摻質所摻雜 的結構、膜層、及/或區域。
如本文所使用的，用詞「N型」定義的是以如磷的N型摻質所摻雜的結構、膜層、及/或區域。
在一些實施例中，「約」和「大抵」的用語可表示給定量的數值的差異介於目標值的5%以內(例如目標值的±1%、±2%、±3%、±4%、±5%)。
本揭露提供在半導體元件及/或積體電路(integrated circuit,IC)中的多重臨界電壓(threshold voltage)場效電晶體(field effect transistor,FET)元件(例如全繞式閘極場效電晶體(gate-all-around field effect transistor,GAA FET)、鰭式場效電晶體(fin field effect transistor,finFET)、水平或垂直全繞式閘極場效電晶體、或平面場效電晶體)的範例，以及其製造方法的範例。
多重臨界電壓積體電路元件經常被利用在半導體積體電路業界以優化延遲或功率。多重臨界電壓積體電路元件可包括多個不同的元件，其各具有不同的臨界電壓(例如操作電壓)。舉例來說，多重臨界電壓積體電路元件可包括一或多個低臨界電壓元件和一或多個高臨界電壓元件。在半導體元件中達到不同臨界電壓的方法包括功函數層的厚度變化和離子佈植的調節。然而，隨著技術節距持續縮小，功能密度(例如每個晶片面積的互連元件的數量)普遍增加，而幾何密度(例如可使用製造過程形成的最小組件(或走線))卻減少。舉例來說，在全繞式閘極場效電晶體中，增加功函數層厚度以搭配不同臨界電壓會消耗可貴的積體電路元件空間，限制可製造在單一晶片上的元件數量。另一方面，在全繞式閘極場效電晶體中的改變離子佈植以達到不同的臨界電壓也是很有挑戰性的，且由於例如離子佈植陰影效應(shadow effect)可導致不一致性(non-conformity)。
在本揭露的各種實施例描述多重臨界電壓元件的形成方法。在此所述的實施例使用全繞式閘極場效電晶體作為範例，且可運用在其他半導體結構，如鰭式場效電晶體和平面場效電晶體。於此處的各種實施例描述多重沉積和圖案化製程以形成多膜層金屬功函數材料作為在不同元件區中的功函數層。舉例來說，可在基底上形成具有不同成分功函數層的複數個元件，因而形成具有多重臨界電壓的半導體元件。在一些實施例中，以具有各種矽原子濃度的含矽氮化鈦(silicon incorporated titanium nitride,TiSiN)形成的功函數層也可提供作為鋁擴散層。在一些實施例中，多重臨界電壓元件的形成可藉由含氮功函數層，其藉由各種氨熱退火處理形成。舉例來說，可以碳氮化鈦鋁(TiAlCN)形成含氮功函數層。也可使用雙層硬遮罩以提供充足的蝕刻選擇比，以在製造過程期間因應不同的蝕刻劑。此外，多膜層功函數材料也可減少閘極電阻。
根據一些實施例，參考第1A~1D圖描述具有鰭式場效電晶體102A~102D的半導體元件100。根據一些實施例，第1A圖繪示半導體元件100的等距示意圖。第1B圖繪示第1A圖的半導體元件100沿著線段B-B的剖面示意圖。第1C圖繪示第1B圖的剖面示意圖的放大區域C。第1D圖繪示第1A圖的半導體元件100沿著線段E-E的剖面示意圖。
在一些實施例中，鰭式場效電晶體102A~102D可皆為P型鰭式場效電晶體(p-type fin field effect transistor,PFET)或N型鰭式場效電晶體(n-type fin field effect transistor,NFET)，或是每個導電類型都有的鰭式場效電晶體。舉例來說，鰭式場效電晶體102A和鰭式場效電晶體102B可為N型鰭式場效電晶體，而鰭式場效電晶體102C和鰭式場效電晶體102D可為P型鰭式場效電晶體。鰭式場效電晶體102A至102D可藉由納入不同的功函數金屬膜層以具有不同的 臨界電壓。在一些實施例中，鰭式場效電晶體102A可為N型低臨界電壓元件，鰭式場效電晶體102B可為N型高臨界電壓元件，鰭式場效電晶體102C可為P型高臨界電壓元件，鰭式場效電晶體102D可為P型低臨界電壓元件。儘管在第1A和1B圖中繪示四個鰭式場效電晶體，半導體元件100可具有任何數量的鰭式場效電晶體。鰭式場效電晶體102A~102D具有相同標號部件的討論可適用於彼此，除非另外提及。所示的半導體元件100的等距示意圖和剖面示意圖為例示性目的，且可未按比例繪示。
參照第1A和1B圖，可在基底106上形成鰭式場效電晶體102A~102D。基底106可為半導體材料，如矽，但不以此為限。在一些實施例中，基底106包括結晶矽基底(例如晶圓)。在一些實施例中，基底106包括：(1)元素半導體，如鍺；(2)化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；(3)合金半導體，包括碳化矽鍺、矽鍺、砷磷化鎵、磷化鎵銦、砷化鎵銦、砷磷化鎵銦、砷化鋁銦、及/或砷化鋁鎵；或(4)其組合。再者，可摻雜基底106，取決於設計需求(例如P型基底或N型基底)。在一些實施例中，可以P型摻質(例如硼、銦、鋁、或鎵)或N型摻質(例如磷、或砷)摻雜基底106。
半導體元件100可更包括鰭片結構108，在鰭式場效電晶體102A~102D中沿著X軸延伸。鰭片結構108可包括鰭片基部108A和設置在鰭片基部108A上的鰭片頂部108B。在一些實施例中，鰭片基部108A可包括類似於基底106的材料。可由基底106的光微影圖案化和蝕刻形成鰭片基部108A。在一些實施例中，鰭片頂部108B可包括堆疊鰭片部108B1、108B2、108B3、108B4、和磊晶鰭片區110。每個堆疊鰭片部108B1、108B2、108B3、和108B4可包括半導體層122的堆 疊，其可為奈米線的形狀。每個半導體層122可形成在鰭式場效電晶體102A~102D的閘極結構112下方的通道區。
在一些實施例中，半導體層122可包括類似或不同於基底106的半導體材料。在一些實施例中，每個半導體層122可包括矽鍺(SiGe)，其鍺在約25原子百分比至50原子百分比的範圍(例如約30原子百分比、約35原子百分比、或約45原子百分比)，而任何剩餘的原子百分比為矽，或可包括矽而未有任何實質量的鍺。
半導體層122的半導體材料可為未摻雜或在磊晶成長製程中使用(1)P型摻質(如硼、銦、或鎵)及/或(2)N型摻質(如磷或砷)以原位(in-situ)摻雜。針對P型原位摻雜，可使用如二硼烷(diborane,B2H6)、三氟化硼(boron trifluoride,BF3)、及/或其他P型摻雜前驅物(precursor)。針對N型原位摻雜，可使用如膦(phosphine,PH3)、胂(arsine,AsH3)、及/或其他N型摻雜前驅物。半導體層122可沿著Z軸具有個別的垂直尺寸122t(例如厚度)，其各約6nm至10nm(例如約7nm、約8nm、或約9.5nm)。半導體層122的其他尺寸和材料皆於本揭露的範圍和精神之內。儘管在第1A和1B圖中繪示四個半導體層122，半導體元件100可具有任何數量的半導體層122。
參照第1A和1B圖，可在鰭片基部108A未在閘極結構112下方的區域上成長磊晶鰭片區110。在一些實施例中，磊晶鰭片區110可具有任何幾何形狀，舉例來說，多邊形或圓形。磊晶鰭片區110可包括磊晶成長的半導體材料。在一些實施例中，磊晶成長的半導體材料與基底106的材料相同。在一些實施例中，磊晶成長的半導體材料包括與基底106不同的材料。磊晶成長的半導體材料可包括：(1)半導體材料，如鍺或矽；(2)化合物半導體材料，如砷化鎵及/ 或砷化鋁鎵；或(3)半導體合金，如矽鍺及/或砷磷化鎵。
參照第1C圖，在一些實施例中，每個磊晶鰭片區110可具有高度110t。在一些實施例中，磊晶鰭片高度110t可等於或不同於鰭片頂部108B的垂直尺寸H2。在一些實施例中，磊晶鰭片高度110t可在約10nm至100nm的範圍(例如約30nm、約50nm、約70nm、或約80nm)。磊晶鰭片區110的其他尺寸皆於本揭露的範圍和精神之內。
在一些實施例中，磊晶鰭片區110的成長可藉由：(1)化學氣相沉積(chemical vapor deposition,CVD)，如低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)、原子層化學氣相沉積(atomic layer chemical vapor deposition,ALCVD)、超高真空化學氣相沉積(ultrahigh vacuum chemical vapor deposition,UHCVD)、減壓化學氣相沉積(reduced pressure chemical vapor deposition,RPCVD)、或任何合適的化學氣相沉積；(2)分子束磊晶(molecular beam epitaxy,MBE)製程；(3)任何合適的磊晶製程；或(4)其組合。在一些實施例中，可藉由磊晶沉積/部分蝕刻製程成長磊晶鰭片區110，其重複磊晶沉積/部分蝕刻製程至少一次。這樣重複的沉積/部分蝕刻製程也被稱為「循環沉積蝕刻(cyclic deposition-etch,CDE)製程」。
磊晶鰭片區110可為N型鰭式場效電晶體102A和102B的N型，以及P型鰭式場效電晶體102C和102D的P型。在一些實施例中，鰭式場效電晶體102A、102B、102C、和102D的磊晶鰭片區110，相對於彼此，可為相同或不同的摻雜類型。P型磊晶鰭片區110可包括矽鍺，且可在磊晶成長製程期間使用如硼、銦、或鎵的P型摻質原位摻雜。針對P型原位摻雜，可使用P型摻雜前驅物，例如，但不限於，二硼烷、三氟化硼、及/或其他P型摻雜前驅物。在一些實施例 中，N型磊晶鰭片區110可包括矽，且可在磊晶成長製程期間使用如磷或砷的N型摻質原位摻雜。針對N型原位摻雜，可使用N型摻雜前驅物，例如，但不限於，膦、胂、及/或其他N型摻雜前驅物。
參照第1B圖，磊晶鰭片區110可形成鰭式場效電晶體102A~102D的源極/汲極(source/drain,S/D)區。在堆疊鰭片部108B1至108B4的半導體層122中的每個通道區可插入於一對源極/汲極區之間。儘管繪示鰭式場效電晶體102A~102D以具有包含在鰭片基部108A上的堆疊鰭片部108B1至108B4的鰭片結構108，鰭式場效電晶體102A至102D的其他鰭片結構(例如在基底106上蝕刻形成或磊晶成長的單層鰭片結構)皆於本揭露的範圍和精神之內。
在一些實施例中，鰭片基部108A和鰭片頂部108B可具有沿著Z軸的個別的垂直尺寸H1和H2(例如高度)，各在約40nm至60nm的範圍(例如約45nm、約50nm、或約55nm)。垂直尺寸H1和H2可彼此相等或不同，且可具有的數值使得垂直尺寸H1和H2的總和(例如鰭片結構108的總高度HT)約80nm至120nm(例如約85nm、約90nm、約100nm、或約115nm)。在一些實施例中，鰭片結構108可具有沿著X軸的水平尺寸L1(例如長度)，在約100nm至1μm的範圍(例如約200nm、約300nm、約500nm、約750nm、或約900nm)。鰭片結構108的水平尺寸L1可至少為100nm以避免在鰭片結構108中的應變(strain)鬆弛，因而避免形成在閘極結構112下方的半導體層122中形成的通道區中的應變(strain)鬆弛。鰭片結構108的其他尺寸和材料皆於本揭露的範圍和精神之內。
在一些實施例中，鰭式場效電晶體102A~102D可更包括閘極結構112和間隔物114。參照第1A~1D圖，閘極結構112可為多層結構，且可包繞堆疊鰭片部108B1至108B4。在一些實施例中，堆疊鰭片部108B1至108B4的每個 半導體層122可被其中一個閘極結構112或其中一個閘極結構112的一或多個膜層包繞，而閘極結構112也可被稱為「全繞式閘極(gate-all-around,GAA)結構」或「水平全繞式閘極結構」，而鰭式場效電晶體102A~102D也可被稱為「全繞式閘極場效電晶體」或「全繞式閘極鰭式場效電晶體」。
每個閘極結構112可包括設置在半導體層122上的閘極介電層112A、以及設置在閘極介電層112A上的閘極電極112B。如第1D圖所示，閘極介電層112A可包繞每個半導體層122，因而將半導體層122彼此電性隔離，也與閘極電極112B電性隔離，以避免在鰭式場效電晶體102A~102D的操作期間閘極結構112和源極/汲極區的之間的短路。在一些實施例中，閘極介電層112A可包括：(1)藉由化學氣相沉積、原子層沉積(atomic layer deposition,ALD)、物理氣相沉積(physical vapor deposition,PVD)、電子束蒸鍍(electron beam evaporation)、或其他合適製程所形成的氧化矽、氮化矽、及/或氧氮化矽的膜層；(2)高介電常數介電材料，如氧化鉿(HfO2)、氧化鈦(TiO2)、氧化鉭(Ta2O3)、鉿矽酸鹽(HfSiO4)、氧化鋯(ZrO2)、鋯矽酸鹽(ZrSiO2)；(3)高介電常數介電材料具有鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)的氧化物；或(4)其組合。可藉由原子層沉積及/或其他合適方法形成高介電常數介電層。
第1D圖繪示P型鰭式場效電晶體102D的剖面示意圖。在一些實施例中，P型鰭式場效電晶體102D可包括閘極電極112B，其包括閘極阻障層(未繪示)、閘極功函數層130D、以及閘極金屬填充層132。如第1D圖所示，每個 半導體層122可被閘極阻障層和閘極功函數層130D包繞。取決於鄰近半導體層122之間的空間和閘極結構112的膜層厚度，半導體層122可被閘極電極112B的一或多個膜層包繞，其膜層填入鄰近半導體層122之間的空間。根據一些實施例，儘管第1D圖繪示閘極金屬填充層132部分包繞半導體層122，閘極金屬填充層132也可包繞半導體層122以填入鄰近半導體層122之間的空間(未繪示)。
在一些實施例中，閘極阻障層可作為後續形成閘極功函數層130A~130D的成核層及/或可助於避免金屬(例如鋁)由閘極功函數層130A~130D實質擴散至下方膜層(例如閘極介電層112A或氧化物層)。每個閘極阻障層可包括鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、或其他合適的擴散阻障材料，且可藉由原子層沉積、物理氣相沉積、化學氣相沉積、或其他合適金屬沉積製程所形成。在一些實施例中，閘極阻障層可包括實質上不含氟的金屬或含金屬膜層，且可藉由原子層沉積或化學氣相沉積使用一或多個非氟基前驅物所形成。實質上不含氟的金屬或不含氟的含金屬膜層可包括小於5原子百分比，以離子、原子、及/或分子型態的氟汙染物的量。在一些實施例中，每個閘極阻障層可具有約1nm至10nm範圍的厚度。閘極阻障層的其他材料、形成方法、以及厚度皆於本揭露的範圍和精神之內。
每個閘極功函數層130A~130D可包括單一功函數膜層或功函數膜層堆疊。可藉由配置鰭式場效電晶體102A~102D的功函數層以達到多重臨界電壓，使得元件之間的臨界電壓可不同。在一些實施例中，N型鰭式場效電晶體102A的功函數層130A可包括碳化鈦鋁層、矽蓋層(capping layer)、以及氮化鈦層。在一些實施例中，N型鰭式場效電晶體102B的功函數層130B可包括第一氮化鈦層、碳化鈦鋁層、矽蓋層、以及第二氮化鈦層。在一些實施例中，P型鰭式 場效電晶體102C的功函數層130C可包括氮化鉭層、碳化鈦鋁層、矽蓋層、以及氮化鈦層。在一些實施例中，P型鰭式場效電晶體102D的功函數層130D可包括碳氮化鎢層、碳化鈦鋁層、矽蓋層、以及氮化鈦層。功函數膜層成分的變化提供具有彼此不同功函數值的多個功函數層。形成功函數層130A~130D可參考第11A~11E圖進一步詳述。
在一些實施例中，閘極功函數層130A~130D的每個膜層可包括任何合適的材料。在一些實施例中，功函數層的堆疊可包括鋁、銅(Cu)、鎢(W)、鈦、鉭、氮化鈦(TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、銀(Ag)、碳化鉭(TaC)、矽氮化鉭(TaSiN)、碳氮化鉭(TaCN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、金屬合金、及/或其組合。在一些實施例中，每個閘極功函數層130A~130D可包括鋁摻雜金屬，如鋁摻雜鈦、鋁摻雜氮化鈦、鋁摻雜鉭、鋁摻雜氮化鉭。可使用合適的製程(如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍(plating)、或其組合)形成閘極功函數層130A~130D。在一些實施例中，每個閘極功函數層130A~130D可具有約2nm至15nm範圍的厚度(例如約2nm、約3nm、約5nm、約10nm、或約15nm)。閘極功函數層130A~130D的其他材料、形成方法、以及厚度皆於本揭露的範圍和精神之內。
每個閘極金屬填充層132可包括單一金屬層或金屬膜層的堆疊。金屬膜層的堆疊可包括彼此不同的金屬。在一些實施例中，每個閘極金屬填充層132可包括合適的導電材料，如鈦、銀、鋁、氮化鈦鋁、碳化鉭、碳氮化鉭、矽氮化鉭、錳(Mn)、鋯、氮化鈦、氮化鉭、釕(Ru)、鉬(Mo)、氮化鎢、銅、鎢、鈷、鎳(Ni)、碳化鈦(TiC)、碳化鈦鋁(TiAlC)、碳化鉭鋁(TaAlC)、 金屬合金、及/或其組合。可藉由原子層沉積、物理氣相沉積、化學氣相沉積、或其他合適沉積製程形成閘極金屬填充層132。閘極金屬填充層132的其他材料和形成方法皆於本揭露的範圍和精神內。儘管鰭式場效電晶體102A~102D的閘極結構112被繪示為相似的，鰭式場效電晶體102A~102D可具有包含彼此不同的材料及/或電性(例如臨界電壓或功函數值)的閘極結構。此外，儘管閘極結構112被繪示為具有水平全繞式閘極結構，其他閘極結構(例如垂直全繞式閘極結構或不含全繞式閘極結構的閘極結構)皆於本揭露的範圍和精神之內。
參考第1A~1C圖，根據一些實施例，間隔物114可形成閘極結構112的側壁，且可與部分閘極介電層112A物理接觸。間隔物114可包括絕緣材料，如氧化矽、氮化矽、低介電常數材料、或其組合。間隔物114可包括單層或絕緣膜層堆疊。間隔物114可具有低介電常數材料，其介電常數小於約3.9(例如約3.5、約3.0、或約2.8)。在一些實施例中，間隔物114可包括以矽、氧、碳、及/或氮所組成的材料。間隔物114材料中的矽、氧、碳、和氮的濃度可取決於間隔物114所欲的介電常數。在材料中的矽、氧、碳、和氮的濃度變化可改變間隔物114所欲的介電常數。在一些實施例中，每個間隔物114可包括一層氧碳氮化矽(SiOCN)、一層碳氮化矽(SiCN)、一層氧碳化矽(SiOC)、或其組合。在一些實施例中，每個間隔物114可包括在一層氧碳化矽上的氧碳氮化矽膜層堆疊，其氧碳化矽層係設置在一層氧碳氮化矽上。在一些實施例中，每個間隔物114可具有厚度St在約5nm至12nm的範圍(例如約5nm、約6nm、約8nm、約10nm、或約12nm)。間隔物114的其他材料和尺寸皆於本揭露的範圍和精神之內。
第1C和1D圖為P型鰭式場效電晶體102D的剖面示意圖。如第1C圖所示，可在磊晶鰭片區110和功函數層130D之間形成內間隔物結構127。內間 隔物結構127可減少鰭式場效電晶體102A~102D的寄生電容。每個內間隔物結構127可具有低介電常數材料，其介電常數小於約3.9(例如約3.5、約3.0、或約2.8)，或具有高介電常數材料，其介電常數在約4至7的範圍。在一些實施中，內間隔物結構127可包括單層或介電層堆疊。在一些實施例中，內間隔物結構127可包括合適的介電材料，其以矽、氧、碳、及/或氮所組成。內間隔物結構127的介電材料中的矽、氧、碳、和氮的濃度可取決於所欲的介電常數。在內間隔物結構127中的矽、氧、碳、和氮的濃度變化可改變其所欲的介電常數。可使用氧碳化矽、碳氮化矽、氧碳氮化矽、氮化矽、氧化矽、氧氮化矽、及/或其組合形成內間隔物結構127，藉由原子層沉積、流動性化學氣相沉積(flowable chemical vapor deposition,FCVD)、或其他合適方法沉積。
參照第1A~1D圖，半導體元件100可更包括蝕刻停止層(etch stop layer,ESL)(未繪示)、層間介電(interlayer dielectric,ILD)層118、以及淺溝槽隔離(shallow trench isolation,STI)區138。蝕刻停止層可保護閘極結構112及/或磊晶鰭片區110。可在例如形成層間介電層118及/或源極/汲極接觸結構(未繪示於第1A~1D圖中)期間提供這樣的保護。可在間隔物114的側壁上設置蝕刻停止層。在一些實施例中，蝕刻停止層可包括例如氮化矽、氧化矽、氧氮化矽、碳化矽、碳氮化矽、氮化硼(BN)、硼氮化矽(SiBN)、硼氮化矽碳(SiCBN)、或其組合。在一些實施例中，蝕刻停止層可包括藉由低壓化學氣相沉積、電漿促進化學氣相沉積、化學氣相沉積形成的氮化矽或氧化矽，或藉由高深寬比製程(high aspect ratio process,HARP)形成的氧化矽。在一些實施例中，蝕刻停止層可具有在約3nm至30nm範圍的厚度。蝕刻停止層的其他材料、形成方法、和厚度皆於本揭露的範圍和精神內。
層間介電層118可設置在蝕刻停止層上，且可包括使用適合流動性介電材料(例如流動性氧化矽、流動性氮化矽、流動性氧氮化矽、流動性碳化矽、或流動性氧碳化矽)的沉積方法所沉積的介電材料。舉例來說，可使用流動性化學氣相沉積沉積流動性氧化矽。在一些實施例中，介電材料為氧化矽。在一些實施例中，層間介電層118可具有在約50nm至200nm範圍的厚度118t。層間介電層118的其他材料、厚度、和形成方法皆於本揭露的範圍和精神內。
淺溝槽隔離區138可在鰭式場效電晶體102A~102D之間提供電性隔離，其包含在基底106上的鰭片結構108和具有不同鰭片結構(未繪示)的相鄰鰭式場效電晶體及/或整合於或設置在基底106上的相鄰主動和被動部件(未繪示)。在一些實施例中，淺溝槽隔離區138可包括第一保護襯層138A、第二保護襯層138B、以及設置在第二保護襯層138B上的絕緣層138C。第一保護襯層138A和第二保護襯層138B可包括彼此不同的材料。每個第一保護襯層138A和第二保護襯層138B可包括氧化物或氮化物材料。在一些實施例中，第一保護襯層138A可包括氮化物材料，而第二保護襯層138B可包括氧化物材料，且可避免在形成絕緣層138C期間鰭片頂部108B側壁的氧化。在一些實施例中，絕緣層138C可包括氧化矽、氮化矽、氧氮化矽、氟摻雜矽酸玻璃(fluorine-doped silicate glass,FSG)、低介電常數介電材料、及/或其他合適的絕緣材料。在一些實施例中，第一保護襯層138A和第二保護襯層138B可各具有約1nm至2nm範圍的厚度。在一些實施例中，淺溝槽隔離區138可沿著Z軸具有約40nm至60nm範圍(例如約45nm、約50nm、或約55nm)的垂直尺寸138H。在一些實施例中，垂直尺寸138H可為鰭片結構108的總高度HT的一半。
半導體元件100及其部件(例如鰭片結構108、閘極結構112、磊 晶鰭片區110、間隔物114、內間隔物結構127、及/或淺溝槽隔離區138)的剖面形狀為例示性，而並非用以限定本揭露。
第2圖是根據一些實施例，用以製造半導體元件100的方法200的流程圖。為了例示性目的，第2圖中所示的操作將參考第3A~12B圖所示製造半導體元件100的製造過程範例來描述。可在不同的順序下進行操作，或取決於特定的應用不進行操作。應注意的是，方法200可能不會生產完整的半導體元件100。相應地，可以理解的是，可在方法200之前、之間、和之後提供額外製程，而一些其他製程僅於此簡要地描述。為了簡化起見，在第3A~12B圖中和在第1A~1D圖中的類似部件以相同標號標示。
參照第2圖，在操作205中，根據一些實施例，在基底上形成鰭片結構。舉例來說，可在基底106上形成包含鰭片基部108A和鰭片頂部108B的鰭片結構108，如參考第3A~3C圖所述。第3B圖繪示第3A圖的半導體元件100沿著線段B-B的剖面示意圖。第3C圖繪示第3A圖的半導體元件100沿著線段C-C的剖面示意圖。形成鰭片結構108可包括在基底106上形成鰭片基部108A和鰭片頂部108B*，如第3A~3C圖所示。鰭片頂部108B*的後續製程(於下所述)可形成如參考第1A~1E圖所述的鰭片頂部108B。
鰭片頂部108B*可包括第一半導體層320和第二半導體層122交替配置的堆疊。每個第一半導體層320和第二半導體層122可在其下方膜層上磊晶成長，且可包括彼此不同的半導體材料。在一些實施例中，第一半導體層320和第二半導體層122可包括類似於或不同於基底106的半導體材料。在一些實施例中，第一半導體層320和第二半導體層122可包括彼此不同的氧化率及/或蝕刻選擇比(etch selectivity)的半導體材料。在一些實施例中，每個第一半導體層320 和第二半導體層122可包括矽鍺，其鍺在約25原子百分比至50原子百分比(例如約30原子百分比、約35原子百分比、或約45原子百分比)的範圍，任何剩餘原子百分比為矽，或可包括矽而未有任何實質量的鍺。
第一半導體層320及/或第二半導體層122可為未摻雜，或可在磊晶成長製程中使用(1)P型摻質(如硼、銦、或鎵)及/或(2)N型摻質(如磷或砷)以原位(in-situ)摻雜。針對P型原位摻雜，可使用如二硼烷、三氟化硼、及/或其他P型摻雜前驅物。針對N型原位摻雜，可使用如膦、胂、及/或其他N型摻雜前驅物。第一半導體層320和第二半導體層122可沿著Z軸具有個別的垂直尺寸320t和122t(例如厚度)，其各在約6nm至10nm的範圍(例如約7nm、約8nm、或約9.5nm)。垂直尺寸320t和122t可彼此相等或不同。儘管在第3A~3C圖中繪示四個第一半導體層320和四個第二半導體層122，半導體元件100可具有任何數量的第一半導體層320和第二半導體層122。
形成鰭片基部108A和鰭片頂部108B*可包括在基底106上形成第一半導體層320和第二半導體層122的材料堆疊，以及透過形成在材料堆疊上的圖案化硬遮罩層340和342蝕刻一部分的基底106和材料堆疊。在一些實施例中，硬遮罩層340可為氧化矽薄膜，其使用例如熱氧化製程所形成。在一些實施例中，可使用例如低壓化學氣相沉積或電漿促進化學氣相沉積以氮化矽形成硬遮罩層342。材料堆疊的蝕刻可包括乾蝕刻製程、濕蝕刻製程、或其組合。乾蝕刻製程可包括使用具有含氧氣體、含氟氣體、含氯氣體、含溴氣體、含碘氣體、其他合適蝕刻氣體、及/或電漿、或其組合的蝕刻劑。濕蝕刻製程可包括在稀氫氟酸(diluted hydrofluoric acid,DHF)、氫氧化鉀(potassium hydroxide,KOH)溶液、氨水、含氫氟酸(HF)、硝酸(nitric acid,HNO3)、醋酸(acetic acid, CH3COOH)、或其組合的溶液中蝕刻。
在一些實施例中，鰭片基部108A和鰭片頂部108B*可具有沿著Z軸的個別的垂直尺寸H1和H2(例如高度)，各在約40nm至60nm的範圍(例如約45nm、約50nm、或約55nm)。垂直尺寸H1和H2可彼此相等或不同，且可具有的數值使得垂直尺寸H1和H2的總和(例如鰭片結構108的總高度HT)在約80nm至120nm的範圍(例如約85nm、約90nm、約100nm、或約115nm)。在一些實施例中，鰭片結構108可具有沿著X軸的水平尺寸L1(例如長度)，在約100nm至1μm的範圍(例如約200nm、約300nm、約500nm、約750nm、或約900nm)。在一些實施例中，鰭片結構108可沿著YZ平面具有錐形剖面，包含沿著Y軸的鰭片基部108A的水平尺寸W1(例如寬度)，其大於沿著Y軸的鰭片頂部108B*的水平尺寸W2。水平尺寸W1和W2可在約6nm至20nm的範圍(例如約6nm、約8nm、約10nm、約15nm、約17nm、或約20nm)。
參照第2圖，根據一些實施例，在操作210中，在基底上形成淺溝槽隔離區。參照第4A~4C圖，可在基底106上形成包含第一保護襯層138A、第二保護襯層138B、以及絕緣層138C的淺溝槽隔離區138。第4B圖繪示第4A圖的半導體元件100沿著線段B-B的剖面示意圖。第4C圖繪示第4A圖的半導體元件100沿著線段C-C的剖面示意圖。形成淺溝槽隔離區138可包括(1)在第3A圖的結構上沉積第一保護襯層138A的氮化物材料膜層(未繪示)；(2)在氮化物材料膜層上沉積第二保護襯層138B的氧化物材料膜層(未繪示)；(3)在氧化物材料膜層上沉積絕緣層138C的絕緣材料膜層；(4)退火絕緣層138C的絕緣材料膜層；(5)化學機械研磨(chemical mechanical polishing,CMP)氮化物材料膜層、氧化物材料膜層、以及退火後的絕緣材料膜層；以及(6)回蝕(etch back) 研磨後的結構以形成第4A圖的結構。
可使用針對沉積氧化物和氮化物材料的合適製程(如原子層沉積或化學氣相沉積)沉積氮化物材料膜層和氧化物材料膜層。這些氧化物材料膜層和氮化物材料膜層可避免在絕緣層138C的絕緣材料的沉積和退火期間鰭片頂部108B*側壁的氧化。
在一些實施例中，絕緣層138C的絕緣材料膜層可包括氧化矽、氮化矽、氧氮化矽、氟摻雜矽酸玻璃、或低介電常數介電材料。在一些實施例中，可使用化學氣相沉積製程和高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition,HDPCVD)製程，使用矽烷(SiH4)和氧氣(O2)作為反應前驅物沉積絕緣材料膜層。在一些實施例中，可使用次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition,SACVD)製程或高深寬比製程形成絕緣材料膜層，其中製程氣體可包括四乙氧基矽烷(tetraethylorthosilicate,TEOS)及/或臭氧(O3)。
在一些實施例中，可藉由使用流動性化學氣相沉積製程沉積流動性氧化矽以形成絕緣材料膜層。流動性化學氣相沉積製程之後，可接著進行濕退火製程。濕退火製程可包括在約200℃至700℃範圍溫度下的蒸氣中退火沉積的絕緣材料膜層約30分鐘至120分鐘範圍的時間。濕退火製程之後，可接著進行化學機械研磨製程以移除圖案化硬遮罩層340和342、第一保護襯層138A的部分氮化物膜層、第二保護襯層138B的部分氧化物膜層、和絕緣層138C的部分絕緣材料膜層，使得氮化物膜層、氧化物膜層、和絕緣材料膜層的頂面與鰭片結構108的頂面108s(第4A~4C圖)實質地共面。化學機械研磨製程之後，可進行蝕刻製程以蝕刻氮化物膜層、氧化物膜層、和絕緣材料膜層，以形成第4A圖的結 構。
氮化物膜層、氧化物膜層、和絕緣材料膜層的蝕刻可藉由乾蝕刻製程、濕蝕刻製程、或其組合進行。在一些實施例中，乾蝕刻製程可包括使用電漿乾蝕刻，其包含八氟環丁烷(C4F8)、氬氣(Ar)、氧氣(O2)、氦氣(He)、三氟甲烷(CHF3)、四氟化碳(CF4)、二氟甲烷(CH2F2)、氯氣(Cl2)、溴化氫(HBr)、或其組合的氣體混合物，並具有約1mTorr至5mTorr範圍的氣壓。在一些實施例中，濕蝕刻製程可包括使用稀氫氟酸處理、氨-過氧化氫溶液(ammonia peroxide mixture,APM)、硫-過氧化氫溶液(sulfuric peroxide mixture,SPM)、熱去離子(deionized,DI)水、或其組合。在一些實施例中，濕蝕刻製程可包括使用氨和氫氟酸(hydrofluoric(HF)acid)作為蝕刻劑，以及如氬氣、氙氣(Xe)、氦氣、或其組合的惰氣(inert gas)。在一些實施例中，在濕蝕刻製程中所使用的氫氟酸和氨流速可各在約每分鐘10標準立方公分至每分鐘100標準立方公分的範圍(例如約每分鐘20標準立方公分、每分鐘30標準立方公分、或每分鐘40標準立方公分)。在一些實施例中，可在約5mTorr至100mTorr範圍的壓力下(例如約20mTorr、30mTorr、或40mTorr)，以及在約50℃至120℃範圍的高溫度下進行濕蝕刻製程。
在一些實施例中，第一保護襯層138A和第二保護襯層138B可分別具有在約1nm至2nm範圍的厚度138At和138Bt。在一些實施例中，淺溝槽隔離區138可沿著Z軸具有約40nm至60nm範圍(例如約45nm、約50nm、或約55nm)的垂直尺寸138H(例如高度)。在一些實施例中，垂直尺寸138H可為鰭片結構108的總高度HT的一半。淺溝槽隔離區138的其他材料、形成方法、和尺寸皆於本揭露的範圍和精神內。
參照第2圖，在操作215中，根據一些實施例，在鰭片結構上形成保護氧化物層和在保護氧化物層上形成多晶矽(polysilicon)結構。舉例來說，如第5A~5D圖所示，可在鰭片結構108和淺溝槽隔離區138上形成保護氧化物層134*，且可在保護氧化物層134*上形成多晶矽結構112A*~112D*。第5B圖繪示第5A圖的半導體元件100沿著線段B-B的剖面示意圖。第5C圖繪示第5A圖的半導體元件100沿著線段C-C的剖面示意圖。第5D圖繪示第5A圖的半導體元件100沿著線段D-D的剖面示意圖。形成保護氧化物層134*可包括在第4A圖的結構上毯覆式沉積(blanket deposit)一層氧化物材料，接著進行高溫退火製程。保護氧化物層134*可包括合適的氧化物材料(如氧化矽)且可使用合適的沉積製程(如化學氣相沉積、原子層沉積、電漿促進原子層沉積(plasma enhanced atomic layer deposition,PEALD)、物理氣相沉積、或電子束蒸鍍)毯覆式沉積。在一些實施例中，可在約400W至500W範圍的能量下和約300℃至500℃範圍的溫度下使用電漿促進原子層沉積沉積氧化物材料層。沉積氧化物材料層之後，可接著以在約800℃至1050℃範圍的溫度的氧氣流進行乾退火製程。氧前驅物的濃度可在氣體流速總和的約0.5%至5%的範圍。在一些實施例中，退火製程可為快閃製程，其退火時間可介於約0.5秒和5秒之間(例如約1秒、約2秒、或約5秒)。
在一些實施例中，保護氧化物層134*可沿著Z軸具有垂直尺寸134t*(例如在鰭片結構108頂面上的厚度)，且可沿著Y軸具有水平尺寸134s*(例如在鰭片頂部108B*側壁上的厚度)，其各在約1nm至3nm的範圍(例如約1nm、或約2nm)。在一些實施例中，垂直尺寸134t*可等於或大於水平尺寸134s*。保護氧化物層134*的其他氧化物材料、形成方法、和厚度皆於本揭露的範圍和精神內。保護氧化物層134*的存在允許由高深寬比的空間646(例如深寬比大於 1：15、1：18、或1：20)蝕刻多晶矽，而在形成多晶矽結構112A*~112D*期間不實質地蝕刻及/或損傷鰭片結構108，其空間646繪示於第5A圖中介於鄰近的多晶矽結構112A*~112D*之間。
在一些實施例中，當使用鰭式場效電晶體102A~102D作為在積體電路核心區(也可被稱為「邏輯區」或「記憶區」)形成的核心電路(也可被稱為「邏輯電路」或「記憶電路」)中的非輸入/輸出(input/output,I/O)元件，可在後續的閘極替換製程期間移除保護氧化物層134*。在一些實施例中，非輸入/輸出元件可為核心元件、邏輯元件、及/或記憶元件，其未配置以直接處理輸入/輸出的電壓電流。在一些實施例中，非輸入/輸出元件包括邏輯閘極，例如反及(”not and”,NAND)閘極、反或(”not or”,NOR)閘極、反相閘極、或其組合。在一些實施例中，非輸入/輸出元件包括記憶體元件，如靜態隨機存取記憶體(static random access memory,SRAM)元件。在一些實施例中，當使用鰭式場效電晶體102A~102D作為在積體電路周邊區(也可被稱為「輸入/輸出區」或「高壓區」)形成的周邊電路(例如輸入/輸出電路)中的輸入/輸出元件，可能不移除保護氧化物層134*，且可形成閘極結構112的閘極介電層的一部分。輸入/輸出元件可被配置以處理積體電路的輸入/輸出的電壓/電流，並容忍比非輸入/輸出元件更大量的電壓或電流擺幅。
形成保護氧化物層134*之後，可接著形成多晶矽結構112A*~112D*，如第5A~5D圖所示。在後續製程期間，可在閘極替換製程中替換多晶矽結構112A*~112D*以分別形成鰭式場效電晶體102A~102D的閘極結構112，如第1A圖所示。在一些實施例中，形成多晶矽結構112A*~112D*可包括在沉積後的保護氧化物層134*上毯覆式沉積多晶矽材料層，並透過形成在多晶矽材料 層上的圖案化硬遮罩層644(繪示於第5A~5D圖中)蝕刻多晶矽材料層。在一些實施例中，多晶矽材料可為未摻雜，而硬遮罩層644可包括氧化物層及/或氮化物層。可使用熱氧化製程形成氧化物層，且可藉由低壓化學氣相沉積或電漿促進化學氣相沉積形成氮化物層。硬遮罩層644可保護多晶矽結構112A*~112D*不受後續製程步驟影響(例如在形成間隔物114、磊晶鰭片區110、及/或層間介電層118期間)。
多晶矽材料層的毯覆式沉積可包括化學氣相沉積、物理氣相沉積、原子層沉積、或其他合適的沉積製程。在一些實施例中，蝕刻沉積後的多晶矽材料層可包括乾蝕刻、濕蝕刻、或其組合。在一些實施例中，蝕刻沉積後的多晶矽材料層以形成多晶矽結構112A*~112D*可包括四個蝕刻步驟。第一個多晶矽蝕刻步驟可包括使用具有溴化氫、氧氣、三氟甲烷、和氯氣的氣體混合物。第二個多晶矽蝕刻步驟可包括在約45mTorr至60mTorr的壓力下使用具有溴化氫、氧氣、氯氣、和氮氣的氣體混合物。第三個多晶矽蝕刻步驟可包括在約45mTorr至60mTorr的壓力下使用具有溴化氫、氧氣、氯氣、氮氣、和氬氣的氣體混合物。第四個多晶矽蝕刻步驟可包括在約45mTorr至60mTorr的壓力下使用具有溴化氫、氧氣、氯氣、和氮氣的氣體混合物。第一個多晶矽蝕刻步驟可具有比第二個、第三個、及/或第四個多晶矽蝕刻步驟更高的多晶矽蝕刻率。使用第一個多晶矽蝕刻步驟以蝕刻在鰭片結構108上毯覆式沉積的多晶矽材料層不想要的部分。使用第二個、第三個、和第四個多晶矽蝕刻步驟以蝕刻毯覆式沉積的多晶矽材料層在高深寬比空間646內不想要的部分。
在一些實施例中，多晶矽結構112A*~112D*沿著Z軸的垂直尺寸GH可在約100nm至150nm的範圍(例如約100nm、約120nm、約135nm、或約 150nm)。在一些實施例中，多晶矽結構112A*~112D*沿著X軸的水平尺寸GL可在約3nm至30nm的範圍(例如約3nm、約5nm、約7nm、約10nm、約12nm、約15nm、約20nm、或約30nm)。多晶矽結構112A*~112D*可具有等於或大於約9(例如約10、約12、約15、約18、或約20)的高深寬比，其中深寬比為垂直尺寸GH對水平尺寸GL的比例。在一些實施例中，沿著X軸介於鄰近的多晶矽結構112A*~112D*之間的水平尺寸648(例如間距)可在約40nm至90nm的範圍(例如約40nm、約50nm、約60nm、約80nm、或約90nm)。在一些實施例中，水平尺寸648在鄰近的多晶矽結構之間可能不相同。水平尺寸648和水平尺寸GL的總和被稱為「一個接觸多晶節距」(one contacted poly pitch,1CPP)。在一些實施例中，鰭片結構沿著X軸的水平尺寸L1可至少為三個接觸多晶節距以避免鰭片結構108中的應變鬆弛，因而避免在閘極結構112下的第二半導體層122的堆疊鰭片部分中所形成的通道區應變鬆弛，如上所述。
參照第2圖，根據一些實施例，在操作220中，在多晶矽結構的側壁上形成間隔物並蝕刻鰭片頂部。參照第6A~6D圖，可在多晶矽結構112A*~112D*的側壁上形成間隔物114。第6B圖繪示第6A圖的半導體元件100沿著線段B-B的剖面示意圖。第6C圖繪示第6A圖的半導體元件100沿著線段C-C的剖面示意圖。第6D圖繪示第6A圖的半導體元件100沿著線段D-D的剖面示意圖。形成間隔物114可包括在第5A圖的結構上毯覆式沉積絕緣材料層(例如氧化物、氮化物、及/或碳氧氮化矽材料)，藉由化學氣相沉積、物理氣相沉積、原子層沉積製程，接著進行光微影和蝕刻製程(例如反應式離子蝕刻(reactive ion etching,RIE)、或使用氯或氟基蝕刻劑的其他乾蝕刻製程)。根據一些實施例，每個間隔物114可沿著X軸具有水平尺寸St(例如厚度)在約5nm至12nm的範圍。形成 間隔物114之後，可接著藉由在未被多晶矽結構112A*~112D*和間隔物114覆蓋的區域蝕刻保護氧化物層134*，在多晶矽結構112A*~112D*的下方形成氧化物層134。蝕刻製程可包括使用例如稀氫氟酸的濕蝕刻製程。
在形成氧化物層134之後，可進行鰭片頂部108B*多個部分的垂直蝕刻。垂直蝕刻包括蝕刻沒有在間隔物114和多晶矽結構112A*~112D*下方的鰭片頂部108B*，且可包括偏壓蝕刻製程(biased etching process)。可在約1mTorr至1000mTorr的氣壓下、在約50W至1000W的功率下、在約20V至500V的偏壓下、在約40℃至60℃的溫度下、且使用溴化氫及/或氯氣作為蝕刻氣體進行偏壓蝕刻製程。在偏壓蝕刻製程期間，可藉由硬遮罩層644和間隔物114保護多晶矽結構112A*~112D*不被蝕刻。
參照第2圖，根據一些實施例，在操作225中，進行水平蝕刻製程並在鰭片結構中形成內間隔物結構。參照第7A~7C圖，鰭片頂部108B*多個部分的垂直蝕刻之後，可接著在多晶矽結構112A*~112D*和間隔物114之下的第一半導體層320進行多個部分的水平蝕刻，以形成凹槽區。第7B圖為第7A圖所示的區域720的放大示意圖。第7C圖為第7B圖所示的結構的剖面示意圖，其由第7B圖的線段C-C所獲得。可藉由乾蝕刻製程、濕蝕刻製程、或其組合進行水平蝕刻。蝕刻製程可包括複數個循環的蝕刻和驅淨(purging)製程，如約3至20循環的蝕刻和驅淨製程。每個循環的蝕刻製程可包括使用具有氫氟酸、三氟化氮(NF3)、氟基氣體、和氯基氣體的氣體混合物。氫氟酸和三氟化氮的氣體混合物對氟基氣體的氣體比例可在約2至30的範圍(例如約2、約5、約10、約15、約20、或約30)。氫氟酸和三氟化氮的氣體混合物對氯基氣體的氣體比例可在約2至40的範圍(例如約2、約5、約10、約15、約20、約30、或約40)。每個循環的驅淨製 程可包括使用具有氫氟酸和氮氣的氣體混合物。在驅淨製程中的氫氟酸可移除副產物及/或為了後續循環清潔被蝕刻部分的表面。在每個循環中，驅淨製程可比蝕刻製程更長。
形成凹槽區的製程之後，可接著毯覆式沉積介電材料層和水平蝕刻毯覆式沉積後的介電材料層以在凹槽區內形成內間隔物結構127。在一些實施例中，毯覆式沉積製程可包括複數個循環的沉積和蝕刻製程。在每個循環中，蝕刻製程可接續沉積製程，藉由移除可能在凹槽區內沉積介電材料層期間所形成的縫隙以避免在內間隔物結構127內形成空洞。
內間隔物結構127可包括介電層的單層或堆疊，藉由原子層沉積、流動性化學氣相沉積、或其他合適方法沉積。在介電材料層的毯覆式沉積製程的每個循環中的蝕刻製程可包括使用氫氟酸和氨的氣體混合物的乾蝕刻製程。氫氟酸對氨的氣體比例可在約1至20的範圍(例如約1、約5、約10、約15、或約20)。內間隔物結構127可包括合適的介電材料，其以矽、氧、碳、和氮組成。在介電材料中的碳濃度可能很低，且可在約1%至15%的範圍(例如約1.5%、約2.5%、約5%、約10%、或約13%)，因為在此範圍之外的介電材料中的碳濃度可能導致更長的蝕刻時間和較少的蝕刻選擇比。
可藉由使用氫氟酸和氨的氣體混合物的乾蝕刻製程對毯覆式沉積後的介電材料層進行水平蝕刻製程以形成內間隔物結構127。氫氟酸對氨的氣體比例可在約1至20的範圍(例如約1、約5、約10、約15、或約20)。在一些實施例中，內間隔物結構127可沿著X軸具有尺寸127t1(例如厚度)，在約3nm至12nm的範圍(例如約3nm、約5nm、約8nm、或約10nm)。用來形成內間隔物結構127的沉積和水平蝕刻製程的其他方法和內間隔物結構127的其他合適尺寸皆 於本揭露的範圍和精神內。
參照第2圖，在操作230中，在鰭片結構上形成磊晶鰭片區和在磊晶鰭片區之間的奈米線。參照第8A~8C圖，可在鰭片基部108A的露出表面上和在第7A圖結構的第二半導體層122的露出表面上成長磊晶鰭片區110。第8B圖為第8A圖所示的區域820的放大示意圖。第8C圖為第8B圖所示的結構沿著線段C-C的剖面示意圖。
在一些實施例中，部分磊晶鰭片區110可在間隔物114之下及/或延伸進入鰭片基部108A。在一些實施例中，磊晶鰭片區110的成長可藉由：(1)化學氣相沉積，如低壓化學氣相沉積、原子層化學氣相沉積、超高真空化學氣相沉積、減壓化學氣相沉積、或任何合適的化學氣相沉積；(2)分子束磊晶(molecular beam epitaxy,MBE)製程；(3)任何合適的磊晶製程；或(4)其組合。在一些實施例中，可藉由磊晶沉積/部分蝕刻製程成長磊晶鰭片區110，其重複磊晶沉積/部分蝕刻製程至少一次。在一些實施例中，可藉由選擇性磊晶成長(selective epitaxial growth,SEG)以成長磊晶鰭片區110，其中加入蝕刻氣體以提升半導體材料的選擇性成長是在第二半導體層122和鰭片基部108A的露出表面上，而非在絕緣材料上。
在一些實施例中，磊晶鰭片區110可為P型或N型。在一些實施例中，P型磊晶鰭片區110可包括矽鍺，且可在磊晶成長製程期間使用P型摻質(如硼、銦、或鎵)原位摻雜。針對P型原位摻雜，可使用如二硼烷、三氟化硼、及/或其他P型摻雜前驅物，但不以此為限。在一些實施例中，N型磊晶鰭片區110可包括矽，而不含任何實質量的鍺，且可在磊晶成長製程期間使用N型摻質(如磷或砷)原位摻雜。針對N型原位摻雜，可使用如膦、胂、及/或其他N型摻雜前 驅物，但不以此為限。
每個磊晶鰭片區110可形成鰭式場效電晶體102A~102D的源極/汲極區。在多晶矽結構112A*~112D*下方並插入於鄰近源極/汲極區之間的第二半導體層122可形成鰭式場效電晶體102A~102D的通道區。在後續製程中，可藉由以閘極結構112的一或多個膜層替換在多晶矽結構112A*~112D*下方堆疊鰭片部108B1~108B4的第一半導體層320(繪示於第7A和7B圖中)形成全繞式閘極結構以包繞每個通道區。
在一些實施例中，可在操作225所述的垂直蝕刻製程期間凹蝕在鰭片頂部108B被蝕刻的部分下方和介於間隔物114之間的鰭片基部108A。磊晶鰭片區110和鰭片基部108A之間的介面848可在與淺溝槽隔離區138的頂面相同的平面上，或可低於淺溝槽隔離區138的頂面平面。磊晶鰭片區110的其他尺寸和結構皆於本揭露的範圍和精神內。
形成磊晶鰭片區110的製程之後，可接著移除堆疊鰭片部108B1~108B4的第一半導體層320以形成奈米線形狀的第二半導體層122，如第8A~8C圖所示。可藉由在約1mTorr至1000mTorr的氣壓下、在約50W至1000W的功率下、在約20V至500V的偏壓下、在約40℃至60℃的溫度下、且使用溴化氫及/或氯氣作為蝕刻氣體進行蝕刻製程以移除第一半導體層320。其他蝕刻方法皆於本揭露的範圍和精神內。
移除第一半導體層320之後，可接著在間隔物114和磊晶鰭片區110上形成蝕刻停止層(未繪示)。在蝕刻停止層上形成層間介電層118可使用適用於流動性介電材料(例如流動性氧化矽、流動性氮化矽、流動性氧氮化矽、流動性碳化矽、或流動性氧碳化矽)的沉積方法。舉例來說，可使用流動性化 學氣相沉積沉積流動性氧化矽。沉積製程之後，可接著在約200℃至700℃範圍溫度下的蒸氣中熱退火沉積的介電材料膜層約30分鐘至120分鐘範圍的時間。
形成層間介電層118的製程之後，可接著使用乾蝕刻製程(例如反應式離子蝕刻)或濕蝕刻製程移除多晶矽結構112A*~112D*。在一些實施例中，在乾蝕刻製程中使用的氣體蝕刻劑可包括氯、氟、溴、或其組合。在一些實施例中，可使用氨水(ammonium hydroxide,NH4OH)、氫氧化鈉(sodium hydroxide,NaOH)、及/或氫氧化鉀的濕蝕刻以移除多晶矽結構112A*~112D*，或可使用乾蝕刻再進行濕蝕刻以移除多晶矽結構112A*~112D*。可使用乾蝕刻製程(例如反應式離子蝕刻)、濕蝕刻製程(例如使用稀氫氟酸)、或其組合移除氧化物層134的露出部分。在一些實施例中，在乾蝕刻製程中使用的氣體蝕刻劑可包括氯、氟、溴、或其組合。在一些實施例中，可能不移除氧化物層134。
參照第2圖，在操作235中，在奈米線上形成閘極介電層。參照第9A~9C圖，閘極介電層112A可包繞在第8A圖結構的堆疊鰭片部108B1~108B4的第二半導體層122露出的奈米線形狀上。第9B圖為第9A圖所示的區域920的放大示意圖。第9C圖為第9B圖所示的結構沿著線段C-C的剖面示意圖。形成閘極介電層112A可包括毯覆式沉積合適的閘極介電材料層。可在第8A圖的結構上毯覆式沉積閘極介電層112A的閘極介電材料層。可形成閘極介電層112A以具有厚度112t，在約1.5nm至2nm的範圍(例如約1.5nm、約1.7nm、約1.8nm、或約2nm)。參考第1A~1D圖於上描述閘極介電層112A的閘極介電材料，為了簡化起見，於此不再詳述。在一些實施例中，在沉積閘極介電層112A之前，設置層間介電質(未繪示於第9A~9C圖中)。在一些實施例中，層間介電質可具有約10Å的厚度。在一些實施例中，層間介電質的厚度可介於約8Å和12Å之間。在一些實施 例中，閘極介電層112A的厚度可介於約10Å和20Å之間(例如介於約10Å和15Å之間、或介於約15Å和20Å之間)。舉例來說，閘極介電層112A的厚度可約15Å。閘極介電層112A的其他沉積方法和尺寸皆於本揭露的範圍和精神內。
參照第2圖，根據一些實施例，在操作240中，在閘極介電層上形成功函數層。分別形成功函數層130A~130D作為鰭式場效電晶體102A~102D的組件。第10圖是根據一些實施例，針對在閘極介電層上形成功函數層的方法1000的流程圖。方法1000可包括多重製程循環，其中每個製程循環可包括一或多個沉積、阻擋、和蝕刻製程。方法1000為進行操作240的範例。為了例示性目的，第10圖所示的操作將參考第11A~11K圖所示的示例性製造過程詳述。第11A~11K圖為第9A圖中區域930A~930D的放大示意圖，以繪示用以形成功函數層130A~130D的方法1000的示例性製造流程，而為了簡化起見，在第11A~11K圖中省略其他結構。可在不同的順序下進行方法1000中的操作，或取決於特定的應用不進行一些操作。應注意的是，方法1000可能不會生產完整的半導體元件。相應地，可以理解的是，可在方法1000之前、之間、和之後提供額外製程，而一些其他製程僅於此簡要地描述。
使用方法1000形成的每個功函數層130A~130D可包括一或多個功函數金屬層，且可提供在鰭式場效電晶體102A~102D中的多重臨界電壓，使得在基底106上形成的元件可具有不同的臨界電壓。在一些實施例中，鰭式場效電晶體102A和102B可為N型鰭式場效電晶體，而鰭式場效電晶體102C和102D可為P型鰭式場效電晶體。在一些實施例中，鰭式場效電晶體102A和鰭式場效電晶體102D可為低臨界電壓元件，鰭式場效電晶體102B和鰭式場效電晶體102C可為高臨界電壓元件。多重功函數層也可藉由提供膜層之間的電阻匹配(resistance match)減少閘極接觸電阻。可藉由調整功函數層的沉積參數達到電阻匹配。
參照第10圖，在操作1002，根據一些實施例，在閘極介電層上設置第一功函數材料和複數個膜層。參照第11A圖，在閘極介電層112A上設置第一功函數材料1102*和硬遮罩層1104。在區域930C中的硬遮罩層1104上形成阻擋層1106。在一些實施例中，在閘極介電層112A上和第9A~9C圖中所示的半導體結構的其他露出表面上毯覆式沉積第一功函數材料1102*和硬遮罩層1104。如此一來，在區域930A~930D中沉積第一功函數材料1102*和硬遮罩層1104。在一些實施例中，第一功函數材料1102*可為氮化鉭層。在一些實施例中，第一功函數材料1102*可為P型鰭式場效電晶體元件的功函數層。舉例來說，第一功函數材料1102*可包括鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、銀、碳化鉭、矽氮化鉭、碳氮化鉭、鈦鋁、氮化鈦鋁、氮化鎢、金屬合金、及/或其組合。在一些實施例中，第一功函數材料1102*的厚度可介於約10Å和20Å之間。舉例來說，第一功函數材料1102*可具有約15Å的厚度。第一功函數材料1102*更大的厚度提供在半導體元件的臨界電壓中充足的變化，但也對於後續形成的膜層留下較小的沉積寬裕度。可在第一功函數材料1102*上毯覆式沉積硬遮罩層1104。在一些實施例中，可以合適的硬遮罩材料(例如氮化鈦、氮化矽、碳氮化矽、或任何合適的材料)形成硬遮罩層1104。舉例來說，可以氮化鈦形成硬遮罩層1104。在一些實施例中，硬遮罩層1104的厚度可介於約5Å和15Å之間。舉例來說，硬遮罩層1104可具有約10Å的厚度。可使用如原子層沉積、化學氣相沉積、物理氣相沉積、任何合適的沉積方法、及/或其組合形成第一功函數材料1102*和硬遮罩層1104。在一些實施例中，可在介於約225℃和325℃之間的溫度下沉積第一功函數材料1102*。舉例來說，沉積溫度可介於約225℃和275℃之 間、介於約275℃和300℃之間、介於約300℃和325℃之間、或任何其他合適的溫度。在一些實施例中，第一功函數材料1102*的沉積可使用五(二甲氨基)鉭(V)(pentakis-dimethylamino tantalum,PDMAT)和氨作為前驅物，以沉積順應性的氮化鉭材料。在一些實施例中，沉積腔體氣壓可介於約2Torr和5Torr之間。舉例來說，沉積腔體氣壓可介於約2Torr和3Torr之間、介於約3Torr和5Torr之間、或任何其他合適的腔體氣壓。
在一些實施例中，硬遮罩層1104可為一或多個硬遮罩膜層。舉例來說，硬遮罩層1104可包括雙層結構，其包括在第一功函數材料1102*上的第一硬遮罩層和在第一硬遮罩層上的第二硬遮罩層。可以不同材料形成第一硬遮罩層和第二硬遮罩層以改善蝕刻選擇比，進而在後續的蝕刻製程期間對下方的第一功函數材料提供更完善的保護。在一些實施例中，第一硬遮罩層可為氮化鉭層，而第二硬遮罩層可為氮化鈦層。在一些實施例中，第一硬遮罩層可具有介於約3Å和8Å之間的厚度。舉例來說，第一硬遮罩層的厚度可約5Å。在一些實施例中，第二硬遮罩層可具有與第一硬遮罩層相似的厚度。舉例來說，第二硬遮罩層的厚度可約5Å。在一些實施例中，第二硬遮罩層可具有與第一硬遮罩層不同的厚度範圍。舉例來說，第二硬遮罩層可具有約5Å至10Å範圍的厚度。在一些實施例中，第二硬遮罩層可具有約10Å的厚度。由於雙層結構可為一或多種類型的材料，可提供各種蝕刻選擇比，其可提供保護不受到後續製程中的多重蝕刻劑影響。在一些實施例中，可藉由使用五(二甲氨基)鉭(V)和氨作為前驅物的原子層沉積製程形成氮化鉭的硬遮罩層。原子層沉積製程可包括前驅物的多重脈衝/驅淨循環，其重複直到達到硬遮罩層一定的(nominal)厚度。舉例來說，形成氮化鉭硬遮罩層的脈衝/驅淨循環可包括至少10個脈衝/驅淨循環以達到 均勻的膜層。在一些實施例中，可使用額外的脈衝/驅淨循環以達到更大的厚度。在一些實施例中，可在介於約2Torr和5Torr之間的腔體氣壓下進行原子層沉積製程，以形成氮化鉭硬遮罩層。在一些實施例中，可藉由使用四氯化鈦和氨作為前驅物的原子層沉積製程形成氮化鈦硬遮罩層。在原子層沉積製程中用以形成氮化鈦硬遮罩層的脈衝/驅淨循環可包括至少約30個脈衝/驅淨循環以達到均勻的膜層。在一些實施例中，可使用更多的脈衝/驅淨循環以達到更大的厚度。在一些實施例中，可在介於約400℃和450℃之間的溫度下進行原子層沉積製程以形成氮化鈦硬遮罩層。在蝕刻下方的膜層之後，可移除硬遮罩層。舉例來說，可藉由合適的濕化學蝕刻製程，接著使用去離子水、氨水、和過氧化氫的清潔製程以移除氮化鈦硬遮罩層。在一些實施例中，可藉由乾蝕刻製程(如使用氯化鉭的電漿蝕刻製程)移除氮化鉭硬遮罩層。
可在區域930C中的硬遮罩層1104上形成阻擋層1106。可藉由在硬遮罩層1104上毯覆式沉積阻擋材料，接著進行圖案化製程以形成阻擋層1106。舉例來說，可以光阻材料形成阻擋層1106，而阻擋層1106的形成可包括以一圖案曝光沉積的光阻材料、進行曝光後烘烤製程、以及顯影光阻層的圖案化製程以形成遮罩部件，保護在區域930C中下方的硬遮罩層1104。
參照第10圖，在操作1004，根據一些實施例，進行蝕刻製程以移除部分沉積的第一功函數材料以形成在第一元件區的第一功函數層。參照第11B圖，進行蝕刻製程以移除硬遮罩層1104和第一功函數材料1102*未被阻擋層1106保護的部分。在一些實施例中，可藉由濕蝕刻製程移除硬遮罩層1104。可使用化學溶液(如氨水、過氧化氫、任何合適蝕刻溶液、及/或其組合)蝕去硬遮罩層1104。也可藉由乾蝕刻移除硬遮罩層1104。在一些實施例中，蝕刻製程持續 直到露出下方的第一功函數材料1102*。可藉由乾蝕刻製程移除露出的第一功函數材料1102*，其乾蝕刻製程包括具有含氧氣體、含氟氣體、含氯氣體(例如氯氣、三氯甲烷(CHCl3)、四氯化碳(CCl4)、及/或三氯化硼(BCl3))、含溴氣體、含碘氣體、其他合適蝕刻氣體、及/或電漿、或其組合。在一些實施例中，可使用氯化鉭作為乾蝕刻前驅物蝕去使用氮化鉭形成的第一功函數材料1102*。可進行移除部分第一功函數材料1102*的蝕刻製程直到露出下方的閘極介電層112A，如第11B圖所示。剩餘的第一功函數材料1102*形成在第一元件區(如區域930C)中的第一功函數層1102。
參照第10圖，在操作1006，根據一些實施例，在閘極介電層和第一功函數層上沉積第二功函數材料。參照第11C圖，在第11B圖所示結構的露出表面上沉積第二功函數材料1108*。在一些實施例中，第二功函數材料1108*可不同於第一功函數材料1102*。舉例來說，第一功函數材料1102*可以氮化鉭形成，而第二功函數材料1108*可以氮化鈦形成。在一些實施例中，可以相同材料形成第一功函數材料1102*和第二功函數材料1108*。在一些實施例中，第二功函數材料1108*的厚度可介於約10Å和20Å之間。舉例來說，第二功函數材料1108*可具有約15Å的厚度。第二功函數材料1108*更大的厚度提供在半導體元件的臨界電壓中充足的變化，但也對於任何後續形成的膜層留下較小的沉積寬裕度。如第11C圖所示，可在區域930A~930D中實質上順應性地沉積第二功函數材料1108*。舉例來說，可使用實質上順應性的沉積方法(如原子層沉積或化學氣相沉積)沉積第二功函數材料1108*。在一些實施例中，可在介於約400℃和450℃之間的溫度下沉積第二功函數材料1108*。舉例來說，沉積溫度可介於約400℃和420℃之間、介於約420℃和435℃之間、介於約435℃和450℃之間、或 任何其他合適的溫度。在一些實施例中，第二功函數材料1108*的沉積可使用氯化鈦和氨作為前驅物，以沉積順應性的氮化鈦材料。在一些實施例中，沉積腔體氣壓可介於約2Torr和10Torr之間。舉例來說，沉積腔體氣壓可介於約2Torr和5Torr之間、介於約5Torr和10Torr之間、或任何其他合適的腔體氣壓。
可在區域930B中的第二功函數材料1108*上形成阻擋層1109。在一些實施例中，阻擋層1109的形成和成分可與第11A圖所述的阻擋層1106相似，為了簡化起見，於此不詳述。舉例來說，阻擋層1109可為光阻材料，且使用圖案化和蝕刻製程形成。
參照第10圖，在操作1008，根據一些實施例，進行蝕刻製程以移除部分第二功函數材料以在第二元件區中形成第二功函數層。參照第11D圖，可由區域930A、930C、和930D移除部分第二功函數材料1108*，而剩餘的第二功函數材料1108*形成在區域930B中的第二功函數層1108。可使用阻擋層1109以保護下方的第二功函數材料1108*，而合適的蝕刻製程由區域930A、930C、和930D移除露出的第二功函數材料1108*。在一些實施例中，蝕去部分第二功函數材料1108*的蝕刻製程可為濕化學蝕刻製程。舉例來說，可使用化學溶液(如氨水、過氧化氫、任何合適的蝕刻溶液、及/或其組合)蝕去使用氮化鈦形成的第二功函數材料1108*。在一些實施例中，可使用乾蝕刻製程以移除部分第二功函數材料1108*。蝕刻製程可持續直到露出在區域930A和930D中下方的閘極介電層和在區域930C中的第一功函數層1102。剩餘的第二功函數材料1108*形成在第二元件區(如區域930B)中的第二功函數層1108。
參照第10圖，在操作1010，根據一些實施例，在閘極介電層、第一功函數層、和第二功函數層上沉積第三功函數材料。參照第11E圖，在第11D 圖所示的半導體結構的露出表面上沉積第三功函數材料1110*。舉例來說，在閘極介電層112A、第一功函數層1102、第二功函數層1108、和半導體結構的其他露出表面上毯覆式沉積第三功函數材料1110*。在一些實施例中，第三功函數材料1110*的厚度可介於約10Å和20Å之間。舉例來說，第三功函數材料1110*可具有約15Å的厚度。第三功函數材料1110*更大的厚度提供在半導體元件的臨界電壓中充足的變化，但也對於後續形成的膜層留下較小的沉積寬裕度。可以與第一功函數材料1102*或第二功函數材料1108*相同或不同的功函數材料形成第三功函數材料1110*。舉例來說，可使用碳氮化鎢形成第三功函數材料1110*。在一些實施例中，可使用氮化矽或氮化鉭形成第三功函數材料1110*。可使用實質上順應性的沉積製程(如原子層沉積或化學氣相沉積)形成第三功函數材料1110*。在一些實施例中，可在區域930D中的第三功函數材料1110*的部分上形成阻擋層1112。在一些實施例中，阻擋層1112的形成和成分可與第11A圖所述的阻擋層1106和第11C圖所述的阻擋層1109相似，為了簡化起見，於此不詳述。舉例來說，阻擋層1112可為光阻材料，且使用圖案化和蝕刻製程形成。可使用阻擋層1112在後續製造過程期間保護下方的第三功函數材料1110*。
參照第10圖，在操作1012，根據一些實施例，進行蝕刻製程以移除部分第三功函數材料以在第三元件區中形成第三功函數層。參照第11F圖，可由區域930A、930B、和930C移除部分第三功函數材料1110*，而剩餘的第三功函數材料1110*形成在區域930D中的第三功函數層1110。可使用阻擋層1112保護下方的第三功函數材料1110*，而合適的蝕刻製程由區域930A、930B、和930C移除露出的第三功函數材料1110*。在一些實施例中，蝕去部分第三功函數材料1110*的蝕刻製程可為濕化學蝕刻製程。舉例來說，可使用化學溶液(如臭氧去 離子水或任何其他合適的蝕刻溶液)蝕去使用碳氮化鎢形成的第三功函數材料1110*。在一些實施例中，也可使用乾蝕刻製程移除部分第三功函數材料1110*。蝕刻製程可持續直到在區域930A中露出閘極介電層112A、在區域930C中露出第一功函數層1102、以及在區域930B中露出第二功函數層1108。剩餘的第三功函數材料1110*形成在第三元件區(如區域930D)中的第三功函數層1110。
參照第10圖，在操作1014，根據一些實施例，在第四元件區中的閘極介電層上和在第一功函數層、第二功函數層、和第三功函數層上沉積第四功函數層和形成矽蓋層。參照第11G圖，在第11F圖所示的半導體結構的露出表面上形成第四功函數層1114和矽蓋層1116。可在第四元件區(如區域930A)中形成部分第四功函數層1114和矽蓋層1116。在一些實施例中，可以碳化鈦鋁形成第四功函數層1114。在一些實施例中，可以與第一功函數層1102、第二功函數層1108、或第三功函數層1110相似或不同的功函數材料形成第四功函數層1114。在一些實施例中，第四功函數層1114的厚度可介於約10Å和20Å之間。舉例來說，第四功函數層1114可具有約15Å的厚度。第四功函數層1114更大的厚度提供在半導體元件的臨界電壓中充足的變化，但也對於後續形成的膜層留下較小的沉積寬裕度，其可導致不想要的空洞或缺陷。如第11G圖所示，可在區域930A~930D中實質上順應性地沉積第四功函數層1114。舉例來說，可使用實質上順應性的沉積方法(如原子層沉積或化學氣相沉積)沉積第四功函數層1114。在一些實施例中，可在介於約300℃和380℃之間的溫度下沉積第四功函數層1114。舉例來說，沉積溫度可介於約300℃和340℃之間、介於約340℃和365℃之間、介於約365℃和380℃之間、或任何其他合適的溫度。在一些實施例中，第四功函數層1114的沉積可使用氯化鈦和三乙鋁(triethylaluminium,TEA)作為 前驅物，以沉積順應性的碳化鈦鋁材料。在一些實施例中，沉積腔體氣壓可介於約2Torr和3Torr之間、或任何其他合適的腔體氣壓。舉例來說，沉積腔體氣壓可約3Torr。
可藉由對第四功函數層1114進行處理製程以在第四功函數層1114上形成矽蓋層1116。在一些實施例中，處理製程可包括使用氯化鈦和矽烷作為前驅物的原位熱處理製程。在一些實施例中，可以如二氧化矽的氧化矽形成矽蓋層1116。矽蓋層1116可避免下方的第四功函數層1114氧化。可藉由合適的處理(如氯化鈦和矽烷處理)形成矽蓋層1116。在一些實施例中，可在介於約420℃和480℃之間的溫度下進行處理製程。舉例來說，處理溫度可介於約420℃和440℃之間、介於約440℃和460℃之間、介於約460℃和480℃之間、或任何其他合適的溫度。在一些實施例中，處理溫度可約450℃以避免第四功函數層1114的氧化。在一些實施例中，矽蓋層1116可具有介於約10Å和13Å之間的厚度。
參照第10圖，在操作1016，根據一些實施例，沉積黏著層。參照第11H圖，可在區域930A~930D中的矽蓋層1116上形成黏著層1118。在一些實施例中，可以氮化鈦、鈦、鉭、氮化鉭、任何合適黏著材料、及/或其組合形成黏著層1118。黏著層1118可避免下方膜層的脫落，並提升後續形成的閘極電極的黏著性。在一些實施例中，可使用實質上順應性的沉積製程(如原子層沉積或化學氣相沉積)形成黏著層1118。在一些實施例中，黏著層1118也可影響鰭式場效電晶體的臨界電壓，而被視為另一個功函數層。在一些實施例中，黏著層1118可具有介於約10Å和25Å之間的厚度。舉例來說，黏著層1118可具有介於約10Å和15Å之間、介於約15Å和20Å之間、或介於約20Å和25Å之間的厚度。在 一些實施例中，黏著層1118可具有約15Å的厚度。黏著層1118更大的厚度可更有效地阻擋於後續沉積的閘極電極材料的氟擴散，所述的閘極電極材料例如是化學氣相沉積的鎢。
如此一來，示例性的方法1000在區域930A~930D中分別形成功函數層130A~130D，其可提供鰭式場效電晶體102A~102D的多重臨界電壓。如第11H圖所示，N型鰭式場效電晶體102A的功函數層130A可包括第四功函數層1114、矽蓋層1116、和黏著層1118。N型鰭式場效電晶體102B的功函數層130B可包括第二功函數層1108、第四功函數層1114、矽蓋層1116、和黏著層1118。P型鰭式場效電晶體102C的功函數層130C可包括第一功函數層1102、第四功函數層1114、矽蓋層1116、和黏著層1118。P型鰭式場效電晶體102D的功函數層130D可包括第三功函數層1110、第四功函數層1114、矽蓋層1116、和黏著層1118。在功函數層130A~130D中的功函數膜層的成分變化提供了不同的功函數值，進而導致不同的臨界電壓。儘管示例性的方法1000在四個全繞式閘極元件中形成功函數層，其可適用於形成任何合適數量的半導體元件，例如兩個半導體元件、六個半導體元件、或更多。
在一些實施例中，功函數層130A~130D也可包括不僅提供多重臨界電壓元件，而也提供作為擴散阻障層的功函數層以避免金屬擴散。舉例來說，含矽氮化鈦功函數層可避免其他功函數層(例如碳化鈦鋁)的鋁擴散至下方的閘極介電層。第11I圖繪示功函數層1120、1122、和1124，其可形成在區域930B~930D中功函數層1102、1108、和1110的位置。功函數層1120、1122、和1124不僅提供鰭式場效電晶體102A~102D的多重臨界電壓，也提供擴散阻障層以避免金屬擴散。為了簡化起見，第11I圖所示與第11A~11H圖相似的其他結構 以相同標號標示。
在區域930D、930C、和930B中分別形成功函數層1120、1122、和1124，且可以含矽氮化鈦所形成。在一些實施例中，可使用其他合適的半導體材料，如含矽氮化鉭。在一些實施例中，功函數層1120、1122、和1124可包含不同的矽原子百分比以提供在鰭式場效電晶體102B~102D中的多重臨界電壓。由於鰭式場效電晶體102A不包括含矽氮化鈦功函數層，其具有不同於鰭式場效電晶體102B~102D的臨界電壓。功函數層1120、1122、和1124的厚度可介於約10Å和20Å之間。舉例來說，功函數層1120、1122、和1124的厚度可約15Å。功函數層1120、1122、和1124更大的厚度可提供在臨界電壓中更大的變化，但也對於後續沉積於溝槽中的材料留下較小的寬裕度。
可使用與方法1000(相對於第10、11A~11H圖所述)相似的沉積、阻擋、和蝕刻製造過程在區域930D、930C、和930B中分別形成功函數層1120、1122、和1124。舉例來說，可在區域930A~930D中的閘極介電層112A上以毯覆式的方法設置使用第一功函數材料所形成的功函數層1120。阻擋層(未繪示於第11I圖中)可透過圖案化和蝕刻製程形成於區域930D中，而非區域930A~930C中。阻擋層可包括一或多個硬遮罩層。舉例來說，阻擋層可包括雙層結構，其包括在沉積的第一功函數材料上的第一硬遮罩層和形成在第一硬遮罩層上的第二硬遮罩層。可以不同材料形成第一硬遮罩層和第二硬遮罩層，以提供更佳的蝕刻選擇比，進而在後續蝕刻製程期間針對下方的第一功函數材料提供更佳的保護。在一些實施例中，第一硬遮罩層可為氮化鉭層，而第二硬遮罩層可為氮化鈦層。在一些實施例中，第一硬遮罩層可具有介於約3Å和8Å之間的厚度。舉例來說，第一硬遮罩層的厚度可約5Å。在一些實施例中，第二硬遮罩層 可具有與第一硬遮罩層相似的厚度。舉例來說，第二硬遮罩層的厚度可約5Å。由於雙層結構可具有多於一種類型的材料，其可提供蝕刻選擇比的變化，並提供保護不受到後續製程中所使用的多重蝕刻劑影響。可使用一或多個蝕刻製程由區域930A~930C移除沉積的第一功函數材料，其中具有雙層結構的阻擋層不存在，並在區域930D中形成功函數層1120。在形成功函數層1120之後，可移除阻擋層。
類似地，可透過一或多個沉積、阻擋、和蝕刻製程在區域930C和930B中分別形成功函數層1122和1124。舉例來說，可在區域930A~930D中的毯覆式沉積用以形成功函數層1122的第二功函數材料，而可在區域930C中沉積的第二功函數材料上形成阻擋層，其保護下方的第二功函數材料，而一或多個蝕刻製程由區域930A、930B、和930D移除第二功函數材料以形成功函數層1122。在一些實施例中，阻擋層可為雙層結構，其可包括氮化鉭層和氮化鈦層。可使用相似的沉積、阻擋、和蝕刻製程在區域930B中形成功函數層1124。舉例來說，可在區域930A~930D中的毯覆式沉積第三功函數材料，而可在區域930B中沉積的第三功函數材料上形成阻擋層，其保護下方的第三功函數材料，而一或多個蝕刻製程由區域930A、930C、和930D移除第三功函數材料以形成功函數層1124。
功函數層1120、1122、和1124可為具有相同或不同矽原子濃度的含矽氮化鈦層。舉例來說，功函數層1120可具有比功函數層1122或1124更大的矽原子濃度。在一些實施例中，功函數層1120可具有介於約35%和50%之間的矽原子濃度。在一些實施例中，功函數層1122可具有介於約20%和35%之間的矽原子濃度。在一些實施例中，功函數層1124可具有介於約5%和20%之間的矽原子濃度。在一些實施例中，可使用功函數層1120和1122以分別形成P型低臨界電壓 的鰭式場效電晶體102D和P型標準臨界電壓的鰭式場效電晶體102C。在一些實施例中，可使用功函數層1124以形成N型標準臨界電壓的鰭式場效電晶體102B。
在一些實施例中，可使用合適的沉積製程(如原子層沉積、化學氣相沉積、物理氣相沉積、濺鍍、任何合適的沉積方法、及/或其組合)沉積功函數層1120、1122、和1124。可使用多重循環的沉積製程(如原子層沉積製程)沉積功函數層1120、1122、和1124。沉積製程可包括使用合適前驅物的一或多個沉積循環。舉例來說，前驅物可包括四氯化鈦、矽烷、氨、任何合適的前驅物、及/或類似化學品的組合。在一些實施例中，沉積製程也可包括合適的脈衝和驅淨循環。舉例來說，沉積含矽氮化鈦的沉積製程可包括第一脈衝/驅淨循環和第二脈衝/驅淨循環。在一些實施例中，第一脈衝/驅淨循環可包括脈衝和驅淨四氯化鈦的第一前驅物，接著脈衝和驅淨氨的第二前驅物於沉積腔體一定的時間以允許形成氮化鈦的化學反應。第一脈衝/驅淨循環之後，可接著進行第二脈衝/驅淨循環。可使用第二脈衝/驅淨循環將矽佈植於在第一脈衝/驅淨循環中形成的氮化鈦內。第二脈衝/驅淨循環可使用合適的前驅物，如矽烷的第一前驅物和氨的第二前驅物。可重複第二脈衝/驅淨循環多於一次以增加在氮化鈦層中的矽原子濃度。進行第二脈衝/驅淨循環更多的次數可提供在形成的含矽氮化鈦層中更大的矽濃度。此外，可進行第一脈衝/驅淨循環和第二脈衝/驅淨循環一定的時間，以達到一定的深度和一定的矽原子濃度。可使用包含矽於氮化鈦層的其他方法。舉例來說，可增加第二脈衝/驅淨循環的第一前驅物流速以增加在形成的含矽氮化鈦層中的矽原子濃度。在一些實施例中，可在介於約400℃和500℃之間的溫度下沉積功函數層。在一些實施例中，沉積功函數層的腔體氣壓可介於約2Torr和5Torr之間。
在一些實施例中，可使用包括一或多個沉積循環的原子層沉積製程在區域930D中形成功函數層1120。每個沉積循環可包括至少一個第一脈衝/驅淨循環和至少一個第二脈衝/驅淨循環。舉例來說，在每個沉積循環中，可進行一次第一脈衝/驅淨循環和進行約三次第二脈衝/驅淨循環，其提供更高的矽原子濃度。可重複沉積循環一定的次數，以達到一定厚度的功函數層。舉例來說，可進行沉積循環約10次至20次。在一些實施例中，可進行沉積循環約15次。功函數層1120的厚度可介於約10Å和20Å之間。舉例來說，功函數層1120可具有約15Å的厚度。
在一些實施例中，可使用包括一或多個沉積循環的原子層沉積製程在區域930C中形成功函數層1122。每個沉積循環可包括至少一個第一脈衝/驅淨循環和至少一個第二脈衝/驅淨循環。舉例來說，在每個沉積循環中，可進行一次第一脈衝/驅淨循環和進行約兩次第二脈衝/驅淨循環。這樣可導致提功函數層1122的矽原子濃度小於功函數層1120的矽原子濃度。可重複沉積循環一定的次數，以達到一定厚度的功函數層。舉例來說，可進行沉積循環約10次至20次。在一些實施例中，可進行沉積循環約15次。功函數層1122的厚度可介於約10Å和20Å之間。舉例來說，功函數層1122可具有約15Å的厚度。
在一些實施例中，可使用包括一或多個沉積循環的原子層沉積製程在區域930B中形成功函數層1124。每個沉積循環可包括至少一個第一脈衝/驅淨循環和至少一個第二脈衝/驅淨循環。舉例來說，在每個沉積循環中，可進行一次第一脈衝/驅淨循環和進行至少一次第二脈衝/驅淨循環。這樣可導致功函數層1124的矽原子濃度小於功函數層1120或功函數層1122的矽原子濃度。可重複沉積循環一定的次數，以達到一定厚度的功函數層。舉例來說，可進行沉積循 環約10次至20次。在一些實施例中，可進行沉積循環約15次。功函數層1124的厚度可介於約10Å和20Å之間。舉例來說，功函數層1124可具有約15Å的厚度。
如此一來，可在區域930B~930D中形成含矽氮化鈦的功函數層。功函數層1120、1122、和1124可藉由在沉積循環期間進行不同次數的脈衝/驅淨循環以具有不同的矽原子濃度。不同的矽原子濃度可提供在區域930B~930D中分別形成的鰭式場效電晶體102B~102D的不同的臨界電壓。由於缺少含矽氮化鈦的功函數層，在區域930A中形成的鰭式場效電晶體102A也可具有與鰭式場效電晶體102B~102D不同的臨界電壓。類似於參考第11G和11H圖所描述的製程，可在功函數層1120、1122、和1124上形成其他合適的膜層。舉例來說，可在區域930A~930D中形成額外的功函數層1114、矽蓋層1116、和黏著層1118，為了簡化起見，於此不詳述。
多重臨界電壓元件可包括藉由對沉積的功函數材料進行一或多個熱退火處理所形成的含氮功函數層。在一些實施例中，熱退火處理包括使用氨的氮退火製程。在一些實施例中，可以碳氮化鈦鋁(TiAlCN)形成含氮功函數層。在一些實施例中，功函數層130A~130D可包括多重臨界電壓元件功函數層，而每個功函數層可包括一或多個次層(sublayer)。在一些實施例中，可在半導體元件中(如鰭式場效電晶體或全繞式閘極場效電晶體)形成含氮功函數層的多重次層。可藉由沉積功函數材料，並在氮環境中(如充滿氨的腔體)對功函數材料進行熱處理以形成每個次層。可重複沉積和處理製程以形成在沉積的次層上的另一個次層。重複的沉積和處理製程可提供在功函數層內均勻地分佈的氮的含氮功函數層。第11J圖繪示功函數層1130、1132、和1134，其可分別在區域930B~930D中形成。為了簡化起見，第11J圖所示與第11A~11H圖相似 的其他結構以相同標號標示。
在區域930B、930C、和930D中分別形成功函數層130B、130C、和130D，其可包括一或多個膜層的含氮碳化鈦鋁。在一些實施例中，可使用其他合適的半導體材料，如含氮碳化鈦鋁(TiAlCN)。在一些實施例中，可使用其他合適的半導體材料，如含氮碳化鉭鋁(TaAlCN)。在一些實施例中，功函數層130B、130C、和130D可包含不同數量的次層以提供在鰭式場效電晶體102B~102D中的多重臨界電壓。可藉由與第11A~11I圖於上述的沉積、阻擋、和蝕刻製程相似的製程形成功函數層的次層。在一些實施例中，可以在氨環境中的熱處理處理次層，以將含氮沉積的功函數材料。可在彼此頂部上沉積次層，其中可在每個次層的沉積之間進行氨熱處理。如此一來，可在每個次層中實質上均勻地分佈氮。由於鰭式場效電晶體102A不包括含氮功函數層，其可具有不同於鰭式場效電晶體102B~102D的臨界電壓。在一些實施例中，功函數層1130可具有介於約35%和50%之間的氮原子濃度。在一些實施例中，功函數層1132可具有介於約20%和35%之間的氮原子濃度。在一些實施例中，功函數層1134可具有介於約5%和20%之間的氮原子濃度。
鰭式場效電晶體102B的功函數層130B可包括至少一層含氮功函數層1134。元件也可包括多於一層的含氮功函數層以形成具有不同臨界電壓的元件。舉例來說，鰭式場效電晶體102C可包括含氮功函數層1132和1134。鰭式場效電晶體102D可包括含氮功函數層1130、1132、和1134。含氮功函數層1130、1132、和1134的厚度可介於約3Å和8Å之間。舉例來說，含氮功函數層1130、1132、和1134的厚度可約5Å。功函數層1130、1132、和1134更大的厚度可提供在臨界電壓中更大的變化，但也對於後續沉積於溝槽中的材料留下較小的寬裕 度。
可藉由與於上述第11A~11H圖相似的沉積、阻擋、和蝕刻製程形成功功函數層1130、1132、和1134。可在沉積和阻擋的操作之間在氮環境中進行熱處理製程。
可藉由在區域930A~930D中的閘極介電層112A上以毯覆式的方法沉積第一功函數材料，接著進行原位熱處理和一或多個圖案化和蝕刻製程，以在區域930D中形成含氮功函數層1130。在一些實施例中，可以含氮碳化鈦鋁形成功函數層1130，而可首先沉積碳化鈦鋁層作為第一功函數材料，並在氮環境中以熱退火製程處理。在一些實施例中，可使用原子層沉積製程沉積碳化鈦鋁，並使用任何合適的前驅物(如四氯化鈦和三乙鋁)。可在氮環境中對沉積的第一功函數材料進行熱處理。在一些實施例中，可脈衝氨於沉積腔體內以創造氮環境，且可使用任何其他合適的含氮前驅物。在一些實施例中，可在約430℃和470℃的溫度下對第一功函數材料進行熱處理。舉例來說，退火溫度可約450℃。可藉由元件的熱預算決定退火溫度，而更高的溫度可導致在沉積的功函數層中更大的氮原子濃度。
在一些實施例中，可進行額外處理製程。舉例來說，可進行原位處理製程以避免沉積的功函數材料氧化。在一些實施例中，可對沉積的碳化鈦鋁材料進行使用四氯化鈦和矽烷的處理製程以避免氧化。可在約430℃和470℃的溫度之間(如在約450℃的溫度下)進行處理製程。為了由區域930A~930C移除處理後的含氮第一功函數材料，阻擋層(未繪示於第11J圖中)可透過圖案化和蝕刻製程形成在區域930D中，而不在區域930A~930C中。阻擋層可包括一或多個硬遮罩層。舉例來說，阻擋層可包括雙層結構，其包括在沉積的第一功 函數材料上的第一硬遮罩層和形成在第一硬遮罩層上的第二硬遮罩層。雙層硬遮罩層可與上述第11A圖的硬遮罩層1104相似。可使用一或多個蝕刻製程由區域930A~930C移除沉積的第一功函數材料，其區域930A~930C不存在具有雙層結構的阻擋層。剩餘的第一功函數材料形成在區域930D的功函數層1130。在形成功函數層1130之後，可移除阻擋層。舉例來說，可藉由合適的濕化學蝕刻製程、乾蝕刻製程、其他合適的沉積製程、及/或其組合移除阻擋層。
可在區域930C和930D中使用與功函數層1130相似的方法形成含氮功函數層1132。在一些實施例中，可以含氮碳化鈦鋁形成功函數層1132，而可沉積碳化鈦鋁層作為在區域930A~930D中的第二功函數材料。可在氮環境中對沉積的第二功函數材料進行熱處理。在一些實施例中，可脈衝氨於沉積腔體內以創造氮環境，且可使用任何其他合適的含氮前驅物。在一些實施例中，可在約370℃和430℃之間的溫度下對第二功函數材料進行熱處理。舉例來說，退火溫度可約400℃。類似於功函數層1130的製造過程，可進行額外的處理製程。舉例來說，可進行原位處理製程以避免沉積的功函數材料氧化。在形成功函數層1132於區域930C和930D之後，可移除阻擋層。舉例來說，可藉由合適的濕化學蝕刻製程、乾蝕刻製程、其他合適的蝕刻製程、及/或其組合移除阻擋層。
可在區域930B~930D中使用與功函數層1130和1132相似的方法形成含氮功函數層1134。在一些實施例中，可以含氮碳化鈦鋁形成功函數層1134，而可沉積碳化鈦鋁層作為在區域930A~930D中的第三功函數材料。可在氮環境中對沉積的第三功函數材料進行熱處理，類似於對功函數層1130和1132進行的熱處理。在一些實施例中，可在約320℃和380℃之間的溫度下對第三功函數材料進行熱處理。舉例來說，退火溫度可約350℃。類似於功函數層1130的 製造過程，可進行額外的處理製程。舉例來說，可進行原位處理製程以避免沉積的功函數材料氧化。在形成功函數層1134於區域930B~930D之後，可移除阻擋層。舉例來說，可藉由合適的濕化學蝕刻製程、乾蝕刻製程、其他合適的沉積製程、及/或其組合移除阻擋層。
如此一來，可在區域930B~930D中形成含氮碳化鈦鋁的功函數層。功函數層130B~130D可包括以含氮碳化鈦鋁形成的一或多個次層。不同數量的次層可提供在區域930B~930D中分別形成的鰭式場效電晶體102B~102D的不同的臨界電壓。由於缺少含氮功函數層(如碳化鈦鋁)，在區域930A形成的鰭式場效電晶體102A也可具有與鰭式場效電晶體102B~102D不同的臨界電壓。類似於參考第11G~11H圖所描述的製程，可在功函數層1130、1132、和1134上形成其他合適的膜層。舉例來說，可在區域930A~930D中形成額外的功函數層1114、矽蓋層1116、和黏著層1118，為了簡化起見，於此不詳述。
第11K圖繪示形成在閘極介電層112A上的功函數層130A~130D，其閘極介電層112A介於間隔物114之間和半導體層122堆疊的每個膜層之間。閘極介電層112A和閘極功函數層130A~130D可各包繞奈米線形狀的半導體層122，其為移除第一半導體層320所得的結構。取決於鄰近的半導體層122之間的空間，可藉由閘極介電層112A和功函數層130A~130D包繞半導體層122，填入鄰近的半導體層122之間的空間。
參照第2圖，在操作245，根據一些實施例，在功函數層上形成閘極電極。參照第12A和12B圖，在第11K圖結構的功函數層130A~130D上形成閘極金屬填充層132的導電材料膜層。第12B圖為第12A圖所示的結構沿著線段F-F的剖面示意圖。閘極金屬填充層132的導電材料膜層可包括合適的導電材料，如 鈦、銀、鋁、鎢、銅、釕、鉬、氮化鎢、鈷、鎳、碳化鈦、碳化鈦鋁、錳、鋯、金屬合金、及/或其組合。可藉由原子層沉積、物理氣相沉積、化學氣相沉積、或其他合適的沉積製程形成閘極金屬填充層132。閘極金屬填充層132的沉積可持續直到以閘極金屬填充層132填入兩側間隔物之間的開口。化學機械研磨製程可移除多餘的閘極金屬填充層132，使得閘極金屬填充層132和層間介電層118的頂面實質上共面。在一些實施例中，可形成其他結構，如阻擋層、閘極接觸結構、以及源極/汲極接觸結構。可在沉積閘極金屬填充層132之前形成一或多個阻擋層以避免閘極金屬填充層132的擴散和氧化。可藉由在閘極金屬填充層132和層間介電層118中形成開口以形成閘極和源極/汲極接觸結構。可形成閘極和源極/汲極接觸結構，並分別連接至閘極金屬填充層132和磊晶鰭片區110。形成接觸結構可包括接觸金屬的沉積，接著進行沉積的接觸金屬的化學機械研磨。形成接觸金屬可包括在開口內沉積金屬層，並矽化沉積的金屬層。金屬層及/或接觸金屬的導電材料可包括鈦、鋁、銀、鎢、鈷、銅、釕、鋯、鎳、鉬、氮化鈦、氮化鎢、金屬合金、及/或其組合，且可藉由原子層沉積、物理氣相沉積、化學氣相沉積、或其他合適的沉積製程所形成。
本揭露的各種實施例描述多重臨界電壓元件的形成方法。可在全繞式閘極場效電晶體中使用多重沉積和圖案化製程以形成多膜層的金屬氮化物功函數材料作為N型功函數層。可藉由透過多重沉積和圖案化製程形成不同功函數層的成分，以在同一個基底上形成具有不同臨界電壓的全繞式閘極元件。
在一些實施例中，一種半導體元件包括基底和於基底上的第一電晶體。第一電晶體包括第一閘極結構，而第一閘極結構包括閘極介電層和於閘極介電層上的第一功函數層。第一閘極結構也包括於第一功函數層上的矽蓋 層。半導體元件也包括於基底上的第二電晶體，且具有第二閘極結構。第二閘極結構包括閘極介電層和於閘極介電層上的第二功函數層。第二閘極結構也包括於第二功函數層上的第一功函數層和於第一功函數層上的矽蓋層。
在一些實施例中，第一功函數層包括碳化鈦鋁。在一些實施例中，第二功函數層包括氮化鈦。在一些實施例中，矽蓋層包括二氧化矽。在一些實施例中，半導體元件更包括於基底上的第三電晶體，第三電晶體包括閘極介電層、於閘極介電層上的第三功函數層、於第三功函數層上的第一功函數層、以及於第一功函數層上的矽蓋層。在一些實施例中，第三功函數層包括氮化鉭。在一些實施例中，半導體元件更包括於基底上的第四電晶體，第四電晶體包括閘極介電層、於閘極介電層上的第四功函數層、於第四功函數層上的第一功函數層、以及於第一功函數層上的矽蓋層。在一些實施例中，第四功函數層包括碳氮化鎢。在一些實施例中，半導體元件更包括形成於矽蓋層上的黏著層。在一些實施例中，黏著層包括氮化鈦。
在一些實施例中，一種半導體元件包括基底和於基底上的第一全繞式閘極場效電晶體。第一全繞式閘極場效電晶體包括第一複數個奈米線和於第一複數個奈米線上的閘極介電層。第一全繞式閘極場效電晶體也包括於閘極介電層上的第一功函數層。半導體元件也包括於基底上的第二全繞式閘極場效電晶體。第二全繞式閘極場效電晶體也包括第二複數個奈米線和於第二複數個奈米線上的閘極介電層。第二全繞式閘極場效電晶體也包括於閘極介電層上的第二功函數層和於第二功函數層上的第一功函數層。
在一些實施例中，第一功函數層和第二功函數層分別包括碳化鈦鋁和氮化鈦。在一些實施例中，半導體元件更包括於第一功函數層上的矽蓋層。 在一些實施例中，半導體元件更包括於矽蓋層上的閘極金屬填充層。在一些實施例中，半導體元件更包括於基底上的第三全繞式閘極場效電晶體和於基底上的第四全繞式閘極場效電晶體；第三全繞式閘極場效電晶體包括第三複數個奈米線、於第三複數個奈米線上的閘極介電層、於閘極介電層上的第三功函數層、以及於第三功函數層上的第一功函數層；第四全繞式閘極場效電晶體包括第四複數個奈米線、於第四複數個奈米線上的閘極介電層、於閘極介電層上的第四功函數層、以及於第四功函數層上的第一功函數層；其中第一全繞式閘極場效電晶體和第二全繞式閘極場效電晶體為N型場效電晶體，而第三全繞式閘極場效電晶體和第四全繞式閘極場效電晶體為P型場效電晶體。
在一些實施例中，一種半導體元件的形成方法包括於複數個奈米線上沉積閘極介電層，於第一元件區和第二元件區中形成奈米線。半導體元件的形成方法也包括於第一元件區和第二元件區中的奈米線上沉積第一功函數材料，且由第二元件區移除第一功函數材料的多個部分以露出閘極介電層，其中第一功函數材料的剩餘部分形成第一功函數層。半導體元件的形成方法也包括於第一元件區和第二元件區中沉積第二功函數材料，且由第一元件區移除第二功函數材料的多個部分以露出第一功函數層，其中第二功函數材料的剩餘部分形成第二功函數層。半導體元件的形成方法更包括於第一元件區和第二元件區中的第一功函數層和第二功函數層上沉積第三功函數層。
在一些實施例中，沉積第一功函數材料包括沉積氮化鉭。在一些實施例中，沉積第二功函數材料包括沉積氮化鈦。在一些實施例中，沉積第三功函數層包括沉積碳化鈦鋁。在一些實施例中，半導體元件的形成方法更包括使用氯化鈦和矽烷作為前驅物，對第三功函數層進行處理製程。
以上揭露概述數個實施例之部件，以便在所屬技術領域中具有通常知識者可以更加理解本揭露的觀點。在所屬技術領域中具有通常知識者應理解，他們能輕易地以本揭露為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
112A:閘極介電層
122:(第二)半導體層
930A:區域
930B:區域
930C:區域
930D:區域
1102:第一功函數層
1108:第二功函數層
1110:第三功函數層
1114:第四功函數層
1116:矽蓋層

Claims (13)

  1. 一種半導體元件，包括：一基底；一第一電晶體，於該基底上，且包括一第一閘極結構，其中該第一閘極結構包括：一閘極介電層；一第一功函數層，於該閘極介電層上；以及一矽蓋層(capping layer)，於該第一功函數層上，其中該矽蓋層包括二氧化矽；以及一第二電晶體，於該基底上，且包括一第二閘極結構，其中該第二閘極結構包括：該閘極介電層；一第二功函數層，於該閘極介電層上；該第一功函數層，於該第二功函數層上；以及該矽蓋層，於該第一功函數層上。
  2. 如請求項1之半導體元件，其中該第一功函數層包括碳化鈦鋁，而該第二功函數層包括氮化鈦。
  3. 如請求項1~2中任一項之半導體元件，更包括一第三電晶體，於該基底上，該第三電晶體包括：該閘極介電層；一第三功函數層，於該閘極介電層上；該第一功函數層，於該第三功函數層上；以及 該矽蓋層，於該第一功函數層上。
  4. 如請求項3之半導體元件，其中該第三功函數層包括氮化鉭。
  5. 如請求項3之半導體元件，更包括一第四電晶體，於該基底上，該第四電晶體包括：該閘極介電層；一第四功函數層，於該閘極介電層上；該第一功函數層，於該第四功函數層上；以及該矽蓋層，於該第一功函數層上。
  6. 如請求項5之半導體元件，其中該第四功函數層包括碳氮化鎢。
  7. 如請求項5之半導體元件，更包括一黏著層(adhesive layer)，形成於該矽蓋層上。
  8. 如請求項7之半導體元件，其中該黏著層包括氮化鈦。
  9. 一種半導體元件，包括：一基底；一第一全繞式閘極場效電晶體(gate-all-around field effect transistor,GAA FET)，於該基底上，包括：一第一複數個奈米線；一閘極介電層，於該第一複數個奈米線上；一第一功函數層，於該閘極介電層上；以及一矽蓋層，於該第一功函數層上，其中該矽蓋層包括二氧化矽；以及一第二全繞式閘極場效電晶體，於該基底上，包括：一第二複數個奈米線； 該閘極介電層，於該第二複數個奈米線上；一第二功函數層，於該閘極介電層上；該第一功函數層，於該第二功函數層上；以及該矽蓋層，於該第一功函數層上。
  10. 如請求項9之半導體元件，更包括一閘極金屬填充層(fill layer)，於該矽蓋層上。
  11. 如請求項9之半導體元件，更包括：一第三全繞式閘極場效電晶體，於該基底上，包括：一第三複數個奈米線；該閘極介電層，於該第三複數個奈米線上；一第三功函數層，於該閘極介電層上；以及該第一功函數層，於該第三功函數層上；以及一第四全繞式閘極場效電晶體，於該基底上，包括：一第四複數個奈米線；該閘極介電層，於該第四複數個奈米線上；一第四功函數層，於該閘極介電層上；以及該第一功函數層，於該第四功函數層上；其中該第一全繞式閘極場效電晶體和該第二全繞式閘極場效電晶體為N型場效電晶體，而該第三全繞式閘極場效電晶體和該第四全繞式閘極場效電晶體為P型場效電晶體。
  12. 一種半導體元件的形成方法，包括：沉積一閘極介電層於複數個奈米線上，該些奈米線形成於一第一元件區和一 第二元件區中；沉積一第一功函數材料於該第一元件區和該第二元件區中的該些奈米線上；由該第二元件區移除該第一功函數材料的多個部分，以露出該閘極介電層，其中該第一功函數材料的多個剩餘部分形成一第一功函數層；沉積一第二功函數材料於該第一元件區和該第二元件區中；由該第一元件區移除該第二功函數材料的多個部分，以露出該第一功函數層，其中該第二功函數材料的多個剩餘部分形成一第二功函數層；以及沉積一第三功函數層於該第一元件區和該第二元件區中的該第一功函數層和該第二功函數層上。
  13. 如請求項12之半導體元件的形成方法，更包括使用氯化鈦和矽烷(silane)作為前驅物(precursor)，對該第三功函數層進行一處理製程。
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