KR102469896B1 - 반도체 소자용 패시베이션 층 - Google Patents

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Abstract

FET 소자의 능동 영역 상에 패시베이션 층을 갖는 반도체 소자의 구조체 및 반도체 소자를 제조하는 방법이 개시된다. 반도체 소자는 기판, 상기 기판 상에 배치된 제1 및 제2 소스/드레인(S/D) 영역, 상기 제1 및 제2 S/D 영역 사이에 배치된 나노구조 채널 영역, 패시베이션 층, 상기 나노구조 채널 영역 주위에 둘러싸여 있는 나노시트(NS) 구조체를 포함한다. 상기 S/D 영역 각각은 교번 구성으로 배열된 제1 및 제2 반도체 층의 스택 및 상기 제1 및 제2 반도체 층의 스택 상에 배치된 에피택셜 영역을 포함한다. 상기 패시베이션 층의 제1 부분은 상기 에피택셜 영역과 상기 제1 및 제2 반도체 층의 스택 사이에 배치되고, 상기 패시베이션 층의 제2 부분은 상기 나노구조 채널 영역의 측벽 상에 배치된다.

Description

반도체 소자용 패시베이션 층{PASSIVATION LAYERS FOR SEMICONDUCTOR DEVICES}
반도체 기술의 발전에 따라, 더 높은 저장 용량, 더 빠른 처리 시스템 및 더 높은 성능에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해, 반도체 산업은 평면 MOSFET 및 핀형 전계 효과 트랜지스터(finFET)를 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 반도체 소자의 크기를 계속 축소하고 있다. 이러한 축소는 반도체 제조 공정의 복잡성을 증가시켰다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a 및 도 1b-1d는 일부 실시예에 따른, 패시베이션 층을 갖는 반도체 소자의 등각도 및 단면도를 각각 예시한다.
도 1e 및 도 1f-1g는 일부 실시예에 따른, 패시베이션 층을 갖는 반도체 소자의 등각도 및 단면도를 각각 예시한다.
도 2a-2h는 일부 실시예에 따른, 패시베이션 층을 갖는 반도체 소자의 채널 영역의 상이한 구성의 단면도를 예시한다.
도 3은 일부 실시예에 따른, 패시베이션 층을 갖는 반도체 소자를 제조하는 방법의 흐름도이다.
도 4a-13a는 일부 실시예에 따른, 제조 공정의 다양한 단계에서의 패시베이션 층을 갖는 반도체 소자의 등각도를 예시한다.
도 4b-13b는 일부 실시예에 따른, 제조 공정의 다양한 단계에서의 패시베이션 층을 갖는 반도체 소자의 단면도를 예시한다.
이하, 첨부된 도면을 참조로 예시적인 실시예를 설명한다. 도면에서, 유사한 참조 번호는 일반적으로 동일하고, 기능적으로 유사하며 및/또는 구조적으로 유사한 요소를 나타낸다.
다음의 개시 내용은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성 공정은 제1 및 제2 특징부가 직접 접촉되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 여기서 사용되는 바와 같이, 제2 측징부 상에 제1 특징부의 형성은 제1 특징부가 제2 특징부와 직접 접촉되게 형성되는 것을 의미한다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
"아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 "일 실시예", "실시예", "예시적인 실시예", "예시적인" 등에 대한 언급은 설명된 실시예가 특별한 특징, 구조 또는 특성을 포함하지만, 모든 실시예가 반드시 특별한 특징, 구조 또는 특성을 포함할 필요는 없다는 것을 나타냄을 알아야 한다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특별한 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 기술되거나 기술되지 않은 다른 실시예와 관련하여 이러한 특징, 구조 또는 특성을 달성하는 것은 당업자의 지식 내에 있을 것이다.
본 명세서의 문구 또는 용어는 제한의 목적이 아니라 설명의 목적을 위한 것이므로, 본 명세서의 용어 또는 문구는 당업자에 의해 본 명세서에서의 가르침에 따라 해석돼야 한다는 것을 이해해야 한다.
본 명세서에 사용된 용어 "에칭 선택비"는 동일한 에칭 조건 하에서 2종의 상이한 재료의 에칭 속도의 비를 지칭한다.
본 명세서에 사용된 용어 "성막 선택비"는 동일한 성막 조건 하에서 2종의 상이한 재료 또는 표면 상의 성막 속도의 비를 지칭한다.
본 명세서에 사용된 용어 "하이-k"는 고 유전율을 지칭한다. 반도체 소자 구조체 및 제조 공정 분야에서, 하이-k는 SiO2의 유전율보다 큰 유전율(예를 들어, 3.9 초과)을 지칭한다.
본 명세서에 사용된 용어 "p-형"은 붕소와 같은 p-형 도펀트로 도핑된 구조체, 층 및/또는 영역을 정의한다.
본 명세서에 사용된 용어 "n-형"은 인과 같은 n-형 도펀트로 도핑된 구조체, 층 및/또는 영역을 정의한다.
일부 실시예에서, "약" 및 "실질적으로"라는 용어는 값의 5% 내에서(예, 값의 ±1%, ±2%, ±3%, ±4%, ±5% 내에서) 변하는 주어진 양의 값을 나타낼 수 있다. 이들 값은 단지 예일 뿐이며 제한하려는 의도가 아니다. "약" 및 "실질적으로"라는 용어는 당업자에 의해 본 명세서에서의 가르침에 따라 해석되는 값의 비율을 의미할 수 있음을 이해해야 한다.
본 명세서에 개시된 핀 구조체는 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀 구조체는 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피와 자체 정렬 공정을 결합하여, 예컨대, 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 가지는 패턴을 형성할 수 있게 한다. 예를 들어, 일부 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정에 의해 패턴화된다. 스페이서는 자체 정렬 공정을 이용하여 패턴화된 희생층과 나란히 형성된다. 이어서 희생층이 제거되고, 나머지 스페이서를 사용하여 핀 구조체가 패턴화될 수 있다.
본 개시 내용은 FET 소자(예, finFET, 게이트-올-라운드 FET, MOSFET 등)의 능동 영역(예, 채널 영역 및/또는 소스/드레인 영역)에서 저항을 감소시키기위한 예시적인 구조체 및 방법을 제공한다. 능동 영역에서의 저항의 감소는 FET 소자의 구동 전류를 증가시켜 FET 소자 성능을 향상시킬 수 있다.
예시적인 구조체 및 방법은 FET 소자의 능동 영역 상에 패시베이션 층을 제공하여 해당 능동 영역의 표면 품질을 향상시킨다. 패시베이션 층으로 표면 결함을 완화함으로써 표면 품질이 개선될 수 있다. 능동 영역의 표면 결함은 능동 영역의 표면 상의 댕글링 본드(dangling bond)에 의해 형성된 공공(vacancy)의 형태일 수 있다. 공공은 동작 중에 FET 소자의 능동 영역을 통해 이동하는 전하 캐리어를 포획하여 FET 소자의 구동 전류를 감소시킬 수 있다. 패시베이션 층은 이들 댕글링 본드와 반응하여 능동 영역 상의 댕글링 본드-유도된 표면 결함을 감소 또는 제거할 수 있다. 본 명세서에 개시된 패시베이션 층을 갖는 FET 소자의 능동 영역 상의 이러한 표면 결함을 제거하는 것은 FET 소자의 구동 전류를, 능동 영역에 이러한 패시베이션 층이 없는 FET 소자의 구동 전류와 비교하여 예컨대, 약 20% 내지 약 50% 정도 증가시킬 수 있다. 일부 실시예에서, 패시베이션 층은 능동 영역의 표면 상의 공공-유도 결함을 감소 또는 제거하기 위해 능동 영역의 표면 상의 댕글링 본드와 반응할 수 있는 불소, 질소, 수소 및/또는 염소 원자를 포함할 수 있다.
일부 실시예에 따른 FET(102A-102B)를 가지는 반도체 소자(100)를 도 1a-1d를 참조로 설명한다. 도 1a는 일부 실시예에 따른 반도체 소자(100)의 등각도를 예시한다. 도 1b 내지 도 1d는 일부 실시예에 따른 도 1a의 반도체 소자(100)의 B-B, C-C 및 D-D 라인을 따른 단면도를 각각 예시한다. 일부 실시예에서, FET(102A-102B)는 모두 p-형 FET(PFET) 또는 n-형 FET(NFET) 또는 각각의 도전형의 FET 중 하나일 수 있다. 2개의 FET가 도 1a-1d를 참조로 논의되지만. 달리 언급이 없으면 반도체 소자(100)는 임의의 수의 FET를 가질 수 있다. 동일한 기호를 갖는 FET(102A-102B)의 요소에 대한 논의는 달리 언급이 없으면 서로에게 적용된다. 반도체 소자(100)의 등각도 및 단면도는 예시의 목적으로 제공되며, 비율에 맞게 작성되지 않을 수 있다.
도 1a-1d를 참조하면, FET(102A-102B)가 기판(106) 상에 형성될 수 있다. 기판(106)은 실리콘과 같은 반도체 재료일 수 있지만, 이에 제한되지는 않는다. 일부 실시예에서, 기판(106)은 결정질 실리콘 기판(예, 웨이퍼)을 포함할 수 있다. 일부 실시예에서, 기판(106)은 (i) 게르마늄(Ge)과 같은 원소 반도체; (ii) 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 인듐 안티몬화물 및/또는 III-V족 반도체 재료를 포함하는 화합물 반도체; (iii) 실리콘 게르마늄(SiGe), 실리콘 게르마늄 탄화물, 게르마늄 주석, 실리콘 게르마늄 주석, 갈륨 비소 인화물, 갈륨 인듐 인화물, 갈륨 인듐 비소화물, 갈륨 인듐 비소 인화물, 알루미늄 인듐 비소화물 및/또는 알루미늄 갈륨 비소화물을 포함하는 합금 반도체; (iv) 실리콘-온-절연체(SOI) 구조체; (v) 실리콘 게르마늄(SiGe)-온-절연체 구조체(SiGeOI); (vi) 게르마늄-온-절연체(GeOI) 구조체; 또는 (vii) 이들의 조합을 포함할 수 있다. 또한, 기판(106)은 설계 요건(예, p-형 기판 또는 n-형 기판)에 따라 도핑될 수 있다. 일부 실시예에서, 기판(106)은 p-형 도펀트(예, 붕소, 인듐, 알루미늄 또는 갈륨) 또는 n-형 도펀트(예, 인 또는 비소)로 도핑될 수 있다.
FET(102A-102B)는 기판(106) 상에 배치된 핀 구조체(108A-108B), 핀 구조체(108A-108B) 상에 배치된 패시베이션 층(109A-109B), 패시베이션 층(109A-109B) 상에 배치된 에피택셜 핀 영역(110A-110B), 에피택셜 핀 영역(110A-110B)에 의해 덮이지 않은 핀 구조체(108A-108B)의 부분 상에 배치된 게이트 구조체(112A-112B)(게이트-올-어라운드(GAA) 구조체(112A-112B) 또는 나노시트(NS) 구조체(112A-112B)로도 지칭됨), 그리고 패시베이션 층(109A-109B) 및 게이트 구조체(112A-112B) 상에 각각 배치된 스페이서(114A-114B)를 포함할 수 있다.
도 1c-1d에 예시된 바와 같이. 핀 구조체(108A-108B)는 각각 핀 베이스부(108A1-108B1) 및 핀 베이스부(108A1-108B1) 상에 배치된 핀 상부(108A2-10B2)를 포함할 수 있다. 일부 실시예에서, 핀 베이스부(108A1-108B1)는 기판(106)과 유사한 재료를 포함할 수 있다. 핀 베이스부(108A1-108B1)는 기판(106)의 포토리소그래픽 패턴화 및 에칭으로부터 형성될 수 있다. 핀 상부(108A2-108B2)는 교대하는 구성으로 적층된 제1 및 제2 반도체 층(120, 122)을 포함할 수 있다. 각각의 제1 반도체 층(120)은 아래에 더 상세히 설명되는 바와 같이 (i) 에피택셜 핀 영역(110A-110B) 하부의 제1 핀 영역(120A) 및 (ii) 게이트 구조체(112B)를 형성하기 위해 에칭되기 전의 FET(102B)(도 1a-1d에 미도시됨; 도 5a에 도시됨) 및 게이트 구조체(112A) 하부의 FET(102A)에 있는 제2 핀 영역(120B)을 가질 수 있다. 유사하게, 각각의 제2 반도체 층(122)은 아래에 더 상세히 설명되는 바와 같이 (i) 에피택셜 핀 영역(110A-110B) 하부의 제1 핀 영역(122A) 및 (ii) 게이트 구조체(112A)를 형성하기 위해 에칭되기 전의 FET(102A)(도 1a-1d에 미도시됨; 도 5a에 도시됨) 및 게이트 구조체(112B) 하부의 FET(102B)에 있는 제2 핀 영역(122B)을 가질 수 있다. 제2 핀 영역(120B, 122B)은 도 1b-1d에 예시된 바와 같이 게이트 구조체(112A-112B)의 형성 후의 FET(102A-102B)의 나노구조 채널 영역(120B, 122B)으로 각각 지칭될 수 있다.
제1 및 제2 반도체 층(120, 122)은 에피택셜 성장될 수 있고, 서로 다른 반도체 재료를 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체 층(120, 122)은 서로 다른 산화 속도 및/또는 에칭 선택비를 가지는 반도체 재료를 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체 층(120, 122)은 기판(106)과 유사하거나 상이한 반도체 재료를 포함할 수 있다. 제1 및 제2 반도체 층(120, 122)은 (i) 실리콘 또는 게르마늄과 같은 원소 반도체; (ii) III-V족 반도체 재료를 포함하는 화합물 반도체; (iii) SiGe, 게르마늄 주석 또는 실리콘 게르마늄 주석을 포함하는 합금 반도체; 또는 (iv) 이들의 조합을 포함할 수 있다. 일부 실시예에서, 반도체 소자(100)가 상보적 금속 산화물 반도체(CMOS)인 경우, 제1 반도체 층(120)은 n-형 FET(102A)를 위한 Si 및 p-형 FET(102B)를 위한 SiGe를 포함할 수 있거나, 또는 제1 반도체 층(120)은 p-형 FET(102A)를 위한 SiGe 및 n-형 FET(102B)를 위한 SiGe를 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체 층(120, 122)은 모두 n-형 FET(102A-102B)를 위한 Si 또는 p-형 FET(102A-102B)를 위한 SiGe를 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체 층(120, 122)은 약 25 원자% 내지 약 50 원자%의 Ge와 잔부가 Si인 SiGe를 포함하거나, 실질적으로 Ge가 없이 Si을 포함할 수 있다. 제1 및/또는 제2 반도체 층(120, 122)의 반도체 재료는 도핑되지 않거나, 또는 (i) 붕소, 인듐 또는 갈륨과 같은 p-형 도펀트; 및/또는 (ii) 인 또는 비소와 같은 n-형 도펀트를 사용하여 에피택셜 성장 공정 중에 인-시튜 도핑될 수 있다.
도 1b를 참조하면, 나노구조 채널 영역(120B, 122B)은 Z-축을 따라 약 5 nm 내지 약 30 nm 범위의 각각의 수직 치수(H1, H2)(예, 두께 또는 직경) 및 Y-축을 따라 약 5 nm 내지 약 30 nm 범위의 각각의 수평 치수(W1, W2)(예, 폭 또는 직경)를 가질 수 있다. H1/W1 및 H2/W2의 비는 약 0.2 내지 약 5의 범위일 수 있다. 나노구조 채널 영역(120B, 122B)의 직사각형 단면이 도 1b에 예시되어 있지만, 나노구조 채널 영역(120B, 122B)은 다른 기하학적 형태(예, 원형, 타원형, 삼각형 또는 다각형)의 단면을 가질 수 있다. 또한, 나노구조 채널 영역(120B, 122B)은 X-축을 따라 약 10 nm 내지 약 100 nm 범위의 각각의 수평 치수(L1(도 1d), L2(도 1c))를 가질 수 있다. L1/H1 및 L2/H2의 비는 약 2 내지 약 20의 범위일 수 있다. 일부 실시예에서, 치수들(H1 및 H2, W1 및 W2, 및 L1 및 L2)은 각각 서로 동일하거나 상이할 수 있다. 일부 실시예에서, H1/W1 및 H2/W2, 및 L1/H1 및 L2/H2의 비는 각각 서로 동일하거나 상이할 수 있다.
일부 실시예에서, 핀 베이스부(108A1-108B1) 및 핀 상부(108A2-108B2)는 Z-축을 따라 각각 약 40 nm 내지 약 60 nm 범위의 수직 치수(예, 높이)를 가질 수 있다. 핀 베이스부(108A1-108B1)와 핀 상부(108A2-108B2)의 수직 치수는 서로 동일하거나 상이할 수 있으며, 핀 구조체(108A-108B)의 총 높이가 약 80 nm 내지 약 120 nm의 범위가 되도록 하는 값을 각각 가질 수 있다.
도 1a-1d를 참조하면, 패시베이션 층(109A-109B)이 각각 에피택셜 핀 영역(110A-110B) 하부의 핀 상부(108A2-108B2)의 표면 및 핀 베이스부(108A1-108B1)의 측면 상에 배치될 수 있다. 또한, 패시베이션 층(109A-109B)은 나노구조 채널 영역(120B, 122B)의 측면 상에 각각 배치될 수 있다. 일부 실시예에서, 패시베이션 층(109A)은 도 1d에 예시된 바와 같이 최상부 제1 반도체 층(120)의 상부 표면 상에 배치될 수 있고, 패시베이션 층(109B)은 도 1c에 예시된 바와 같이 최상부 핀 영역(120A)의 상부 표면 상에 배치될 수 있다. 패시베이션 층(109A-109B)은 패시베이션 층이 덮힌 핀 구조체(108A-108B)의 표면 상의 댕글링 본드-유도된 공공을 감소시키거나 제거하는 것에 의해 이들 표면의 표면 품질을 개선할 수 있다. 공공은 전하 캐리어를 포획하여 동작 중에 FET(102A-102B)의 구동 전류를 감소시킬 수 있다. 이들 공공의 감소 또는 제거는 FET(102A-102B)의 구동 전류를, 패시베이션 층(109A-109B)과 같은 패시베이션 층이 없는 FET에 비해 약 20% 내지 약 50% 정도 증가시킬 수 있다.
일부 실시예에서, 패시베이션 층(109A-109B)은 질화물, 산화물, 불화물, 염화물 및/또는 황화물 필름일 수 있다. 일부 실시예에서, 패시베이션 층(109A-109B)은 상기 언급된 핀 구조체(108A-108B)의 표면 상의 공공을 감소시키거나 제거하기 위해 댕글링 본드와 결합할 수 있는 불소, 염소, 질소, 산소, 수소, 중수소 및/또는 황 원자를 포함할 수 있다. 패시베이션 층(109A-109B)은 핀 구조체(108A-108B)의 이들 표면 상에 실질적으로 동형으로(conformally) 성막될 수 있으며, 약 5 Å 내지 약 5 nm 범위의 두께를 가질 수 있다.
도 1a 및 도 1c-1d를 참조하면, 에피택셜핀 영역(110A-110B)은 게이트 구조체(112A-112B) 아래에 있지 않은 핀 상부(108A2-108B2)의 영역 상에 성장될 수 있다. 일부 실시예에서, 도 1e-1g에 예시된 바와 같이, 에피택셜핀 영역(110B-110A)은 게이트 구조체(112B-112A) 아래에 있지 않은 핀 상부(108B2-108A2)를 제거한 후 핀 베이스부(108B1-108A1) 상에 에피택셜 성장될 수 있다. 에피택셜 핀 영역(110A-110B)은 서로 유사하거나 상이한 에피택셜 성장된 반도체 재료를 포함할 수 있다. 일부 실시예에서, 에피택셜 성장된 반도체 재료는 기판(106)의 재료와 동일한 재료 또는 상이한 재료를 포함할 수 있다. 에피택셜 핀 영역(110A-110B)은 각각 핀 상부(108A2-108B2)의 측면을 따라 약 3 nm 내지 약 6 nm 범위의 두께를 가질 수 있다. 에피택셜 핀 영역(110A-110B)의 삼각형 단면이 도 1c-1d에 예시되어 있지만, 에피택셜 핀 영역(110A-110B)은 다른 기하학적 형상(예, 직사각형, 반원형 또는 다각형)의 단면을 가질 수 있다.
에피택셜 핀 영역(110A-110B)은 각각 PFET(102A-102B) 또는 NFET(102A-102B)를 위한 p-형 또는 n-형일 수 있다. 일부 실시예에서, 각각의 FET(102A-102B)의 에피택셜 핀 영역(110A-110B)은 서로 동일하거나 반대의 도핑 타입일 수 있다.
p-형 에피택셜 핀 영역(110A-110B)은 SiGe, SiGeB, GeB, SiGeSnB, III-V족 반도체 화합물 또는 이들의 조합 및 약 1×1020 원자/cm3 내지 약 1×1021 원자/cm3 범위의 도펀트 농도를 포함할 수 있다. 일부 실시예에서, 각각의 p-형 에피택셜 핀 영역(110A-110B)은 SiGe를 포함할 수 있고 예컨대, 도핑 농도, 에피택셜 성장 공정 조건 및/또는 Si에 대한 Ge의 상대 농도를 기초로 서로 상이할 수 있는 복수의 서브 영역(미도시)을 가질 수 있다. 서브 영역 각각은 서로 유사하거나 상이한 두께를 가질 수 있고, 두께는 약 0.5 nm 내지 약 5 nm의 범위일 수 있다. 일부 실시예에서, 핀 상부(108A2-108B2)에 가장 가까운 서브 영역의 Ge 원자%는 핀 상부(108A2-108B2)에서 가장 먼 서브 영역의 Ge 원자%보다 작을 수 있다. 일부 실시예에서, 핀 상부(108A2-108B2)에 가장 가까운 서브 영역은 약 15 원자% 내지 약 35 원자% 범위의 Ge를 포함할 수 있는 반면, 핀 상부(108A2-108B2)에서 가장 먼 서브 영역은 약 25 원자% 내지 약 50 원자%의 범위 Ge를 포함할 수 있고 서브 영역에서 임의의 나머지 원자%는 Si이다.
일부 실시예에 따르면, p-형 에피택셜 핀 영역(110A-110B)의 복수의 서브 영역은 서로에 대해 다양한 p-형 도펀트 농도를 가질 수 있다. 예를 들어, 핀 상부(108A2-108B2)에 가장 가까운 서브 영역은 도핑되지 않을 수 있거나, 핀 상부(108A2-108B2)로부터 가장 먼 서브 영역의 도펀트 농도(예, 약 1×1020 원자/cm3 내지 약 3×1022 원자/cm3 범위의 도펀트 농도)보다 낮은 도펀트 농도(예, 약 8×1020 원자/cm3 보다 낮은 도펀트 농도)를 가질 수 있다.
일부 실시예에서, n-형 에피택셜 핀 영역(110A-110B)은 복수의 n-형 서브 영역(미도시)을 가질 수 있다. 핀 상부(108A2-108B2)에 가장 가까운 제1 n-형 서브 영역은 SiAs, SiC 또는 SiCP를 포함하는 재료, 약 1×1020 원자/cm3 내지 약 1×1021 원자/cm3 범위의 도펀트 농도 및 약 1nm 내지 약 3 nm 범위의 두께를 가질 수 있다. 제1 n-형 서브 영역 상에 배치된 제2 n-형 서브 영역은 SiP를 포함하는 재료와 약 1×1020 원자/cm3 내지 약 1×1022 원자/cm3 범위의 도펀트 농도를 가질 수 있다. 제2 n-형 서브 영역 상에 배치된 제3 n-형 서브 영역은 제1 n-형 서브 영역과 유사한 재료 조성 및 두께의 재료를 포함할 수 있다. 복수의 n-형 및/또는 p-형 서브 영역에 대해 다른 재료, 두께 및 도펀트 농도는 본 개시 내용의 범위 및 사상 내에 있다.
에피택셜 핀 영역(110A-110B) 및 그 하부의 제1 핀 영역(120A, 122A)은 FE (102A-102B)의 소스/드레인(S/D) 영역을 형성할 수 있다. 나노구조 채널 영역(120B, 122B)은 도 1c-1d에 예시된 바와 같이 각각 FET(102A-102B)의 한 쌍의 S/D 영역 사이에 개재될 수 있다.
도 1b-1d를 참조하면, 게이트 구조체(112A-112B)는 다층 구조체일 수 있고, 에피택셜 핀 영역(110A-110B)에 의해 덮이지 않은 핀 상부(108A2-108B2)의 상부면 및 측벽의 영역 상에 배치될 수 있다. 일부 실시예에서, 각각의 나노구조 채널 영역(120B, 122B)은 각각 게이트 구조체(112A-112B) 또는 각각 하나 이상의 층의 게이트 구조체(112A-112B) 주위에 둘러싸일 수 있으며, 이 경우 게이트 구조체(112A-112B)는 게이트-올-어라운드(GAA) 구조체 또는 수평 게이트-올-어라운드(HGAA) 구조체로 지칭될 수 있고, FET(102A-102B)는 GAA FET(102A-102B)로 지칭될 수 있다. 게이트 구조체(112A-112B) 사이의 간격(111)은 비율대로 작성되지 않았으며, 게이트 구조체(112A-112B)는 임의의 거리만큼 서로 분리될 수 있다. 일부 실시예에서, FET(102A-102B)는 게이트 구조체(112A-112B)와 유사한 핀 상부(108A2-108B2) 상에 배치된 공통 게이트 구조체를 가질 수 있다.
게이트 구조체(112A-112B)는 각각 게이트 유전체 층(128A-128B), 게이트 일함수 금속층(130A-130B) 및 게이트 금속 충전층(132A-132B)을 포함할 수 있다. 도 1b에 예시된 바와 같이, 게이트 유전체 층(128A)은 각각의 나노구조 채널 영역(120B) 주위에 둘러싸여 있어서 인접한 나노구조 채널 영역(120B) 사이의 공간을 채우고, 그에 따라 나노구조 채널 영역(120B)을 서로에 대해 그리고 전도성 게이트 일함수 금속층(130A) 및 게이트 금속 충전층(132A)으로부터 전기적으로 절연시킴으로써 동작 중에 FET(102A)의 S/D 영역과 게이트 구조체(112A) 사이의 단락을 방지할 수 있다. 유사하게, 게이트 유전체 층(128B)은 각각의 나노구조 채널 영역(122B) 주위에 둘러싸여 있어서 인접한 나노구조 채널 영역(122B) 사이의 공간을 채워서 나노구조 채널 영역(122B)을 서로에 대해 그리고 전도성 게이트 일함수 금속층(130B) 및 게이트 금속 충전층(132B)으로부터 전기적으로 절연시킴으로써 동작 중에 FET(102B)의 S/D 영역과 게이트 구조체(112B) 사이의 단락을 방지할 수 있다.
각각의 게이트 유전체 층(128A-128B)은 약 1 nm 내지 약 5 nm 범위의 두께를 가질 수 있고, (i) 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물의 층, (ii) 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO2)와 같은 하이-k 유전체 재료, (iii) 리튬(Li), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 스칸듐(Sc), 이트륨(Y), 지르코늄(Zr), 알루미늄(Al), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀륨(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 또는 루테튬(Lu)의 산화물을 가지는 하이-k 유전체 재료, 또는 (iv) 이들의 조합을 포함할 수 있다.
도 1b에 예시된 바와 같이, 나노구조 채널 영역(120B, 122B) 중 하나 이상은 일함수 금속층(130A-130B) 및 게이트 금속 충전층(132A-132B) 주위에 피복될 수 있다. 게이트 일함수 금속층(130A-130B)은 단일 금속층 또는 금속층의 스택을 포함할 수 있다. 금속층의 스택은 서로 동일하거나 상이한 일함수 값을 가지는 금속을 포함할 수 있다. 일부 실시예에서, 각각의 게이트 일함수 금속층(130A-130B)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 티타늄 질화물(TiN), 탄탈 질화물(TaN), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 은(Ag), 탄탈 탄화물(TaC), 탄탈 실리콘 질화물(TaSiN), 탄탈 탄소 질화물(TaCN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 금속 합금 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 각각의 게이트 일함수 층(130)은 Al-도핑된 금속, 예컨대, Al-도핑된 Ti, Al-도핑된 TiN, Al-도핑된 Ta 또는 Al-도핑된 TaN을 포함할 수 있다. 일부 실시예에서, 각각의 게이트 일함수 층(130)은 약 2 nm 내지 약 15 nm 범위의 두께를 가질 수 있다.
일부 실시예에서, 게이트 장벽층(미도시)은 각각 게이트 유전체 층(128A-128B)과 게이트 일함수 금속층(130A-130B) 사이에 배치될 수 있다. 게이트 장벽층은 게이트 일함수 층(130A-130B)의 후속 형성을 위한 핵생성 층으로서 작용할 수 있고 및/또는 게이트 일함수 층(130A-130B)으로부터 하부층(예, 게이트 유전체 층(128A-128B)으로의 금속(예, Al)의 실질적 확산을 방지하는 것을 도울 수 있다. 게이트 장벽층은 티타늄(Ti), 탄탈(Ta), 티타늄 질화물(TiN), 탄탈 질화물(TaN), 또는 다른 적절한 확산 방지 재료를 포함할 수 있다. 일부 실시예에서, 게이트 장벽층은 실질적으로 불소가 없는 금속 또는 금속 함유 필름을 포함할 수 있다. 실질적으로 불소가 없는 금속 또는 불소가 없는 금속 함유 필름은 이온, 원자 및/또는 분자의 형태로 5 원자% 미만의 양의 불소 오염물을 포함할 수 있다. 일부 실시예에서, 게이트 장벽층은 약 1 nm 내지 약 10 nm 범위의 두께를 가질 수 있다.
게이트 금속 충전층(132A-132B) 각각은 단일 금속층 또는 금속층의 스택을 포함할 수 있다. 금속층의 스택은 서로 다른 금속을 포함할 수 있다. 일부 실시예에서, 각각의 게이트 금속 충전층(132A-132B)은 Ti, 은(Ag), Al, 티타늄 알루미늄 질화물(TiAlN), 탄탈 탄화물(TaC), 탄탈 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 망간(Mn), Zr, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐 질화물(WN), 구리(Cu), 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄 탄화물(TiC), 티타늄 알루미늄 탄화물(TiAlC), 탄탈 알루미늄 탄화물(TaAlC), 금속 합금 및/또는 이들의 조합과 같은 적절한 도전 재료를 포함할 수 있다. 게이트 구조체(112A-112B)도 유사한 것으로 예시되어 있지만, FET(102A-102B)는 서로 다른 재료 및/또는 전기적 특성(예, 임계 전압, 일함수 값)을 가지는 게이트 구조체를 포함할 수 있다. 또한, 게이트 구조체(112A-112B)가 수평 GAA 구조체를 가지는 것으로 예시되어 있지만, 다른 게이트 구조체(예, 수직 GAA 구조체 또는 GAA 구조체가 없는 게이트 구조체)는 본 개시의 범위 및 사상 내에 있다.
일부 실시예에 따라 스페이서(114A-114B)가 각각의 패시베이션 층(109A-109B) 상에 배치되어 각각의 게이트 구조체(112A-112B)의 측벽을 형성하고 게이트 유전체 층(128A-128B)과 물리적으로 접촉할 수 있다. 스페이서(114A-114B)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물(SiCN), 실리콘 산탄질화물(SiOCN), 로우-k 재료 또는 이들의 조합과 같은 절연 재료를 포함할 수 있다. 스페이서(114A-114B)는 약 3.9 미만(예, 약 3.5, 약 3.0 또는 약 2.8)의 유전율을 가지는 로우-k 재료를 포함할 수 있다. 일부 실시예에서, 스페이서(114A-114B) 각각은 약 2 nm 내지 약 10 nm 범위의 두께를 가질 수 있다.
FET(102A-102B)는 명확성을 위해 여기에 예시되지 않은 게이트 접촉 구조체, S/D 접촉 구조체, 도전 비아, 도전 라인, 상호 접속 금속층 등과 같은 다른 구조적 부품의 사용을 통해 집적 회로에 통합될 수 있다.
도 1a-1d를 참조하면, 반도체 소자(100)는 에칭 정지층(ESL)(116), 층간 유전체(ILD) 층(118) 및 얕은 트렌치 분리(STI) 영역(138)을 더 포함할 수 있다. ESL(116)은 게이트 구조체(112A-112B) 및/또는 에피택셜 핀 영역(110A-110B)을 보호하도록 구성될 수 있다. 이러한 보호는 예컨대, ILD 층(118) 및/또는 S/D 접촉 구조체(미도시)의 형성 중에 제공될 수 있다. ESL(116)은 스페이서(114A-114B)의 측벽 및 에피택셜 영역(110A-110B) 상에 배치될 수 있다. 일부 실시예에서, ESL(116)은 예를 들어, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN), 붕소 질화물(BN), 실리콘 붕소 질화물(SiBN), 실리콘 탄소 붕소 질화물(SiCBN) 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, ESL(116)은 약 3 nm 내지 약 30 nm 범위의 두께를 가질 수 있다.
ILD 층(118)은 ESL(116) 상에 배치될 수 있고, 유동성 유전체 재료(예, 유동성 실리콘 산화물, 유동성 실리콘 질화물, 유동성 실리콘 산질화물, 유동성 실리콘 탄화물 또는 유동성 실리콘 산탄화물)에 적절한 성막 방법을 이용하여 성막된 유전체 재료를 포함할 수 있다. 일부 실시예에서, 유전체 재료는 실리콘 산화물이다. 일부 실시예에서, ILD 층(118)은 약 50 nm 내지 약 200 nm 범위의 두께를 가질 수 있다.
STI 영역(138)은 기판(106) 상의 FET(102A-102B)와 인접 FET(미도시) 및/또는 기판(106)에 집적되거나 성막된 인접한 능동 및 수동 소자(미도시) 사이에 전기적 절연을 제공하도록 구성될 수 있다. 일부 실시예에서, STI 영역(138)은 질화물 층 및/또는 산화물 층(138A) 및 질화물 및/또는 산화물 층(138A) 상에 배치된 절연층(138B)과 같은 복수의 층을 포함할 수 있다. 일부 실시예에서, 질화물 및/또는 산화물 층(138A)은 STI 영역(138)의 형성 중에 핀 상부(108A2-108B2)의 측벽의 산화를 방지할 수 있다. 일부 실시예에서, 절연층(138B)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG), 로우-k 유전체 재료 및/또는 다른 적절한 절연 재료를 포함할 수 있다. 일부 실시예에서, STI 영역(138)은 Z-축을 따라 약 40 nm 내지 약 200 nm 범위의 수직 치수를 가질 수 있다.
본 명세서의 개시 내용을 기초로, 반도체 소자(100) 및 그 요소(예, 핀 구조체(108A-108B), 게이트 구조체(112A-112B), 에피택셜 핀 영역(110A-110B), 스페이서(114A-114B) 및/또는 STI 영역(138)))의 단면 형상은 예시적인 것으로, 제한하려는 것이 아니라는 것을 인식할 것이다.
도 2a-2f는 패시베이션 층(109A-109B)을 가지는 채널 영역의 상이한 구성에 대한 도 1a의 B-B 라인을 따른 FET(102A-102B)의 단면도를 각각 예시한다. 또한, 도 2a-2f는 명확성을 위해 예시되지 않은 게이트 구조체(112A-112B) 아래에 패시베이션 층(109A-109B)을 가지는 채널 영역을 형성하는 핀 상부(108A2-108B2)의 영역을 예시한다. 달리 언급되지 않으면, 도 1a-1d와 관련된 FET(102A-102B)의 상기 논의는 도 2a-2f의 FET(102A-102B)에 적용된다.
일부 실시예에서, 도 1b의 나노구조 채널 영역(120B, 122B) 대신에, FET(102A-102B)의 채널 영역은 각각 기판(106)으로부터 에칭된 단일 핀 구조체(도 2a)를 포함하거나 각각의 핀 베이스부(108A1-108B1) 상에 성장된 에피택셜 성장된 핀 구조체(도 2a)일 수 있다. 도 2a와 같은 에칭된 핀 구조체 또는 도 2b의 에피택셜 핀 구조체에 형성되는 양자의 FET(102A-102B)의 채널 영역 대신에, 하나의 FET(예, FET(102A))의 채널 영역은 에칭된 핀 구조체를 포함할 수 있고, 다른 FET(예, FET(102B))의 채널 영역은 도 2c에 예시된 바와 같이 에피택셜 핀 구조체를 포함할 수 있다. 일부 실시예에서, FET(102A-102B)의 채널 영역은 각각 도 2d에 예시된 바와 같이 제2 핀 영역(120B, 122B)의 적층된 층을 포함할 수 있다. 일부 실시예에서, 도 2e-2f에 예시된 바와 같이, FET(102A-102B) 중 하나의 채널 영역은 도 2e-2f에 예시된 바와 같이, 제2 핀 영역(120B, 122B)의 적층된 층을 포함할 수 있는 반면, 다른 FET(102A-102B)의 채널 영역은 나노구조 채널 영역(120B, 122B)을 포함할 수 있다. 일부 실시예에서, 도 1b에서와 같이 FET(102A-102B) 내에 상이한 나노구조 채널 영역(120B, 122B)을 가지는 대신에, 양자의 FET(102A-102B)는 도 2g에서와 같은 나노구조 채널 영역(120B) 또는 도 2h에서와 같은 나노구조 채널 영역(122B)을 가질 수 있다.
도 3은 일부 실시예에 따른 반도체 소자(100)를 제조하기 위한 예시적인 방법(300)의 흐름도이다. 예시적인 목적으로, 도 3에 예시된 동작은 도 4a-13a 및 도 4b-13b에 예시된 바와 같은 반도체 소자(300)를 제조하기 위한 예시적인 제조 공정을 참조로 설명할 것이다. 도 4a-13a는 다양한 제조 단계에서의 반도체 소자(100)의 등각도이다. 도 4b-13b는 일부 실시예에 따른 도 4a-13a의 구조체의 B-B 라인을 따른 단면도이다. 특정 적용에 따라 다른 순서로 동작을 수행하거나 수행하지 않을 수 있다. 방법(300)은 완전한 반도체 소자(100)를 형성하지 않을 수 있음을 알아야 한다. 따라서, 방법(300)의 이전, 도중 및 이후에 추가의 공정이 제공될 수 있으며, 일부 다른 공정은 여기에 간략하게만 설명될 수 있음을 이해해야 한다. 도 1a-1d의 요소와 동일한 부호를 가지는 도 4a-13a 및 도 4b-13b에서의 요소는 상기 설명되어 있다.
305 동작에서, 핀 구조체가 기판 상에 형성된다. 예를 들어, 핀 베이스부(108A1-108B1) 및 핀 상부(108A2-108B2)를 가지는 핀 구조체(108A-108B)(도 5a-5b에 예시됨)는 도 4a-5b를 참조로 설명된 바와 같이 기판(106) 상에 형성될 수있다. 핀 구조체(108A-108B)를 형성하는 공정은 도 4a-4b에 예시된 바와 같이 기판(106) 상에 적층된 층(108*)을 형성하는 단계를 포함할 수 있다. 적층된 층(108*)은 교번 구성으로 적층된 제1 및 제2 반도체 층(120*, 122*)을 포함할 수 있다. 제1 및 제2 반도체 층(120*, 122*)은 Z-축을 따라 약 5 nm 내지 약 30 nm 범위의 각각의 수직 치수(H1, H2)를 가질 수 있다.
제1 및 제2 반도체 층(120*, 122*)은 각각 하부 층 상에 에피택셜 성장될 수 있고, 서로 다른 반도체 재료를 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체 층(120*, 122*)은 서로 상이한 산화 속도 및/또는 에칭 선택비를 가지는 반도체 재료를 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체 층(120*, 122*)은 기판(106)과 유사하거나 상이한 반도체 재료를 포함할 수 있다. 제1 및 제2 반도체 층(120*, 122*)은 (i) 실리콘 또는 게르마늄과 같은 원소 반도체; (ii) III-V족 반도체 재료를 포함하는 화합물 반도체; (iii) SiGe, 게르마늄 주석 또는 실리콘 게르마늄 주석을 포함하는 합금 반도체; 또는 (iv) 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제1 반도체 층(120*)은 Si를 포함할 수 있고, 제2 반도체 층(122*)은 SiGe를 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체 층(120*, 122*)은 약 25 원자% 내지 약 50 원자% 범위의 Ge과 임의의 잔부 원자%가 Si인 SiGe를 포함할 수 있거나, 소정의 실질적인 양의 Ge이 없는 Si을 포함할 수 있다.
제1 및/또는 제2 반도체 층(120*, 122*)은 도핑되지 않거나, 또는 (i) 붕소, 인듐 또는 갈륨과 같은 p-형 도펀트; 및/또는 (ii) 인 또는 비소와 같은 n-형 도펀트를 사용하여 에피택셜 성장 공정 중에 인-시튜 도핑될 수 있다. p-형 인-시튜 도핑의 경우, 디보란(B2H6), 삼불화 붕소(BF3) 및/또는 다른 p-형 도핑 전구체와 같은 p-형 도핑 전구체가 사용될 수 있다. n-형 인-시튜 도핑의 경우, 포스핀(PH3), 아르신(AsH3) 및/또는 다른 n-형 도핑 전구체와 같은 n-형 도핑 전구체가 사용될 수 있다.
핀 구조체(108A-108B)를 형성하는 공정은 도 4a의 적층된 층(108*) 상에 형성된 패턴화된 하드 마스크 층(미도시)을 통해 도 4a의 구조체를 에칭하는 단계를 더 포함할 수 있다. 일부 실시예에서, 하드 마스크 층은 예컨대, 열 산화 공정을 이용하여 형성된 실리콘 산화물 층 및/또는 예컨대, 저압 화학적 기상 성막(LPCVD) 또는 플라즈마 강화 CVD(PECVD)를 이용하여 형성된 실리콘 질화물 층을 포함할 수 있다. 도 4a의 구조체의 에칭은 건식 에칭, 습식 에칭 공정 또는 이들의 조합을 포함할 수 있다.
건식 에칭 공정은 산소 함유 가스, 불소 함유 가스(예, CF4, SF6, CH2F2, CHF3, NF3 및/또는 C2F6), 염소 함유 가스(예, Cl2, CHCl3, CCl4, HCl 및/또는 BCl3), 브롬 함유 가스(예, HBr 및/또는 CHBR3), 암모니아 가스(NH3), 요오드 함유 가스, 다른 적절한 에칭 가스 및/또는 플라즈마, 또는 이들의 조합을 가지는 에칭제를 사용하는 단계를 포함할 수 있다. 건식 에칭 공정은 약 150 V 내지 약 350 V 범위의 고 바이어스 전압, 약 10 W 내지 약 50 W 범위의 무선 주파수 전력, 약 5 Torr 내지 약 50 Torr의 범위의 압력 및 약 25 ℃ 내지 약 40 ℃ 범위의 온도에서 약 10초 내지 약 40초 범위의 시간 동안 수행될 수 있다.
습식 에칭 공정은 희석된 불산(DHF), 수산화 칼륨(KOH) 용액, 암모니아(NH3), 불산(HF), 질산(HNO3), 아세트산(CH3COOH)을 함유하는 용액, 또는 이들의 조합에서의 에칭을 포함할 수 있다.
적층된 층(108*)의 에칭 후에, Z-축을 따라 약 40 nm 내지 약 60 nm 범위의 각각의 수직 치수를 가지는 핀 베이스부(108A1-108B1) 및 핀 상부(108A2-108B2)을 가지는 핀 구조체(108A-108B)가 도 5a-5b에 예시된 바와 같이 형성된다. 핀 상부(108A2-108B2)에 형성된 제1 및 제2 반도체 층(120, 122)은 Z-축을 따라 약 5 nm 내지 약 30 nm 범위의 각각의 수직 치수(H3, H4) 및 Y-축을 따라 약 5 nm 내지 약 50 nm의 범위의 각각의 수평 치수(W3, W4)를 가질 수 있다. H1/W1 및 H2/W2의 비율은 약 0.2 내지 약 5의 범위일 수 있다. 일부 실시예에서, H3와 H4 및 W3와 W4의 치수는 각각 서로 동일하거나 상이할 수 있다. 일부 실시예에서, H1/W1 및 H2/W2의 비율은 각각 서로 동일하거나 상이할 수 있다.
도 3을 참조하면, 310 동작에서, 핀 구조체 상에 패시베이션 층이 형성된다. 예를 들어, 패시베이션 층(109A-109B)은 도 6a-6b를 참조로 설명된 바와 같이 핀 구조체(108A-108B) 상에 각각 형성될 수 있다. 핀 구조체(108A-108B) 상에 패시베이션 층(109A-109B)을 형성하는 공정은 ALD 또는 CVD 공정에서 불소, 염소, 질소, 산소, 수소, 중수소, NH3, 황화수소(H2S)를 가지는 일종 이상의 전구체 가스를 사용하여 도 5a의 구조체 상에 패시베이션 층(109)을 블랭킷 성막하는 단계를 포함할 수 있다. 일종 이상의 전구체 가스는 블랭킷 성막 공정 중에 약 10 sccm 내지 약 1500 sccm 범위의 유량을 가질 수 있다. 블랭킷 성막 공정은 약 10 Torr 내지 약 20 대기압의 압력과 약 100 ℃ 내지 약 300 ℃의 온도에서 약 10초 내지 약 120분의 시간 동안 수행될 수 있다. 핀 구조체(108A-108B) 상의 블랭킷 성막된 패시베이션 층(109)의 부분은 각각 패시베이션 층(109A-109B)으로 지칭될 수 있다.
도 3을 참조하면, 315 동작에서, 패시베이션 층 상에 STI 영역이 형성된다. 예를 들어, STI 영역(138)은 도 7a-7b를 참조로 설명된 바와 같이 패시베이션 층(109A-109B) 상에 형성될 수 있다. STI 영역(138)의 형성은 (i) 도 6a의 구조체 상에 질화물 재료층(미도시)을 성막하는 단계, (ii) 질화물 재료층 상에 산화물 재료층(미도시)을 성막하는 단계, (iii) 산화물 재료층 상에 절연 재료층을 성막하는 단계, (iv) 절연 재료층을 어닐링하는 단계, (v) 질화물 및 산화물 재료층 및 어닐링된 절연 재료층을 화학적 기계적 연마(CMP)하는 단계 및 (vi) 연마된 구조체를 에치백하여 도 7a의 STI 영역(138)을 형성하는 단계를 포함할 수 있다.
질화물 및 산화물 재료층은 ALD 또는 CVD와 같은 산화물 및 질화물 재료를 성막하는 데 적절한 공정을 이용하여 성막될 수 있다. 이들 산화물 및 질화물 재료층은 절연 재료의 성막 및 어닐링 중에 핀 상부(108A2-108B2)의 측벽의 산화를 방지할 수 있다.
일부 실시예에서, 절연 재료층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불화물-도핑된 실리케이트 유리(FSG), 또는 로우-k 유전체 재료를 포함할 수 있다. 일부 실시예에서, 절연 재료층은 반응 전구체로서 실란(SiH4) 및 산소(O2)를 사용하여 CVD 공정, 고밀도 플라즈마(HDP) CVD 공정을 이용하여 성막될 수 있다. 일부 실시예에서, 절연 재료층은 서브 대기압 CVD(SACVD) 공정 또는 고 종횡비 공정(HARP)을 이용하여 형성될 수 있으며, 여기서 공정 가스는 테트라에톡시 실란(TEOS) 및/또는 오존(O3)을 포함할 수 있다.
일부 실시예에서, 절연성 재료층은 유동성 CVD(FCVD) 공정을 이용하여 유동성 실리콘 산화물을 성막함으로써 형성될 수 있다. FCVD 공정 후에 습식 어닐링 공정이 이어질 수 있다. 습식 어닐링 공정은 약 30분 내지 약 120분의 시간 동안 약 200 ℃ 내지 약 700 ℃의 온도의 증기에서 상기 성막된 절연 재료층을 어닐링하는 단계를 포함할 수 있다. 습식 어닐링 공정에 이어 CMP 공정이 수행되어 질화물, 산화물 및 절연 재료의 층의 일부를 제거함으로써 실질적으로 질화물, 산화물 및 절연 재료의 상부층을 핀 구조체(108A-108B)의 상부 표면과 동일 평면화할 수 있다. CMP 공정에 이어서 에칭 공정이 수행되어 질화물, 산화물 및 절연 재료의 층을 에치백하여 도 7a의 STI 영역(138)을 형성할 수 있다.
질화물, 산화물 및 절연 재료의 층의 에치백은 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합에 의해 수행될 수 있다. 일부 실시예에서, 건식 에칭 공정은 옥타플루오로시클로부탄(C4F8), 아르곤(Ar), 산소(O2) 및 헬륨(He), 플루오로포름(CHF3) 및 He, 사불화탄소(CF4), 디플루오로메탄(CH2F2), 염소(Cl2) 및 O2, 브롬화 수소(HBr), O2 및 He, 또는 이들의 조합을 가지는 가스 혼합물과 약 1 mTorr 내지 약 5 mTorr 범위의 압력을 가지는 플라즈마 건식 에칭을 이용하는 것을 포함할 수 있다. 일부 실시예에서, 습식 에칭 공정은 희석된 불산(DHF) 처리, 과산화 암모늄 혼합물(APM), 과산화황 혼합물(SPM), 고온 탈염수(DI 물) 또는 이들의 조합을 사용하는 것을 포함할 수 있다. 일부 실시예에서, 습식 에칭 공정은 에칭제로서의 암모니아(NH3)와 불화수소산(HF) 및 불활성 가스, 예컨대 Ar, 크세논(Xe), He 또는 이들의 조합을 사용하는 것을 포함할 수 있다. 일부 실시예에서, 습식 에칭 공정에 사용되는 HF 및 NH3의 유량은 각각 약 10 sccm 내지 약 100 sccm의 범위일 수 있다. 일부 실시예에서, 습식 에칭 공정은 약 5 mTorr 내지 약 100 mTorr 범위의 압력 및 약 50 ℃ 내지 약 120 ℃ 범위의 고온에서 수행될 수 있다.
도 3을 참조하면, 320 동작에서, 보호 산화물 층이 패시베이션 층 상에 형성되고, 폴리실리콘 구조체가 보호 산화물 층 및 STI 영역 상에 형성된다. 예를 들어, 보호 산화물 층(740A-740B)은 각각의 패시베이션 층(109A-109B) 상에 형성될 수 있고, 폴리실리콘 구조체(112A*-112B*)는 도 7a-7b를 참조로 설명된 바와 같이 각각의 보호 산화물 층(740A-740B) 및 STI 영역(138) 상에 형성될 수 있다.
보호 산화물 층(740A-740B)을 형성하기 위한 공정은 도 6a의 구조체 상에 산화물 재료층(미도시)을 블랭킷 성막한 후 고온 어닐링 공정 및 에칭 공정을 포함할 수 있다. 산화물 재료층은 실리콘 산화물을 포함할 수 있고, CVD, ALD, 플라즈마 강화 ALD(PEALD), 물리적 기상 성막(PVD) 또는 전자빔 증발과 같은 적절한 성막 공정을 이용하여 블랭킷 성막될 수 있다. 일부 실시예에서, 산화물 재료층은 약 400W 내지 약 500W 범위의 에너지 및 약 300 ℃ 내지 약 500 ℃ 범위의 온도에서 PEALD를 이용하여 블랭킷 성막될 수 있다. 산화물 재료층의 블랭킷 성막 후에 약 800 ℃ 내지 약 1050 ℃의 온도에서 산소 가스 흐름 하에서 건식 어닐링 공정이 이어질 수 있다. 산소 전구체 농도는 총 가스 유량의 약 0.5% 내지 약 5%의 범위일 수 있다. 일부 실시예에서, 어닐링 공정은 어닐링 시간이 약 0.5초 내지 약 5초일 수 있는 플래시(flash) 공정일 수 있다. 보호 산화물 층(740A-740B)을 형성하기 위한 에칭 공정은 어닐링 공정을 따르지 않을 수 있고, 아래에 설명된 폴리실리콘 구조체(112A*-112B*)의 형성 중에 또는 폴리실리콘 구조체(112A*-112B*)의 형성 후에 별도의 에칭 공정으로서 수행될 수 있다.
보호 산화물 층(740A-740B)을 위한 블랭킷 성막된 산화물 재료층의 어닐링 후에 도 7a-7b에 예시된 바와 같이 폴리실리콘 구조체(112A*-112B*)의 형성이 이어질 수 있다. 후속 처리 중에, 폴리실리콘 구조체(112A*-112B*)는 게이트 대체 공정에서 대체되어 게이트 구조체(112A-112B)를 각각 형성할 수 있다. 일부 실시예에서, 폴리실리콘 구조체(112A*-112B*)를 형성하는 공정은 보호 산화물 층(740A-740B)을 위한 어닐링된 산화물 재료층 상에 폴리실리콘 재료층을 블랭킷 성막하는 단계 및 폴리실리콘 재료층 상에 형성된 패턴화된 하드 마스크 층(742A-742B)을 통해 상기 블랭킷 성막된 폴리실리콘 재료층을 에칭하는 단계를 포함할 수 있다. 일부 실시예에서, 폴리실리콘 재료는 도핑되지 않을 수 있고, 하드 마스크 층(742A-742B)은 산화물 층 및/또는 질화물 층을 포함할 수 있다. 산화물 층은 열 산화 공정을 사용하여 형성될 수 있고, 질화물 층은 LPCVD 또는 PECVD에 의해 형성될 수 있다. 하드 마스크 층(742A-742B)은 후속 공정 단계들(예컨대, 스페이서(114A-114B), 에피택셜 핀 영역(110A-110B), ILD 층(118) 및/또는 ESL(116)의 형성 중에)로부터 폴리실리콘 구조체(112A*-112B*)를 보호할 수 있다.
폴리실리콘 재료층의 블랭킷 성막은 CVD, PVD, ALD 또는 다른 적절한 성막 공정을 포함할 수 있다. 일부 실시예에서, 블랭킷 성막된 폴리실리콘 재료층의 에칭은 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 블랭킷 성막된 폴리실리콘 재료층의 에칭은 4개의 에칭 단계를 포함할 수 있다. 제1 폴리실리콘 에칭 단계는 브롬화 수소(HBr), 산소(O2), 플루오로포름(CHF3) 및 염소(Cl2)를 가지는 가스 혼합물을 사용하는 것을 포함할 수 있다. 제2 폴리 실리콘 에칭 단계는 약 45 mTorr 내지 약 60 mTorr의 압력에서 HBr, O2, Cl2 및 질소(N2)를 가지는 가스 혼합물을 사용하는 것을 포함할 수 있다. 제3 폴리실리콘 에칭 단계는 약 45 mTorr 내지 약 60 mTorr의 압력에서 HBr, O2, Cl2, N2 및 아르곤(Ar)을 가지는 가스 혼합물을 사용하는 것을 포함할 수 있다. 제4 폴리실리콘 에칭 단계는 약 45 mTorr 내지 약 60 mTorr의 압력에서 HBr, O2, Cl2 및 N2를 가지는 가스 혼합물을 사용하는 것을 포함할 수 있다. 일부 실시예에 따라, 폴리실리콘 재료와 함께, 제4 폴리실리콘 에칭 단계는 폴리실리콘 구조체(112A*-112B*)에 의해 덮이지 않은 보호 산화물 층(740A-740B)을 위한 어닐링된 블랭킷 성막된 산화물 재료층의 일부를 제거할 수 있다. 제1 폴리 실리콘 에칭 단계는 제2, 제3 및/또는 제4 폴리실리콘 에칭 단계보다 높은 폴리실리콘 에칭 속도를 가질 수 있다. 제1 폴리 실리콘 에칭 단계는 핀 구조체(108A*-108B*) 위의 폴리실리콘 재료의 블랭킷 성막층의 원하지 않는 부분을 에칭하는 데 사용된다. 제2, 제3 및 제4 폴리실리콘 에칭 단계는 고 종횡비 공간(743) 내에 블랭킷 성막된 폴리실리콘 재료층의 원하지 않는 부분을 에칭하는 데 사용된다.
일부 실시예에서, 핀 구조체(108A-108B)의 상부 표면 상의 Z-축을 따른 폴리실리콘 구조체(112A*-112B*)의 수직 치수는 약 40 nm 내지 약 60 nm의 범위일 수 있다. 폴리실리콘 구조체(112A*-112B*)는 약 9 이상(예, 약 10, 약 12, 약 15, 약 18 또는 약 20)의 종횡비를 가질 수 있으며, 여기서 종횡비는 폴리실리콘 구조체(112A*-112B*)의 Z-축을 따른 수직 치수 대 Y-축을 따른 수평 치수의 비율이다. 일부 실시예에서, Y-축을 따라 인접한 폴리실리콘 구조체(112A*-112B*)의 중심선 사이의 수평 치수(예, 간격)는 약 30 nm 내지 약 70 nm의 범위일 수 있다.
폴리실리콘 구조체(112A*-112B*)의 형성에 이어서, 폴리실리콘 구조체(112A*-112B*)에 의해 덮이지 않은 블랭킷 성막된 산화물 층의 일부는, 제4 폴리실리콘 에칭 단계 중에 제거되지 않은 경우, 건식 또는 습식 에칭 공정에 의해 제거될 수 있다. 일부 실시예에서, 보호 산화물 층(740A-740B)은 Z-축을 따른 수직 치수(예, 핀 구조체(108A-108B)의 상부면 상의 두께)와 Y-축을 따른 약 1 nm 내지 약 3 nm 범위의 수평 치수(예, 핀 상부(108A2-108B2)의 측벽 상의 두께)를 가질 수 있다. 일부 실시예에서, 수직 치수는 수평 치수 이상일 수 있다. 보호 산화물 층(740A-740B)의 존재는 폴리실리콘 구조체(112A*-112B*)의 형성 중에 핀 구조체(108A-108B)를 실질적으로 에칭 및/또는 손상시키지 않으면서 높은 종횡비 공간(743)(예, 1:15, 1:18 또는 1:20보다 큰 종횡비)으로부터 폴리실리콘 재료를 에칭할 수 있게 한다.
도 3을 참조하면, 325 동작에서, 스페이서가 폴리실리콘 구조체의 측벽 및 패시베이션 층 상에 형성된다. 예를 들어, 스페이서(114A-114B)는 도 8a-8b를 참조로 설명된 바와 같이 폴리실리콘 구조체(112A*-112B*)의 측벽 및 폴리실리콘 구조체(112A*-112B *)에 의해 덮이지 않은 패시베이션 층(109A-109B)의 일부 상에 형성될 수 있다. 스페이서(114A-114B)를 형성하는 공정은 CVD, PVD, 또는 ALD 공정에 의해 도 7a의 구조체 상에 절연 재료(예, 산화물 또는 질화물 재료)의 층을 블랭킷 성막하는 단계 및 포토리소그래피 및 에칭 공정(염소 또는 불소계 에칭제를 사용하는 반응성 이온 에칭 또는 다른 건식 에칭 공정)을 포함할 수 있다. 폴리실리콘 구조체(112A*-112B*)에 의해 덮이지 않은 패시베이션 층(109A-109B)의 부분으로부터 절연 재료를 선택적으로 제거하기 위해 추가적인 공정이 수행될 수 있다. 추가적인 에칭 공정은 CH4, 산소 및/또는 CH3F를 가지는 에칭제를 사용한 건식 에칭 공정일 수 있다. CH4, 산소 및 CH3F의 유량비는 약 1:1:1 내지 약 1:2:4의 범위일 수 있다. 건식 에칭 공정은 약 300 V 내지 약 450 V 범위의 바이어스 전압에서 수행될 수 있다.
도 3을 참조하면, 330 동작에서, 에피택셜 핀 영역이 패시베이션 층 상에 형성된다. 예를 들어, 에피택셜 핀 영역(110A-110B)은 도 9a-9b를 참조로 설명된 바와 같이 폴리실리콘 구조체(112A*-112B*)로 덮이지 않은 패시베이션 층(109A-109B)의 부분 상에 형성될 수 있다. 에피택셜 핀 영역(110A-110B)은 동시에 형성될 수 있거나 순차적으로 형성될 수 있다. 일부 실시예에서, 동일한 도전형(예, n-형 또는 p-형)을 가지는 에피택셜 핀 영역(110A-110B)이 동시에 형성될 수 있고, 서로 다른 도전형을 가지는 에피택셜 핀 영역(110A-110B)이 순차적으로 형성될 수 있다. 에피택셜 핀 영역(110A-110B)을 순차적으로 형성하기 위해, FET(102B)는 포토레지스트 층(미도시) 또는 다른 적절한 보호층으로 보호될 수 있고, 에피택셜 핀 영역(110A)은 보호되지 않은 FET(102A)의 패시베이션 층(109A) 상에 형성될 수 있다. 에피택셜 핀 영역(110A)의 형성 후에, 포토레지스트 층 또는 다른 적절한 보호층은 FET(102B)로부터 제거될 수 있고, FET(102A)는 다른 포토레지스트 층(미도시) 또는 다른 적절한 보호층으로 보호될 수 있으며, 이어서 비보호 FET(102B)의 패시베이션 층(109B) 상에 에피택셜 핀 영역(110B)을 성장시키는 단계가 수행될 수 있다.
일부 실시예에서, 에피택셜 핀 영역(110A-110B)은 (i) 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 초고진공 CVD(UHVCVD), 감압 CVD(RPCVD), 또는 임의의 적절한 CVD와 같은 CVD; (ii) 분자빔 에피택시(MBE) 공정; (iii) 임의의 적절한 에피택셜 공정; 또는 (iv) 이들의 조합에 의해 성장될 수 있다. 일부 실시예에서, 에피택셜 핀 영역(110A-110B)은 에피택셜 성막/부분 에칭 공정에 의해 성장될 수 있으며, 이는 에피택셜 성막/부분 에칭 공정을 적어도 한 번 반복한다. 일부 실시예에서, 에피택셜 핀 영역(110A-110B)은 p-형 또는 n-형일 수 있다. p-형 에피택셜 핀 영역(110A-110B)은 SiGe를 포함할 수 있고, 붕소, 인듐 또는 갈륨과 같은 p-형 도펀트를 사용하여 에피택셜 성장 공정 중에 인-시튜 도핑될 수 있다. p-형 인-시튜 도핑의 경우, 한정되는 것은 아니지만 디보란(B2H6), 삼불화 붕소(BF3), 및/또는 다른 p-형 도핑 전구체와 같은 p-형 도핑 전구체가 사용될 수 있다. n-형 에피택셜 핀 영역(110A-110B)은 실질적인 양의 Ge가 없는 Si을 포함할 수 있고, 인 또는 비소와 같은 n-형 도펀트를 사용하여 에피택셜 성장 공정 중에 인-시튜 도핑될 수 있다. n-형 인-시튜 도핑의 경우, 한정되는 것은 아니지만 포스핀(PH3), 아르신(AsH3) 및/또는 다른 n-형 도핑 전구체와 같은 n-형 도핑 전구체가 사용될 수 있다.
도 3을 참조하면, 335 동작에서, 나노구조 채널 영역이 핀 구조체에 형성된다. 예를 들어, 나노구조 채널 영역(120B, 122B)은 도 10a-13b를 참조로 설명된 바와 같이 폴리실리콘 구조체(112A*-112B*) 아래에 놓인 핀 상부(108A2-108B2)의 영역에 순차적으로 형성될 수 있다. 나노구조 채널 영역(120B, 122B)의 형성 전에, ESL(116)은 도 9a의 구조체 상에 성막될 수 있고, ILD(118)가 ESL(116) 상에 성막될 수 있다.
일부 실시예에서, ESL(116)은 SiNx, SiOx, SiON, SiC, SiCN, BN, SiBN, SiCBN 또는 이들의 조합을 포함하는 재료로 형성될 수 있다. ESL(116)의 형성은 PECVD, 서브 대기압 화학적 기상 성막(SACVD), LPCVD, ALD, 고밀도 플라즈마(HDP), 플라즈마 강화 원자층 성막(PEALD), 분자층 성막(MLD), 플라즈마 임펄스 화학적 기상 성막(PICVD), 또는 다른 적절한 성막 방법을 이용하여 도 9a의 구조체 상에 ESL(116)을 위한 재료층을 블랭킷 성막하는 단계를 포함할 수 있다.
ESL(116)을 위한 재료층의 블랭킷 성막 후에 ILD(118)를 위한 유전체 재료층의 블랭킷 성막이 이루어질 수 있다. 일부 실시예에서, 유전체 재료는 실리콘 산화물일 수 있다. 유전성 재료층은 유동성 유전체 재료(예, 유동성 실리콘 산화물, 유동성 실리콘 질화물, 유동성 실리콘 산질화물, 유동성 실리콘 탄화물 또는 유동성 실리콘 산탄화물)에 적절한 성막 방법을 이용하여 성막될 수 있다. 예를 들어, 유동성 실리콘 산화물은 FCVD 공정을 이용하여 성막될 수 있다. 블랭킷 성막 공정 후에 약 30분 내지 약 120분의 시간 동안 약 200 ℃ 내지 약 700 ℃ 범위의 온도의 증기에서 유전체 재료의 성막된 층의 열 어닐링이 이어질 수 있다. ESL(116), ILD(118), 스페이서(114A-114B) 및 폴리실리콘 구조체(112A*-112B*)의 상부 표면을 도 10a에 예시된 바와 같이 서로 동일 평면화하기 위해 열 어닐링 후에 CMP 공정이 이어질 수 있다. CMP 공정 중에, 하드 마스크 층(742A-742B)이 제거될 수 있다.
CMP 공정에 이어서, FET(102A)의 나노구조 채널 영역(120B)이 도 11b에 예시된 바와 같이 형성될 수 있다. 나노구조 채널 영역(120B)을 형성하는 공정은 (i) 도 10a-10b에 예시된 바와 같이 FET(102B) 상에 포토레지스트 층(1046)을 형성하고, (ii) 도 10a의 구조체로부터 폴리실리콘 구조체(112A*) 및 보호 산화물 층(740A)을 에칭하고, (iii) 도 10a의 구조체로부터 핀 상부(108A2)의 제2 핀 영역(122B)을 에칭하는 순차적인 단계를 포함할 수 있다. 일부 실시예에서, 폴리실리콘 구조체(112A*) 및 보호 산화물 층(740A)은 320 동작에서 설명된 제1, 제2, 제3 및/또는 제4 폴리실리콘 에칭 단계를 사용하여 에칭될 수 있다. 일부 실시예에서, 제2 핀 영역(122B)은 SiGe를 포함할 수 있고, 제2 핀 영역(122B)의 에칭은 Si보다 SiGe에 대해 더 높은 에칭 선택비를 가지는 건식 에칭 공정을 이용하는 단계를 포함할 수 있다. 예를 들어, 할로겐계 화학물은 Si보다 Ge에 대해 더 높은 에칭 선택비를 나타낼 수 있다. 따라서, 할로겐 가스는 Si보다 빨리 SiGe를 에칭할 수 있다. 일부 실시예에서, 할로겐계 화학물은 불소계 및/또는 염소계 가스를 포함할 수 있다. 대안적으로, 제2 핀 영역(122B)의 에칭은 Si보다 SiGe에 대해 더 높은 선택비를 가지는 습식 에칭 공정을 이용하여 도 11b의 구조체를 형성하는 단계를 포함할 수 있다. 예를 들어, 습식 에칭 공정은 황산(H2SO4) 및 과산화수소(H2O2)의 혼합물(SPM) 및/또는 암모니아 하이드록사이드(NH4OH)와 H2O2 및 탈염(DI) 수의 혼합물(APM)을 사용하는 것을 포함할 수 있다. 제2 핀 영역(122B)의 에칭을 위한 파라미터 및 에칭제는 에피택셜 핀 영역(110A) 아래에 있는 핀 영역(120A, 122A)이 제거되지 않도록 조절될 수 있다.
핀 상부(108A2)의 제2 핀 영역(122B)의 에칭 후에, FET(102B)의 나노구조 채널 영역(122B)이 도 12b에 예시된 바와 같이 형성될 수 있다. 나노구조 채널 영역(122B)을 형성하는 공정은 (i) 포토레지스트 층(1046)을 제거하고, (ii) 도 12b에 예시된 바와 같이 나노구조 채널 영역(120A)을 보호하도록 개구(1148)(도 11b에 예시됨) 내에 포토레지스트 층(1250)을 형성하고, (iii) 폴리실리콘 구조체(112B*) 및 보호 산화물 층(740B)을 에칭하고, (iv) 핀 상부(108B2)의 제2 핀 영역(120B)을 에칭하는 순차적인 단계를 포함할 수 있다. 폴리실리콘 구조체(112A*)의 에칭과 유사하게, 폴리실리콘 구조체(112B*) 및 보호 산화물 층(740B)은 320 동작에서 설명된 제1, 제2, 제3 및/또는 제4 폴리실리콘 에칭 단계를 이용하여 에칭될 수 있다. 일부 실시예에서, 제2 핀 영역(120B)은 실질적인 양의 Ge가 없는 Si를 포함할 수 있고, 도 12b의 구조체를 형성하도록 SiGe보다 Si에 대한 에칭 선택비가 더 높은 NH4OH 및 HCl을 포함하는 에칭제를 사용하여 습식 에칭 공정에서 에칭될 수 있다. 핀 영역(120B)의 에칭을 위한 파라미터 및 에칭제는 에피택셜 핀 영역(110B) 하부의 핀 영역(120A, 122A)이 제거되지 않도록 조절될 수 있다. FET(102B)의 나노구조 채널 영역(122B)의 형성에 따라, 포토레지스트 층(1250)이 개구(1148)로부터 제거되어 도 13a-13b의 구조체를 형성할 수 있다.
도 3을 참조하면, 340 동작에서, 게이트-올-라운드(GAA) 구조체 또는 나노시트(NS) 구조체가 나노구조 채널 영역 상에 형성된다. 예를 들어, 게이트 구조체(112A-112B)는 도 13a-13b 및 도 1b-1d를 참조로 설명된 바와 같이 나노구조 채널 영역(120B, 122B) 주위에 둘러싸여 형성될 수 있다. 게이트 구조체(112A-112B)를 형성하는 공정은 (i) 도 13a의 구조체 상에 게이트 유전체 층(128A-128B)을 위한 유전체 재료층을 블랭킷 성막하고, (ii) 유전체 재료층 상에 게이트 일함수 금속층(130A-130B)을 위한 일함수 금속층을 블랭킷 성막하고, (iii) 개구(1148, 1352)가 채워질 때까지 일함수 금속층 상에 게이트 금속 충전층(132A-132B)을 위한 도전 재료층을 블랭킷 성막하는 순차적인 단계를 포함할 수 있다. 일부 실시예에서, 도 1b에 예시된 바와 같이, 유전체 재료층 및 일함수 금속층은 각각 개구(1148, 1352)(도 13b에 예시됨) 내에 동형층(conformal layer)을 형성할 수 있다.
게이트 유전체 층(128A-128B)을 위한 유전체 재료층은 실리콘 산화물을 포함할 수 있고, CVD, 원자층 성막(ALD), 물리적 기상 성막(PVD), e-빔 증발 또는 다른 적절한 공정에 의해 형성될 수 있다. 일부 실시예에서, 유전체 재료층은 (i) 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물의 층, (ii) 예를 들어, 하프늄 산화물(HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2와 같은 하이-k 유전체 재료, (iii) Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu의 산화물을 가지는 하이-k 유전체 재료, 또는 (iv) 이들의 조합을 포함할 수 있다. 하이-k 유전체 층은 ALD 및/또는 다른 적절한 방법에 의해 형성될 수 있다.
일함수 금속층(130A-130B)을 위한 일함수 금속층은 Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, Ag, TaC, TaSiN, TaCN, TiAl, TiAlN, WN, 금속 합금 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 일함수 금속층은 Al-도핑된 Ti, Al-도핑된 TiN, Al-도핑된 Ta 또는 Al-도핑된 TaN과 같은 Al-도핑된 금속을 포함할 수 있다. 일함수 금속층은 ALD, CVD, PVD, 도금 또는 이들의 조합과 같은 적절한 공정을 이용하여 성막될 수 있다. 게이트 전극(132)을 위한 도전 재료층은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, Cu, W, Co, Ni, TiC, TiAlC, TaAlC, 금속 합금 및/또는 이들의 조합을 포함할 수 있고, ALD, PVD, CVD 또는 다른 적절한 성막 공정에 의해 형성될 수 있다. 유전체 재료, 일함수 금속 및 도전 재료의 성막된 층은 도 1a의 구조체를 형성하기 위해 CMP 공정에 의해 평탄화될 수 있다. CMP 공정은 도 1a-1d에 예시된 바와 같이 ILD 층(118)의 상부 표면과 게이트 유전체 층(128A-128B), 게이트 일함수 금속층(130A-130B) 및 게이트 금속 충전층(132A-132B)의 상부 표면을 실질적으로 동일 평면화할 수 있다.
게이트 구조체(112A-112B)의 형성 후에는 명확성을 위해 예시되지 않은 S/D 접촉부, 게이트 접촉부, 비아, 상호 접속 금속층, 유전체 층, 패시베이션 층 등과 같은 다른 요소가 형성될 수 있다.
본 개시 내용은 FET 소자(예, FET(102A-102B))의 능동 영역(예, 나노구조 채널 영역(120B, 122B))의 저항을 감소시키기 위한 예시적인 구조체 및 방법을 제공한다. 능동 영역의 저항을 감소시키는 것은 FET 소자의 구동 전류를 증가시켜 FET 소자 성능을 향상시킬 수 있다.
예시적인 구조체 및 방법은 FET 소자의 능동 영역 상에 패시베이션 층(109A-109B)을 제공하여 능동 영역의 표면 품질을 향상시킨다. 패시베이션 층(109A-109B)으로 표면 결함을 완화함으로써 표면 품질이 향상될 수 있다. 능동 영역의 표면 결함은 능동 영역의 표면 상의 댕글링 본드에 의해 생성된 공공의 형태일 수 있다. 공공은 동작 중에 FET 소자의 능동 영역을 통해 이동하는 전하 캐리어를 포획하여 FET 소자의 구동 전류를 감소시킬 수 있다. 패시베이션 층(109A-109B)은 이러한 댕글링 본드와 반응하여 능동 영역 상의 댕글링 본드-유도 표면 결함을 감소시키거나 제거할 수 있다. 패시베이션 층(109A-109B)을 가지는 FET 소자의 능동 영역 상에서 이러한 표면 결함을 제거하는 것은 능동 영역에 이러한 패시베이션 층이 없는 FET 소자의 구동 전류에 비해 FET 소자의 구동 전류를 약 20% 내지 약 50% 개선할 수 있다.
일부 실시예에서, 반도체 소자는 기판, 기판 상에 배치된 제1 및 제2 소스/드레인(S/D) 영역, 상기 제1 및 제2 S/D 영역 사이에 배치된 나노구조 채널 영역, 패시베이션 층 및 상기 나노구조 채널 영역을 감싸는 나노시트(NS) 구조체를 포함한다. 각각의 S/D 영역은 교번 구성으로 배열된 제1 및 제2 반도체 층의 스택 및 상기 제1 및 제2 반도체 층의 스택 상에 배치된 에피택셜 영역을 가진다. 패시베이션 층의 제1 부분은 에피택셜 영역과 제1 및 제2 반도체 층의 스택 사이에 배치되고, 상기 패시베이션 층의 제2 부분은 나노구조 채널 영역의 측벽 상에 배치된다.
일부 실시예에서, 반도체 소자는 기판 상에 배치된 제1 핀 구조체, 상기 핀 구조체 주위에 둘러싸여 있는 제1 패시베이션 층, 상기 제1 패시베이션 층 상에 배치된 제1 도전형의 제1 에피택셜 영역을 가지는 제1 전계 효과 트랜지스터(FET)를 포함한다. 반도체 소자는 기판 상의 제1 핀 구조체에 인접하게 배치된 제2 핀 구조체, 제2 핀 구조체를 감싸는 제2 패시베이션 층 및 상기 제2 패시베이션 상에 배치된 제2 도전형의 제2 에피택셜 영역을 가지는 제2 FET를 더 포함하며, 제1 및 제2 도전형은 서로 상이하다.
일부 실시예에서, 반도체 소자를 제조하는 방법은 기판 상에 교번 구성으로 배열된 제1 및 제2 반도체 층의 스택으로 핀 구조체를 형성하는 단계, 상기 핀 구조체 및 상기 기판 상에 패시베이션 층을 성막하는 단계, 상기 핀 구조체의 제1 부분 상에 에피택셜 영역을 형성하는 단계, 상기 핀 구조체의 제2 부분에 나노구조 채널 영역을 형성하는 단계, 상기 나노구조 채널 영역 주위에 둘러싸여 있는 나노시트(NS) 구조체를 형성하는 단계를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
반도체 소자로서,
기판;
상기 기판 상에 배치된 제1 및 제2 소스/드레인(S/D) 영역 - 상기 S/D 영역 각각은 교번 구성으로 배열된 제1 및 제2 반도체 층의 스택 및 상기 제1 및 제2 반도체 층의 스택 상에 배치된 에피택셜 영역을 포함함 -;
상기 제1 및 제2 S/D 영역 사이에 배치된 나노구조 채널 영역;
패시베이션 층으로서, 상기 패시베이션 층의 제1 부분은 상기 에피택셜 영역과 상기 제1 및 제2 반도체 층의 스택과의 사이에 배치되고, 상기 패시베이션 층의 제2 부분은 상기 나노구조 채널 영역의 측벽 상에 배치된, 상기 패시베이션 층; 및
상기 나노구조 채널 영역 주위에 둘러싸여 있는 나노시트(nanosheet; NS) 구조체
를 포함하는 것인 반도체 소자.
[실시예 2]
실시예 1에 있어서,
상기 패시베이션 층의 제1 부분은 상기 제1 및 제2 반도체 층의 스택 주위에 둘러싸여 있는 것인 반도체 소자.
[실시예 3]
실시예 1에 있어서,
상기 에피택셜 영역은 상기 제1 및 제2 반도체 층의 스택 주위에 둘러싸여 있는 것인 반도체 소자.
[실시예 4]
실시예 1에 있어서,
상기 NS 구조체의 측벽 상에 배치된 스페이서를 더 포함하고, 상기 패시베이션 층의 제1 부분은 상기 스페이서 아래로 연장되는 것인 반도체 소자.
[실시예 5]
실시예 1에 있어서,
상기 패시베이션 층의 제1 부분은 상기 나노구조 채널 영역 중 적어도 하나와 상기 NS 구조체와의 사이에서 연장되는 것인 반도체 소자.
[실시예 6]
실시예 1에 있어서,
상기 패시베이션 층의 제2 부분은 상기 나노구조 채널 영역과 상기 나노구조 채널 영역 주위에 둘러싸여 있는 상기 NS 구조체의 게이트 유전체 층과의 사이에 배치된 것인 반도체 소자.
[실시예 7]
실시예 1에 있어서,
얕은 트렌치 분리(STI) 영역을 더 포함하고, 상기 패시베이션 층의 제3 부분은 상기 STI 영역과 상기 기판과의 사이에 배치되는 것인 반도체 소자.
[실시예 8]
실시예 1에 있어서,
상기 패시베이션 층은 질화물, 불화물, 염화물, 또는 황화물의 층을 포함하는 것인 반도체 소자.
[실시예 9]
반도체 소자로서,
제1 전계 효과 트랜지스터(FET); 및
제2 FET
를 포함하고,
상기 제1 FET는,
기판 상에 배치된 제1 핀 구조체,
상기 핀 구조체 주위에 둘러싸여 있는 제1 패시베이션 층, 및
상기 제1 패시베이션 층 상에 배치된 제1 도전형의 제1 에피택셜 영역
을 포함하고,
상기 제2 FET는,
상기 기판 상의 상기 제1 핀 구조체에 인접하게 배치된 제2 핀 구조체,
상기 제2 핀 구조체 주위에 둘러싸여 있는 제2 패시베이션 층, 및
상기 제2 패시베이션 층 상에 배치된 제2 도전형의 제2 에피택셜 영역 - 상기 제1 도전형과 상기 제2 도전형은 서로 상이함 -
을 포함하는 것인 반도체 소자.
[실시예 10]
실시예 9에 있어서,
상기 제1 및 제2 패시베이션 층은 패시베이션 층의 일부인 것인 반도체 소자.
[실시예 11]
실시예 9에 있어서,
상기 제1 FET는 제1 반도체 재료를 가지는 제1 나노구조 채널 영역을 더 포함하고,
상기 제2 FET는 상기 제1 반도체 재료와 상이한 제2 반도체 재료를 가지는 제2 나노구조 채널 영역을 더 포함하는 것인 반도체 소자.
[실시예 12]
실시예 11에 있어서,
상기 제1 FET는 상기 제1 나노구조 채널 영역 주위에 둘러싸여 있는 제1 나노시트(NS) 구조체를 더 포함하고,
상기 제2 FET는 상기 제2 나노구조 채널 영역 주위에 둘러싸여 있는 제2 게이트-올-어라운드 구조체를 더 포함하는 것인 반도체 소자.
[실시예 13]
실시예 12에 있어서,
상기 제1 패시베이션 층은 상기 제1 NS 구조체와 상기 제1 나노구조 채널 영역과의 사이에 배치되는 것인 반도체 소자.
[실시예 14]
실시예 11에 있어서,
상기 제1 및 제2 핀 구조체는 각각 상기 제1 및 제2 반도체 재료의 스택을 포함하는 것인 반도체 소자.
[실시예 15]
반도체 소자를 제조하는 방법으로서,
기판 상에 교번 구성으로 배열된 제1 및 제2 반도체 층의 스택을 가지는 핀 구조체를 형성하는 단계;
상기 핀 구조체 및 상기 기판 상에 패시베이션 층을 성막하는 단계;
상기 핀 구조체의 제1 부분 상에 에피택셜 영역을 형성하는 단계;
상기 핀 구조체의 제2 부분에 나노구조 채널 영역을 형성하는 단계; 및
상기 나노구조 채널 영역 주위에 둘러싸여 있는 나노시트(NS) 구조체를 형성하는 단계
를 포함하는 것인 반도체 소자를 제조하는 방법.
[실시예 16]
실시예 15에 있어서,
상기 패시베이션 층을 성막하는 단계는 상기 제1 및 제2 반도체 층의 스택의 상부 및 측면 상에 질화물, 불화물, 염화물, 또는 황화물의 층을 블랭킷 성막하는 단계를 포함하는 것인 반도체 소자를 제조하는 방법.
[실시예 17]
실시예 15에 있어서,
상기 핀 구조체의 제2 부분에 나노구조 채널 영역을 형성하는 단계는 상기 핀 구조체의 제2 부분에 상기 제2 반도체 층의 일부를 에칭하는 단계를 포함하는 것인 반도체 소자를 제조하는 방법.
[실시예 18]
실시예 15에 있어서,
상기 에피택셜 영역을 형성하는 단계는 상기 NS 구조체에 의해 커버되지 않은 상기 제1 및 제2 반도체 층의 스택의 상부 및 측면 상에 상기 에피택셜 영역을 성장시키는 단계를 포함하는 것인 반도체 소자를 제조하는 방법.
[실시예 19]
실시예 15에 있어서,
상기 패시베이션 층 상에 보호 산화물 층을 블랭킷 성막하는 단계를 더 포함하는 것인 반도체 소자를 제조하는 방법.
[실시예 20]
실시예 19에 있어서,
상기 보호 산화물 층 상에 폴리실리콘 구조체를 형성하는 단계를 더 포함하는 것인 반도체 소자를 제조하는 방법.

Claims (10)

  1. 반도체 소자로서,
    기판;
    상기 기판 상에 배치된 제1 및 제2 소스/드레인(S/D) 영역 - 상기 S/D 영역 각각은 교번 구성으로 배열된 제1 및 제2 반도체 층의 스택 및 상기 제1 및 제2 반도체 층의 스택 상에 배치된 에피택셜 영역을 포함함 -;
    상기 제1 및 제2 S/D 영역 사이에 배치된 나노구조 채널 영역;
    패시베이션 층으로서, 상기 패시베이션 층의 제1 부분은 상기 에피택셜 영역과 상기 제1 및 제2 반도체 층의 스택과의 사이에 배치되고, 상기 패시베이션 층의 제2 부분은 상기 나노구조 채널 영역의 측벽 상에 배치된, 상기 패시베이션 층; 및
    상기 나노구조 채널 영역 주위를 둘러싸는 나노시트(nanosheet; NS) 구조체
    를 포함하는 것인 반도체 소자.
  2. 제1항에 있어서,
    상기 패시베이션 층의 제1 부분은 상기 제1 및 제2 반도체 층의 스택 주위를 둘러싸는 것인 반도체 소자.
  3. 제1항에 있어서,
    상기 에피택셜 영역은 상기 제1 및 제2 반도체 층의 스택 주위를 둘러싸는 것인 반도체 소자.
  4. 제1항에 있어서,
    상기 NS 구조체의 측벽 상에 배치된 스페이서를 더 포함하고, 상기 패시베이션 층의 제1 부분은 상기 스페이서 아래로 연장되는 것인 반도체 소자.
  5. 제1항에 있어서,
    상기 패시베이션 층의 제1 부분은 상기 나노구조 채널 영역 중 적어도 하나와 상기 NS 구조체와의 사이에서 연장되는 것인 반도체 소자.
  6. 제1항에 있어서,
    상기 패시베이션 층의 제2 부분은 상기 나노구조 채널 영역과 상기 나노구조 채널 영역 주위를 둘러싸는 상기 NS 구조체의 게이트 유전체 층과의 사이에 배치된 것인 반도체 소자.
  7. 제1항에 있어서,
    얕은 트렌치 분리(STI) 영역을 더 포함하고, 상기 패시베이션 층의 제3 부분은 상기 STI 영역과 상기 기판과의 사이에 배치되는 것인 반도체 소자.
  8. 제1항에 있어서,
    상기 패시베이션 층은 질화물, 불화물, 염화물, 또는 황화물의 층을 포함하는 것인 반도체 소자.
  9. 반도체 소자로서,
    제1 전계 효과 트랜지스터(FET); 및
    제2 FET
    를 포함하고,
    상기 제1 FET는,
    기판 상에 배치된 제1 핀 구조체,
    상기 핀 구조체 주위를 둘러싸는 제1 패시베이션 층, 및
    상기 제1 패시베이션 층 상에 배치된 제1 도전형의 제1 에피택셜 영역
    을 포함하고,
    상기 제2 FET는,
    상기 기판 상의 상기 제1 핀 구조체에 인접하게 배치된 제2 핀 구조체,
    상기 제2 핀 구조체 주위를 둘러싸는 제2 패시베이션 층, 및
    상기 제2 패시베이션 층 상에 배치된 제2 도전형의 제2 에피택셜 영역 - 상기 제1 도전형과 상기 제2 도전형은 서로 상이함 -
    을 포함하는 것인 반도체 소자.
  10. 반도체 소자를 제조하는 방법으로서,
    기판 상에 교번 구성으로 배열된 제1 및 제2 반도체 층의 스택을 가지는 핀 구조체를 형성하는 단계;
    상기 핀 구조체 및 상기 기판 상에 패시베이션 층을 성막하는 단계;
    상기 핀 구조체의 제1 부분 상에 에피택셜 영역을 형성하는 단계;
    상기 핀 구조체의 제2 부분에 나노구조 채널 영역을 형성하는 단계; 및
    상기 나노구조 채널 영역 주위를 둘러싸는 나노시트(NS) 구조체를 형성하는 단계
    를 포함하는 것인 반도체 소자를 제조하는 방법.
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