KR20000011703A - 하이-ｋ유전체를포함하는게이트스택형성방법 - Google Patents

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하탄가디서닐브이.
브라운조지에이.
베반말콤제이.
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윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

실효 전기 두께를 감소시킨 게이트 유전체를 포함하는 게이트 스택(104)을 제공한다. 얇은 (예를 들어, 15Å이하) 실리콘 이산화물층을 기판(102) 상에 형성한다. 실리콘 이산화물층을 원격 플라즈마 질화 처리하여 내산화성인 실리콘-산질화물층(106)을 생성한다. 실리콘-산질화물층(106)을 추가로 산화시킬 필요없이 산소 함유 하이-K 유전체(108)를 층(106) 위에 형성한다. 이어서, 게이트 전극(110)이 하이-K 유전체층(108) 위에 형성된다.

Description

하이-Ｋ 유전체를 포함하는 게이트 스택 형성 방법{A METHOD FOR GATE-STACK FORMATION INCLUDING A HIGH-K DIELECTRIC}
본 발명은 MOSFET 트랜지스터에 관한 것으로 더 상세히는, 유전율 K가 큰 (이하, 하이-K라고 함) 게이트 유전체를 포함하는 게이트 스택 형성(gate stack formation)에 관한 것이다.
현재, 반도체 디바이스들을 축소시켜, 고속이며 전력 소비가 적은 디바이스들을 반도체 칩 상에 고밀도로 제공하는 것에 대한 요구가 급속히 증대하고 있다. 적절한 디바이스 성능을 달성하기 위해서는 수평 디멘젼으로 뿐만아니라 수직 디멘젼으로도 디바이스 스케일링(device scaling)이 필요하다. 이러한 수직 스케일링은 게이트 유전체의 실효 전기 두께를 감소시켜 바람직한 디바이스 성능을 제공하게 된다.
바람직한 게이트 유전체 재료로서 실리콘 이산화물(silicon dioxide)을 사용하여 왔다. 그러나, 새로운 기술에서는 실리콘 이산화물의 실효 두께를 현재 고려되는 제한 (예를 들면, 10Å) 미만으로 요구하고 있다. 따라서, 탄탈륨 펜트옥사이드(tantalum pentoxide)와 바륨-스트론티윰-티탄산염(barium-strontium-titanate)과 같은 하이-K 재료를 사용하는 것이 중요하다. 하이-K 재료를 사용하면 실효 전기 두께는 낮아지는 반면 물리적 두께는 더 커진다.
불행하게도, 고려 대상인 하이-K 재료의 대부분은 산소를 함유하거나 및/또는 산소 분위기에서 형성된다. 따라서, 이러한 형성 공정 동안, 실리콘 이산화물이 하이-K 유전체와 기판 사이의 기판의 표면 상에 형성된다. 실리콘 이산화물의 두께로 인해, 하이-K 재료를 사용하여 얻어지는 대부분의 장점이 손실된다.
또한 하이-K 유전체는 축적 캐패시터 셀 유전체와 같은 메모리 애플리케이션용으로도 평가된다. 종래 기술의 애플리케이션에서, 하이-K 유전체 형성시 암모늄 질화 처리(ammonium nitridation)를 이용하여 실리콘 상에 장벽으로서 질화물층을 형성하고 또한 산화시키게 된다. 이어서, 하이-K 재료가 질화물 장벽층 위에 형성된다. 그러나, 질화물 장벽층은 인터페이스 상태 밀도(interface state density)가 높아 게이트 유전체 애플리케이션에 손실을 주게 된다.
본 발명은 하이-K 유전체 형성에 앞서 얇은 실리콘 이산화물층의 원격 플라즈마 질화 처리(Remote Plasma Nitridation: RPN)를 이용한다. 이러한 RPN은 하이-K 유전체 형성 동안 산화를 방지하여 얇은 실효 전기 두께를 갖는 게이트 유전재로 된다.
본 발명의 장점은 실효 전기 두께가 감소된 게이트 유전체를 제공하는 데 있다.
본 발명의 상기 및 다른 장점들은 첨부된 도면을 참조로 한 다음의 설명에서분명해질 것이다.
도 1은 본 발명에 따른 게이트 유전체를 갖는 트랜지스터의 단면도.
도 2a 내지 2d는 도 1의 트랜지스터 제조 공정을 도시하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
108 : 유전체층
114 : 게이트 스택
116 : 드레인 확장 영역
117 : 측벽
118 : 실리콘 이산화물층
이하 본 발명을 0.1 미크론 MOSFET 트랜지스터와 연관하여 기술하기로 한다. 본 발명에서 디바이스를 적당하게 스케일링함으로써 구해진 장점은 트랜지스터의 크기가 다를 경우에도 적용될 수 있음은 당업자에게 분명하다. 또한 이러한 장점은 소스/드레인 영역이 확장된 트랜지스터들과 같이 이하에서 기술된 것과는 다른 트랜지스터 구조에도 적용될 수도 있다.
도 1에서 본 발명에 따른 게이트 스택(104)을 갖는 MOSFET 트랜지스터(100)를 도시하고 있다. 트랜지스터(100)은 반도체 바디(102)에 위치되어 있고 아이솔레이션 영역(112)에 의해 다른 트랜지스터(도시 안됨)로부터 분리되어 있다. 도시된 바와 같이 아이솔레이션 영역(112)은 얕은 트렌치 아이솔레이션(shallow trench isolation)이다. 그러나, 공지된 다른 아이솔레이션 메카니즘을 대안적으로 사용할 수도 있다. 소스/드레인 영역(114)와 드레인 확장 영역(116)은 게이트 스택(104)과 대향하여 반도체 바디(102)에 위치되어 있다.
게이트 스택(104)은 다층 게이트 유전체를 포함한다. 제1층은 실리콘 산질화물층(silicon-oxynitride layer)(106)이다. 이것의 물리적인 두께는 15Å 정도이고 유전율은 실리콘 이산화물의 유전율(4 이하)보다 크고 실리콘 질화물의 유전율(7 이하)보다 적다. 실리콘 질화물층(106)을 덮고 있는 것은 하이-K 유전체층(108)이다. 본원에서 사용된 하이-K는 유전율이 10보다 큰 유전체 재료를 의미하는 것이다. 층(108)은 통상적으로 Ta205,BaTiO3, TiO2, CeO2및 BST 등의 산소 함유 하이-K 유전체 재료를 포함한다. 그러나, 층(108)은 대안적으로 다른 소스로부터의 산소를 이러한 환경에 투입시키는 처리를 사용하여 형성되는 하이-K 재료를 포함할 수 있다. 하이-K 층(108)의 두께는 대략 90Å 정도이다. 그리하여, 게이트 유전체로 된 전체 실효 전기 두께는 15 내지 20 Å 정도의 실리콘 이산화물이다.
또한 게이트 스택(104)은 하이-K층(108)을 덮고 있는 게이트 전극(110)을 더 포함한다. 게이트 전극(110)은 바람직하게는 폴리실리콘과 같은 금속을 포함하여 산소 함유 하이-K 유전체 위에 실리콘 이산화물로 된 층을 형성하기 쉽다. 선택된 금속은 프로세스 통합(process integration)이라하는 개념으로 유전체층(108)에 매칭될 필요가 있고 그 동작 함수는 궁극적으로는 장치의 임계 전압을 나타낸다. 예를 들어, 게이트 전극(110)은 TiN과 같은 장벽층과 접속되어 있는 텡스텐, 알루미늄, 또는 구리를 포함할 수 있다. 바람직한 실시예에서, 하이-K 유전체층(108)은 Ta2O5를 포함하고 게이트 전극(110)은 티타늄 질화물(TiN)층을 덮고 있는 텅스텐(W)층을 포함한다.
이하 본 발명의 실시예에 따른 게이트 스택(104)을 형성하기 위한 방법을 설명하기로 한다. 도 2a에 도시된 바와 같이 얇은 실리콘 이산화물층(118)을 반도체 바디(102)의 표면 위에 형성한다. 층(118)은 15Å 정도의 두께를 갖는다. 층(118)은 가능한한 얇은 연속하는 산화물층을 얻을 수 있다. 층(118)의 최대 두께는 최종 게이트 유전체의 바람직한 전기적 두께에 좌우된다. 실제 사용에 있어서, 이는 0.10 미크론 기술에 대해 15 내지 20Å 일 수 있다.
도 2b를 참조하면, 실리콘 이산화물층(118)을 원격 플라즈마 질화(RPN) 처리시킨다. RPN 처리는 층(118)을 실리콘 이산화물로부터 실리콘-산질화물층(106)으로 변환한다. 층(106)의 실효 전기 두께는 재료의 유전율이 변화됨에 따라 감소된다. 실리콘-산질화물층(106)은 15Å 정도의 물리적 두께를 갖고 유전율은 실리콘 이산화물의 유전율(4 이하)보다 크고 실리콘 질화물의 유전율(7 이하)보다 적다.
플라즈마용의 질소 소스는 N2또는 NH3등의 전구체(precursor)를 포함하는 질소, 또는 불활성 가스(He, Ar 등) 또는 산화 가스(NO, N2O, O2)와의 혼합물일 수 있다. 이 플라즈마는 바람직하게는 고밀도의 플라즈마이다. 이 플라즈마는 다수의 소스들 중 하나에 의해 생성될 수 있다. 예를 들어, 다음의 소스 즉, 헬리콘(helicon), 헬리컬 공진기(helical resonator), 전자 사이클로트론 공진(electron-cyclotron resonance)들 중 하나를 사용하여 유도 결합될 수 있다. 기판(102)은 언바이어스(unbiased)되어 이온화된 기판이 플라즈마 전위(20V 정도)에 의해 가속된 다음 실리콘 이산화물층(118) 면내로 주입된다. 바이어스를 기판(102)에 인가하여 플라즈마로부터 이온을 가속화하여 이들을 기판 내로 깊게 주입할 수 있게 된다. DC 또는 RF 바이어스중 하나를 기판(102)에 인가할 수 있다. 예로서, 다음과 같은 프로세스 조건이 사용될 수 있다:
1 x 1010내지 1 x 1012정도의 플라즈마 밀도; 1 내지 100 sccm의 질소 플로우(nitrogen flow); 1 내지 50 mTorr 정도의 압력; 77K 내지 773K(500℃) 범위의 온도, 0 내지 50V 범위의 기판 바이어스, 및 10 내지 60초 범위의 기간.
RPN 처리 후, 하이-K 유전체층(108)이 도 2c에 도시된 바와 같이 실리콘-산질화물층(106) 위에 형성된다. 이 층(108)은 통상적으로 Ta205,BaTiO3, TiO2, CeO2또는 BST 등의 고유전율 재료를 함유하는 산소를 포함할 것이다. 그러나, 층(108)은 대안적으로 산소를 다른 소스로부터 이러한 환경에 주입시키는 프로세스를 사용하여 형성되는 하이-K 유전재를 포함할 수 있다. 하이-K 유전체층(108)을 형성하기 위한 방법은 사용된 재료에 따라 변화될 것이다. 현재 이러한 많은 재료들을 피착시키기 위해 개선된 방법이 개발되고 있다.
본 발명의 바람직한 실시예에서, Ta2O5가 층(108)으로서 사용된다. 이는 LPCVD 프로세스를 사용하여 다음의 방법으로 형성될 수 있다. RPN 처리 이후, 장치는 저온(예를 들어, 300℃ 이하)의 퍼니스에 로딩된다. 웨이퍼는 바람직하게는 끝에 측면 더미 웨이퍼를 갖고 링 모양의 보트의 슬롯에 번갈아 위치한다. 이 보트와 측면 더미 웨이퍼는 적어도 100 Å의 TaO5로 코팅되어야 하는 데 그렇지않으면 두께 균일성에 문제가 있을 수 있다.
로딩 이후, 퍼니스 펌프를 정화시키고 온도를 피착 온도(즉, 410 내지 450℃ 정도)로 상승시켜 반응 가스가 도입되기 전에 안정화시킨다. 가열 단계 동안 캐리어 가스로서 N2또는 NH3를 사용할 수 있다. NH3는 표면을 질화된 상태로 유지할 수 있다.
다음 금속 유기 소스(metalorganic source)는 저압에서 산소와 반응시켜 피착시킨다. 금속 유기 소스는 탄탈륨 펜타에톡사이드(TAETO) 또는 탄탈륨 테트라에톡사이드(TATDMAE)를 포함한다. 탄탈륨 소스는 점성의 액체이고 N2가스와 같은 캐리어 가스에 의해 버블러에 제공되어 기포를 발생시켜 탄탈륨을 퍼니스에 실어나를 수 있다. 그러나, 버블러는 120 내지 150℃ 범위에서 동작되어야 하여 장기간의 안정성이 문제가 될 수 있다. 바람직한 전송 기술로서 정의 변위(positive displacement) 또는 CVD 펌프를 사용한다. 그러면 탄탈륨 소스는 가열된 증발기에 의해 분배되어 N2등의 캐리어 가스와 혼합된 다음 퍼니스로 전달된다. 또는, 탄탈륨 소스는 이 소스액을 가열된 증발기에 투입하는 유동성의 MFC(mass flow controller)를 통해 제공될 수 있다.
예시적인 피착 조건은 다음과 같다:
압력: 0.1 내지 1 Torr(통상 0.2-0.3 Torr)
TAETO 플로우: 0.1 내지 1.0cc/min(통상 0.2-0.4 cc/min)
O2플로우: 500 내지 1000 sccm(통상 1000 sccm)
N2캐리어 플로우: 500 내지 1000 sccm(통상 750 sccm)
온도: 410- 450℃
시간: 10-15Å/min의 성장율로 10분 정도.
피착 이후, 퍼니스관은 온도를 낮추어 냉각되기 전에 TAETO가 있으면 이를 제거하도록 주기적으로 정화시켜 챔버를 대기압 상태로 되돌려놓는다. 전체 프로세스에 대략 3-4 시간 소요된다. 또는, RTP 프로세스는 400 내지 500℃의 온도 및 단기간에 사용될 수 있다.
하이-K층(108)은 선택적 어닐링으로 이어져 누설을 감소시켜 건실한 인터페이스를 제공하도록 형성될 수 있다. 예를 들어, 장치는 RTA 시스템에서 2분 정도의 기간 동안 또는 퍼니스에서 30분 정도 동안 800℃ 정도 온도의 질소에서 어닐링될 수 있다.
도 2d를 참조하면, 게이트 전극(110)이 하이-K층(108)에 피착된다. 게이트 전극(110)은 바람직하게는 금속을 포함한다. 선택된 금속은 유전체층(108)에 매칭될 필요가 있다. 예를 들면, 게이트 전극(110)은 장벽 TiN층을 따라 텅스텐, 알루미늄 또는 구리로 된 스택(stack)을 포함할 수 있다. 바람직한 실시예에서, 게이트 전극(110)은 대략 200 Å 정도의 두께를 갖는 티타늄-질화물(TiN)층을 덮고 있는 대략 800 Å 정도의 두께의 텅스텐(W)층을 포함한다.
결국, 게이트 전극 재료(110), 하이-K층(108) 및 실리콘 산질화물층(106)을 패터닝 및 에칭하여 도 1에 도시된 바와 같이 게이트 스택(104)을 형성한다. 트랜지스터(100)의 제조는 드레인 확장 영역(116)을 주입하고, 유전체를 피착 및 에칭하여 측벽 스페이서(117)를 형성하고, 소스/드레인 영역(114)을 주입함으로써 완료된다.
이상에서 설명한 바와 같이 본 발명은 종래 기술의 애플리케이션에서, 하이-K 재료가 질화물 장벽층 위에 형성되지만 질화물 장벽층의 인터페이스 상태 밀도)가 높아 게이트 유전체 애플리케이션에 손실을 주게 되는 문제점을 해결하기 위해, 하이-K 유전체 형성에 앞서 얇은 실리콘 이산화물층을 원격 플라즈마 질화 처리시켜 하이-K 유전체 형성 동안 산화를 방지하여 실효 전기 두께가 감소된 게이트 유전체를 제공할 수 있다.
본 발명이 상술한 실시예를 참조하여 기술되었지만, 이러한 설명이 제한적 의미로 해석되어서는 안된다. 본 발명의 상술한 실시예를 변경 및 조합한 다른 실시예가 가능함은 당업자에게 분명하다. 따라서 첨부된 청구범위에 의해 이러한 변형 또는 실시예들을 포함할 수 있음은 물론이다.

Claims (11)

  1. 집적 회로 제조 방법에 있어서,
    반도체 바디 위에 실리콘 이산화물층(silicon dioxide layer)을 형성하는 단계;
    상기 실리콘 이산화물층을 원격 플라즈마 질화 처리(remote plasma nitridation)시켜 상기 실리콘 이산화물층을 실리콘-산질화물층(silicon-oxynitride layer)으로 변환시키는 단계;
    상기 실리콘-산질화물층 위에 10보다 큰 유전율을 갖는 하이-K 유전체층(high-K dielectric layer)을 형성하는 단계;
    상기 하이-K 유전체층 위에 금속층을 형성하는 단계; 및
    상기 금속층, 상기 하이-K 유전체층, 및 상기 실리콘 산질화물층을 패터닝 및 에칭하여 게이트 스택을 형성하는 단계
    를 포함하는 집적 회로 제조 방법.
  2. 제1항에 있어서, 상기 실리콘 이산화물층은 20 Å 미만의 두께를 갖는 집적 회로 제조 방법.
  3. 제1항에 있어서, 상기 하이-K 유전체층은 Ta205,BaTiO3, TiO2, CeO2및 BST로 구성된 그룹에서 선택된 재료를 포함하는 집적 회로 제조 방법.
  4. 제1항에 있어서, 상기 금속층은 티타늄-질화물층을 덮고 있는 텅스텐층을 포함하는 집적 회로 제조 방법.
  5. 제1항에 있어서, 상기 원격 플라즈마 질화 처리는 N2또는 NH3로 구성된 그룹에서 선택된 전구체(precursor)를 포함하는 질소, 또는 상기 질소와 불활성 가스 또는 산화 가스의 혼합물을 사용하는 집적 회로 제조 방법.
  6. 제1항에 있어서, 상기 원격 플라즈마 질화 처리는 1 내지 50 mTorr의 범위의 압력에서 실시되는 집적 회로 제조 방법.
  7. 제1항에 있어서, 상기 원격 플라즈마 질화 처리는 1 x 1010내지 1 x 1012범위의 플라즈마 밀도를 포함하는 집적 회로 제조 방법.
  8. 제1항에 있어서, 상기 원격 플라즈마 질화 처리는 1 내지 100 sccm 범위의 질소 플로우(nitrogen flow)를 포함하는 집적 회로 제조 방법.
  9. MOSFET 트랜지스터에 있어서,
    반도체 바디를 덮고 있으며 실리콘-산질화물층과 산소 함유 고유전율 재료층을 포함하는 다층 게이트 유전체;
    상기 다층 게이트 유전체를 덮고 있는 금속 게이트 전극;
    상기 게이트 전극의 제1측 상에 있는 소스 영역; 및
    상기 게이트 전극의 제2측 상에 있는 드레인 영역
    을 포함하는 MOSFET 트랜지스터.
  10. 제9항에 있어서, 상기 실리콘-산질화물층은 20Å 미만의 두께를 갖는 MOSFET 트랜지스터.
  11. 제9항에 있어서, 상기 고유전율층은 Ta205,BaTiO3, TiO2, CeO2및 BST로 구성된 그룹에서 선택된 재료를 포함하는 MOSFET 트랜지스터.
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