CN112103290A - 半导体器件和制造半导体器件的方法 - Google Patents

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Abstract

本公开涉及半导体器件和制造半导体器件的方法。该半导体器件包括：在衬底上的着落焊盘；在着落焊盘上并连接到着落焊盘的下电极，该下电极包括外部分和在外部分内部的内部分，该外部分包括第一区域和第二区域；在下电极上以沿着外部分的第一区域延伸的电介质膜；以及在电介质膜上的上电极，其中下电极的外部分包括金属掺杂剂，外部分的第一区域中的金属掺杂剂的浓度不同于外部分的第二区域中的金属掺杂剂的浓度。

Description

半导体器件和制造半导体器件的方法
技术领域
本公开涉及半导体器件和制造半导体器件的方法，更具体地，涉及使用电容器作为数据存储元件的半导体器件和制造该半导体器件的方法。
背景技术
为了支持朝着大容量和高度集成的半导体器件的最新趋势，半导体器件的设计规则和最小特征尺寸正不断地减小。这样的趋势特别适用于半导体存储器件，例如动态随机存取存储器(DRAM)。例如，为了使DRAM正常工作，可能需要每个单元具有超过预定水平的电容。
发明内容
根据本公开的一实施方式，提供了一种半导体器件，其包括：在衬底上的着落焊盘；在着落焊盘上并连接到着落焊盘的下电极，该下电极包括外部分和在外部分内部的内部分，该外部分包括第一区域和第二区域；在下电极上以沿着外部分的第一区域延伸的电介质膜；以及在电介质膜上的上电极，其中下电极的外部分包括金属掺杂剂，外部分的第一区域中的金属掺杂剂的浓度不同于外部分的第二区域中的金属掺杂剂的浓度。
根据本公开的另一实施方式，提供了一种半导体器件，其包括：设置在衬底上的着落焊盘；下电极，设置在着落焊盘上并连接到着落焊盘，并且在衬底的厚度方向上延伸；与下电极的部分接触的至少一个支撑图案；电介质膜，沿着下电极的外表面和所述至少一个支撑图案的外表面延伸；以及设置在电介质膜上的上电极，其中下电极包括金属掺杂剂，下电极的外表面至少部分地掺有金属掺杂剂，在下电极的外表面的在下电极与电介质膜之间的部分中的金属掺杂剂的浓度高于在下电极的外表面的在下电极与所述至少一个支撑图案之间的部分中的金属掺杂剂的浓度。
根据本公开的又一实施方式，提供了一种半导体器件，其包括：设置在衬底上的着落焊盘；蚀刻停止膜，设置在着落焊盘上以暴露着落焊盘的部分；第一支撑图案，设置在蚀刻停止膜上以与蚀刻停止膜间隔开，并且具有第一厚度；第二支撑图案，设置在第一支撑图案上以与第一支撑图案间隔开，并且具有大于第一厚度的第二厚度；下电极，设置在着落焊盘上以与蚀刻停止膜、第一支撑图案和第二支撑图案接触；电介质膜，沿着下电极、第一支撑图案和第二支撑图案的轮廓延伸；以及设置在电介质膜上的上电极，其中下电极包括金属掺杂剂，下电极的侧壁至少部分地掺有金属掺杂剂，下电极的侧壁的在下电极与第二支撑图案之间的部分包括不包含金属掺杂剂的部分。
根据本公开的再一实施方式，提供了一种制造半导体器件的方法，其包括：在着落焊盘上形成下电极；形成支撑图案以与下电极的侧壁的部分接触；沿着下电极和支撑图案的轮廓形成包括金属掺杂剂的界面层；通过热处理工艺将金属掺杂剂扩散到下电极中；在热处理工艺之后去除界面层；沿着下电极和支撑图案的轮廓形成电介质膜；以及在电介质膜上形成上电极。
附图说明
通过参照附图详细描述示例性实施方式，特征对本领域技术人员将变得明显，附图中：
图1示出了根据本公开的一些实施方式的半导体器件的剖视图；
图2示出了图1的下电极、支撑图案和蚀刻停止膜的放大剖视图；
图3示出了图1中的部分P的放大剖视图；
图4示出了金属掺杂剂的浓度沿着图2的线A的变化的曲线图；
图5示出了金属掺杂剂的浓度沿着图2的线B的变化的曲线图；
图6示出了显示金属掺杂剂的浓度沿着图2的线C的变化的曲线图；
图7示出了根据本公开的一些实施方式的半导体器件；
图8示出了根据本公开的一些实施方式的半导体器件；
图9示出了根据本公开的一些实施方式的半导体器件；
图10示出了根据本公开的一些实施方式的半导体器件；
图11示出了根据本公开的一些实施方式的半导体器件；
图12示出了根据本公开的一些实施方式的半导体器件；
图13示出了金属掺杂剂的浓度在图12的半导体器件的下电极的外表面附近的变化的曲线图；
图14示出了根据本公开的一些实施方式的半导体器件；
图15示出了根据本公开的一些实施方式的半导体器件；以及
图16至图21示出了根据一些实施方式的制造半导体器件的方法中的阶段的剖视图。
具体实施方式
图1是示出根据本公开的一些实施方式的半导体器件的剖视图。图2是示出图1的下电极、支撑图案和蚀刻停止膜的剖视图。图3是图1的部分P的放大剖视图。图4是示出金属掺杂剂的浓度沿着图2的线A的变化的曲线图。图5是示出金属掺杂剂的浓度沿着图2的线B的变化的曲线图。图6是示出金属掺杂剂的浓度沿着图2的线C的变化的曲线图。
参照图1至图3，根据本公开的一些实施方式的半导体器件可以包括着落焊盘120、蚀刻停止膜130、下支撑图案140、上支撑图案150、下电极200、电容器电介质膜250和上电极260。
着落焊盘120可以设置在衬底100上。着落焊盘120可以连接到衬底100。着落焊盘120可以电连接到形成在衬底100上或衬底100中的导电区域。
着落焊盘120可以经由存储接触115连接到衬底100。着落焊盘120可以设置在存储接触115上。
层间绝缘膜110可以设置在衬底100上。存储接触115和着落焊盘120可以设置在衬底100上的层间绝缘膜110中。
例如，衬底100可以是体硅衬底或绝缘体上硅(SOI)衬底。在另一示例中，衬底100可以是硅衬底，或者可以包括除硅以外的材料，例如硅锗、绝缘体上硅锗(SGOI)、铟锑化物、铅碲化物化合物、铟砷化物、铟磷化物、镓砷化物或镓锑化物，但本公开不限于此。衬底100在下文中将被描述为硅衬底。
层间绝缘膜110可以包括例如硅氧化物、硅氮化物、硅氮氧化物(SiON)、硅氧碳氮化物(SiOCN)及其组合中的至少一种。
存储接触115可以包括例如掺有杂质的半导体材料、导电的硅化物化合物、导电的金属氮化物和金属中的至少一种。着落焊盘120可以包括例如掺有杂质的半导体材料、导电的硅化物化合物、导电的金属氮化物和金属中的至少一种。例如，着落焊盘120可以包括钨(W)。
蚀刻停止膜130可以设置在层间绝缘膜110上。蚀刻停止膜130可以至少部分地暴露着落焊盘120。
例如，蚀刻停止膜130可以设置在着落焊盘120上。蚀刻停止膜130可以包括下电极孔130h。下电极孔130h可以至少部分地暴露着落焊盘120。
蚀刻停止膜130可以包括例如硅氮化物、硅碳酸盐(SiCO)、硅氧化物、硅碳氮化物(SiCN)、硅氮氧化物及其组合中的一种。蚀刻停止膜130可以包括硅碳氮化物或硅氮化物。
下电极200可以设置在着落焊盘120上。下电极200可以连接到着落焊盘120。
下电极200可以在衬底100的厚度方向上即在第二方向DR2上延伸。下电极200在第二方向DR2上延伸的长度可以大于下电极200在第一方向DR1上延伸的长度。备选地，下电极200在第二方向DR2上延伸的长度可以大于下电极200在第一方向DR1上的宽度。下电极200可以呈例如柱或圆柱体的形状。
这里，第二方向DR2可以是平行于衬底100的厚度方向的方向，例如，第二方向DR2可以沿着相对于衬底100的上表面的法线延伸。第一方向DR1可以与第二方向DR2交叉，并且可以是平行于衬底100的顶表面或层间绝缘膜110的顶表面的方向。
下电极200可以包括限定下电极200的形状的外表面200s。外表面200s可以包括面对着落焊盘120的顶表面的底表面200bs、在第二方向DR2上延伸的侧壁200ss、以及面对例如平行于底表面200bs的顶表面200us。侧壁200ss可以连接底表面200bs和顶表面200us。例如，如图1所示，两个下电极200可以沿第一方向DR1彼此相邻，使得这两个下电极200中的每个可以连接到对应的一个着落焊盘120。例如，如图1进一步所示，这两个下电极200可以通过下支撑图案140和上支撑图案150彼此连接。
下电极200的部分可以设置在下电极孔130h中。下电极200可以穿过下电极孔130h以连接到着落焊盘120，例如，下电极200的下部可以填充下电极孔130h并且可以直接接触着落焊盘120。例如，下电极200的侧壁200ss的部分可以与蚀刻停止膜130例如直接接触。
下电极200可以包括例如掺杂的半导体材料、导电的金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)、金属(例如钌、铱、钛或钽)或导电的金属氧化物(例如铱氧化物)，但本公开不限于此。下电极200在下文中将被描述为包括钛氮化物(TiN)。
下电极200可以包括金属掺杂剂。下电极200的内部和/或外部可以掺有金属掺杂剂。
金属掺杂剂可以包括例如锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)、铟(In)、镍(Ni)、钴(Co)、钨(W)、钛(Ti)、钒(V)、磷(P)、砷(As)、锑(Sb)、铋(Bi)和钌(Ru)中的至少一种。金属掺杂剂可以不同于包括在下电极200中的金属。例如，当下电极200包括钛氮化物时，下电极200可以掺有除钛以外的前述金属掺杂剂中的任何一种。下电极200和金属掺杂剂将在下面更详细地描述。
下支撑图案140可以设置在蚀刻停止膜130上。下支撑图案140可以在第二方向DR2上与蚀刻停止膜130间隔开。下支撑图案140可以与下电极200例如直接接触。下支撑图案140可以与下电极200的侧壁200ss的部分例如直接接触。下支撑图案140可以包括在第一方向DR1上延伸的外表面140s。下支撑图案140的外表面140s可以包括彼此面对的顶表面140us和底表面140bs，例如，顶表面140us和底表面140bs可以彼此平行并且平行于下电极200的底表面200bs和顶表面200us。
上支撑图案150可以设置在下支撑图案140上，例如，下支撑图案140可以在衬底100与上支撑图案150之间。上支撑图案150可以在第二方向DR2上与下支撑图案140间隔开。上支撑图案150可以与下电极200例如直接接触。上支撑图案150可以与下电极200的侧壁200ss的部分例如直接接触。上支撑图案150可以包括在第一方向DR1上延伸的外表面150s。上支撑图案150的外表面150s可以包括彼此面对的顶表面150us和底表面150bs，例如，顶表面150us和底表面150bs可以彼此平行并且平形于下支撑图案140的顶表面140us和底表面140bs。
例如，上支撑图案150的顶表面150us可以在与下电极200的顶表面200us相同的平面上，例如，顶表面150us和顶表面200us可以在从衬底100的顶表面起的相同距离处，并且可以彼此齐平。在另一示例中，上支撑图案150的顶表面150us可以在远离衬底100取向的方向上突出超过下电极200的顶表面200us，例如突出至下电极200的顶表面200us之上。上支撑图案150的顶表面150us在下文中将被描述为在与下电极200的顶表面200us相同的平面上。
下支撑图案140和上支撑图案150可以包括例如硅氮化物、硅碳酸盐、硅氧化物、硅碳氮化物、硅氮氧化物及其组合中的至少一种。例如，下支撑图案140和上支撑图案150可以包括硅碳氮化物或硅氮化物。
下支撑图案140在第二方向DR2上的厚度t11可以不同于上支撑图案150在第二方向DR2上的厚度t12。例如，如图1所示，下支撑图案140的厚度t11可以小于上支撑图案150的厚度t12。
例如，如图1所示，根据实施方式的半导体器件可以包括下支撑图案140和上支撑图案150两者。在另一示例中，根据实施方式的半导体器件可以仅包括下支撑图案140和上支撑图案150中的一个。在又一示例中，根据一些实施方式的半导体器件可以除了下支撑图案140和上支撑图案150之外还包括第三支撑图案。
电容器电介质膜250可以设置在下电极200上。电容器电介质膜250可以沿着下电极200的外表面200s、上支撑图案150的外表面150s、下支撑图案140的外表面140s和蚀刻停止膜130的顶表面例如共形地形成。电容器电介质膜250可以沿着下电极200、上支撑图案150、下支撑图案140和蚀刻停止膜130的轮廓延伸。例如，如图1所示，电容器电介质膜250可以沿着两个相邻的下电极200的外表面200s例如共形地形成，而不形成在这两个相邻的下电极200的彼此面对的表面的部分上。
因为下支撑图案140和上支撑图案150与下电极200例如直接接触，所以电容器电介质膜250可以不在下支撑图案140与下电极200之间以及上支撑图案150与下电极200之间延伸。此外，电容器电介质膜250可以不在蚀刻停止膜130与下电极200之间延伸。
电容器电介质膜250可以与下电极200例如直接接触。电容器电介质膜250可以与上支撑图案150的外表面150s、下支撑图案140的外表面140s和蚀刻停止膜130的顶表面130s例如直接接触。
电容器电介质膜250可以包括例如以下中的至少一种：硅氧化物、硅氮化物、硅氮氧化物、铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铅锌铌酸盐及其组合，但本公开不限于此。
电容器电介质膜250被示出为单层膜，但本公开不限于此。例如，电容器电介质膜250可以具有其中顺序地堆叠锆氧化物、铝氧化物和锆氧化物的堆叠结构。
在另一示例中，电容器电介质膜250可以具有其中堆叠铁电材料膜和电介质材料膜的堆叠结构。铁电材料膜可以具有铁电特性。铁电材料膜可以具有足以具有铁电特性的厚度。铁电材料膜的厚度可以取决于用来形成铁电材料膜的铁电材料的类型而变化。
例如，铁电材料膜可以包括单金属氧化物。铁电材料膜可以包括单金属氧化物膜。这里，单金属氧化物可以是包括单一金属和氧例如由单一金属和氧构成的二元化合物。
例如，包括在单金属氧化物膜中的金属可以是铪(Hf)，并且单金属氧化物膜可以是铪氧化物(HfO)膜。这里，铪氧化物膜可以具有符合或不符合化学计量的化学式。
在另一示例中，包括在单金属氧化物膜中的金属可以是镧系稀土金属，并且单金属氧化物膜可以是镧系稀土金属氧化物膜。这里，镧系稀土金属氧化物膜可以具有符合或不符合化学计量的化学式。
铁电材料膜还可以包括单金属氧化物膜的内部所掺有的掺杂剂。掺杂剂的掺杂浓度可以取决于掺杂剂的类型而变化，但是掺杂剂的掺杂浓度可以为10％以下。
例如，当单金属氧化物膜是铪氧化物膜时，单金属氧化物膜的内部所掺有的掺杂剂可以包括钆(Gd)、硅(Si)、铝(Al)、钇(Y)、镧(La)、钪(Sc)、铈(Ce)、镝(Dy)、钽、锶(Sr)和铌(Nb)中的至少一种。在另一示例中，当单金属氧化物膜是镧系稀土金属氧化物膜时，单金属氧化物膜的内部所掺有的掺杂剂可以包括硅、铝、铪、锆(Zr)和铌中的至少一种。
备选地，铁电材料膜可以不包括单金属氧化物膜的内部所掺有的掺杂剂。
当铁电材料膜包括单金属氧化物膜时，铁电材料膜可以具有例如1nm以上且10nm以下的厚度。例如，铁电材料膜可以包括双金属氧化物，例如双金属氧化物膜。
双金属氧化物可以是由两种金属和氧构成的三元化合物。包括在双金属氧化物膜中的金属可以是例如铪和锆。双金属氧化物膜可以是铪锆氧化物(HfxZr(1-x)O，其中x为0.2以上且0.8以下)膜。铪锆氧化物膜可以具有符合或不符合化学计量的化学式。
例如，双金属氧化物膜还可以包括双金属氧化物膜的内部所掺有的掺杂剂。例如，该掺杂剂可以包括钆、硅、铝、钇、镧、钪、铈、镝、钽和锶中的至少一种。在另一示例中，铁电材料膜可以不包括双金属氧化物膜的内部所掺有的掺杂剂。
当铁电材料膜包括双金属氧化物膜时，铁电材料膜可以具有例如1nm以上且20nm以下的厚度。
电介质材料具有正介电常数，铁电材料具有负介电常数。即，电介质材料具有正电容，铁电材料具有负电容。
一般，如果串联连接具有正电容的两个或更多个电容器，则所述两个或更多个电容器的电容之和减小。然而，如果串联连接具有负电容的电容器和具有正电容器的电容器，则这两个电容器的电容之和增大。
上电极260可以设置在电容器电介质膜250上。上电极260可以包括例如第一子上电极261和第二子上电极262。第一子上电极261可以沿着电容器电介质膜250的轮廓形成。第二子上电极262可以设置在第一子上电极261上。
第一子上电极261和第二子上电极262可以包括例如掺杂的半导体材料、导电的金属氮化物(例如钛氮化物、钽氮化物或钨氮化物)、金属(例如钌、铱、钛、铌、镍、铜(Cu)、钼或钽)或导电的金属氧化物(例如铱氧化物或钼氧化物)，但本公开不限于此。例如，上电极260可以仅包括第一子上电极261和第二子上电极262中的一个。
参照图1和图2，下电极200可以包括外部分210和在外部分210之内的内部分220。在这方面，注意，图2示出了图1的左侧下电极200，同时其(在底部处)被连接到蚀刻停止膜130的部分以及(在蚀刻停止膜130之上)被连接到下支撑图案140和上支撑图案150的部分。例如，如图2所示，外部分210和内部分220可以彼此成一体，例如形成为一个无缝电极(图2中的虚线是仅为了方便而示出的在外部分210与内部分220之间的假想线)。
如图2所示，外部分210可以围绕内部分220。外部分210可以包括下电极200的外表面200s。外部分210可以被定义为下电极200的包括外表面200s且具有厚度的部分。因此，外部分210的厚度不受到特别限制，并且外部分210的厚度与下电极200在第一方向DR1上的宽度之比可以大于零且小于0.5，例如，部分210sp_1沿第一方向DR1的总宽度相对于底部部分210bp沿第一方向DR1的总宽度之比可以大于0且小于0.5。
外部分210可以包括底部部分210bp、顶部部分210up和侧部部分210sp。侧部部分210sp可以是外部分210的从下电极200的底表面200bs延伸到下电极200的顶表面200us的部分，例如，侧部部分210sp可以包括沿着下电极200的两个相对侧壁200ss并且通过内部分220彼此分开的两个相同的部分。
侧部部分210sp可以包括下电极200的侧壁200ss。因为侧部部分210sp延伸到下电极200的底表面200bs，所以底部部分210bp可以包括下电极200的底表面200bs的部分。因为侧部部分210sp也延伸到下电极200的顶表面200us，所以顶部部分210up可以包括下电极200的顶表面200us的部分。
侧部部分210sp可以与蚀刻停止膜130、下支撑图案140和上支撑图案150例如直接接触。侧部部分210sp的不与蚀刻停止膜130、下支撑图案140和上支撑图案150中的任何一个接触的部分可以是第一部分210sp_1。
侧部部分210sp的与上支撑图案150接触的部分可以是第2_1部分210sp_21。侧部部分210sp的与下支撑图案140接触的部分可以是第2_2部分210sp_22。侧部部分210sp的与蚀刻停止膜130接触的部分可以是第2_3部分210sp_23。例如，如图2所示，部分210sp_1可以在部分210sp_21与210sp_22之间以及在部分210sp_22与210sp_23之间。例如，如图2进一步所示，部分210sp_1和部分210sp_21至210sp_23可以沿第一方向DR1具有相同的宽度，并且可以彼此连续。
如图1和图2所示，电容器电介质膜250可以沿着顶部部分210up和侧部部分210sp的第一部分210sp_1延伸。电容器电介质膜250不沿着底部部分210bp延伸，且不沿着侧部部分210sp的第2_2部分210sp_22和第2_1部分210sp_21延伸，即，电容器电介质膜250不在外部分210与下支撑图案140和上支撑图案150中的每个之间延伸。
其中形成电容器电介质膜250的区域可以对应于外部分210的第一区域。其中不形成电容器电介质膜250的区域可以对应于外部分210的第二区域。外部分210的侧部部分210sp的第2_1部分210sp_21可以包括外部分210的第一区域和第二区域，例如，外部分210的侧部部分210sp的第2_1部分210sp_21可以仅在其与顶部部分210up重叠之处包括第一区域。
下电极200的侧壁200ss的不与蚀刻停止膜130、下支撑图案140和上支撑图案150中的任何一个接触的部分可以是下电极200的侧壁200ss的第一部分200ss_1。下电极200的侧壁200ss的与上支撑图案150接触的部分可以是下电极200的侧壁200ss的第2_1部分200ss_21。下电极200的侧壁200ss的与下支撑图案140接触的部分可以是下电极200的侧壁200ss的第2_2部分200ss_22。下电极200的侧壁200ss的与蚀刻停止膜130接触的部分可以是下电极200的侧壁200ss的第2_3部分200ss_23。
下电极200的侧壁200ss的第2_1部分200ss_21是下电极200与上支撑图案150之间的边界。下电极200的侧壁200ss的第2_2部分200ss_22是下电极200与下支撑图案140之间的边界。下电极200的侧壁200ss的第2_3部分200ss_23是下电极200与蚀刻停止膜130之间的边界。
侧部部分210sp的第2_1部分210sp_21包括下电极200的侧壁200ss的第2_1部分200ss_21。侧部部分210sp的第2_2部分210sp_22包括下电极200的侧壁200ss的第2_2部分200ss_22。侧部部分210sp的第2_3部分210sp_23包括下电极200的侧壁200ss的第2_3部分200ss_23。
电容器电介质膜250可以沿着下电极200的侧壁200ss的第一部分200ss_1和下电极200的顶表面200us延伸。电容器电介质膜250不沿着下电极200的底表面200bs以及下电极200的侧壁200ss的第2_1部分200ss_21、第2_2部分200ss_22和第2_3部分200ss_23延伸。
其中形成电容器电介质膜250的区域可以对应于下电极200的外部分210的第一区域。其中不形成电容器电介质膜250的区域可以对应于下电极200的外部分210的第二区域。
图4示出了下电极200的外部分210的侧部部分210sp中的金属掺杂剂Md的浓度的变化。例如，如图4所示，金属掺杂剂Md的浓度变化可以与下电极200的侧壁200ss中的金属掺杂剂Md的浓度变化基本相同。图4示出了下电极200的外部分210的侧部部分210sp中的金属掺杂剂Md的浓度从下电极200的顶表面200us到下电极200的底表面200bs的变化。
参照图4，在外部分210的侧部部分210sp的第2_1部分210sp_21中的金属掺杂剂Md的浓度远离下电极200的顶表面200us而降低。金属掺杂剂Md的浓度可以在外部分210的侧部部分210sp的第2_1部分210sp_21中为零。外部分210的侧部部分210sp的第2_1部分210sp_21包括包含金属掺杂剂Md的第一子区域和不包含金属掺杂剂Md的第二子区域。
这里，零的金属掺杂剂浓度不一定意味着金属掺杂剂Md不存在，而是可以意味着外部分210的侧部部分210sp的第2_1部分210sp_21被掺有金属掺杂剂Md至小于预定检测极限的量。
金属掺杂剂Md的浓度也可以在外部分210的侧部部分210sp的第2_2部分210sp_22和第2_3部分210sp_23中为零。金属掺杂剂Md的浓度可以在外部分210的侧部部分210sp的第一部分210sp_1中为C0，即在侧部部分210sp的面对例如接触电容器电介质膜250的部分中为C0。
换言之，下电极200的侧壁200ss的第2_1部分200ss_21中的金属掺杂剂Md的浓度远离下电极200的顶表面200us而降低。掺杂剂Md的浓度可以在下电极200的侧壁200ss的第2_1部分200ss_21中为零。下电极200的侧壁200ss的第2_1部分200ss_21可以包括包含金属掺杂剂Md的部分和不包含金属掺杂剂Md的部分。
金属掺杂剂Md的浓度也可以在下电极200的侧壁200ss的第2_2部分200ss_22和第2_3部分200ss_23中为零。金属掺杂剂Md的浓度可以在下电极200的侧壁200ss的第一部分200ss_1中为C0。
外部分210的顶部部分210up中的金属掺杂剂Md的浓度可以与外部分210的侧部部分210sp的第一部分210sp_1中的金属掺杂剂Md的浓度基本相同。因此，金属掺杂剂Md的浓度可以在下电极200的外部分210的顶部部分210up中或在下电极200的顶表面200us处为C0。
下电极200的外部分210的至少部分可以包括金属掺杂剂Md。下电极200的外部分210可以包括掺有金属掺杂剂Md的区域和不掺有金属掺杂剂Md的区域。
电容器电介质膜250可以沿着外部分210的侧部部分210sp的第一部分210sp_1延伸。然而，电容器电介质膜250不沿着外部分210的侧部部分210sp的第2_2部分210sp_22和第2_3部分210sp_23延伸。
外部分210的侧部部分210sp的第一部分210sp_1中的金属掺杂剂Md的浓度可以不同于外部分210的侧部部分210sp的第2_1部分210sp_21、第2_2部分210sp_22和第2_3部分210sp_23中的金属掺杂剂Md的浓度。例如，外部分210的侧部部分210sp的第一部分210sp_1中的金属掺杂剂Md的浓度可以高于外部分210的侧部部分210sp的第2_1部分210sp_21、第2_2部分210sp_22和第2_3部分210sp_23中的金属掺杂剂Md的浓度。
在不同区域之间比较的金属掺杂剂Md的浓度可以是金属掺杂剂Md的平均浓度。即，可以存在外部分210的侧部部分210sp的第2_1部分210sp_21的其中金属掺杂剂Md的浓度特别高的部分，但是金属掺杂剂Md的平均浓度可以在外部分210的侧部部分210sp的第2_1部分210sp_21中比在外部分210的侧部部分210sp的第一部分210sp_1中低。
下电极200可以包括金属掺杂剂Md，并且下电极200的外表面200s中的至少一些可以掺有金属掺杂剂Md。下电极200的外表面200s可以包括掺有金属掺杂剂Md的区域和不掺有金属掺杂剂Md的区域。
金属掺杂剂Md的浓度可以在下电极200的侧壁200ss的第一部分200ss_1中比在下电极200的侧壁200ss的第2_1部分200ss_21、第2_2部分200ss_22和第2_3部分200ss_23中高。
换言之，在下电极200的外表面200s的在下电极200与电容器电介质膜250之间的部分中的金属掺杂剂Md的浓度即C0可以高于在下电极200的外表面200s的在下电极200与上支撑图案150之间的部分、在下电极200与下支撑图案140之间的部分以及在下电极200与蚀刻停止膜130之间的部分中的金属掺杂剂Md的浓度。
参照图5，上支撑图案150可以不包括金属掺杂剂Md。上支撑图案150的内部可以不掺有金属掺杂剂Md。类似地，下支撑图案140和蚀刻停止膜130可以不包括金属掺杂剂Md。
图6示出了在外部分210的侧部部分210sp的其中形成电容器电介质膜250的第一部分210sp_1中的金属掺杂剂Md的浓度的变化。下电极200的外部分210中的金属掺杂剂Md的浓度远离下电极200的外表面200s而降低，例如在朝向内部分220取向的方向上降低。
图6示出了下电极200的外部分210包括金属掺杂剂Md，并且下电极200的内部分220不包括金属掺杂剂Md，但本公开不限于此。
图7示出了根据本公开的一些实施方式的半导体器件。图8示出了根据本公开的一些实施方式的半导体器件。图7和图8的半导体器件在下文中将主要着重于与图1至图6的半导体器件的差异来描述。
详细地，图7是示出在根据本公开的一些实施方式的半导体器件中金属掺杂剂的浓度沿着图2的线A的变化的曲线图，图8是示出在根据本公开的一些实施方式的半导体器件中金属掺杂剂的浓度沿着图2的线A的变化的曲线图。
参照图7，下电极200的外部分210的侧部部分210sp的第2_2部分210sp_22和第2_3部分210sp_23的部分可以包括金属掺杂剂Md。外部分210的侧部部分210sp的第2_2部分210sp_22和第2_3部分210sp_23包括包含金属掺杂剂Md的区域和不包含金属掺杂剂Md的区域。下电极200的侧壁200ss的第2_2部分200ss_22和第2_3部分200ss_23的部分可以包括金属掺杂剂Md。
参照图8，下电极200的外部分210的侧部部分210sp的第2_2部分210sp_22可以总体上包括金属掺杂剂Md。下电极200的侧壁200ss的第2_2部分200ss_22可以总体上包括金属掺杂剂Md。下电极200的侧壁200ss的第2_2部分200ss_22可以总体上掺有金属掺杂剂Md。
图9示出了根据本公开的一些实施方式的半导体器件。图9的半导体器件在下文中将主要着重于与图1至图6的半导体器件的差异来描述。
具体地，图9是示出在根据本公开的一些实施方式的半导体器件中金属掺杂剂的浓度沿着图2的线B的变化的曲线图。
参照图9，上支撑图案150可以包括金属掺杂剂Md。上支撑图案150的外表面150s可以掺有金属掺杂剂Md。
上支撑图案150的外表面150s处的金属掺杂剂Md的浓度可以低于下电极200的侧壁200ss的第一部分200ss_1中的金属掺杂剂Md的浓度(即C0)，下电极200的侧壁200ss的第一部分200ss_1是下电极200与电容器电介质膜250之间的边界。
尽管未具体示出，但是下支撑图案140可以包括金属掺杂剂Md，并且下支撑图案140的外表面140s可以掺有金属掺杂剂Md。蚀刻停止膜130可以包括金属掺杂剂Md，并且蚀刻停止膜130的顶表面130s可以掺有金属掺杂剂Md。
在下支撑图案140的外表面140s处和在蚀刻停止膜130的顶表面130s处的金属掺杂剂Md的浓度可以低于在下电极200的侧壁200ss的第一部分200ss_1中的金属掺杂剂Md的浓度即C0。
上支撑图案150的外表面150s、下支撑图案140的外表面140s和/或蚀刻停止膜130的顶表面130s可以包括金属掺杂剂Md。
图10示出了根据本公开的一些实施方式的半导体器件。图11示出了根据本公开的一些实施方式的半导体器件。图10和图11的半导体器件在下文中将主要着重于与图1至图6的半导体器件的差异来描述。
详细地，图10和图11是根据本公开的一些实施方式的半导体器件的与图1的由虚线包围的部分P对应的部分的放大剖视图。
参照图10，根据本公开的一些实施方式的半导体器件还可以包括设置在下电极200与上电极260之间的插入膜255。插入膜255可以设置在电容器电介质膜250内部。
插入膜255可以促进电容器电介质膜250的晶化。电容器电介质膜250可以通过插入膜255被分为第一部分250a和第二部分250b。插入膜255可以与电容器电介质膜250的第一部分250a和第二部分250b接触。
插入膜255可以包括例如钛(Ti)、铌(Nb)、钼(Mo)、锡氮化物和锡氧化物中的至少一种。备选地，插入膜255可以包括钌和钌氧化物中的至少一种。
参照图11，根据本公开的一些实施方式的半导体器件还可以包括设置在电容器电介质膜250与上电极260之间的钝化膜265。钝化膜265可以防止包括在电容器电介质膜250中的氧原子移动到上电极260。
钝化膜265可以包括金属氧化物。钝化膜265可以包括例如钛氧化物、钽氧化物、钼氧化物、锡氧化物和铌氧化物中的至少一种。
图12示出了根据本公开的一些实施方式的半导体器件。图13是示出金属掺杂剂的浓度在图12的半导体器件的下电极的外表面附近的变化的曲线图。图12的半导体器件在下文中将主要着重于与图1至图6的半导体器件的差异来描述。
详细地，图13是示出在图12的半导体器件中金属掺杂剂的浓度沿着图2的线A的变化的曲线图。
参照图2、图12和图13，下电极200的外部分210的侧部部分210sp的第2_1部分210sp_21和第2_2部分210sp_22可以总体上包括金属掺杂剂Md。下电极200的侧壁200ss的第2_1部分200ss_21和第2_2部分200ss_22可以总体上包括金属掺杂剂Md。下电极200的侧壁200ss的第2_1部分200ss_21可以总体上掺有金属掺杂剂Md。下电极200的侧壁200ss的第2_2部分200ss_22可以总体上掺有金属掺杂剂Md。
图14示出了根据本公开的一些实施方式的半导体器件。图14的半导体器件在下文中将主要着重于与图1至图6的半导体器件的差异来描述。
参照图14，下电极200可以包括沿着着落焊盘120的顶表面延伸的底部部分202和从底部部分202突出的侧壁部分201。下电极200的侧壁部分201可以在第二方向DR2上延伸。
下电极200的外表面200s可以包括第一侧壁200ss1和第二侧壁200ss2。下电极200的外表面200s还可以包括连接第一侧壁200ss1和第二侧壁200ss2的顶表面200us。下电极200的外表面200s还可以包括连接到第一侧壁200ss1的第一底表面200bs_1和连接到第二侧壁200ss2的第二底表面200bs_2。下电极200可以是容器的形状。
蚀刻停止膜130、下支撑图案140和上支撑图案150可以与下电极200的第一侧壁200ss1接触。
电容器电介质膜250可以沿着下电极200的第一侧壁200ss1和第二侧壁200s2延伸。下电极200的底部部分202可以包括外部分210和内部分220。下电极200的侧壁部分201也可以包括外部分210和内部分220。
例如，下电极200的外部分210的厚度与下电极200的侧壁部分201在第一方向DR1上的宽度之比可以大于0且小于0.5。下电极200的侧壁部分201在第一方向DR1上的宽度可以是下电极200的彼此面对的第一侧壁200ss1和第二侧壁200ss2之间的距离。
图15示出了根据本公开的一些实施方式的半导体器件。图15的半导体器件在下文中将主要着重于与图1至图6的半导体器件的差异来描述。
参照图15，根据本公开的一些实施方式的半导体器件还可以包括绝缘图案160，该绝缘图案160与下电极200接触并且在第二方向DR2上延伸。绝缘图案160可以设置在蚀刻停止膜130上。绝缘图案160可以包括侧壁160s和顶表面160u。
着落焊盘120可以设置在蚀刻停止膜130中。下电极200可以设置在蚀刻停止膜130上。
下电极200可以包括沿着着落焊盘120的顶表面延伸的底部部分202和从底部部分202突出的侧壁部分201。下电极200的侧壁部分201可以在第二方向DR2上延伸。下电极200的侧壁部分201可以沿着绝缘图案160的侧壁160s延伸。
下电极200的外表面200s可以包括第一侧壁200ss1和第二侧壁200ss2。第二侧壁200ss2可以面对绝缘图案160的侧壁160s。下电极200的外表面200s还可以包括连接第一侧壁200ss1和第二侧壁200ss2的顶表面200us。下电极200的外表面200s还可以包括底表面200bs，该底表面200bs连接到第二侧壁200ss2并且面对蚀刻停止膜130的顶表面130s和着落焊盘120的顶表面。
电容器电介质膜250可以沿着下电极200的第一侧壁200ss1延伸，但是不沿着下电极200的第二侧壁200ss2延伸。电容器电介质膜250不设置在下电极200的第二侧壁200ss2与绝缘图案160的侧壁160s之间。电容器电介质膜250可以沿着绝缘图案160的顶表面160u延伸。
例如，下电极200的外部分210的厚度与下电极200的侧壁部分201在第一方向DR1上的宽度之比可以大于零且小于0.5。
金属掺杂剂的浓度可以在下电极200的第一侧壁200ss1处比在下电极200的第二侧壁200ss2处高。下电极200的第二侧壁200ss2可以包括掺有金属掺杂剂的区域和不掺有金属掺杂剂的区域。
图16至图21是示出根据本公开的一些实施方式的制造半导体器件的方法中的阶段的剖视图。
参照图16，存储接触115和着落焊盘120可以形成在衬底100上的层间绝缘膜110中。蚀刻停止膜130、下模制膜111、下支撑膜140p、上模制膜112和上支撑膜150p可以顺序地形成在层间绝缘膜110上。
参照图17，下电极200可以形成在着落焊盘120上以穿透蚀刻停止膜130、下模制膜111、下支撑膜140p、上模制膜112和上支撑膜150p。下电极200的部分可以设置在蚀刻停止膜130中包括的下电极孔130h中。
参照图18，上支撑图案150和下支撑图案140可以被形成，以连接沿第一方向DR1彼此相邻的下电极200。上支撑图案150和下支撑图案140可以与下电极200的侧壁的部分例如直接接触。
上支撑图案150可以通过去除上支撑膜150p的部分而形成，例如，上支撑膜150p的在下电极200的外侧壁上的部分可以被去除以仅保留连接相邻下电极200的彼此面对的侧壁的上支撑图案150。上模制膜112可以使用其中不形成上支撑图案150的区域被例如完全去除。
此后，下支撑图案140可以通过去除下支撑膜140p的部分而形成，例如，下支撑膜140p的在下电极200的外侧壁上的部分可以被去除，以仅保留连接相邻下电极200的彼此面对的侧壁的下支撑图案140。下模制膜111可以使用其中不形成下支撑图案140的区域被例如完全去除。
结果，间隙S例如空的空间可以形成在上支撑图案150与下支撑图案140之间以及在下支撑图案140与蚀刻停止膜130之间。
参照图19，界面层225可以沿着下电极200、上支撑图案150和下支撑图案140的轮廓以及沿着蚀刻停止膜130的顶表面形成。界面层225可以包括金属掺杂剂。界面层225可以包括例如锡、钼、铌、钽、铟、镍、钴、钨、钛、钒、磷、砷、锑、铋和钌中的至少一种。
参照图20，包括在界面层225中的金属掺杂剂可以通过热处理工艺230扩散到下电极200中。结果，下电极200可以被掺有金属掺杂剂。例如，金属掺杂剂的浓度可以依照下电极200的与包含金属掺杂剂的界面层225直接接触的部分根据图4中的曲线图在下电极200内变化。例如，金属掺杂剂的浓度可以依照金属掺杂剂在下电极200内的扩散距离根据图6中的曲线图在下电极200内变化，例如，在下电极200内的金属掺杂剂的浓度随着距外侧壁200ss的距离增加而降低。
参照图20和图21，在热处理工艺230之后，界面层225可以被去除。此后，电容器电介质膜250可以沿着下电极200、上支撑图案150和下支撑图案140的轮廓以及沿着蚀刻停止膜130的顶表面形成。
再次参照图1，上电极260可以形成在电容器电介质膜250上。例如，如图1所示，单个上电极260可以连续地覆盖彼此相邻的两个下电极200。
当作总结和回顾，电容的增大可以增加可存储在电容器中的电荷量，从而改善半导体器件的刷新特性。半导体器件的改善的刷新特性可以提高产量。为了提高电容，在电容器中使用具有高介电常数的电介质膜，或者扩大电容器的下电极和电介质膜的接触面积。
本公开的实施方式提供了半导体器件，其在下电极与电容器电介质膜之间具有经设计的界面从而改善电容器的性能和可靠性。本公开的实施方式还提供了制造包括上述电容器的半导体器件的方法。
这里已经公开了示例实施方式，并且尽管采用了特定术语，但是它们将仅在一般和描述性的意义上使用和解释，而不是出于限制的目的。在某些情况下，在本申请的提交时对本领域普通技术人员将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用或者与结合其他实施方式描述的特征、特性和/或元件组合使用，除非另有明确指示。因此，本领域技术人员将理解，在不背离如所附权利要求中阐明的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。
2019年6月18日在韩国知识产权局提交的名称为“半导体器件和制造半导体器件的方法”的韩国专利申请第10-2019-0071903号通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
在衬底上的着落焊盘；
下电极，在所述着落焊盘上并且连接到所述着落焊盘，所述下电极包括：
外部分，所述外部分包括第一区域和第二区域，以及
内部分，在所述外部分内部；
电介质膜，在所述下电极上以沿着所述外部分的所述第一区域延伸；以及
在所述电介质膜上的上电极，
其中所述下电极的所述外部分包括金属掺杂剂，所述外部分的所述第一区域中的所述金属掺杂剂的浓度不同于所述外部分的所述第二区域中的所述金属掺杂剂的浓度。
2.如权利要求1所述的半导体器件，其中所述外部分的所述第一区域中的所述金属掺杂剂的浓度高于所述外部分的所述第二区域中的所述金属掺杂剂的浓度。
3.如权利要求2所述的半导体器件，其中所述外部分的整个所述第二区域掺有所述金属掺杂剂。
4.如权利要求2所述的半导体器件，其中所述外部分的所述第二区域包括第一子区域和第二子区域，所述第一子区域包括所述金属掺杂剂，所述第二子区域不包括所述金属掺杂剂。
5.如权利要求1所述的半导体器件，还包括在所述着落焊盘上的蚀刻停止膜，所述蚀刻停止膜暴露所述着落焊盘的至少部分，所述外部分的所述第二区域与所述蚀刻停止膜接触。
6.如权利要求1所述的半导体器件，还包括在所述衬底上并且与所述下电极接触的支撑图案，所述外部分的所述第二区域与所述支撑图案接触。
7.如权利要求1所述的半导体器件，其中：
所述外部分包括具有所述下电极的侧壁的侧部部分和具有所述下电极的顶表面的顶部部分，以及
所述外部分的所述侧部部分包括所述外部分的所述第一区域和所述第二区域。
8.如权利要求1所述的半导体器件，其中所述金属掺杂剂包括锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)、铟(In)、镍(Ni)、钴(Co)、钨(W)、钒(V)、磷(P)、砷(As)、锑(Sb)、铋(Bi)和钌(Ru)中的至少一种。
9.如权利要求1所述的半导体器件，其中所述下电极呈在所述衬底的厚度方向上延伸的柱或圆柱体的形状。
10.如权利要求1所述的半导体器件，其中所述下电极包括沿着所述着落焊盘的顶表面延伸的底部部分和从所述底部部分突出的侧壁部分。
11.一种半导体器件，包括：
在衬底上的着落焊盘；
下电极，在所述着落焊盘上并且连接到所述着落焊盘，所述下电极在所述衬底的厚度方向上延伸；
与所述下电极的部分接触的至少一个支撑图案；
电介质膜，沿着所述下电极的外表面和所述至少一个支撑图案的外表面延伸；以及
在所述电介质膜上的上电极，
其中所述下电极的所述外表面至少部分地掺有金属掺杂剂，在所述下电极的所述外表面的在所述下电极与所述电介质膜之间的部分中的所述金属掺杂剂的浓度高于在所述下电极的所述外表面的在所述下电极与所述至少一个支撑图案之间的部分中的所述金属掺杂剂的浓度。
12.如权利要求11所述的半导体器件，其中所述下电极的所述外表面的在所述下电极与所述至少一个支撑图案之间的所述部分包括不具有所述金属掺杂剂的部分。
13.如权利要求11所述的半导体器件，其中所述至少一个支撑图案不包括所述金属掺杂剂。
14.如权利要求11所述的半导体器件，其中：
所述至少一个支撑图案包括所述金属掺杂剂，以及
所述至少一个支撑图案的所述外表面掺有所述金属掺杂剂。
15.如权利要求14所述的半导体器件，其中在所述至少一个支撑图案的所述外表面处的所述金属掺杂剂的浓度低于在所述下电极的所述外表面处的所述金属掺杂剂的浓度。
16.如权利要求11所述的半导体器件，还包括蚀刻停止膜，所述蚀刻停止膜在所述着落焊盘上以暴露所述着落焊盘的至少部分，
其中：
所述电介质膜沿着所述蚀刻停止膜的顶表面延伸，
所述蚀刻停止膜包括所述金属掺杂剂，以及
所述蚀刻停止膜的所述顶表面掺有所述金属掺杂剂。
17.一种半导体器件，包括：
在衬底上的着落焊盘；
蚀刻停止膜，在所述着落焊盘上以暴露所述着落焊盘的部分；
第一支撑图案，在所述蚀刻停止膜上以与所述蚀刻停止膜间隔开，所述第一支撑图案具有第一厚度；
第二支撑图案，在所述第一支撑图案上以与所述第一支撑图案间隔开，所述第二支撑图案具有大于所述第一厚度的第二厚度；
下电极，在所述着落焊盘上以与所述蚀刻停止膜、所述第一支撑图案和所述第二支撑图案接触；
电介质膜，沿着所述下电极、所述第一支撑图案和所述第二支撑图案的轮廓延伸；以及
在所述电介质膜上的上电极，
其中所述下电极的侧壁至少部分地掺有金属掺杂剂，所述下电极的所述侧壁的在所述下电极与所述第二支撑图案之间的部分包括不包含所述金属掺杂剂的部分。
18.如权利要求17所述的半导体器件，其中所述下电极的所述侧壁的在所述下电极与所述第一支撑图案之间的部分包括不包含所述金属掺杂剂的部分。
19.如权利要求17所述的半导体器件，其中所述蚀刻停止膜、所述第一支撑图案和所述第二支撑图案不包括所述金属掺杂剂。
20.如权利要求17所述的半导体器件，其中：
所述下电极包括钛氮化物(TiN)，以及
所述金属掺杂剂包括锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)、铟(In)、镍(Ni)、钴(Co)、钨(W)、钒(V)、磷(P)，砷(As)、锑(Sb)、铋(Bi)和钌(Ru)中的至少一种。
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* Cited by examiner, † Cited by third party
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US20210376055A1 (en) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric mfm capacitor array and methods of making the same
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349245A (ja) 1999-06-02 2000-12-15 Sony Corp 誘電体キャパシタおよびメモリならびにそれらの製造方法
JP4047631B2 (ja) * 2002-05-28 2008-02-13 エルピーダメモリ株式会社 王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法
US20090065896A1 (en) 2007-09-07 2009-03-12 Seoul National University Industry Foundation CAPACITOR HAVING Ru ELECTRODE AND TiO2 DIELECTRIC LAYER FOR SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME
US8518788B2 (en) * 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
JP2012223692A (ja) 2011-04-19 2012-11-15 Hitachi Ltd 触媒
US8652926B1 (en) 2012-07-26 2014-02-18 Micron Technology, Inc. Methods of forming capacitors
US9105646B2 (en) 2012-12-31 2015-08-11 Intermolecular, Inc. Methods for reproducible flash layer deposition
KR102037868B1 (ko) 2013-03-05 2019-11-26 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102117409B1 (ko) * 2013-12-12 2020-06-01 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US9318546B1 (en) 2014-10-06 2016-04-19 Intermolecular, Inc. Doped electrode for DRAM capacitor stack
KR102396583B1 (ko) * 2017-11-09 2022-05-11 삼성전자주식회사 메모리 소자 및 이의 제조방법

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