KR20050055426A - 반도체 장치의 커패시터 형성 방법 - Google Patents

Abstract

높은 유전율을 갖는 유전막을 적용한 반도체 장치의 커패시터 형성 방법이 개시된다. 기판 상에 도프트 실리콘을 포함하는 하부 전극을 형성하고, 상기 하부 전극 상에 질화 알루미늄막을 포함하는 유전막을 형성한 후, 상기 유전막 상에 도프트 실리콘을 포함하는 상부 전극을 형성한다. 이와 같이, 유전막으로서 질화 알루미늄막을 적용함으로서 산화 알루미늄막이 차지하는 두께를 줄일 수 있다. 때문에, 상기 산화 알루미늄막의 두께가 감소하는 만큼 커패시터의 정전 용량의 증가를 기대할 수 있다.

Description

반도체 장치의 커패시터 형성 방법{method for forming a capacitor in a semiconductor device}

본 발명은 반도체 장치의 커패시터 형성 방법에 관한 것으로서, 보다 상세하게는 높은 유전율을 갖는 유전막을 적용한 반도체 장치의 커패시터 형성 방법에 관한 것이다.

급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리할 수 있는 반도체 소자가 요구되고 있다. 이를 위해 하나의 칩(chip)상에 셀(cell)들을 고도로 집적시켜야한다. 따라서, 반도체 소자에 셀들을 집적시키기 위해 디자인 룰(design rule)을 축소시키는 작업이 활발하게 진행되고 있다.

트랜지스터(transistor) 및 커패시터(capacitor)를 각 셀의 구성 요소로 갖는 디램(dynamic random access memory; DRAM, 이하, DRAM 이라 한다.)의 경우에도 가 고집적화된 DRAM을 생산하기 위해서는 상기 기본 구성요소의 형성영역을 축소시켜야 한다. 그러나, 커패시터의 경우 데이터 저장수단으로써 적정한 데이터 수용 능력을 갖고 있어야하므로, 축소된 형성 영역에 커패시터를 제조하더라도 커패시터의 기억 용량(storage capacitance)은 유지하는 것이 요구된다. 상기한 요구를 충족시키기 위해, 다양한 커패시터의 디자인이 제시되었으나, 물리적으로 커패시터의 외형을 변화시켜 커패시터 크기를 줄이는 방법은 반도체 기술의 발전에도 불구하고 어느 정도의 한계가 있다.

따라서, 커패시터의 형성영역이 줄어든 만큼 작은 부피의 커패시터에서 메모리 셀의 동작을 충분히 지원할 수 있는 저장 전하를 확보하기 위해 구성 요소의 재료에 관한 연구가 요구된다. 커패시터의 저장 전하를 증가시키는 한 방법은 커패시터의 구성 요소 중 하나인 유전막의 유전율을 높이는 것이다. 상기 유전율을 높이기 위해서는 높은 유전상수를 갖는 유전물이 필요하다.

일반적으로, 금속 산화물은 실리콘 산화물 이나 질화물에 비해 유전율이 높은 것으로 알려져 있다. 상기한 막들의 유전율을 비교하기 위해 대응 산화막 두께(equivalent oxide thickness; 이하, "EOT"라고 한다.)를 사용하고 있다. EOT는 실리콘 산화물이 아닌 다른 유전물질로 형성된 유전막을 실리콘 산화물로 형성된 유전막의 두께로 환산한 값으로서, 그 값이 작을수록 유전율이 높아 커패시턴스가 증가된다.

기존에 널리 사용되던 실리콘 산화물이나 질화물로 유전막을 형성할 경우, 상기 유전막의 두께가 약 50Å이라고 하면, 상기 유전막 약 50Å에 해당하는 EOT는 약 50Å이다. 그러나, 상기와 같이 Ta₂O₅을 유전막으로 도입할 경우 상기 Ta₂ O₅막 약 50Å에 해당하는 EOT는 약 35Å이다. 그리고, 금속산화물 증착 공정은 금속 소스와 산화제를 사용하게 되므로 도프트 실리콘의 하부 전극을 산화시킨다. 도프트 실리콘의 산화는 저유전율의 실리콘 산화물(SiO₂)을 형성시키고 상기 생성된 실리콘 산화물의 두께는 그대로 EOT로 작용한다. 따라서, 상기 금속산화물의 EOT 및 부수적으로 생성된 실리콘 산화물의 EOT로 인해 커패시터 정전 용량이 감소된다.

높은 유전상수를 갖는 유전물로써 산화알루미늄(Al₂O₃)을 증착시키더라도 Al₂O₃막 약 50Å에 해당하는 EOT는 약 22Å 이며 상기 Al₂O₃막을 형성하면서 부수적으로 생성되는 실리콘 산화물의 두께는 상기 Al₂O₃막 약 50Å에 대해 약 15Å 이다. 따라서, 전체 EOT는 약 37Å로 작용하게 된다. 즉, 유전율의 저하를 나타내는 EOT의 40% 가량은 하부막 산화로 인해 발생한다.

따라서, 종래에는 높은 유전율을 갖는 산화 알루미늄막을 포함하는 유전막을 적용하더라도 산화 등으로 인해 그 두께를 낮출 수 없기 때문에 커패시터의 정전 용량의 향상에는 한계가 있다.

본 발명의 목적은, 높은 유전율을 갖는 유전막의 적용이 용이한 반도체 장치의 커패시터 형성 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 커패시터 형성 방법은,

기판 상에 도프트 실리콘을 포함하는 하부 전극을 형성하는 단계;

상기 하부 전극 상에 질화 알루미늄막을 포함하는 유전막을 형성하는 단계; 및

상기 유전막 상에 도프트 실리콘을 포함하는 상부 전극을 형성하는 단계를 포함한다.

이와 같이, 본 발명은 유전막으로 질화 알루미늄막을 적용한다. 상기 질화 알루미늄막이 경우 유전율이 약 10 정도로서, 유전율이 9 정도인 산화 알루미늄막보다 높은 유전율을 갖는다. 또한, 내산화성이 우수하고, 열팽창 계수가 실리콘과 유사하기 때문에 열적 공정에 대한 스트레스가 우수하고, 후속 공정의 수행에 의하여 산화가 발생하더라도 산화 알루미늄막이 생성되기 때문에 고유전율의 구현이 가능하다.

따라서, 본 발명의 커패시터 형성 방법은 고유전율을 갖는 유전막의 적용이 가능하다.

이하, 본 발명에 대하여 상세하게 설명한다.

하부 구조물을 갖는 기판을 마련한다. 상기 하부 구조물의 예로서는 트랜지스터와 층간 절연막 및 콘택 패드 등을 들 수 있다. 이어서, 상기 기판 상에 도프트 실리콘을 포함하는 하부 전극을 형성한다. 이때, 상기 도프트 실리콘의 도판트(dopant)의 예로서는 비소(As) 또는 인(P) 등을 들 수 있다. 그리고, 상기 도판트의 농도는 약 1E20 내지 5E21cm^-3인 것이 바람직하다. 그리고, 상기 하부 전극의 도프트 실리콘은 도프트 실리콘과 언도프드 실리콘을 적용한 후, 플라즈마 처리 또는 열처리를 통해 AsH₃ 또는 PH₃ 분위기에서 추가로 더 도핑을 할 수 있다. 특히, 상기 하부 전극의 도프트 실리콘은 그 표면에 거칠기를 갖도록 형성하는 것이 바람직하다.

이어서, 상기 하부 전극 상에 상기 질화 알루미늄막을 포함하는 유전막은 형성한다. 이때, 상기 유전막은 알루미늄을 함유하는 금속-유기물(metal-oranic) 소스와 질화물을 함유하는 질화물 소스를 사용하여 형성하는 것이 바람직하다. 상기 질화물 소스의 예로서는 NH₃, N₂ 등을 들 수 있다. 이 경우에는 화학기상증착(CVD) 또는 원자층 적층(ALD)에 의해 형성할 수 있다. 이외에도, 상기 유전막은 알루미늄을 함유하는 금속-유기물(metal-oranic) 소스를 이용하여 알루미늄막을 형성한 후, 질화물을 함유하는 질화물 소스를 사용하여 상기 알루미늄막을 질화시킴으로서 형성할 수도 있다. 이 경우에 마찬가지로, 화학기상증착 또는 원자층 적층에 의해 형성할 수 있다. 또한, 상기 유전막은 알루미늄 타겟과 질화물 소스를 사용한 물리기상증착 또는 질화 알루미늄 타겟을 사용한 물리기상증착 등에 의해 형성할 수도 있다. 이때, 상기 유전막은 3 내지 25Å의 두께를 갖도록 형성하는 것이 바람직하다.

그리고, 본 발명은 상기 하부 전극 상에 실리콘 질화막을 더 형성하는 것이 바람직하다. 이때, 상기 실리콘 질화막은 400 내지 800℃의 온도 분위기 및 5 내지 760Torr의 압력 분위기에서 3 내지 180동안 열처리를 실시하여 형성할 수 있다.

또한, 상기 유전막은 산화 알루미늄막을 더 포함하는 것이 바람직하다. 즉, 상기 유전막으로서 질화 알루미늄막과 산화 알루미늄막을 포함하는 것으로서, 질화 알루미늄막을 형성한 후, 산화 알루미늄막을 추가적으로 형성하는 것이 바람직하다. 이때, 상기 산화 알루미늄막은 알루미늄을 함유하는 금속-유기물(metal-oranic) 소스와 산화물을 함유하는 산화물 소스를 사용하여 200 내지 700℃의 온도 분위기 및 0.01 내지 100Torr의 압력 분위기에서 형성할 수 있다. 상기 산화물 소스의 예로서는 H₂O, O₃ 등을 들 수 있다. 여기서, 상기 산화 알루미늄막은 화학기상증착 또는 원자층 적층에 의해 형성하는 것이 바람직하다.

그리고, 상기 유전막을 형성한 후, 질화물 소스를 사용하여 500 내지 900℃의 온도 분위기 및 0.01 내지 760Torr의 압력 분위기에서 10초 내지 2시간 동안 열처리를 수행하는 것이 바람직하다.

이어서, 상기 유전막 상에 도프트 실리콘을 포함하는 상부 전극을 형성한다. 이때, 상기 도프트 실리콘의 도판트(dopant)의 예로서는 비소(As) 또는 인(P) 등을 들 수 있다. 그리고, 상기 공정들은 동일한 챔버 내에서 인시튜로 진행하는 것이 바람직하다.

이에 따라, 상기 기판 상에는 하부 전극, 유전막 및 상부 전극으로 이루어진 커패시터가 형성된다. 여기서, 상기 유전막의 경우 고유전율을 갖고, EOT의 변화가 거의 없는 물질을 사용하여 형성하기 때문에 커패시터의 정전 용량의 향상을 기대할 수 있다.

(실시예)

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.

도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터의 형성 방법을 설명하기 위한 개략적인 단면도들이다.

도 1a를 참조하면, 기판(10) 상에 도판트로서 인(P)를 갖는 도프트 실리콘을 포함하는 하부 전극(12)을 형성한다. 이어서, 질소 가스를 유입하면서 약 600℃의 온도 분위기 및 약 300Torr의 압력 분위기에서 30분 동안 열처리를 실시한다. 이에 따라, 상기 하부 전극(12) 상에는 실리콘 질화막(도시되지 않음)이 형성된다. 여기서, 상기 열처리는 생략이 가능하다.

도 1b를 참조하면, 상기 하부 전극(12) 상에 질화 알루미늄막(13a) 및 산화 알루미늄막(13b)을 포함하는 유전막(13)을 형성한다. 먼저, 알루미늄을 함유하는 금속물 소스 및 N₂ 가스를 사용한 화학기상증착을 실시하여 하부 전극(12) 상에 질화 알루미늄막(13a)을 형성한다. 이때, 상기 질화 알루미늄막(13a)은 약 15Å의 두께를 갖도록 형성한다. 이어서, 알루미늄을 함유하는 금속물 소스 및 H₂O 가스를 사용한 화학기상증착을 실시하여 질화 알루미늄막(13a) 상에 산화 알루미늄막(13b)을 형성한다. 이때, 공정은 약 500℃의 온도 분위기 및 약 300Torr의 압력 분위기에서 실시한다.

이에 따라, 상기 하부 전극(12) 상에 유전막(13)을 형성할 수 있다. 특히, 본 실시예에와 같이, 상기 질화 알루미늄막(13a)을 형성한 후, 산화 알루미늄막(13b)을 형성하기 때문에 유전막(13) 전체에서 산화 알루미늄막(13b)이 차지하는 두께를 낮출 수 있다.

이어서, 질소 가스를 유입하면서 약 600℃의 온도 분위기 및 약 300Torr의 압력 분위기에서 30분 동안 열처리를 실시한다. 마찬가지로, 상기 열처리 또한 생략이 가능하다.

그리고, 상기 유전막(13) 상에 도판트로서 인(P)를 갖는 도프트 실리콘을 포함하는 상부 전극(14)을 형성한다.

따라서, 상기 기판(10) 상에는 하부 전극(12), 유전막(13) 및 상부 전극(14)을 포함하는 커패시터(20)가 형성된다. 여기서, 상기 유전막(13)의 경우에는 질화 알루미늄막(13a)을 포함하기 때문에 열적 환경 또는 외적 환경에 의한 변형의 가능성을 줄일 수 있고, 산화 알루미늄막(13b)을 적용할 경우 상기 산화 알루미늄막(13b)이 차지하는 두께를 줄일 수도 있다. 즉, 상기 산화 알루미늄막(13b)의 두께가 감소하는 만큼 커패시터(20)의 정전 용량의 증가를 기대할 수 있다.

그리고, 본 실시예에서는 간단한 박막 구조에 적용하는 경우를 예로 들어 설명하였지만, 핀 구조, 실린더 구조 또는 스택 구조를 갖는 커패시터의 제조에도 본 실시예를 충분하게 적용할 수 있음은 당업자에게는 자명하다.

이와 같이, 본 발명에 의하면, 질화 알루미늄막을 유전막으로 적용함으로서 커패시터의 정전 용량의 향상을 기대할 수 있다. 때문에, 고집적화를 요구하는 최근의 반도체 장치에 적용할 경우 신뢰도가 향상되는 효과를 기대할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터의 형성 방법을 설명하기 위한 개략적인 단면도들이다.

Claims (8)

1. 기판 상에 도프트 실리콘을 포함하는 하부 전극을 형성하는 단계;

   상기 하부 전극 상에 질화 알루미늄막을 포함하는 유전막을 형성하는 단계; 및

   상기 유전막 상에 도프트 실리콘을 포함하는 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 커패시터 형성 방법.
2. 제1항에 있어서, 상기 질화 알루미늄막을 포함하는 유전막은 알루미늄을 함유하는 금속-유기물(metal-oranic) 소스와 질화물을 함유하는 질화물 소스를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
3. 제1항에 있어서, 상기 질화 알루미늄막을 포함하는 유전막은 알루미늄을 함유하는 금속-유기물(metal-oranic) 소스를 이용하여 알루미늄막을 형성한 후, 질화물을 함유하는 질화물 소스를 사용하여 상기 알루미늄막을 질화시킴으로서 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
4. 제1항에 있어서, 400 내지 800℃의 온도 분위기 및 5 내지 760Torr의 압력 분위기에서 3 내지 180동안 열처리를 실시하여 상기 하부 전극 상에 실리콘 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
5. 제1항에 있어서, 상기 질화 알루미늄막을 포함하는 유전막은 3 내지 25Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
6. 제1항에 있어서, 상기 유전막으로서 산화 알루미늄막을 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
7. 제6항에 있어서, 상기 산화 알루미늄막은 알루미늄을 함유하는 금속-유기물(metal-oranic) 소스와 산화물을 함유하는 산화물 소스를 사용하여 200 내지 700℃의 온도 분위기 및 0.01 내지 100Torr의 압력 분위기에서 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
8. 제1항에 있어서, 상기 유전막을 형성한 후, 질화물 소스를 사용하여 500 내지 900℃의 온도 분위기 및 0.01 내지 760Torr의 압력 분위기에서 10초 내지 2시간 동안 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.