KR100366779B1 - 반도체장치 제조방법 - Google Patents

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Abstract

본 발명의 방법에 따라 제조된 반도체장치에 있어서, 마이크로일렉트로닉 캐패시터에 용량절연막으로서 제공되는 2층 산화탄탈막이 구비된다. 이 2층 산화탄탈막은, 제 1 막형성단계에서 산소를 함유하는 분위기에서 대략 3Torr의 고압으로 대략 510℃의 온도에서 형성된 제 1 산화탄탈막과, 제 2 막형성단계에서 산소가 없는 분위기에서 대략 0.3Torr의 저압으로 대략 510℃의 온도에서 제 1 산화탄탈막상에 형성된 제 2 산화탄탈막으로 구성된다.

Description

반도체 장치 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 용량절연막으로서 캐패시터에 산화탄탈막(즉, Ta2O5)을 사용하며, 그 안에 정보 또는 데이터를 나타내는 전하를 저장하는 마이크로일렉트로닉 스토리지캐패시터를 구비하는 반도체장치를 제조하는 방법에 관한 것이다.
일반적으로, 전형적인 반도체소자인 LSI(즉, large scale integration)회로들은 두개의 부류, 즉, 메모리제품과 로직제품으로 분류된다. 최근에, 특별히 전자(즉, 메모리제품)는 반도체제조기술에서의 근래의 발전에 따라 상당히 진보되어 왔다. 또한, 메모리제품들은 두 개의 서브부류, 즉 DRAMs(Dynamic Random Access Memories)과 SRAMs(Static Random Access Memories)으로 분류된다. 대부분의 이러한 메모리제품들은 집적밀도에 있어서 우수한 MOS(즉, metal oxide semiconductor) 트랜지스터들로 구성되어 있다. DRAM은, SRAM과 비교하여, 집적밀도에 있어서 그들의 이점들을 더욱 효과적으로 사용할 수 있기 때문에, DRAM은 제조비용 절감을 실현할 수 있으며, 이는 정보기기등의 장비 또는 시스템들에서의 각종 메모리유닛들에 더욱 다양하게 적용될 수 있다.
동작시에, DRAM은 그들의 마이크로일렉트로닉 캐패시터들에 데이터 또는 정보를 나타내는 전하들을 저장하므로, DRAM의 반도체기판에 형성된 개개의 마이크로일렉트로닉 캐패시터들은, DRAM에 저장되는 정보의 양이 증가함에 따라 그 캐패시터의 점유면적들이 제한된다. 결과적으로, DRAM의 마이크로일렉트로닉 캐패시터들의 커패시턴스(즉, 정전용량)를 증가시키는 기술을 향상시키는 것이 당해기술에서 필요하게 되었다. DRAM의 캐패시터들의 용량이 데이터 또는 정보를 나타내는 전하들을 저장하는 데 불충분한 경우에, DRAM은 종종 외부노이즈신호들 등의 영향에 의해 적절하게 동작하지 못하게 되어, 이는 다양한 형태의 에러들, 예컨대 다양한 동작소프트웨어프로그램등에서의 에러들에 의해 대표되는 에러들을 야기시킨다.
지금까지, 막두께가 엷어지고 마이크로일렉트로닉 캐패시터의 용량절연막으로서 제공되는 실리콘질화막(즉, SiON)은 실리콘산화막(즉, SiO2)을 질화하여 얻을수 있었다. 그러나, 그렇게 얻어진 실리콘질화막에서, 그 막두께가 산화막전환된 막두께Teff(oxide-film converted film thickness Teff; 즉, 동등산화막 두께)로 표현될 때, 최소허용막두께는 45∼50Å의 범위내이고, 이는 트랜지스터의 터널전류의 발생임계점이며, 여기에서 Teff는 그렇게 형성된 캐패시터의 단위면적당 용량이다. 지금까지는, 캐패시터의 용량을 증가시키기 위하여, 다양한 형태의 3차원 형상의 전극들, 예컨대 박스형, 실린더형, 핀형, HSG(즉, 헤미스페리칼그레인) 형들과 같은 전극들이 표면적에서 캐패시터의 전극을 증가시키기 위해 제시되었다. 오늘날의 당해기술에서 캐패시터의 전극에 대하여 훨씬 더 복잡한 형상들이 제시되어 왔지만, 트랜지스터내의 공간이 심각한 제한을 받기 때문에, 캐패시터 전극의 표면적을 확대시킴으로써 캐패시터의 용량을 증가시키는 것이 곤란하였다. 상술한 문제점으로 인하여, 캐패시터의 용량을 증가시키기 위하여 오늘날 당해기술에서 광법위하게 사용된 기술은 캐패시터의 용량절연막에서 고유전율물질을 사용하는 것이다.
오늘날의 당해기술에서, 다양한 종류의 고유전율물질이 알려져 있다. 그러나, 이러한 물질들이 캐패시터들의 용량절연막에 사용되는 경우에, 그들을 막으로 형성하는 데 있어서의 용이함, 그 물질들로 이루어진 용량절연막에 대향하는 면들에 인접하게 배치된 한 쌍의 전극과의 적합성(compatibility)의 측면에서 미리 그것들을 확인하는 것이 필요하다. 결과적으로, 유전물질의 유전율이 매우 높은 경우라도, 그 유전물질이 캐패시터의 용량절연막용 물질로서 반드시 사용되지는 않는다. 그러한 상황하에서, 캐패시터의 용량절연막용 물질로서 당해기술에서 광범위하게 사용되고 있는 것이 산화탄탈이다. 산화탄탈(이하, 산화탄탈막으로 기재)로 이루어진 막의 유전율(40∼47의 범위내의 값)은 당해기술에서 지금까지 용량절연막으로 사용되었던 실리콘산화막의 유전율보다 10배 더 크며, 실리콘질화막(즉, Si3N4)의 유전율보다는 6배는 더 크다. 또한, 산화탄탈막은 형성하기가 더 용이하다. 결과적으로, 산화탄탈막을 캐패시터의 용량절연막으로 사용하여 캐패시터의 용량을 증가시킬 수 있게 된다.
도 14a 내지 도 14c는 반도체소자를 제조하는 종래의 방법을 나타준다. 이하, 이 도면들을 참조하여, 반도체소자를 제조하는 종래의 방법을 그의 공정단계순으로 설명된다.
먼저, 도 14a에서 나타낸 바와 같이, 종래의 공지된 기술에 따라, 예를 들어, P형의 반도체기판(51)이 준비된다. 다음에, 반도체기판(51)의 표면에, N형 소오스영역(52)과 소오스영역(52)으로부터 이격된 N형 드레인영역(53); 소오스영역(52)과 드레인영역(53)사이의 기판(51)의 표면상에 형성된 게이트절연막(54); 그리고 그 게이트절연막(54)상에 형성된 게이트전극(55)이 형성되어, N형 MOS트랜지스터(56)가 반도체기판(51)상에 형성된다. 이렇게 형성된 N형 MOS트랜지스터(56)는 마이크로일렉트로닉 캐패시터(64)(도 14c참조)와 결합되어 반도체소자의 하나의 메모리셀을 형성한다. 도 14a에서, 참조번호 57은 반도체소자의 상면 전체를 덮는 층간절연막이며, 참조번호 58은 반도체소자의 개개의 영역들을 서로 분리시키는 소자분리절연막이다.
다음, 도 14b에서 나타낸 바와 같이, 미세콘택홀(59)이 N형 MOS트랜지스터(56)의 N형 드레인영역(53)(또는, N형 소오스영역(52))에 대응하는 위치에서 층간절연막(57)에 형성된다. 다음에, 도전막이 콘택홀(59)의 전체내부표면을 포함하는 반도체소자의 상면 전체를 덮도록 형성되어, N형 드레인영역(53)(또는, N형 소오스영역(52))과 전기적으로 연결된다. 다음에, 이렇게 형성된 도전막은, 도 14b에서 나타낸 바와 같이, 패터닝되어 캐패시터(64)의 하부전극(61)(즉, 스토리지전극)으로 형성된다.
캐패시터(64)(도 14c참조)의 하부전극(61)의 형성이 완료된 후에, 산화탄탈막(62)은, 도 14c에서 나타낸 바와 같이, CVD(즉, 화학증기증착)법에 의해 캐패시터(64)의 용량절연막으로서 기능하도록 적절한 막두께로 형성되며, 반도체기판(51)은 CVD장치의 반응용기내에 수용된다. 그런 다음에, 반응용기의 내부를 소정의 고정된 막형성압력으로 유지한 상태에서, 탄탈알콕시화물들중의 하나인 펜타에톡시탄탈과 산소를 포함하는 혼합가스가 반응용기로 공급되어, 막형성공정이 반응용기내에서 수행됨으로써, 원하는 막두께를 갖는 산화탄탈막(62)이 반응용기내에 형성된다. 다음에, 상부전극(63)(즉, 플레이트전극)이 그렇게 형성된 산화탄탈막(62)상에 형성되며, 이로써 산화탄탈막(62)이 캐패시터(64)의 용량절연막으로 기능할 수 있게 된다. 도 14c에서 나타낸 바와 같이, 상부전극(63)과 하부전극(61)이 산화탄탈막(62)의 상면과 하면에 인접하게 각각 배치되며, 이에 의해 캐패시터(64)가 형성된다. 상술한 바와 같이, 캐패시터(64)는 N형 MOS트랜지스터(56)에 직렬로 전기적으로 연결되어 반도체소자의 메모리셀을 구성한다.
한편, 도 14c를 참조하여 상술한 바와 같이, 산화탄탈막(62)이 유기소스가스를 사용하여 형성되는 경우에, 그렇게 형성된 산화탄탈막(62)은 수 %의 탄소를 포함한다. 결과적으로, LSI의 제조공정에서 다양한 유형의 열처리가 늦게 수행되는 경우에, 산화탄탈막(62)에 포함된 탄소는 산화탄탈막(62)의 산소와 결합하여 CO 또는 CO2가스가 되어 산화탄탈막(62)으로부터 이탈된다. 이러한 산화탄탈막(62)부터의 CO 또는 CO2가스의 이탈로 인하여, 산화탄탈막(62)에서 산소의 농도는 감소하며, 이는 캐패시터(64)의 용량절연막으로서 제공되는 산화탄탈막(62)을 통한 리크전류를 촉진시킨다.
산화탄탈막(62)에 함유된 산소의 부족으로 인한 산화탄탈막(62)에서 발생하는 그러한 리크전류를 방지하기 위하여, 예를 들어, 일본특허공개공보 평성 제 9-121035호에 개시된 반도체소자를 제조하는 종래의 방법에서, 반도체소자의 마이크로일렉트로닉 캐패시터는, 산화탄탈막이 제 1 막형성단계에서 반도체기판의 하부전극상에 형성되고, 제 1 막형성단계에 이어지는 제 2 막형성단계에서, 자외선-오존 어닐링공정(이하, UV-O3어닐링공정으로 기재)이 이렇게 형성된 산화탄탈막으로 이루어진 반도체소자에 대해 수행되며; 그리고 제 2 막형성공정에 이어지는 제 3 막형성공정에서, 제 1 및 제 2 막형성공정이 반복적으로 수행되는 방법으로 제조된다.
그러나, 일본특허공개공보 평성 제 9-121035호에 개시된 종래의 방법은, 캐패시터의 용량절연막으로서 제공되는 산화탄탈막에 함유된 산소의 결핍으로 인해 초래된 리크전류의 발생을 방지할 수 있음에도 불구하고, 그러한 종래의 방법에서는 산화탄탈막의 물리적 특성들(즉, 막질)이 저하된다.
다시 말하면, 본 발명의 발명자에 의해 수행된 실험들에 의해, 종래의 방법은 하부전극의 경계면에서 저유전율막을 생성하고, 그렇게 형성된 저유전율막의 물리적특성(즉, 막질)을 변형시키거나 향상시키는 것이 곤란하다는 것을 알게 되었다. 더욱이, 그러한 저유전율막의 존재로 인하여, 종래의 방법에 의해 제조된 반도체장치의 산화탄탈막에서는 TDDB(즉, time dependent dielectric breakdown)특성들이 악화된다. 결과적으로, 이러한 측면에 있어서도, 산화탄탈막은 물리적 특성들이 저하된다.
또한, 반도체소자의 캐패시터의 용량을 증가시키기 위하여, 산화탄탈막의 막 두께를 산화탄탈막에서의 리크전류의 발생을 방지하는 가능한 최소한의 값으로 감소시키는 것이 필요하다. 그러한 필요성를 충족시키기 위하여, 산화탄탈막(즉, 용량절연막)의 막질과 커버리지 모두를 향상시킬 필요가 있다. 다시 말하면, 반도체 장치에서, 캐패시터의 용량절연막으로서 제공되는 산화탄탈막이, 하부전극상에 형성되고 거친 표면을 가져 그의 표면적이 확대된 소위 HSG(즉, hemispherical grain)실리콘도전층상에 형성기 때문에, 그의 커버리지는 중요한 문제가 된다.
상술한 점을 고려하여, 본 발명의 목적은, 막 두께가 얇고, 막질과 신뢰성이 우수하며, 산화탄탈로 형성된 용량절연막을 구비하는 반도체소자의 제조방법을 제공하는 데 있다.
또한, 본 발명의 또 다른 목적은, 용량절연막의 막 두께가 충분히 얇고, 우수한 커버리지특성과 동시에 개선된 막질을 가지며, 산화탄탈로 이루어진, 용량절연막을 구비하는 반도체소자의 제조방법을 제공하는 데 있다.
도 1a 및 도 1b는, 미세콘택홀이 형성되고 플러그도전막으로 채우는, 본 발명에 따른 반도체장치 제조방법의 제 1 실시예를 설명하는 반도체장치의 단면도이다.
도 2a 및 도 2b는, 도 1a 및 도 1b에 도시된 반도체장치에서, 또 다른 콘택홀이 형성되고 HSG(즉, hemispherical grain)도전실리콘막으로 도포된 반도체장치의 단면도이다.
도 3a 및 도 3b는, 도 2a 및 도 2b에 도시된 반도체장치에서, 반도체장치의 상면을 덮도록 제 1 및 제 2 산화탄탈막을 형성하고, 다음에, 제 2 산화탄탈막을 덮도록 질화탄탈막을 형성하며, 마지막으로 질화탄탈막을 덮도록 도핑된 폴리실리콘막을 형성한 반도체장치의 단면도이다.
도 4a 및 도 4b는, 본 발명에 따른 반도체장치 제조방법의 제 2 실시예에 따라서 제조된 반도체장치로서, 본 발명의 제 1 실시예의 2층 산화탄탈막대신 단층 산화탄탈막을 반도체장치의 상면을 덮도록 형성하고, 다음에, 이 단층 산화탄탈막을 덮도록 질화탄탈막을 형성하며, 마지막으로 질화탄탈막을 덮도록 도핑된 폴리실리콘막을 형성한 반도체장치의 단면도이다.
도 5는 본 발명에 따른 반도체장치의 필수부분의 확대단면도로서, 본 발명의원리를 설명하는 데 사용되는 에스팩트비(즉, B/A)를 설명하는 도면이다.
도 6은, 반도체장치에서의 마이크로일렉트로닉 캐패시터에 대하여 용량절연막으로서 제공되는 산화탄탈막의 리크전류를 결정하는 반도체장치내에 형성된 마이크로일렉트로닉 캐패시터의 확대단면도로서, 본 발명의 원리를 설명하는 데 사용되는 도면이다.
도 7은 0.01∼10Torr범위의 막형성압력에 따라서 막의 커버리지가 어떻게 변화하는 지를 나타내는 그래프로서, 본 발명의 원리를 설명하는 데 사용되는 도면이다.
도 8은 55∼135Å 범위의 막두께(타원계(ellipsometer)로 측정)에 따라서 산화막전환막두께(즉, 소위 "등가산화막")가 어떻게 변화하는 지를 나타내는 그래프로서, 본 발명의 원리를 설명하는 데 사용되는 도면이다.
도 9는 30∼130Å 범위의 막두께(타원계(ellipsometer)로 측정)에 따라서 리크전류가 어떻게 변화하는 지를 나타내는 그래프로서, 본 발명의 원리를 설명하는데 사용되는 도면이다.
도 10은 1×10-1∼1×105초 범위의 누적스트레스인가시간에 따라서 누적불량율이 어떻게 변화하는 지를 나타내는 그래프로서, 본 발명의 원리를 설명하는 데 사용되는 도면이다.
도 11a 및 도 11b는, 본 발명의 제조방법에 따른 반도체장치의 필수부분의 확대단면도로서, 0.1∼0.5Torr의 낮은 막형성압력에서 형성된 산화탄탈막을 설명하는 도면이며, 본 발명의 원리를 설명하는 데 사용되는 도면이다.
도 12a 및 도 12b는, 본 발명의 제조방법에 따른 반도체장치의 필수부분의 확대단면도로서, 1.0∼10Torr의 높은 막형성압력에서 형성된 산화탄탈막을 설명하는 도면이며, 본 발명의 원리를 설명하는 데 사용되는 도면이다.
도 13a 및 도 13b는, 본 발명의 제조방법에 따른 반도체장치의 필수부분의 확대단면도로서, 1.0∼10Torr의 높은 막형성압력에서 형성된 제 1 산화탄탈막과 0.1∼0.5Torr의 낮은 막형성압력에서 형성된 제 2 산화탄탈막산화탄탈막도면이며, 본 발명의 원리를 설명하는 데 사용되는 도면이다.
도 14a 및 도 14b는 종래 방법에 따라 제조된 반도체장치의 단면도로서, 반도체장치에 마이크로일렉트릭 캐패시터를 형성하는 일련의 공정단계들을 설명하는 도면이다.
※도면의 주요부분에 대한 부호의 설명
1 : P형 반도체기판 2 : N형 소오스영역 2
3 : N형 드레인영역 4 : 게이트절연막
5 : 게이트전극 6 : N형MOS트랜지스터
7 : 소자분리절연막 8,12 : 층간절연막
9,13 : 콘택홀 10 : 플러그도전막
15 : RTN막 17 : 제 1 산화탄탈막
18 : 제 2 산화탄탈막 19,24 : 질화탄탈막
20,25 : 도핑된 폴리실리콘막 21,26 : 캐패시터
22,23 : 산화탄탈막
본 발명의 제 1 면에 따르면, 금속알콕시화물을 포함하는 원료가스를 사용하여 화학적기상증착법에 의해 반도체기판상에 산화탄탈막을 형성하는 반도체장치의 제조방법에 있어서,
제 1 막형성압력으로 상기 산화탄탈막중의 제 1 막을 형성하는 제 1 막형성 단계와, 그리고
상기 제 1 막형성압력보다 낮은 제 2 막형성압력으로 상기 제 1 막상에 상기산화탄탈막중의 제 2 막을 형성하는 제 2 막형성단계를 구비하고, 상기 제 2 막은 상기 산화탄탈막중의 상기 제 1 막과 결합하여 2층 산화탄탈막을 형성하는 반도체장치 제조방법이 제공된다.
상기에서, 상기 금속알콕시화물은 펜타에톡시탄탈인 것이 바람직하다.
또한, 상기 제 1 막형성단계는 산소를 함유하는 상기 원료가스를 사용하여 수행되는 것이 바람직하다.
또한, 상기 산화탄탈막중의 제 1 막 및/또는 제 2 막은 용량절연막으로서 사용되는 것이 바람직하다.
또한, 상기 제 1 막형성압력은 1∼10Torr(133Pa=1Torr)이고, 상기 제 2 막형성압력은 0.1∼0.5Torr의 범위내인 것이 바람직하다.
또한, 상기 제 1 막형성단계에서,상기 산화탄탈막중 상기 제 1 막은 10∼30Å의 막두께를 갖도록 형성되고, 상기 제 2 막형성단계에서, 상기 제 1 막상의 상기 산화탄탈막중 제 2 막은 30∼80Å의 막두께를 갖는 것이 바람직하다.
또한, 상기 제 1 막 및 상기 제 2 막, 또는 상기 산화탄탈막중 상기 단층 형성의 완료후에, 자외선-오존어닐링공정을 수행하고, 다음에, 산소어닐링공정을 수행하는 것이 바람직하다.
본 발명의 제 2 면에 따르면, 펜타에톡시탄탈을 함유하는 원료가스를 사용하여 화학적기상증착법에 의해 반도체기판상에 산화탄탈막을 용량절연막으로서 형성하는 반도체장치의 제조방법에 있어서,
500∼560℃의 온도에서 1∼10Torr의 압력으로 상기 단층 산화탄탈막을 형성하는 단계를 구비하는 반도체장치 제조방법이 제공된다.
상기 제 2 면에서, 상기 단층 산화탄탈막은 산소가 없는 상기 원료가스를 사용하여 형성되는 것이 바람직하다.
또한, 상기 단층 산화탄탈막은 상기 반도체기판상에 형성된 캐패시터의 하부 전극을 덮도록 형성되는 것이 바람직하다.
또한, 상기 단층 산화탄탈막은 상기 반도체기판상에 형성된 마이크로일렉트로닉 캐패시터의 하부전극을 덮도록 형성되는 것이 바람직하다.
또한, 상기 도전막으로서 실리콘막이 사용되는 것이 바람직하다.
또한, 상기 실리콘막과 상기 산화탄탈막의 사이에 형성되어, 상기 실리콘막과 상기 산화탄탈막이 반응하는 것을 방지하는 반응방지막을 형성하는 것이 바람직하다.
또한, 상기 반응방지막으로서 실리콘질화막이 사용되는 것이 바람직하다.
또한, 상기 제 1 막 및 상기 제 2 막, 또는 상기 산화탄탈막중 상기 단층 형성의 완료후에, 자외선-오존어닐링공정을 수행하고, 다음에, 산소어닐링공정을 수행하는 것이 바람직하다.
본 발명의 상술한 및 여타의 목적, 장점 그리고 특징은 첨부도면을 참조한 하기의 설명으로부터 분명해질 것이다.
본 발명의 실시예를 사용하여 본 발명을 수행하는 베스트모드를 첨부도면을 참조하여 상세하게 설명한다.
그러나, 본 발명은 다양한 다른 형태로 구체화될 수 있으며 이하에 설명하는실시예들에 한정되지 않는다. 이 실시예들은 본 발명은 완전하게 설명하기 위하여 개시된 것으로서, 당업자에게는 본 발명의 범위내에서 다양한 변경이 가능하다.
첨부도면에서, 막의 두께와 영역은 본 발명을 명확하게 하기 위해서 확대된 것이다. 전 도면에 걸쳐 동일한 부분에는 동일한 부호를 부여하였다.
또한, 층 또는 막이 다른 막 또는 기판의 "위"에 있는 것으로 언급되는 경우에, 이 층 또는 막은 그 다른 막 또는 기판상에 직접 있거나, 또는 그 사이에 막들이 삽입될 수 있다.
본 발명의 원리
본 발명자의 실험의 결과는 본 발명의 계기를 마련하였고, 먼저 이를 설명한다.
본 발명의 발명자는 여러가지 형태의 실험을 하였고, 그 결과를 얻어내었다. 이 실험결과에서, 산화탄탈막을 형성하는 경우에, 막형성압력 및 막형성온도를 각각 적절한 범위로 제한함으로써, 산화탄탈막의 하부전극계면에 형성된 저유전율막의 물리적특성을 변경하여, 산화탄탈막질을 개선할 수 있는 것을 확인하였다.
또한, 산화탄탈막을 막형성하는 경우, 본 발명의 발명자는, 막을 높은 압력에서 형성하면, 막의 물리적특성은 향상되나 그의 커버리지는 불충분하고, 이와 반대로, 막을 낮은 압력에서 형성하면, 커버리지는 향상되지만, 그의 물리적특성이 열악해진다는 것을 알았다. 이러한 사실에 근거하여, 용량절연막으로서, 제 1 막 형성단계에서 고압으로 제 1 산화탄탈막을 형성하고, 제 2 막형성단계에서 상기 높은 막형성압력보다 낮은 저막형성압력에서 제 2 산화탄탈막을 형성하는 단계로 이루어지는 2층 산화탄탈막을 사용함으로써, 물리적특성과 그의 커버리지가 개선된 용량절연막을 갖는 반도체장치의 마이크로일렉트로닉 캐패시커를 제조하는 것이 가능하다는 것을 알았다.
제 1 실험결과
산화탄탈막이 형성된다. 이러한 산화탄탈막형성을 통해, 막의 커버리지가 막형성온도에 의존한다는 것을 확인하였다. 도 7은 0.01∼10Torr 범위의 막형성압력에 따라서 커버리지가 어떻게 변화하는 지를 나타내는 그래프로서, 본 발명의 원리를 설명하는 데 사용되는 도면이다. 도 7의 그래프에서, 세로축은 커버리지 [%] (에스팩트비=4.0)를 나타내고, 가로축은 막형성압력(Torr)을 나타낸다. 여기에서, 도 5에 나타낸 바와 같이, 예컨대, 4.0의 에스팩트비(B/A)를 갖는 콘택홀(73)이 반도체기판(71)상의 층간절연막(72)내에 미리 형성된 샘플이 준비된다. 이 샘플을 CVD(화학적기상증착)장치의 반응용기내에 수용하여, 아래와 같은 방식으로 상기 샘플을 덮도록 산화탄탈막(74)을 형성한다. 도 5에 도시된 바와 같이, 막두께"a"를 가지며 상기 샘플의 상면을 덮는 산화탄탈막의 제 1 부분과, 막두께"b"를 가지며 콘택홀(73)의 내부외주면을 덮는 산화탄탈막의 제 2 부분을 갖도록 형성되며, 막두께 "a"에 대한 막두께 "b"의 비(즉, b/a)를 상술한 산화탄탈막의 커버리지로 정의한다.
대략 510℃의 온도로 내부공간이 유지되는 상기 반응용기내로, 대략 100mg/min의 유량을 갖는 PETa(즉, pentaethoxy tantalum : Ta(OC2H5)5)가스와, 대략 1000sccm(standard cubic centimeter per minute)의 유량을 갖는 산소가스와, 그리고 대략 300sccm의 유량을 갖는 헬륨가스로 이루어진 제 1 원료가스가 공급되어, 반응용기내에서 산화탄탈막이 형성된다. 이렇게 제 1 원료가스를 사용하여 형성된 산화탄탈막의 특성이 도 7의 선형그래프(1)에 의해 표시되었다. 한편, 제 1 원료가스에서 산소가 제거된 점을 제외하고는 제 1 원료가스와 유사한 제 2 원료가스가 산화탄탈막을 형성하는 데 사용된 경우에, 이렇게 제 2 원료가스를 사용하여 형성된 산화탄탈막의 특성이 도 7의 선형그래프(2)에 의해 표시되었다. 상기에서, 산소가스는 초기 막형성단계에서 산화탄탈막의 형성을 안정화하기 위해서 사용되고 있다.
도 7로부터 명백한 바와 같이, 산소가스의 유무에 관계없이, 대략 1Torr가 넘는 막형성압력의 영역에서는 선형그래프 (1) 및 (2)로 각각 표시되는 산화탄탈막의 커버리지는 점차로 감소하고, 막형성압력이 대략 0.5Torr에 다다르면, 산화탄탈막이 우수한 물리적특성, 즉 대략 90%이상의 막커버리지를 가질 수 있다. 도 7의 그패프로부터 명백해지는 바와 같이, 산화탄탈막의 커버리지는 산소가스가 제거된 제 2 원료가스를 사용하여 형성된 산화탄탈막을 표시하는 선형그래프(2)보다 선형그래프(1)(산소가스를 함유하는 제 1 원료가스를 사용하여 형성된 산화탄탈막의 커버리지를 표시)에서 급격하게 떨어진다. 이 이유는 아래와 같다.
즉, 산화탄탈막의 막형성압력이 낮은 영역에서는, 단위시간당 반응용기로 공급되는 원료가스의 양이 일정한 경우에, 막형성압력이 감소함에 따라 원료가스의 유량 또는 유속이 증가하고, 이는 반도체기판 표면으로의 원료가스공급을 용이하게하며, 원료가스분자의 평균자유행정을 증가시켜, 산화탄탈막의 커버리지를 향상기킨다. 또한, 산소가스가 제거된 제 2 원료가스가 사용된 경우에는, 기상에서의 반응이 억제되어, 반도체기판 표면에서의 반응을 강화시킨다. 결과적으로, 낮은 막형성압력에서 형성된 산화탄탈막의 커버리지가 개선된다.
그 결과, 도 7로부터 명백해지는 바와 같이, 산소가스의 유무에 관계없이, 0.1∼0.5Torr의 막형성압력에서 산화탄탈막이 형성되는 경우에, 산화탄탈막의 커버리지가 개선될 수 있다. 상기 사실은 본 발명자의 실험에 의해서 확인되었다.
제 2 실험결과
산화탄탈막에 대하여, 그 막질이 막두께에 의존한다는 사실은 발명자의 실험들을 통해 산화탄탈막을 형성함으로써 확인되었으며, 그 결과를 도 8에 나타내었다. 도 8에서, 세로축은 산화막전환막두께를 Å으로 나타내고, 가로축은 타원계(ellipsometer)에 의해 측정된 막두께를 Å으로 나타내며, 여기서 전술한 바와 같이 정의되는 산화막전환막두께는 반도체소자에 형성된 마이크로일렉트로닉 캐패시터의 용량에 대응한다. 보다 상세하게는, 캐패시터의 용량은 산화막전환막두께가 엷어지는 것에 따라 증가한다. 산화탄탈막의 막형성 조건에 있어서, 도 7에서 사용된 막형성온도, 원료가스의 종류와 유량은 도 7에서 사용된 조건들과 동일하다.
도 8에서, 선형그래프(3)는 산소가스가 없는 제 2 원료가스를 사용하여 약 0.1Torr의 막형성압력으로 형성된 산화탄탈막의 산화막께를 나타내고, 선형그래프(4)는 산소가스가 없는 제 2 원료가스를 사용하여 약 0.3Torr의 막형성압력으로 형성된 산화탄탈막의 산화막전환막두께를 나타내며, 선형그래프(5)는 산소가스를 함유한 제 1 원료가스를 사용하여 약 0.3Torr의 막형성압력으로 형성된 산화탄탈막의 산화막전환막두께를 나타내고, 선형그래프(6)는 산소가스가 없는 제 2 원료가스를 사용하여 약 0.5Torr의 막형성압력하에서 형성된 산화탄탈막의 산화막전환막두께를 나타내며, 선형그래프(7)는 산소가스가 없는 제 2 원료가스를 사용하여 약 1.0Torr의 막형성압력으로 형성된 산화탄탈막의 산화막전환막두께를 나타내고, 선형그래프(8)는 산소가스를 함유한 제 1 원료가스를 사용하여 약 3.0Torr의 막형성압력하에서 형성된 산화탄탈막의 산화막전환막두께를 나타내며, 선형그래프(9)는 산소가스가 없는 제 2 원료가스를 사용하여 약 3.0Torr의 막형성압력으로 형성된 산화탄탈막의 산화막전환막두께를 나타내고, 그리고 선형그래프(10)는 산소가스가 없는 제 2 원료가스를 사용하여 약 5.0Torr의 막형성압력으로 형성된 산화탄탈막의 산화막전환막두께를 나타낸다.
도 8로부터 명백해지는 바와 같이, 산소가스의 유무에 관계없이, 도 7에서 산화탄탈막의 커버리지를 향상시키는 바람직한 막형성압력인 0.1 내지 약 0.5Torr의 낮은 막형성압력으로 형성된 산화탄탈막에서, 산화막전환막두께가 두꺼워지며, 그로 인해 막질이 떨어지게 된다. 반면에, 산소가스의 유무에 관계없이, 도 7에서 산화탄탈막의 커버리지를 저하시키는 1.0∼10Torr의 높은 막형성압력으로 형성된 산화탄탈막에 있어서, 산화막전환막두께가 엷어지며, 그로 인해 막질이 향상된다.
다시 말하면, 도 7과 도 8로부터 분명해진대로, 산화탄탈막을 형성하는 데 있어서, 막형성압력에 대한 커버리지의 충분한 값은 막질의 향상과 양립할 수 없다는 것을 이해할 수 있다. 또한, 도 8에서, 모든 선형그래프 (3)∼(10)는 경사각이 거의 서로 비슷하며 서로가 평행하게 연장되며, 이는 산화탄탈막의 유전율이 소정값을 초과하는 그 막두께의 범위내에서 거의 일정하게 유지된다는 점을 주목해야 한다. 다시 말하면, 막형성처리의 초기단계에서 형성된 산화탄탈막의 하부는 그 하부상에 형성된 산화탄탈막에서의 상부의 막질과 상이하며, 이는 저유전율막의 존재를 시사한다. 이러한 저유전율막은, 저유전율막에 일본특허공개공보 평성 제 9-121035호에 개시된 특성변형처리가 행해진다고 하더라도, 물리적특성을 변형하기가 곤란하다.
상술한 사실들에 비추어, 커버리지가 우수한 제 1 산화탄탈막은 0.1∼0.5Torr의 낮은 막형성압력하에서 형성되며, 막질이 우수한 제 2 산화탄탈막은 1.0∼10Torr의 높은 막형성압력하에 형성된다는 사실은 본 발명에 대한 힌트로서 간주된다. 결과적으로, 제 1 및 제 2 산화탄탈막은 서로 결합하여 2층 산화탄탈막을 형성하며, 그의 물리적특성들은 도 8에 나타낸 선형그래프(11)에 의해 표시된다. 선형그래프(11)는, 제 1 막형성단계에서 산소가스를 함유한 원료가스를 사용하여 약 3.0Torr의 높은 막형성압력하에서 형성된 제 1 막과, 그리고 제 2 막형성단계에서 산소가스가 없는 제 2 원료가스를 사용하여 약 0.3Torr의 낮은 막형성압력하에서 제 1 막상에 형성된 제 2 막으로 이루어진, 2층 산화탄탈막의 물리적특성들을 나타낸다. 선형그래프(11)는, 2층 산화탄탈막에서, 제 1 막과 제 2 막 각각의 존재에 의해 우수한 막질과 동시에 그의 우수한 커버리지를 가질 수 있으며, 이는 제 1 및 제 2 막형성단계에서 각각 높은 막형성압력과 낮은 막형성압력하에서 형성된다는 사실을 나타낸다.
제 3 실험결과
그렇게 형성된 산화탄탈막의 막두께에 대한 (전술한 제 1 및 제 2 각각의 막형성단계에서 형성된 산화탄탈막에서 발생하는) 리크전류밀도의 의존성은 발명자에 의해 수행된 여러 실험들을 통해 확인되었으며, 막두께는 타원계(미도시됨)에 의해 측정되었다. 상기 실험들의 결과는 도 9에 도시되며, 여기에서 세로축은 리크전류밀도(A/㎠)를 나타내며, 가로축은 타원계에 의해 측정된 산화탄탈막의 막두께(Å)를 나타낸다. 여기서, 도 6에 나타낸 바와 같이, 산화탄탈막(84)을 용량절연막으로서 사용한 마이크로일렉트로닉 캐패시터(80)를 형성하여 캐패시터(80)의 리크전류를 측정하였다. 도 6으로부터 명백해지는 바와 같이, 캐패시터(80)는 산화탄탈막(84)이 하부전극(82)과 상부전극(83) 사이에 형성되며, 하부전극(82)은 반도체기판(81)상에 형성되며, 그리고 도전층(85)은 하부전극(82)의 표면적을 덮도록 형성되며, 소위 HSG(hemispherical grain)구조인 그의 거친 표면구조를 통해 표면적이 증가된 구조를 가지고 있으며, 여기에서 도전층(85)(이하, HSG도전층으로 기재)은 산화탄탈막(84)으로 완전히 덮이게 된다. 캐패시터(80)에서 발생하는 리크전류는 반도체기판(81)과 상부전극(83)과의 사이에 +1.2V의 전압(E)을 인가하여 측정된다. 덧붙여 말하자면, 도 8과 도 9의 각각에서 가로축상에 나타낸 막두께는 RTN(rapid thennl nitrization)막의 막두께를 포함하며, 산화탄탈막 형성전의 RTN막의 막두께는 약 18Å이다. 또한, 이 RTN막은, 상세히 후술한 바와 같이, 실리콘과 산화탄탈막과의 반응을 방지하기 위해서 형성된다.
도 9에서 나타낸 바와 같이, 선형그래프(12)는 산소가스를 첨가한 제 1 원료가스를 사용하여 약 3.0Torr의 막형성압력하에서 형성된 산화탄탈막의 물리적특성들을 나타내고, 선형그래프(13)는 산소가스가 없는 제 2 원료가스를 사용하여 약 3.0Torr의 막형성압력하에서 형성된 산화탄탈막의 물리적특성들을 나타내며, 선형그래프(14)는 산소가스가 없는 제 2 원료가스를 사용하여 약 0.3Torr의 막형성압력하에서 형성된 산화탄탈막의 물리적특성들을 나타내며, 그리고 선형그래프(15)는 2층 산화탄탈막의 물리적특성들을 나타낸다. 이 2층 산화탄탈막은, 제 1 막형성단계에서, 막두께가 약 20Å인 산화탄탈막의 제 1 막이 산소가스를 첨가한 제 1 원료가스를 사용하여 약 3.0Torr의 제 1 막형성압력하에서 형성되며, 막두께가 약 47Å인 산화탄탈막의 제 2 막이 산소가스가 없는 제 2 원료가스를 사용하여 약 0.3Torr의 제 2 막형성압력하에서 제 1 막위에 형성되는 구조를 가지고 있다. 그 막형성 조건에 대하여, 도 9의 선형그래프(15)로 나타낸 2층 산화탄탈막은 도 8의 선형그래프(11)로 나타낸 2층 산화탄탈막에 대응한다.
도 9로부터 명백해지는 바와 같이, 타원계로 측정한 산화탄탈막의 막두께를 나타내는 가로축상의 약 60Å이상의 막두께의 범위에서는, 높은 막형성압력하에 형성되며 선형그래프(12, 13)로 각각 나타낸 물리적특성들을 갖는 산화탄탈막은, 낮은 막형성압력하에 형성되며 선형그래프(14)로 나타낸 물리적특성들을 갖는 산화탄탈막보다 리크전류밀도가 작다. 반면에, 약 60Å이하의 막두께의 범위에서는, 선형그래프(12, 13)로 각각 나타낸 물리적특성들을 갖는 전자는 선형그래프(14)로 각각 나타낸 물리적특성들을 갖는 후자보다 리크전류밀도가 훨씬 더 크다. 이는 높은 막형성압력하에 형성된 산화탄탈막은 커버리지가 악화되기 때문이다. 반면, 약 60Å이상의 막두께의 범위에서는, 낮은 막형성압력하에 형성되며 선형그래프(14)로 나타낸 물리적특성들을 갖는 산화탄탈막은, 높은 막형성압력하에 형성되며 선형그래프(12, 13)로 각각 나타낸 물리적특성들을 갖는 산화탄탈막보다 리크전류밀도가 크다. 전술한 바와 같이, 산화탄탈막의 초기 막형성단계에서 형성된 막은 유전율이 낮고 대량의 전자트랩(electron trap)을 포함하므로, 막질이 열악해져, 이는 리크전류밀도에 대한 물리적특성들을 열악하게 만든다. 또한, 도 9의 가로축상의 60∼120Å의 막두께의 범위에서는, 막두께에 대한 리크전류밀도의 의존성은 매우 작다. 이 사실에 비추어, 주로 산화탄탈막의 기판을 형성하는 RTN막은 캐패시터에서 발생하는 리크전류를 방지하도록 작용한다.
제 4 실험결과
도 10은 높은 막형성압력과 낮은 막형성압력하에 형성된 산화탄탈막의 TDDB(time dependent dielectric breakdown)특성들에 대한 와이불(Weibull)플롯을 나타내며, 가로축은 누적스트레스적용시간을 나타내고 세로축은 누적불량율(accumulated defective-film frequency F(t))을 각각 나타낸다. 도 10의 와이불플롯은 도 6에 나타낸 마이크로일렉트로닉 캐패시터(80)를 사용하고, 캐패시터에 인가되는 전압은 +6.6V이며, 판정전압은 +1.5V이며, 판정전류는 1×10-5A/㎠이며, 대기온도는 25℃의 조건으로 얻어진다. 부연하면, 도 10에서 △T는, (HF가 첨가된 순수로 처리되고 난 후에 암모니아가스의 분위기에서 1분동안 870∼980℃의온도에서 RTN으로 이미 처리된) 실리콘기판상에 산화탄탈막이 형성되는 경우에 산화탄탈막의 막두께의 증가분을 나타낸다. 이 경우에, 기판상의 산화탄탈막의 형성전에 RTN막의 막두께는 약18Å이다.
도 10에서, 선형그래프(16)는 산소가스를 첨가한 제 1 소스가스를 사용하여 약 0.3Torr의 낮은 막형성압력하에서 형성된 산화탄탈막의 물리적특성들을 나타내며, 여기서, 산화탄탈막이 실리콘기판상에 형성되는 경우에 산화탄탈막의 막두께의 증가분을 나타내는 △T는 약 71Å이며, 산화막전환된 막두께Teff(동등한 산화막두께)는 약 37.3Å이다. 도 10에서, 다른 선형그래프(17)는 산소가스를 함유한 제 1 원료가스를 사용하여 약 3.0Torr의 높은 막형성압력하에서 형성된 산화탄탈막의 물리적특성들을 나타내며, 여기서, △T는 약 67Å이고, Teff는 약 31.2Å이다. 또한, 다른 선형그래프(18)는 산소가스가 없는 제 2 원료가스를 사용하여 약 3.0Torr의 높은 막형성압력하에서 형성된 산화탄탈막의 물리적 특성들을 나타내며, 여기서, △T는 약 68Å이며, Teff는 약 31.5Å이다.
도 10에서, 또 다른 선형그래프(19)는 제 1 및 제 2 막으로 구성된 2층 산화탄탈막의 물리적특성들(Teff: 약 31.8Å)을 나타낸다. 2층 산화탄탈막의 제 1 막(제 1 산화탄탈막)은 제 1 막형성단계에서 산소가스를 함유한 제 1 원료가스를 사용하여 약 3.0Torr의 높은 막형성압력하에서 형성되며, 여기서 △T는 약 20Å이다. 반면에, 2층 산화탄탈막의 제 2 막(제 2 산화탄탈막)은 제 2 막형성단계에서 산소가스가 없는 제 2 소스가스를 사용하여 약 0.3Torr의 낮은 막형성압력하에서 제 1 산화탄탈막상에 형성되며, 여기서 △T는 약 47Å이다. 선형그래프(19)로 나타낸 2층 산화탄탈막은 도 8의 선형그래프(11)와 도 9의 선형그래프(15)의 각각으로 나타낸 막형성조건에 대응한다.
도 10으로부터 명백해지는 바와 같이, 선형그래프(19)로 나타낸 높은 막형성압력하에 형성된 제 1 막과 낮은 막형성압력하에 형성된 제 2 막을 구비하는 2층 산화탄탈막은, 선형그래프(16)로 나타낸 낮은 막형성압력하에 형성된 산화탄탈막과 비교하여 수명이 대략 3순위에 이른다. 또한, 2층 산화탄탈막을 나타내는 선형그래프(19)는, 상술한 바와 같이, 커버리지가 열악한 산화탄탈막의 물리적 특성들을 나타내는 선형그래프(17)보다 경사각이 더 크다. 이는 선형그래프(19)로 나타낸 2층 산화탄탈막의 수명이 우수하다는 것을 의미한다. 선형그래프(18)로 나타낸 또다른 산화탄탈막이 물리적특성들에 있어서 선형그래프(19)의 2층 산화탄탈막보다 열화되지만, 선형그래프(17)의 산화탄탈막보다 효과면에서 더 우수하다.
결과적으로, 이 실험에 따르면, 산화탄탈막을 형성하는 경우에, 제 1 및 2 막형성단계들을 통해 형성된 2층 산화탄탈막을 형성함으로써, 산화탄탈막의 막질을 향상시킬 수 있으며, 여기에서, 제 1 막형성단계는 높은 막형성압력하에 수행되는 반면에 제 2 막형성단계는 낮은 막형성압력하에 수행되고, 또한 선형그래프(18)로 나타낸 막형성조건과 같이, 적당한 막형성압력과 적당한 막형성온도에서의 단층 막형성단계를 통해 형성된 산화탄탈막을 형성함으로써도 산화탄탈막의 막질을 향상시키는 것이 가능하다. 막형성압력이 1∼10Torr, 막형성온도가 500∼560℃의 범위내에 설정되어 있는 전술한 실험을 통해, 도 10의 선형그래프(18)로 나타낸 산화탄탈막에서 얻어지는 것과 실질적으로 동일한 결과를 얻을 수 있다. 전술한 막형성조건들에서, 막두께가 60∼120Å인 산화탄탈막을 성공적으로 얻을 수 있다.
도 11a, 12a 및 13a는 본 발명에서 전술한 실험결과(1∼4)에 근거하여 마이크로일렉트로닉 스토리지캐패시터구조의 개략적인 캐패시터모델을 설명하는 횡단면도이다. 반면에, 도 11b, 12b 및 13b는 도 11a, 12a 및 13a에 나타낸 캐패시터모델의 횡단면들을 부분적으로 확대한 도면을 각각 보여준다. 도면에서, 참조번호 91은 캐패시터하부전극으로서 제공되는 실리콘막(HSG막)을 나타내고, 참조번호 92는 캐패시터상부전극으로서 제공되는 질화탄탈막(즉, TiN)을 나타내며, 참조번호 93은 실리콘막이고, 참조번호 94와 95는 각각 용량절연막으로서 제공되는 RTN막(즉, SiON막)과 산화탄탈막이 되며, 참조번호 95A는 산화탄탈막(95)의 형성에서 초기막형성단계에서 형성된 저유전율막이다.
도 11a와 11b는 0.1∼5Torr의 낮은 막형성압력하에 형성되는 산화탄탈막(95)의 횡단면도를 나타낸다. 그렇게 얻어진 산화탄탈막(95)은 커버리지가 우수하다고 할지라도, 저유전율막(95A)을 구비하므로, 산화탄탈막(95)은 저유전율막(95A)으로 인해 캐패시터의 용량의 증가에 불리하며 특히 신뢰성을 저하시킨다.
도 12a와 12b는 1.0∼10Torr의 높은 막형성압력하에 형성되는 산화탄탈막(95)의 횡단면도를 나타낸다. 그렇게 얻어진 산화탄탈막(95)은 막질이 우수하다고 할지라도, 저유전율막(95A)이 형성되기가 어렵다. 그러나, 도 12a에서 점선으로 원을 그린 영역 B에서, 커버리지가 열악한 막이 형성되며, 이는 리크전류를 증가시킨다. 이로 인하여, 그렇게 얻어진 산화탄탈막(95)의 막두께를 엷게 하는 것이 어렵다. 더욱이, 이러한 형태의 산화탄탈막(95)은 커버리지가 열악하며, 그산화탄탈막(95)의 TDDB(time dependent dielectric breakdown)특성들은 그 선형그래프에서 경사각이 작게 되어 캐패시터의 신뢰성을 저하시킨다.
도 13a와 13b는, 본 발명의 원리에 의한 제 1 막형성단계에서 높은 막형성압력(1∼10Torr의 범위)하에서 형성된 제 1 산화탄탈막(95a)과 본 발명의 원리에 의한 제 2 막형성단계에서 낮은 막형성압력(0.1∼0.5Torr의 범위)하에 형성된 제 2 산화탄탈막(95b)를 구성하는 2층 산화탄탈막의 횡단면도를 나타낸다. 그렇게 형성된 2층 산화탄탈막(95a,95b)은 커버리지와 막질이 모두 우수하다. 특히, 도 13a에서 점선으로 원을 그린 영역 B에서, 2층 산화탄탈막의 커버리지가 개선되며, 이는 2층 산화탄탈막(95a,95b)의 막두께가 50∼60Å의 범위까지 엷어지게 할 수 있다.
더욱이, 본 발명의 다른 원리에 따르면, 또한, 산화탄탈막의 막질의 개선을 실현할 수 있다. 다시 말하면, 1∼10Torr의 바람직한 압력범위와 500∼560℃의 바람직한 온도범위에서 막형성압력과 막형성온도를 각각 설정함으로써 단층 막형성단계에서도 60∼120Å의 막두께를 갖는 소망하는 산화탄탈막을 형성할 수 있다.
첨부된 도 1a 내지 도 3b의 도면들을 참조하여, 반도체장치를 제조하기 위한 본 발명의 방법의 바람직한 실시예들을 본 발명의 원리에 근거하여 설명한다.
제 1 실시예
도 1a 및 도 3b는, 본 발명에 따른 반도체장치 제조방법의 제 1 실시예를 설명하는 반도체장치의 단면도로서, 본 발명에 따른 방법의 복개기의 막형성단계들을 설명한다. 이하, 본 발명의 제 1 실시예를 막형성단계순으로 설명한다.
먼저, 도 1a에 나타낸 바와 같이, 종래기술에 따라서, 예컨대P형반도체기판(1)상에, N형소오스영역(2) 및 N형드레인영역(3), 상기 소오스영역(2) 및 드레인영역(3)사이에 개재된 영역상에 형성된 게이트절연막(4), 그리고 게이트절연막(4)상에 형성된 게이트전극(5)이 형성되어, N형MOS트랜지스터(6)를 형성한다. 상술한 방식과 동일하게, 복수개의 N형MOS트랜지스터(6)가 동일 반도체기판(1)상에 형성되고, 각 트랜지스터(6)는 소자분리절연막(7)에 의해 서로 격리된다. 각 N형MOS트랜지스터(6)는 마이크로일렉트로닉 스토리지캐패시터(도 3b참조)와 결합되어 하나의 메모리셀을 형성한다. 도 1a에 도시된 공정단계에서, 게이트전극(5)형성후에, CVD법에 의해 실리콘산화막, 실리콘질화막등의 적절한 물질로 만들어진 층간절연막(8)을 형성하여 게이트전극(5)을 포함하는 반도체장치의 전면을 덮는다.
다음에, 도 1b에 도시된 바와 같이, 리소그래피법에 의해, N형 MOS트랜지스터(6)의 N형드레인영역(3)(또는, N형소오스영역(2))상의 층간절연막(8)에 미세콘택홀(9)을 형성한다. 다음에, CVD법에 의해 콘택홀(9)을 포함한 층간절연막(8)의 전면에 비소, 인등의 적절한 불순물이 도핑된 폴리실리콘막등의 도전막을 형성한다. 다음에, 콘택홀(9)의 내측에 형성된 부분을 제외하고 이 도전막의 불필요한 부분을 에칭공정에 의해 제거하여, 플러그도전막(10)을 형성한다.
다음에, 도 2a에 도시된 바와 같이, CVD법에 의해 NSG(non-doped silicon glass)등의 적절한 물질로 만들어진 다른 층간절연막(12)을 형성하여 플러그도전막(10)을 포함하는 층간절연막(8)의 상면 전체를 덮는다. 다음에, 리소그래피법에 의해, 플러그도전막(10)상의 층간절연막(12)에 또 다른 미세콘택홀(13)을 형성한다. 다음에, CVD법에 의해 다른 HSG도전막(14)을 형성하여 콘택홀(13)을 포함하는 층간절연막(12)을 상면을 덮는다. 콘택홀(13)의 내측에 형성된 부분을 제외하고는, 이 HSG도전막(14)의 불필요한 부분을 에칭공정으로 제거한다. 콘택홀(13)의 내측에 형성된 잔여 HSG도전막(14)은 캐패시터(21)의 하부전극을 형성한다(도 3b참조). 이 하부전극(14)의 표면은, 그의 표면적을 증가시키기 위해서 거칠게 하여 그레인형상의 단면을 갖는다.
다음에, 도 3b에 도시된 바와 같이, 캐패시터(21)의 하부전극(14)형성을 완성한 후에, RTN(rapid thermal nitridation)법으로 RTN막(15)을 형성하여 하부전극(14)의 표면을 포함하는 층간절연막(21)의 전면을 덮는다. 다음에, 본 발명의 원리에 따라서, RTN막(15)상에 제 1 막(17) 및 제 2 막(18)으로 구성된 2층 산화탄탈막(22)(도 3a참조)을 형성하여 용량절연막으로서 제공된다.
즉, 2층 산화탄탈막형성에 사용된 것과 동일한 조건에서 2층 산화탄탈막(22)을 형성하고, 이의 물리적특성은 도 8의 선형그래프(11), 도 9의 선형그래프(15) 및 도 10의 선형그래프(19)의 각각에 의해 표시된다.
보다 상세하게는, 제 1 및 제 2 막형성단계를 통해 2층 산화탄탈막(22)을 형성한다(도 3a참조). 대략 5초의 시간동안 수행된 제 1 막형성단계에서, 산소가스를 함유하는 제 1 원료가스를 사용하여 510℃의 막형성온도와 대략 3.0Torr의 높은 막형성압력하에서 제 1 산화탄탈막(17)을 대략 20Å의 막두께로 형성한다. 제 1 산화탄탈막(17)의 형성이 완료된 후에, 제 1 막형성단계에 이은 제 2 막형성단계에서, 산소가스가 없는 제 2 원료가스를 사용하여 510℃의 막형성온도와 대략 0.3Torr의 낮은 막형성압력하에서 대략 60초의 시간으로 제 2 산화탄탈막(18)을 대략 50Å의 막두께로 형성하여, 제 1 산화탄탈막(17)을 덮는다. 결과적으로, 이렇게 형성된 2층 산화탄탈막(22)의 전체 막두께는 대략 70㎛이고 캐패시터(21)의 용량절연막으로서 제공된다.(도 3b참조)
상술한 막형성조건으로 형성된 2층 산화탄탈막(22)은, 막질과 커버리지면에서 우수하고, 따라서, 충분히 엷은 막두께의 경우에서도 고신뢰성을 갖는 캐패시터(21)용 용량절연막으로서 제공될 수 있다. 또한, 2층 산화탄탈막(22)에 인접하여 배치된 RTN막(15)이 부가의 용량절연막으로서 제공되지만, 2층 산화탄탈막(22)은 캐패시터(21)에서의 용량절연막으로서 제공되는 지배적인 역할을 한다.
다음에, 도 3a에 도시된 2층 산화탄탈막(22)형성이 완료된 후, 상기 반도체 장치는 400∼500℃의 온도에서 5분동안 자외선-오존(즉, UV-O3)어닐링처리되고, 대략 800℃의 온도에서 10분동안 산소(즉, O2)어닐링처리된다. 다음에, 도 3b에 도시된 바와 같이, CVD법에 의해, 2층 산화탄탈막(22)상에 질화탄탈막(19)이 100∼200Å의 막두께로 형성된다. 다음에, 질화탄탈막(19)상에 1300∼1700Å의 막두께를 갖는 도핑된 폴리실리콘막(20)이 형성되어 질화탄탈막(19)을 덮어, 도 3b에 도시된 바와 같이, 캐패시터(21)의 상부전극으로서 제공된다. 여기에서, 도핑된 폴리실리콘막(20)은 대략 1 ×1020/㎤의 불순물농도를 갖는 적절한 불순물로 도핑된다.
상술한 방법에 있어서, 도 3b로부터 명백해지는 바와 같이, 캐패시터(21)는, HSG도전막(14)으로 형성된 하부캐패시터전극(14), RTN막(15), 제 1 산화탄탈막(17)과 제 2 산화탄탈막(18)으로 구성되어 캐패시터(21)의 용량절연막으로 제공되는 2층 산화탄탈막(22), 질화탄탈막(19), 그리고 캐패시터(21)의 상부전극으로서 제공되는 도핑된 폴리실리콘막(20)으로 구성된다. 이렇게 형성된 도핑된 폴리실리콘막(20)은 N형MOS트랜지스터(6)와 직렬로 접속되어 메모리셀을 형성하고, 이에 의해, 본 발명의 반도체장치가 완성된다.
상술한 바와 같이, 상기의 구성을 갖는 본 발명에 따른 방법의 제 1 실시예에 있어서, 캐패시터(21)의 용량절연막으로서 제공되는 2층 산화탄탈막(22)형성시에, 제 1 막형성단계로서, 산소가스를 함유하는 제 1 원료가스를 사용하여 510℃의 막형성온도와 대략 3.0Torr의 높은 막형성압력하에서 제 1 산화탄탈막(17)을 형성하고, 제 1 산화탄탈막(17)의 형성이 완료된 후에, 제 1 막형성단계에 이은 제 2 막형성단계로서, 산소가스가 없는 제 2 원료가스를 사용하여 510℃의 막형성온도와 대략 0.3Torr의 낮은 막형성압력하에서 제 2 산화탄탈막(18)을 제 1 산화탄탈막(17)을 덮는다.
결과적으로, 상술한 막형성조건으로 형성된 2층 산화탄탈막(22)은, 막질과 커버리지면에서 우수하고, 따라서, 충분히 엷은 막두께의 경우에서도 고신뢰성을 갖는 캐패시터(21)용 용량절연막으로서 제공될 수 있다.
제 2 실시예
이하, 이하, 반도체장치를 제조하기 위한 본 발명의 방법에 따른 제 2 실시예를 막형성단계순으로 설명한다. 본 발명의 제 2 실시예는, 본 발명의 제 1 실시예의 2층 산화탄탈막(22)대신 단층 산화탄탈막(23)을 사용하는 점을 제외하고는,본 발명의 제 1 실시예와 거의 동일하며, 여기에서, 단층 산화탄탈막(23)은 단일 막형성공정에서 형성된다. 또한, 첨부도면에서 동일한 부분에는 동일한 부호를 부여하였다.
본 발명의 방법의 제 2 실시예에 따른 반도체장치 형성에 있어서, 먼저, 도 2a에 도시된 동일한 반도체기판(1)을 제공하기 위하여 본 발명의 제 1 실시예에서 수행된 공정과 동일한 공정을 수행하여 도 4a에 도시된 반도체기판(1)을 제공한다.
다음에, 도 4a에 도시된 바와 같이, 단일 막형성단계에 있어서, CVD법에 의해, RTN막(15)상에 단층 산화탄탈막(23)이 형성되어 도 4b에 도시된 캐패시터(26)의 용량절연막으로서 제공된다. 이러한 단층 산화탄탈막(23)의 형성은 상술한 본 발명의 다른 원리에 따라서 수행한다.
보다 상세하게는, 단층 산화탄탈막(23)은 도 10의 선형그래프(18)로 표시된 산화탄탈막을 형성하는 데 사용된 조건과 동일한 조건으로 형성된다. 즉, 본 발명의 방법의 제 2 실시예에서, 산소가스가 없는 제 2 원료가스를 사용하여 510℃의 막형성온도와 대략 3.0Torr의 높은 막형성압력하에서 대략 70초의 시간으로 단층 산화탄탈막(23)을 대략 60Å의 막두께로 형성한다.
상기 조건에하에서의 본 발명의 제 2 실시예에서 형성된 단층 산화탄탈막(23)은, 도 3a에 도시된 본 발명의 제 1 실시예에서 형성된 2층 산화탄탈막(22)에 비교하여, 60∼120Å의 막두께범위에서 막질이 개선된다.
다음에, 자외선-오존어닐링공정을 대략 5분동안 수행한다. 다음에, 대략 800℃의 온도에서 5분동안 산소어닐링공정을 수행하여 단층 산화탄탈막(23)의 물리적특성을 변화시킨다. 다음에, 도 4b에 도시된 바와 같이, CVD법에 의해 질화탄탈막(24)을 60∼120Å의 막두께로 형성하여 단층 산화탄탈막(23)을 덮는다. 다음에, 대략 1 ×1020/㎤의 불순물농도와 1300∼1700Å의 막두께를 갖는 도핑된 폴리실리콘(25)을 형성하여 질화탄탈막(24)을 덮어, 이 도핑된 폴리실리콘(25)이 캐패시터(26)의 상부전극으로서 제공된다.
상술한 바로부터 명백한 바와 같이, 이렇게 형성된 캐패시터(26)는, HSG도전막(14)으로 형성된 하부전극(14), RTN막(15) 및 산화탄탈막(23)으로 형성된 용량절연막, 그리고 질화탄탈막(24) 및 도핑된 폴리실리콘(25)으로 형성된 상부전극(24,25)으로 이루어진다. 이렇게 형성된 캐패시터(26)는 각각의 N형MOS트랜지스터(6)와 직렬로 연결되어 반도체장치의 각 메모리셀을 형성하여, 본 발명의 방법의 제 2 실시예에 따른 반도체장치가 완성된다.
상술한 바와 같이, 상술한 구성을 갖는 본 발명의 제 2 실시예에서, 비교적 큰 막두께를 갖는 단층 산화탄탈막(23)이 형성되는 경우에도, 단층 산화탄탈막(23)의 물리적특성을 변화시키거나 개선하는 것이 가능하다.
또한, 상술한 구성을 갖는 본 발명의 제 2 실시예에서, 단층 산화탄탈막(23)이 단일 막형성단계에서 형성되기 때문에, 본 발명의 반도체장치 제조시 공정단계를 감소시키는 것이 가능하다.
본 발명의 방법의 제 1 및 제 2 실시예를 첨부도면을 참조하여 설명하였지만, 본 발명은 이 실시예의 구성에 한정되지 않는다. 다시말하면, 본 발명의 사상에서 벗어나지 않고 다양한 설계상의 수정과 변경이 가능하기 때문에, 이러한 설계상의 수정 및 변경은 본 발명에 포함된다. 본 발명의 상술한 실시예들에서, 산화탄탈막형성시에 사용된 원료가스는 펜타에톡시탄탈이지만, 상기 펜타에톡시탄탈(즉, Ta(OC2H5)5)가스이외에도 다른 적절한 원료가스가 사용될 수 있으며, 펜타메톡시탄탈(즉, Ta(OCH3)5)가스, 펜타부톡시탄탈(즉, Ta(OC3H7)5)가스등의 적절한 금속알콕시화물이 원료가스로서 사용될 수 있다.
또한, 상술한 구성을 갖는 본 발명의 방법에서, 층간절연막으로서 실리콘산화막과 실리콘질화막에 부가하여 다른 적절한 막, 예컨대 BSG(boro-silicate glass)막, PSG(phospho-silicate glass)막, 그리고 BPSG(boro-phospho-silicate glass)막등이 사용될 수 있다. 또한, 본 발명의 상술한 실시예들에서 층간절연막은 단층막이지만, 복수개의 절연막이 적층된 다층막인 것도 가능하다. 또한, 층간절연막을 통과하는 콘택홀은 제 3 층간절연막과 이 제 3 층간절연막의 아래에 배치된 다른 막을 통과하도록 연장되는 것도 가능하다.
또한, 산화탄탈막은 HSG도전막을 통해 하부전극상에 성장하지만, 본 발명은 HSG도전막을 사용하지 않고 하부전극상에 직접 산화탄탈막을 형성할 수 있다. 또한, 도전형에 관하여, 본 발명의 방법에 따라 제조된 반도체장치의 반도체영역에서 P형과 N형이 서로 교체될 수 있다. 또한, 본 발명의 방법에서, 상술한 막형성온도, 막형성압력, 그리고 가스유량은 단지 예일 뿐이고, 개개의 목적 및 적용영역등에 따라 변경될 수 있다.
따라서, 본 발명은 상술한 실시예들에 한정되지 않고, 본 발명의 범위 및 사상에서 벗어나지 않고 변경 및 수정이 가능하다는 것은 명백하다.
결과적으로, 본 발명은 1998년 11월 30일 출원된 일본 특개평10-340684호를 우선권주장한다.
상술한 구성에 의하면, 제 1 막형성단계에서 제 1 막형성압력으로 제 1 용량절연막으로서의 제 1 산화탄탈막을 형성하고, 뒤이은 제 2 막형성단계에서 제 1 막형성압력보다 낮은 제 2 막형성압력으로 제 2 용량절연막으로서의 제 2 산화탄탈막을 제 1 산화탄탈막상에 연속하여 형성함으로써, 본 발명의 반도체장치에서는 제 1 및 제 2 산화탄탈막을 적층하여 2층 산화탄탈막을 형성한다. 결과적으로, 본 발명의 방법에 따라 제조된 반도체장치의 2층 산화탄탈막은 제 1 막형성압력에 의해 얻어진 장점과 제 2 막형성온도에 의해 얻어진 장점 모두를 갖는다.
다시말하면, 본 발명의 반도체장치에서의 2층 산화탄탈막은 막질이 현저하게 개선됨과 동시에 충분한 막커버리지를 가지며, 이에 의해, 본 발명의 반도체장치는 전체 막두께가 현저하게 얇고 신뢰성이 우수한 2층 산화탄탈막을 갖는다.
또한, 거의 연속적인 공정을 통해 2층 산화탄탈막을 형성하기 위해서 막형성압력과 막형성온도 각각에 대하여 비교적 좁은 범위를 갖도록 2층 산화탄탈막의 형성조건이 한정되기 때문에, 본 발명의 방법은 공정단계의 수를 증가시키지 않고 신뢰성이 우수한 2층 산화탄탈막을 형성하는 것이 가능하다.
결과적으로, 본 발명의 방법은 막질이 개선됨과 동시에 전체 막두께가 감소된 용량절연막으로서 제공되는 2층 산화탄탈막을 형성하는 것이 가능하다.

Claims (16)

  1. 탄탈알콕시화물을 포함하는 원료가스를 사용하여 화학적기상증착법에 의해 반도체기판상에 산화탄탈막을 형성하는 반도체장치의 제조방법에 있어서:
    제 1 막형성압력으로 상기 제 1 산화탄탈막을 형성하는 제 1 막형성단계와; 그리고
    상기 제 1 막형성압력보다 낮은 제 2 막형성압력으로 상기 제 1 막상에 적층되는 제 2 산화탄탈막을 형성하는 제 2 막형성단계를 구비하고, 상기 제 2 막은 상기 산화탄탈막중의 상기 제 1 막과 결합하여 2층 산화탄탈막을 형성하는 반도체장치 제조방법.
  2. 제 1 항에 있어서, 상기 금속알콕시화물은 펜타에톡시탄탈인 것을 특징으로 하는 반도체장치 제조방법.
  3. 제 1 항에 있어서, 상기 제 1 막형성단계는 산소를 함유하는 상기 원료가스를 사용하여 수행되는 것을 특징으로 하는 반도체장치 제조방법.
  4. 제 1 항에 있어서, 상기 산화탄탈막중의 제 1 막 및 제 2 막은 용량절연막으로서 사용되는 것을 특징으로 하는 반도체장치 제조방법.
  5. 제 1 항에 있어서, 상기 제 1 막형성압력은 1∼10Torr의 범위내이고, 상기 제 2 막형성압력은 0.1∼0.5Torr의 범위내인 것을 특징으로 하는 반도체장치 제조방법.
  6. 제 1 항에 있어서, 상기 제 1 막형성단계에서,상기 산화탄탈막중 상기 제 1 막은 10∼30Å의 막두께를 갖도록 형성되고, 상기 제 2 막형성단계에서, 상기 제 1 막상의 상기 산화탄탈막중 제 2 막은 30∼80Å의 막두께를 갖는 것을 특징으로 하는 반도체장치 제조방법.
  7. 제 1 항에 있어서, 상기 제 1 막 및 상기 제 2 막, 또는 상기 산화탄탈막중 상기 단층 형성의 완료후에, 자외선-오존어닐링공정을 수행하고, 다음에, 산소어닐링공정을 수행하는 것을 특징으로 하는 반도체장치 제조방법.
  8. 펜타에톡시탄탈을 함유하는 원료가스를 사용하여 화학적기상증착법에 의해 반도체기판상에 산화탄탈막을 용량절연막으로서 형성하는 반도체장치의 제조방법에 있어서:
    500∼560℃의 온도에서 1∼10Torr의 압력으로 상기 단층 산화탄탈막을 형성하는 단계를 구비하는 반도체장치 제조방법.
  9. 제 8 항에 있어서, 상기 단층 산화탄탈막은 산소가 없는 상기 원료가스를 사용하여 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  10. 제 8 항에 있어서, 상기 단층 산화탄탈막은 상기 반도체기판상에 형성된 마이크로일렉트로닉 캐패시터의 하부전극을 덮도록 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  11. 제 10 항에 있어서, 상기 단층 산화탄탈막은 도전막을 덮도록 형성되며, 상기 도전막은 상기 하부전극상에 형성되어 증가된 표면적을 갖는 것을 특징으로 하는 반도체장치 제조방법.
  12. 제 11 항에 있어서, 상기 도전막으로서 실리콘막이 사용되는 것을 특징으로 하는 반도체장치 제조방법.
  13. 제 12 항에 있어서, 상기 실리콘막과 상기 산화탄탈막의 사이에 형성되어, 상기 실리콘막과 상기 산화탄탈막이 반응하는 것을 방지하는 반응방지막을 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  14. 제 13 항에 있어서, 상기 반응방지막으로서 실리콘질화막이 사용되는 것을 특징으로 하는 반도체장치 제조방법.
  15. 제 8 항에 있어서, 상기 단층 산화탄탈막의 형성 완료 후에, 자외선-오존어닐링공정을 수행하고, 다음에, 산소어닐링공정을 수행하는 것을 특징으로 하는 반도체장치 제조방법.
  16. 제 1 항에 있어서, 상기 산화탄탈막중의 제 1 막 또는 제 2 막은 용량절연막으로서 사용되는 것을 특징으로 하는 반도체장치 제조방법.
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