KR100482752B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 반도체 기판 상에 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트 상부 표면을 질화 처리하는 단계와, 질화 처리된 상기 플로팅 게이트 상에 실리콘 질화막을 형성하는 단계와, 상기 실리콘 질화막 상에 금속계 산화막을 형성하는 단계와, 상기 금속계 산화막에 대하여 산소를 보충하기 위하여 열처리하는 단계 및 상기 금속계 산화막 상에 컨트롤 게이트를 형성하는 단계를 포함한다.

Description

비휘발성 메모리 소자의 제조방법{Method of manufacturing of non-volatile memory device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 금속계 산화막을 유전막으로 사용하면서도 산소 확산에 의한 하부 플로팅 게이트의 산화를 억제하여 전체 유전체막의 유전율 감소와 충전용량 감소를 방지할 수 있는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자의 집적도가 증가하면서 셀(cell) 크기 즉, 플로팅 게이트의 디자인 룰(design rule)이 감소하고, 이에 따라 플래시 메모리 소자의 동작에 필요한 플로팅 게이트의 충전용량을 확보하기 위하여 유전체막으로 ONO(oxide/nitride/oxide)막을 사용하고 있으며, 최근에는 Ta2O5 등의 금속계 산화막이 개발되고 있다. 현재 0.13㎛ 및 0.11㎛ 이하의 디자인 룰을 갖는 플래시 메모리 소자의 유전체막으로 적용 가능성이 있는 Ta2O5 등의 금속계 산화막은 기존의 Si3N4막(ε=7) 또는 SiO2막(ε=3.8)보다 유전율이 3∼4배 정도 높으나, 실제 유전체막으로 적용하기에는 여러 가지 문제점이 있다.
Ta2O5 등의 금속계 산화막은 유전율 확보를 위한 후속 열처리 과정에서 플로팅 게이트(도핑된 폴리실리콘막)과의 계면 반응을 통해 저유전층을 형성하여 전체 충전용량을 크게 저하시킨다. 일반적으로, 금속계 산화막의 후속 열처리는 산소 플라즈마 또는 자외선(ultraviolet; UV)-오존(O3)과 같은 저온 열처리, 퍼니스(furnace) 열처리 또는 급속 열처리(rapid thermal process; RTP)와 같은 고온 열처리를 거치게 되는데, 열처리가 진행될수록 금속계 산화막 자체의 유전 특성은 향상될 수 있으나, 산소 확산에 의하여 하부 실리콘막의 산화가 진행되고 따라서 전체 유전체막의 유전율 감소와 충전용량 감소를 초래한다.
본 발명이 이루고자 하는 기술적 과제는 금속계 산화막을 유전막으로 사용하면서도 산소 확산에 의한 하부 플로팅 게이트의 산화를 억제하여 전체 유전체막의 유전율 감소와 충전용량 감소를 방지할 수 있는 비휘발성 메모리 소자의 제조방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 반도체 기판 상에 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트 상부 표면을 질화 처리하는 단계와, 질화 처리된 상기 플로팅 게이트 상에 자연 산화막을 형성하는 단계와, 상기 자연 산화막 상에 실리콘 질화막을 형성하는 단계와, 상기 실리콘 질화막 상에 금속계 산화막을 형성하는 단계와, 상기 금속계 산화막에 대하여 산소를 보충하기 위하여 열처리하는 단계와, 상기 금속계 산화막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 게이트 산화막(102)을 형성한다. 게이트 산화막(102)은 습식 산화 방식을 이용하여 형성하는 것이 바람직하다. 예컨대, 750℃∼800℃ 정도의 온도에서 습식 산화를 진행하고 900℃∼910℃ 정도의 온도에서 질소(N2) 분위기에서 20∼30분간 어닐링을 진행하여 형성한다.
게이트 산화막(102) 상에 전하저장 전극(storage node)인 플로팅 게이트(104)를 형성하기 위하여 불순물이 도핑된 폴리실리콘막을 증착한다. 상기 폴리실리콘막은 SiH4 또는 Si2H6 가스와 PH3 가스를 이용하여 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성할 수 있다. 이때, 도핑되는 불순물은 인(P) 등일 수 있으며, 1.0E20∼3.0E20 atoms/cc 정도의 도우즈(dose)로 도핑하는 것이 바람직하다. 상기 폴리실리콘막(106)은 550 내지 620℃ 정도의 온도와 0.1 내지 3Torr 정도의 낮은 압력에서 1000 내지 2000Å 정도의 두께로 형성하는 것이 바람직하다.
도 2를 참조하면, 플로팅 게이트(104)의 표면적을 증가시키기 위하여 반구형 그레인(hemi spherical grain; HSG)(104a)을 형성한다. 상기 반구형 그레인(HSG)(104a)에 의하여 셀 트랜지스터의 충전용량 값은 증가하게 된다.
이어서, 플로팅 게이트(104) 표면을 질화 처리(106)한다. 상기 질화 처리(106)는 퍼니스(furnace)에서 NH3 가스를 이용하여 실시한다. 상기 질화 처리(106)는 600∼850℃ 정도의 온도, 10∼100torr 정도의 압력에서 30분∼120분 정도 실시하는 것이 바람직하다. 상기 질화 처리(106)에 의하여 플로팅 게이트(104)의 상부 표면에 질화막(106a)이 형성된다.
도 3을 참조하면, 질화막(106a) 상에 자연산화막(미도시)을 형성한다. 자연산화막은 반도체 기판(100)을 공기중에 노출시켜 형성할 수 있다.
상기 자연산화막 상에 실리콘 질화막(Si3N4)(108)을 증착한다. 상기 실리콘 질화막(108)은 NH3 가스와 SiH2Cl2 가스 또는 NH3 가스와 SiH 4 가스를 사용하여 증착할 수 있다. 상기 실리콘 질화막(108)은 600∼800℃ 정도의 온도, 0.05∼0.5torr 정도의 압력에서 저압 화학기상증착(Low Pressure-Chemical Vapor Deposition)법으로 증착하는 것이 바람직하다. 상기 실리콘 질화막(108)은 3∼50Å 정도의 두께로 형성한다.
도 4를 참조하면, 실리콘 질화막(108) 상에 금속계 산화막(110)을 형성한다. 금속계 산화막(110)은 Ta2O5막, TiO2막, Ta3N4막, TaON막 등일 수 있다. 금속계 산화막(110)은 Ta(OC2H5)5와 같은 금속 전구체를 소스 물질로 하고, 산소(O 2)를 반응 가스로 사용하여 형성한다. 금속계 산화막(110)은 20∼150Å 정도의 두께로 형성한다.
이어서, 금속계 산화막(110) 내 산소공핍량을 보충하기 위하여 산소(O2) 분위기 또는 N2O 분위기에서 고온 열처리(112)를 실시한다. 상기 고온 열처리(112)는 급속 열처리(RTP) 또는 퍼니스 열처리일 수 있으며, 700∼900℃ 정도의 온도에서 30분∼120분 정도 실시하는 것이 바람직하다.
도 5를 참조하면, 금속계 산화막(110) 상에 플레이트 전극(plate electrode)인 컨트롤 게이트(114)를 형성한다. 상기 컨트롤 게이트(114)는 티타늄 질화막(TiN), 폴리실리콘막 또는 티타늄 질화막과 폴리실리콘막이 순차적으로 적층된 막으로 형성할 수 있다. 컨트롤 게이트(114)는 CVD(Chemical Vapor Deposition)법으로 500∼2000Å 정도의 두께로 형성한다.
본 발명에 의한 비휘발성 메모리 소자의 제조방법에 의하면, 전하저장 전극인 플로팅 게이트, 즉 Si 전극의 산화를 막음으로써 Ta2O5막과 같은 금속계 산화막과 Si 전극 사이의 계면이 SiO2(ε=3.8)에서 Si3N4(ε=7) 성분이 풍부한 층으로 바뀌게 되므로 충전용량이 증가하게 되며, 계면의 불균일성에 기인한 누설 전류가 없으므로 전기적 특성이 개선된다. 또한, 기존의 디램(Dynamic Random Access Memory; DRAM) 커패시터에서 사용하는 공정 장비를 그대로 사용할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 부호의 설명>
100: 반도체 기판 102: 게이트 산화막
104: 플로팅 게이트 104a: 반구형 그레인
106: 질화 처리 108: 실리콘 질화막
110: 금속계 산화막 112: 고온 열처리
114: 컨트롤 게이트

Claims (9)

  1. (a) 반도체 기판 상에 플로팅 게이트를 형성하는 단계;
    (b) 상기 플로팅 게이트 상부 표면을 질화 처리하는 단계;
    (c) 질화 처리된 상기 플로팅 게이트 상에 자연 산화막을 형성하는 단계;
    (d) 상기 자연 산화막 상에 실리콘 질화막을 형성하는 단계;
    (e) 상기 실리콘 질화막 상에 금속계 산화막을 형성하는 단계;
    (f) 상기 금속계 산화막에 대하여 산소를 보충하기 위하여 열처리하는 단계; 및
    (g) 상기 금속계 산화막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 질화 처리는 퍼니스에서 NH3 가스를 사용하여 수행하는 비휘발성 메모리 소자의 제조방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 질화 처리는 600∼850℃의 온도, 10∼100torr의 압력에서 30분∼120분 정도 실시하는 비휘발성 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 실리콘 질화막은 NH3 가스와 SiH2Cl2 가스 또는 NH3 가스와 SiH4 가스를 소스 가스로 사용하여 저압 화학기상증착법으로 형성하는 비휘발성 메모리 소자의 제조방법.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 실리콘 질화막은 600∼800℃의 온도, 0.05∼0.5torr의 압력에서 3∼150Å 정도의 두께로 형성하는 비휘발성 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 금속계 산화막은 Ta2O5막, TiO2막, Ta3N4막 또는 TaON막인 비휘발성 메모리 소자의 제조방법.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 금속계 산화막은 금속 전구체를 소스 물질로 하고, 산소(O2)를 반응 가스로 사용하여 20∼150Å 정도의 두께로 형성하는 비휘발성 메모리 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 열처리는 산소(O2) 분위기 또는 N2O 분위기에서 급속 열처리(RTP) 또는 퍼니스 열처리를 이용하여 700∼900℃ 정도의 온도에서 실시하는 비휘발성 메모리 소자의 제조방법.
KR10-2002-0084313A 2002-12-26 2002-12-26 비휘발성 메모리 소자의 제조 방법 KR100482752B1 (ko)

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