CN114171519A - 半导体器件 - Google Patents

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李将银
李民妵
金完敦
申铉振
李贤培
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Abstract

提供了一种半导体器件。所述半导体器件包括：衬底，所述衬底包括元件隔离层，所述元件隔离层限定有源区；多条字线，所述多条字线在第一方向上横贯所述有源区；和多个位线结构，所述多个位线结构位于所述衬底上并且连接到所述有源区，所述多个位线结构在不同于所述第一方向的第二方向上延伸。所述多个位线结构中的每一个位线结构包括：钌线路布线，所述钌线路布线包括底表面和与所述底表面相对的顶表面；下石墨烯层，所述下石墨烯层与所述钌线路布线的所述底表面接触并且沿着所述钌线路布线的所述底表面延伸；以及布线覆盖层，所述布线覆盖层沿着所述钌线路布线的所述顶表面延伸。

Description

半导体器件
相关申请的交叉引用
本申请要求于2020年9月11日向韩国知识产权局提交的韩国专利申请No.10-2020-0116954的优先权，其全部内容通过引用并入本文。
技术领域
一些示例实施例涉及半导体器件，更具体地，涉及使用电容器作为数据存储元件的半导体器件。
背景技术
随着半导体器件变得更加高度集成，各个电路图案也变得更加小型化，以在相同的区域内实现更多的半导体器件。例如，随着半导体器件的集成密度增加，半导体器件的组件的设计规则降低。
在高度微缩的半导体器件中，随着电极的临界尺寸(CD)变得更小，正在对集成密度的新技术进行许多研究。
发明内容
根据发明构思的一些示例实施例，提供了一种半导体器件，其包括：衬底，所述衬底包括元件隔离层，所述元件隔离层限定有源区；多条字线，所述多条字线在第一方向上横贯所述有源区；和多个位线结构，所述多个位线结构位于所述衬底上并且连接到所述有源区，所述多个位线结构在不同于所述第一方向的第二方向上延伸。所述多个位线结构中的每一个位线结构包括：钌线路布线，所述钌线路布线包括底表面和与所述底表面相对的顶表面；下石墨烯层，所述下石墨烯层与所述钌线路布线的所述底表面接触并且沿着所述钌线路布线的所述底表面延伸；以及布线覆盖层，所述布线覆盖层沿着所述钌线路布线的所述顶表面延伸。
根据发明构思的一些示例实施例，提供了一种半导体器件，其包括：衬底，所述衬底包括元件隔离层，所述元件隔离层限定有源区；多条字线，所述多条字线在第一方向上横贯所述有源区；和多个位线结构，所述多个位线结构在所述衬底上沿不同于所述第一方向的第二方向延伸，并且连接到所述有源区。所述多个位线结构中的每一个位线结构包括：钌线路布线，所述钌线路布线包括底表面和与所述底表面相对的顶表面；上石墨烯层，所述上石墨烯层与所述钌线路布线的所述顶表面接触，并且沿着所述钌线路布线的所述顶表面延伸；以及布线覆盖层，所述布线覆盖层位于所述上石墨烯层上，并且沿着所述上石墨烯层延伸。
根据发明构思的一些示例实施例，提供一种半导体器件，其包括：衬底，所述衬底包括元件隔离层，所述元件隔离层限定有源区；多条字线，所述多条字线在第一方向上横贯所述有源区；和多个位线结构，所述多个位线结构位于所述衬底上并且连接到所述有源区，所述多个位线结构沿不同于所述第一方向的第二方向延伸。所述多个位线结构中的每一个位线结构包括：钌线路布线，所述钌线路布线包括底表面和与所述底表面相对的顶表面；下石墨烯层，所述下石墨烯层接触所述钌线路布线的所述底表面，并且沿着所述钌线路布线的所述底表面延伸；上石墨烯层，所述上石墨烯层与所述钌线路布线的所述顶表面接触，并且沿着所述钌线路布线的所述顶表面延伸；以及布线覆盖层，所述布线覆盖层位于所述上石墨烯层上，并且沿着所述上石墨烯层延伸。
然而，发明构思的各方面不限于在本文中阐述的方面。通过参照下面给出的发明构思的详细描述，发明构思的上述和其他方面对于发明构思所属领域的普通技术人员将变得更加容易理解。
附图说明
通过参照附图详细描述发明构思的一些示例实施例，发明构思的上述和其他方面及特征将变得更加容易理解，在附图中：
图1是示出根据一些示例实施例的半导体器件的示意性布局图；
图2是沿着图1的线A-A截取的截面图；
图3是沿着图1的线B-B截取的截面图；
图4是示出根据一些示例实施例的半导体器件的图；
图5是示出根据一些示例实施例的半导体器件的图；
图6是示出根据一些示例实施例的半导体器件的图；
图7和图8是示出根据一些示例实施例的半导体器件的图；
图9是示出根据一些示例实施例的半导体器件的图；
图10是示出根据一些示例实施例的半导体器件的图；
图11是示出根据一些示例实施例的半导体器件的图；
图12和图13是示出根据一些示例实施例的半导体器件的图；
图14是示出根据一些示例实施例的半导体器件的图；
图15是图14的部分P的放大图；
图16是示出根据一些示例实施例的半导体器件的图；
图17是图16的部分P的放大图；
图18是示出根据一些示例实施例的半导体器件的图；
图19是图18的部分P的放大图；
图20是示出根据一些示例实施例的半导体器件的图；
图21和图22是示出根据一些示例实施例的半导体器件的图；和
图23至图27是示出根据一些示例实施例的制造半导体器件的方法的中间步骤的视图。
具体实施方式
图1是示出根据一些示例实施例的半导体器件的示意性布局图。图2是沿着图1的线A-A截取的截面图。图3是沿着图1的线B-B截取的截面图。
尽管图1示出了不包括电容器190的动态随机存取存储器(DRAM)的示例布局图，但是发明构思不限于此。
参照图1，根据一些示例实施例的半导体器件可以包括多个有源区ACT。有源区ACT可以由形成在衬底100(参见图2)中的元件隔离层105(参见图1)限定。
随着半导体器件的设计规则降低，如图所示，有源区AR可以设置为对角条形或倾斜条形。有源区ACT可以具有在第三方向D3上延伸的条形。多个有源区ACT可以沿着第三方向D3共线地延伸。
在有源区ACT上，多个栅电极可以横跨有源区ACT在第一方向D1上布置。多个栅电极可以彼此平行地延伸。多个栅电极可以是或对应于例如多条字线WL。
字线WL可以以相等间隔布置。字线WL的宽度、相邻字线WL之间的间距和/或字线WL之间的间隔(例如，字线WL的节距)可以根据设计规则来确定。
在字线WL上，可以设置在垂直于字线WL的第二方向D2上延伸的多条位线BL。多条位线BL可以横跨有源区ACT在第二方向D2上延伸。第二方向D2可以与第一方向D1成直角；然而，示例实施例不限于此。此外，第三方向D3可以与第一方向D1成非直角的角度，例如45度和/或70度的角度；然而，示例实施例不限于此。位线BL也可以被称为数位线。
多条位线BL可以彼此平行地延伸。位线BL可以以相等间隔布置。位线BL的宽度、相邻位线BL之间的间距和/或位线BL之间的间隔(例如，节距)可以根据设计规则来确定。
根据一些示例实施例的半导体器件可以包括形成在有源区ACT上的各种接触布置。各种接触布置可以包括例如数位线接触(DC)、掩埋接触(BC)、着陆焊盘(landing pad，LP)等。
这里，数位线接触DC可以指将有源区ACT电连接(例如，直接电连接)到位线BL的接触。掩埋接触BC可以指将有源区ACT连接(例如，直接连接)到电容器190(参见图2)的下电极191(参见图2)的接触。
在布置结构中，掩埋接触BC与有源区ACT之间的接触面积可能小。因此，为了增加与有源区ACT的接触面积并增加与下电极191(参见图2)的接触面积，可以引入导电着陆焊盘LP。接触面积的增加会使得掩埋接触BC与有源区ACT之间的电阻降低。
着陆焊盘LP可以设置在有源区ACT与掩埋接触BC之间，或者可以设置在掩埋接触BC与电容器190的下电极191(参见图2)之间。在根据发明构思的一些示例实施例的半导体器件中，着陆焊盘LP可以设置在掩埋接触BC与电容器的下电极191(参见图2)之间。通过引入第二着陆焊盘LP来扩大接触面积，可以降低有源区ACT与电容器的下电极191(参见图2)之间的接触电阻。半导体器件的速度可以随着接触电阻的减小而增加。
在根据一些示例实施例的半导体器件中，数位线接触DC可以设置在有源区ACT的中心部分中。掩埋接触BC可以设置在有源区ACT的两端处。
由于掩埋接触BC设置在有源区ACT的两端处，所以着陆焊盘LP可以设置为与有源区ACT的两端相邻以与掩埋接触BC部分地交叠。
例如，掩埋接触BC可以形成为与相邻字线WL之间的元件隔离层105(参见图2)和相邻位线BL之间的有源区ACT交叠。
字线WL可以形成为掩埋在衬底100中。字线WL可以横跨数位线接触DC或掩埋接触BC之间的有源区ACT设置。
如图所示，两条字线WL可以设置为横贯一个有源区ACT。由于有源区ACT设置成倾斜形状，所以字线WL相对于有源区ACT可以具有小于90度的角度。
数位线接触DC和掩埋接触BC可以对称地布置。因此，数位线接触DC和掩埋接触BC可以沿着第一方向D1和第二方向D2设置在一条直线上(例如，共线地)。
另一方面，不同于数位线接触DC和掩埋接触BC，着陆焊盘LP可以在位线BL延伸的第二方向DR2上以Z字形布置。此外，着陆焊盘LP可以设置为在字线WL延伸的第一方向D1上与每条位线BL的相同侧表面交叠。
例如，第一行中的每个着陆焊盘LP可以与相应位线BL的左侧表面交叠，并且第二行中的每个着陆焊盘LP可以与相应位线BL的右侧表面交叠。
参照图1至图3，根据一些示例实施例的半导体器件可以包括元件隔离层105、多个栅极结构110、多个位线结构140ST、位线接触146、存储接触120和信息存储单元190。
衬底100可以是或可以包括硅衬底或绝缘体上硅(SOI)衬底。或者，衬底100可以包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓，但不限于此。衬底100可以被掺杂，例如可以轻掺杂有诸如磷的杂质；然而，示例实施例不限于此。
元件隔离层105可以形成在衬底100中。元件隔离层105可以具有浅沟槽隔离(STI)结构，该结构具有良好的例如优异的元件隔离(或电隔离)特性。元件隔离层105可以在衬底100中限定有源区ACT。元件隔离层105可以被包括在衬底100中。
由元件隔离层105限定的有源区ACT可以为具有短轴和长轴的长岛形状，如图1所示。有源区ACT可以具有倾斜形状以相对于形成在元件隔离层105中的字线WL具有小于90度的角度。
此外，有源区ACT可以具有倾斜形状以相对于形成在元件隔离层105上的位线BL具有小于90度的角度。例如，有源区ACT可以在相对于第一方向D1和第二方向D2具有特定(或者，可替代地，预定)角度的第三方向D3上延伸。
元件隔离层105可以包括例如氧化硅层、氮化硅层或氮氧化硅层中的至少一种，但是发明构思不限于此。尽管示出了元件隔离层105是单个层，但是发明构思不限于此。尽管未示出，但是作为示例，元件隔离层105可以包括绝缘衬垫和填充由绝缘衬垫限定的沟槽的填充绝缘层。元件隔离层105可以利用诸如高密度等离子体(HDP)化学气相沉积(CVD)工艺和/或旋涂玻璃(SOG)工艺的沉积工艺形成。
在图2中，示出了元件隔离层105的顶表面和衬底100的与有源区ACT相对应的顶表面处于同一水平高度处，例如位于同一平面上。然而，这仅仅是为了描述简单起见，并且发明构思不限于此。
栅极结构110可以形成在衬底100和元件隔离层105中。栅极结构110可以形成为横跨元件隔离层105和由元件隔离层105限定的有源区ACT。例如，一个栅极结构110可以形成在位于栅极结构110延伸的第一方向D1上的元件隔离层105和衬底100中。
栅极结构110可以包括形成在衬底100和元件隔离层105中的栅极沟槽114、栅极绝缘层111、栅电极112和栅极覆盖图案113。这里，栅电极112可以对应于字线WL。
栅极绝缘层111可以沿着栅极沟槽114的侧壁和底表面延伸。栅极绝缘层111可以沿着栅极沟槽114的轮廓的至少一部分延伸。
栅极绝缘层111可以包括氧化硅、氮化硅、氮氧化硅或介电常数高于氧化硅的高k材料中的至少一种。高k材料可以包括例如从由氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和它们的组合组成的组中选择的至少一种。栅极绝缘层111可以通过诸如原位蒸气生成(ISSG)工艺的氧化工艺形成；然而，示例实施例不限于此。
上述高k材料已经着重于氧化物进行了描述。然而，高k材料可以包括上述金属材料(例如，铪)的氮化物(例如，氮化铪)或氮氧化物(例如，氮氧化铪)中的一种或更多种，但不限于此。
栅电极112可以形成在栅极绝缘层111上。栅电极112可以填充栅极沟槽114的一部分。
栅电极112可以包括金属、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、诸如掺杂的多晶硅的掺杂半导体材料、导电金属氮氧化物或导电金属氧化物中的至少一种。栅电极112可以包括例如从由氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化硅钛(TiSiN)、氮化钽硅(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)和它们的组合组成的组中选择的至少一种，或者从包括以上材料的组中选择的至少一种。
栅极覆盖图案113可以形成在栅电极112上。栅极覆盖图案113可以填充形成有栅电极112的栅极沟槽114的剩余部分。栅极覆盖图案113可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)或它们的组合中的至少一种。
在图3中，示出了栅极覆盖图案113的顶表面和元件隔离层105的顶表面位于同一平面上。然而，这仅仅是为了描述简单起见，并且发明构思不限于此。
另外，栅极绝缘层111被示出为不延伸到栅极覆盖图案113的顶表面，但不限于此。
虽然未示出，但是可以在栅极结构110的至少一侧上形成杂质掺杂区。杂质掺杂区可以是或对应于晶体管的源极/漏极区。杂质掺杂区可以掺杂有例如硼、磷、砷、碳或锗中的至少一种的杂质；然而，示例实施例不限于此。
位线结构140ST可以包括布线结构140和布线覆盖层144。
布线结构140可以形成在其中形成有栅极结构110的元件隔离层105和衬底100的上方。布线结构140可以横跨元件隔离层105和由元件隔离层105限定的有源区ACT。
例如，一个布线结构140可以形成在位于布线结构140延伸的第二方向D2上的元件隔离层105和衬底100上方。布线结构140可以形成为横跨栅极结构110。这里，布线结构140可以是或对应于位线BL。
布线结构140可以包括第一线路布线143、第二线路布线141和下阻挡层148。
第一线路布线143可以设置在衬底100和元件隔离层105上方。第一线路布线143可以沿着第二方向D2伸长，例如，可以延伸。
第一线路布线143可以包括彼此相对的顶表面143us和底表面143bs。第一线路布线的顶表面143us和第一线路布线的底表面143bs可以平行于衬底100的顶表面。
随着半导体器件按比例缩小或收缩，第一线路布线143的宽度(在第一方向D1上的宽度)可以减小。
通常，通过使用具有小的体电阻率和/或大的电子平均自由程(eMFP)的材料用于布线，可以改善半导体器件的性能。然而，当布线的宽度小于或等于12nm时，通过使用具有大的电子平均自由程(eMFP)的材料用于布线，布线的电阻会增加。随着布线的宽度减小，具有大的电子平均自由程(eMFP)的材料中的电子与布线的表面碰撞的次数可能增加。由于碰撞的次数增加，布线的电阻可能增加，从而使半导体器件的性能(例如，速度和/或功率)劣化。
随着半导体器件按比例缩小或收缩，位线BL(参见图1)的布线的宽度也减小。为了改善半导体器件的性能，需要或选择具有小的电子平均自由程(eMFP)和小的体电阻率的材料用于位线的布线。
第一线路布线143可以包括例如钌(Ru)、铑(Rh)、铱(Ir)、钼(Mo)、RuAl、NiAl、NbB2、MoB2、TaB2、V2AlC或CrAlC中的至少一种。在根据一些示例实施例的半导体器件中，第一线路布线143可以包括钌或由钌构成。例如，第一线路布线143可以是或对应于钌线路布线。
下阻挡层148可以设置在第一线路布线143与衬底100之间。下阻挡层148可以沿着第一线路布线的底表面143bs延伸。下阻挡层148可以接触第一线路布线143。
下阻挡层148可以包括例如石墨烯或氧化镁(MgO)中的至少一种。在根据一些示例实施例的半导体器件中，下阻挡层148可以包括石墨烯，例如至少一个单层石墨烯。例如，下阻挡层的厚度可以在0.334nm至3.185nm之间；然而，示例实施例不限于此。例如，下阻挡层148可以是或对应于下石墨烯层。
当下阻挡层148是下石墨烯层时，下阻挡层148会增加包括在第一线路布线143中的金属材料的晶粒的尺寸。例如，将描述第一线路布线143是钌线路布线的情况；然而，示例实施例不限于此。
形成在石墨烯层上的钌层的晶粒尺寸大于在没有石墨烯层的情况下形成的钌层的晶粒尺寸。随着晶粒尺寸增加，晶粒之间的晶界可以减小。由于晶界会起到电子转移的阻力的作用，所以随着钌层的晶粒尺寸增加，钌层的电阻可以降低。例如，下石墨烯层可以减小第一线路布线143的电阻。
可替代地或另外地，当下阻挡层148是下石墨烯层时，下石墨烯层可以改善布线结构140与位线接触146之间的电流扩展。
第二线路布线141可以设置在下阻挡层148与衬底100之间。第二线路布线141可以沿着下阻挡层148在第二方向D2上延伸。
第二线路布线141可以包括例如掺杂有杂质的半导体材料。第二线路布线141可以包括例如掺杂杂质的硅、掺杂杂质的硅锗或掺杂杂质的锗中的至少一种，并且可以是多晶相；然而，示例实施例不限于此。
在根据一些示例实施例的半导体器件中，布线结构140可以包括顺序堆叠在衬底100上的第二线路布线141、下阻挡层148和第一线路布线143。
位线接触146可以形成在布线结构140与衬底100之间。例如，布线结构140可以形成在位线接触146上。
例如，位线接触146可以形成在布线结构140与具有长岛形状的有源区ACT的中心部分相交的点处。位线接触146可以在有源区ACT的中心部分中形成在布线结构140与衬底100之间。
位线接触146可以将布线结构140电连接到衬底100。位线接触146可以将布线结构140电连接到有源区ACT。例如，位线结构140ST可以通过位线接触146连接到有源区ACT。
更具体地，位线接触146可以将相邻的栅极结构110之间的衬底100的杂质掺杂区电连接到布线结构140。这里，位线接触146可以对应于上面关于图2描述的数位线接触(DC)。
例如，从栅极覆盖图案113的顶表面到位线接触146的底表面的深度小于从栅极覆盖图案113的顶表面到栅电极112的顶表面的深度。
位线接触146可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物或金属中的至少一种。在根据一些示例实施例的半导体器件中，位线接触146可以包括掺杂有杂质的半导体材料。
在图3中，在与位线接触146的顶表面交叠的区域中，布线结构140可以包括第一线路布线143和下阻挡层148。在不与位线接触146的顶表面交叠的区域中，布线结构140可以包括第一线路布线143、下阻挡层148和第二线路布线141。在制造/制作工艺中，当在衬底100上方形成第二线路布线141然后形成穿透第二线路布线141的位线接触146时，可以出现如上所述的形状。
不同于所示示例，在与位线接触146的顶表面交叠的区域中，布线结构140可以包括第一线路布线143、下阻挡层148和第二线路布线141。在制造/制作工艺中，当形成位线接触146然后在位线接触146和衬底100上形成第二线路布线141时，可以出现与图3所示的形状不同的形状。
布线覆盖层144可以设置在布线结构140上。布线覆盖层144可以沿着第一线路布线的顶表面143us在第二方向D2上延伸。在这种情况下，布线覆盖层144可以包括例如氮化硅层、氮氧化硅层或氧化硅层中的至少一种，但是示例实施例不限于此。
单元绝缘层130可以形成在衬底100和元件隔离层105上。更具体地，单元绝缘层130可以形成在其上未形成有位线接触146的元件隔离层105和衬底100上。
单元绝缘层130可以形成在衬底100与布线结构140之间，以及元件隔离层105与布线结构140之间。
单元绝缘层130可以是单层，但是如图所示，单元绝缘层130可以是包括第一单元绝缘层131和第二单元绝缘层132的多层。例如，第一单元绝缘层131可以包括氧化物层，并且第二单元绝缘层132可以包括氮化物层，但是它们不限于此。
布线间隔物150可以设置在布线结构140和布线覆盖层144的侧壁上。在布线结构140的其上形成有位线接触146的部分中，布线间隔物150可以形成在衬底100和元件隔离层105上。布线间隔物150可以在布线结构140和布线覆盖层144的侧壁上在第二方向D2上延伸。
然而，在布线结构140的其上未形成有位线接触146的剩余部分中，布线间隔物150可以设置在单元绝缘层130上。布线间隔物150可以在布线结构140和布线覆盖层144的侧壁上在第二方向D2上延伸。
布线间隔物150可以是单层，但是如图所示，布线间隔物150可以是包括第一间隔物151和第二间隔物152的多层。例如，第一间隔物151和第二间隔物152可以包括氧化硅层、氮化硅层、氮氧化硅层(SiON)、碳氮氧化硅层(SiOCN)、空气和它们的组合中的一种，但不限于此。
存储接触120可以形成在相邻的布线结构140之间。存储接触120可以与相邻的布线结构140之间的衬底100以及元件隔离层105交叠。这里，存储接触120可以对应于掩埋接触BC。
存储接触120可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物或金属中的至少一种。
存储焊盘160可以形成在存储接触120上。存储焊盘160可以电连接到存储接触120。这里，存储焊盘160可以对应于着陆焊盘LP。
存储焊盘160可以与位线结构140ST的顶表面的一部分交叠。存储焊盘160可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物或金属中的至少一种。
焊盘分隔绝缘层180可以形成在存储焊盘160和位线结构140ST上。例如，焊盘分隔绝缘层180可以设置在布线覆盖层144上。
焊盘分隔绝缘层180可以限定存储焊盘160的形成多个隔离区域的区域。另外，焊盘分隔绝缘层180可以被图案化以暴露存储焊盘160的顶表面的一部分。
焊盘分隔绝缘层180可以包括绝缘材料以将多个存储焊盘160彼此电分离。例如，焊盘分隔绝缘层180可以包括氧化硅层、氮化硅层、氮氧化硅层和它们的组合中的一种，但不限于此。
信息存储单元190可以形成在焊盘分隔绝缘层180上。信息存储单元190可以电连接到存储焊盘160。即，信息存储单元190可以电连接到存储接触120。
信息存储单元190可以包括例如电容器，但不限于此。信息存储单元190包括下电极191、电容器绝缘层192和上电极193。
下电极191可以设置在存储焊盘160上。下电极191被示出为具有柱形，但不限于此。下电极191可以具有圆柱形形状。
电容器绝缘层192形成在下电极191上。电容器绝缘层192可以沿着下电极191的轮廓形成。
上电极193形成在电容器绝缘层192上。上电极193可以包围下电极191的外壁。
下电极191可以包括例如诸如掺杂多晶硅的掺杂半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨)、金属(例如，钌、铱、钛或钽)、导电金属氧化物(例如，氧化铱或氧化铌)等，但发明构思不限于此。在根据一些示例实施例的半导体器件中，下电极191可以包括氮化钛(TiN)。可替代地或另外地，在根据一些示例实施例的半导体器件中，下电极191可以包括氮化铌(NbN)。
电容器绝缘层192可以包括例如从由氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和它们的组合构成的组中选择的一种，或者从包括以上材料的组中选择的一种，但不限于此。尽管示出了电容器绝缘层192是单层，但这仅仅是为了描述简单起见，并且发明构思不限于此。
在根据一些示例实施例的半导体器件中，电容器绝缘层192可以包括其中氧化锆、氧化铝和氧化锆顺序堆叠的堆叠结构。
在根据一些示例实施例的半导体器件中，电容器绝缘层192可以包括包含铪(Hf)的电介质层。
在根据一些示例实施例的半导体器件中，电容器绝缘层192可以具有包括铁电材料层和顺电材料层的堆叠结构。
铁电材料层可以具有铁电性质。铁电材料层可以具有足以具有铁电性质的厚度。具有铁电性质的铁电材料层的厚度范围可以根据铁电材料而变化。
例如，铁电材料层可以包括单金属氧化物。铁电材料层可以包括单金属氧化物层。这里，单金属氧化物可以是由一种金属和氧组成的二元化合物。包括单金属氧化物的铁电材料层可以包括具有斜方晶系的晶粒。
作为示例，包含在单金属氧化物层中的金属可以是铪(Hf)。单金属氧化物层可以是或包括氧化铪(HfO)层。这里，氧化铪层可以具有符合化学计量的化学式，或者可以具有不符合化学计量的化学式。
作为另一示例，包含在单金属氧化物层中的金属可以是属于镧系元素的稀土金属之一。单金属氧化物层可以是由属于镧系元素的稀土金属形成的稀土金属氧化物层。这里，稀土金属(属于镧系元素)氧化物层可以具有符合化学计量的化学式，或者可以具有不符合化学计量的化学式。
铁电材料层还可以包括掺杂到单金属氧化物层中的掺杂剂。掺杂浓度可以根据掺杂剂的类型而变化，但是包含在铁电材料层中的掺杂剂的掺杂浓度可以为10％或更小。
作为示例，当单金属氧化物层是氧化铪层时，掺杂剂可以包括钆(Gd)、硅(Si)、铝(Al)、钇(Y)、镧(La)、钪(Sc)、铈(Ce)、镝(Dy)、钽(Ta)、锶(Sr)或铌(Nb)中的至少一种。作为另一示例，当单金属氧化物层是稀土金属(属于镧系元素)氧化物层时，掺杂剂可以包括硅(Si)、铝(Al)、铪(Hf)、锆(Zr)或铌(Nb)中的至少一种。
作为另一示例，铁电材料层可以不包括掺杂到单金属氧化物层中的掺杂剂。
当铁电材料层包括单金属氧化物层时，铁电材料层可以具有例如1nm以上并且10nm以下的厚度。
例如，铁电材料层可以包括双金属氧化物。铁电材料层可以包括双金属氧化物层。这里，双金属氧化物可以是由两种金属和氧组成的三元化合物。包括双金属氧化物的铁电材料层可以包括具有斜方晶系的晶粒。
包含在双金属氧化物层中的金属可以是例如铪(Hf)和锆(Zr)。双金属氧化物层可以是氧化铪锆层(HfxZr(1-x)O)。在双金属氧化物层中，x可以为0.2以上并且0.8以下。这里，氧化铪锆层(HfxZr(1-x)O)可以具有符合化学计量的化学式，或者可以具有不符合化学计量的化学式。
作为示例，铁电材料层还可以包括掺杂到双金属氧化物层中的掺杂剂。掺杂剂可以包括钆(Gd)、硅(Si)、铝(Al)、钇(Y)、镧(La)、钪(Sc)、铈(Ce)、镝(Dy)、钽(Ta)或锶(Sr)中的至少一种。作为另一示例，铁电材料层可以不包括掺杂到双金属氧化物层中的掺杂剂。
当铁电材料层包括双金属氧化物层时，铁电材料层可以具有例如1nm以上并且20nm以下的厚度。
例如，顺电材料层可以是包含锆(Zr)的电介质层或包含锆(Zr)的堆叠层，但不限于此。尽管顺电材料层具有相同的化学式，但取决于电介质材料的晶体结构，其可以表现出铁电性质或表现出顺电性质。
顺电材料可以具有正介电常数，并且铁电材料可以具有在特定(或者，可选地，预定)范围内的负介电常数。例如，顺电材料可以具有正电容，并且铁电材料可以具有负电容。
通常，当两个或更多个具有正电容的电容器串联连接时，电容的总和减小。然而，当具有负电容的负电容器和具有正电容的正电容器串联连接时，电容的总和增加。
上电极193可以包括例如诸如掺杂多晶硅的掺杂半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨)、金属(例如，钌、铱、钛或钽)、导电金属氧化物(例如，氧化铱或氧化铌)等，但发明构思不限于此。在根据一些示例实施例的半导体器件中，上电极193可以包括氮化钛(TiN)。可替代地或另外地，在根据一些示例实施例的半导体器件中，上电极193可以是或包括氮化铌(NbN)。
图4是示出根据一些示例实施例的半导体器件的图。为了描述简单起见，以下描述将集中于与参照图1至图3的描述的不同之处。
参照图4，在根据一些示例实施例的半导体器件中，布线结构140还可以包括第三线路布线145。
第三线路布线145可以设置在第二线路布线141与下阻挡层148之间。第三线路布线145可以沿着下阻挡层148在第二方向D2上延伸。
第三线路布线145可以设置在位线接触146上。第二线路布线141可以沿着第三线路布线145延伸。
第三线路布线145可以包括例如金属硅化物材料或由例如金属硅化物材料组成。例如，第三线路布线145可以是金属硅化物线路布线。
第三线路布线145可以包括例如硅化钛(Ti)、硅化钴(Co)、硅化镍(Ni)、硅化钼(Mo)、硅化钌(Ru)和硅化钨(W)中的至少一种或由例如硅化钛(Ti)、硅化钴(Co)、硅化镍(Ni)、硅化钼(Mo)、硅化钌(Ru)和硅化钨(W)中的至少一种组成，但不限于此。
在根据一些示例实施例的半导体器件中，布线结构140可以包括顺序堆叠在衬底100上的第二线路布线141、第三线路布线145、下阻挡层148和第一线路布线143。
图5是示出根据一些示例实施例的半导体器件的图。为了描述简单起见，以下描述将集中于与参照图4的描述的不同之处。
参照图5，在根据一些示例实施例的半导体器件中，布线结构140还可以包括第四线路布线142。
第四线路布线142可以设置在第三线路布线145与下阻挡层148之间。第四线路布线142可以沿着下阻挡层148在第二方向D2上延伸。
第四线路布线142可以包括例如包括金属的导电材料，或者由例如包括金属的导电材料组成。第四线路布线142可以包括例如钽(Ta)、氮化钽(TaN)、氮化钽硅(TaSiN)、钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钨(W)、氮化钨(WN)或氮化钨硅(WSiN)中的至少一种，但不限于此。
在根据一些示例实施例的半导体器件中，布线结构140可以包括顺序堆叠在衬底100上的第二线路布线141、第三线路布线145、第四线路布线142、下阻挡层148和第一线路布线143。
图6是示出根据一些示例实施例的半导体器件的图。为了描述简单起见，以下描述将集中于与参照图1至图3的描述的不同之处。
参照图6，在根据一些示例实施例的半导体器件中，布线结构140还可以包括第四线路布线142。
第四线路布线142可以设置在第二线路布线141与下阻挡层148之间。第四线路布线142可以沿着下阻挡层148在第二方向D2上延伸。
第四线路布线142可以设置在位线接触146上。第二线路布线141可以沿着第四线路布线142延伸。
在根据一些示例实施例的半导体器件中，布线结构140可以包括顺序堆叠在衬底100上的第二线路布线141、第四线路布线142、下阻挡层148和第一线路布线143。
图7和图8是示出根据一些示例实施例的半导体器件的图。为了描述简单起见，以下描述将集中于与参照图1至图3的描述的不同之处。图7是沿着图1的线A-A截取的截面图。图8是沿着图1的线B-B截取的截面图。
参照图7和图8，在根据一些示例实施例的半导体器件中，布线结构140可以包括第一线路布线143、第二线路布线141和上阻挡层149。布线结构140不包括下阻挡层148(参见图2和图3)。
上阻挡层149可以设置在第一线路布线143与布线覆盖层144之间。上阻挡层149可以沿着第一线路布线的顶表面143us延伸。上阻挡层149可以接触第一线路布线143。布线覆盖层144可以沿着上阻挡层149延伸。
上阻挡层149可以包括例如石墨烯或氧化镁(MgO)中的至少一种。在根据一些示例实施例的半导体器件中，上阻挡层149可以是或包括石墨烯。例如，上阻挡层149可以是上石墨烯层，并且可以具有与下阻挡层148的厚度相同或不同的厚度。
当在第一预导电层143p(参见图24)上方沉积预布线覆盖层144p(参见图24)时，上阻挡层149可以保护第一线路布线143。可替代地或另外地，在上阻挡层149是上石墨烯层的情况下，当在第一线路布线143内移动的电子与第一线路布线的顶表面143us碰撞时，上阻挡层149可以使电子从第一线路布线的顶表面143us反射，例如可以以镜面方式反射。
此外，在上阻挡层149是上石墨烯层的情况下，在制造/制作工艺起见，设置在第一线路布线143与衬底100之间的第二至第四线路布线141、145和142(参见图9至图11)中包括的材料可以防止或减小扩散到第一线路布线的顶表面143us的可能性。
在根据一些示例实施例的半导体器件中，布线结构140可以包括顺序堆叠在衬底100上的第二线路布线141、第一线路布线143和上阻挡层149。
图9是示出根据一些示例实施例的半导体器件的图。图10是示出根据一些示例实施例的半导体器件的图。为了描述简单起见，以下描述将集中于与参照图7和图8的描述的不同之处。
参照图9，在根据一些示例实施例的半导体器件中，布线结构140还可以包括设置在第一线路布线143与第二线路布线141之间的第三线路布线145。
第三线路布线145可以沿着第一线路布线的底表面143bs在第二方向D2上延伸。第三线路布线145可以设置在位线接触146上。第二线路布线141可以沿着第三线路布线145延伸。
第三线路布线145可以包括例如金属硅化物材料或由例如金属硅化物材料组成。例如，第三线路布线145可以是金属硅化物线路布线。
在根据一些示例实施例的半导体器件中，布线结构140可以包括顺序堆叠在衬底100上的第二线路布线141、第三线路布线145、第一线路布线143和上阻挡层149。
参照图10，在根据一些示例实施例的半导体器件中，布线结构140还可以包括设置在第一线路布线143与第二线路布线141之间的第四线路布线142。
第四线路布线142可以沿着第一线路布线的底表面143bs在第二方向D2上延伸。第四线路布线142可以设置在位线接触146上。第二线路布线141可以沿着第四线路布线142延伸。
第四线路布线142可以包括例如包括金属的导电材料，或由例如包括金属的导电材料组成。
在根据一些示例实施例的半导体器件中，布线结构140可以包括顺序堆叠在衬底100上的第二线路布线141、第四线路布线142、第一线路布线143和上阻挡层149。
图11是示出根据一些示例实施例的半导体器件的图。为了描述简单起见，以下描述将集中于与参照图10的描述的不同之处。
参照图11，在根据一些示例实施例的半导体器件中，布线结构140还可以包括设置在第二线路布线141与第四线路布线142之间的第三线路布线145。
第三线路布线145可以设置在第四线路布线142与第二线路布线141之间，以及第四线路布线142与位线接触146之间。第三线路布线145可以沿着第四线路布线142在第二方向D2上延伸。
在根据一些示例实施例的半导体器件中，布线结构140可以包括顺序堆叠在衬底100上的第二线路布线141、第三线路布线145、第四线路布线142、第一线路布线143和上阻挡层149。
图12和图13是示出根据一些示例实施例的半导体器件的图。为了描述简单起见，以下描述将集中于与参照图1至图3的描述的不同之处。图12是沿着图1的线A-A截取的截面图。图13是沿着图1的线B-B截取的截面图。
参照图12和图13，在根据一些示例实施例的半导体器件中，布线结构140还可以包括上阻挡层149。
上阻挡层149可以设置在第一线路布线的顶表面143us上。上阻挡层149可以沿着第一线路布线的顶表面143us延伸。上阻挡层149可以接触第一线路布线143。
布线覆盖层144可以设置在上阻挡层149上。布线覆盖层144可以沿着上阻挡层149延伸。
布线结构140可以包括与第一线路布线143接触的下阻挡层148和上阻挡层149。在下阻挡层148和上阻挡层149是或包括石墨烯层的情况下，布线结构140可以包括沿着第一线路布线的顶表面143us延伸的上石墨烯层和沿着第一线路布线的底表面143bs延伸的下石墨烯层。
例如，下阻挡层148的厚度t11可以小于上阻挡层149的厚度t12。厚度t11和厚度t12可以对应于石墨烯的层数，其可以是大于或等于1的整数。
在根据一些示例实施例的半导体器件中，布线结构140可以包括顺序堆叠在衬底100上的第二线路布线141、下阻挡层148、第一线路布线143和上阻挡层149。
虽然未示出，但是作为示例，布线结构140还可以包括设置在下阻挡层148与第二线路布线141之间的第三线路布线145(参见图4)。例如，布线结构140还可以包括设置在下阻挡层148与第二线路布线141之间的第四线路布线142(参见图6)。作为另一示例，布线结构140还可以包括设置在下阻挡层148与第二线路布线141之间的第三线路布线145(参见图5)和第四线路布线142(参见图5)。
图14是示出根据一些示例实施例的半导体器件的图。图15是图14的部分P的放大图。为了描述简单起见，以下描述将集中于与参照图1至图3描述的不同之处。
参照图14和图15，在根据一些示例实施例的半导体器件中，布线结构140还可以包括沿着第一线路布线的侧壁143sw、下阻挡层148的侧壁和第二线路布线141的侧壁延伸的侧壁阻挡层147。
布线间隔物150覆盖侧壁阻挡层147。在布线结构140和衬底100电连接的区域中，侧壁阻挡层147可以设置在位线接触146的侧壁上。当在形成位线接触146的工艺期间暴露出衬底100的一部分时，甚至可以在暴露的衬底100上形成侧壁阻挡层147。
侧壁阻挡层147可以接触第一线路布线143。例如，侧壁阻挡层147可以接触第二线路布线141和下阻挡层148。
侧壁阻挡层147可以包括例如石墨烯或氧化镁(MgO)中的至少一种。在根据一些示例实施例的半导体器件中，侧壁阻挡层147可以是或包括石墨烯。例如，侧壁阻挡层147可以是侧壁石墨烯层。
在侧壁阻挡层147是侧壁石墨烯层的情况下，当在第一线路布线143内移动的电子与第一线路布线的侧壁143sw碰撞时，侧壁阻挡层147可以使电子以镜面方式从第一线路布线的侧壁143sw反射。
例如，下阻挡层148的厚度t11可以小于或等于侧壁阻挡层147的厚度t13。
虽然未示出，但是作为示例，当布线结构140还包括位于下阻挡层148与第二线路布线141之间的第三线路布线145(参见图4)时，侧壁阻挡层147可以形成在第三线路布线145的侧壁上。可替代地或另外地，当布线结构140还包括位于下阻挡层148与第二线路布线141之间的第四线路布线142(参见图6)时，侧壁阻挡层147可以形成在第四线路布线142的侧壁上。可替代地或另外地，当布线结构140还包括位于下阻挡层148与第二线路布线141之间的第三线路布线145(参见图5)和第四线路布线142(参见图5)时，侧壁阻挡层147可以形成在第三线路布线145的侧壁和第四线路布线142的侧壁上。
图16是示出根据一些示例实施例的半导体器件的图。图17是图16的部分P的放大图。为了描述简单起见，以下描述将集中于与参照图7和图8的描述的不同之处。
作为参考，由于侧壁阻挡层147的描述与参照图14和图15描述的相似，因此将主要描述不同之处。
参照图16和图17，在根据一些示例实施例的半导体器件中，布线结构140还可以包括沿着上阻挡层149的侧壁、第一线路布线的侧壁143sw和第二线路布线141的侧壁延伸的侧壁阻挡层147。
例如，侧壁阻挡层147可以接触第一线路布线143、第二线路布线141和上阻挡层149。
例如，上阻挡层149的厚度t12可以大于或等于侧壁阻挡层147的厚度t13。
虽然未示出，但是作为示例，当布线结构140还包括位于第一线路布线143与第二线路布线141之间的第三线路布线145(参见图9)时，侧壁阻挡层147可以形成在第三线路布线145的侧壁上。可替代地或另外地，当布线结构140还包括位于第一线路布线143与第二线路布线141之间的第四线路布线142(参见图10)时，侧壁阻挡层147可以形成在第四线路布线142的侧壁上。可替代地或另外地，当布线结构140还包括位于第一线路布线143与第二线路布线141之间的第三线路布线145(参见图11)和第四线路布线142(参见图11)时，侧壁阻挡层147可以形成在第三线路布线145的侧壁和第四线路布线142的侧壁上。
图18是示出根据一些示例实施例的半导体器件的图。图19是图18的部分P的放大图。为了描述简单起见，以下描述将集中于与参照图12和图13的描述的不同之处。
作为参考，由于侧壁阻挡层147的描述与参照图14和图15的描述相似，所以将主要描述不同之处。
参照图18和图19，在根据一些示例实施例的半导体器件中，布线结构140还可以包括沿着上阻挡层149的侧壁、第一线路布线的侧壁143sw、下阻挡层148的侧壁和第二线路布线141的侧壁延伸的侧壁阻挡层147。
例如，侧壁阻挡层147可以接触第一线路布线143、第二线路布线141、下阻挡层148和上阻挡层149。
例如，上阻挡层149的厚度t12可以大于或等于侧壁阻挡层147的厚度t13。下阻挡层148的厚度t11可以小于或等于侧壁阻挡层147的厚度t13。下阻挡层148的厚度t11可以小于上阻挡层149的厚度t12。
不同于所示示例，布线结构140还可以包括设置在下阻挡层148与第二线路布线141之间的第三线路布线145(参见图4)和/或第四线路布线142(参见图6)中的至少一者。
图20是示出根据一些示例实施例的半导体器件的图。为了描述简单起见，以下描述将集中于与参照图1至图3的描述的不同之处。
参照图20，在根据一些示例实施例的半导体器件中，布线结构140可以包括第一线路布线143、第二线路布线141和侧壁阻挡层147。布线结构140不包括下阻挡层148(参见图2和图3)。
侧壁阻挡层147可以沿着第一线路布线143的侧壁和第二线路布线141的侧壁延伸。侧壁阻挡层147可以形成在位线接触146的侧壁上。
由于侧壁阻挡层147的描述与参照图14和图15的描述基本上相同，所以为了描述简洁起见，下面将省略详细描述。
不同于所示示例，布线结构140还可以包括设置在第一线路布线143与第二线路布线141之间的第三线路布线145(参见图4)和/或第四线路布线142(参见图6)中的至少一者。
图21和图22是示出根据一些示例实施例的半导体器件的图。为了描述简单起见，以下描述将集中于与参照图1至图3的描述的不同之处。图21是沿着图1的线A-A截取的截面图。图22是沿着图1的线B-B截取的截面图。
参照图21和图22，在根据一些示例实施例的半导体器件中，下阻挡层148可以接触单元绝缘层130和位线接触146。
第二线路布线141(参见图2和图3)不设置在下阻挡层148与单元绝缘层130之间。
图23至图27是示出根据一些示例实施例的制造半导体器件的方法的中间步骤的视图。
参照图23，在衬底100中形成元件隔离层105。衬底100包括由元件隔离层105限定的有源区ACT。
例如，可以在衬底100中形成元件隔离沟槽。可以用绝缘材料填充元件隔离沟槽以在衬底100中形成元件隔离层105。
参照图24，可以在衬底100上顺序地形成预单元绝缘层130p、包括连接到衬底100的预位线接触146p的预布线结构140p和预布线覆盖层144p。
具体地，可以在衬底100和元件隔离层105上形成预单元绝缘层130p。可以在预单元绝缘层130p上形成第二预导电层141p。
预单元绝缘层130p可以包括第一预单元绝缘层131p和第二预单元绝缘层132p，但是示例实施例不限于此。
随后，在形成同时覆盖在图1中的第一方向D1上相邻的有源区ACT的端部的掩模图案之后，可以使用掩模图案去除第二预导电层141p的一部分和预单元绝缘层130p的一部分。因此，可以形成位线接触开口146_op。可以形成填充位线接触开口146_op的预位线接触146p。
可以在预位线接触146p和第二预导电层141p上顺序地形成预下阻挡层148p和第一预导电层143p。可以在第一预导电层143p上形成预上阻挡层149p。
这样，可以在预单元绝缘层130p上形成包括第一预导电层143p、第二预导电层141p、预下阻挡层148p和预上阻挡层149p的预布线结构140p。
随后，可以在预布线结构140p上形成预布线覆盖层144p。
参照图25，蚀刻预布线结构140p和预布线覆盖层144p以形成在衬底100和预单元绝缘层130p上沿第二方向D2(参见图1)延伸的第一线路布线143、第二线路布线141、下阻挡层148、上阻挡层149和布线覆盖层144。
此外，可以图案化预位线接触146p以在下阻挡层148与衬底100之间形成位线接触146。
例如，第一线路布线143可以是钌线路布线。在蚀刻工艺之后，可能在第一线路布线143的侧壁上形成第一线路布线143中包括的金属的氧化物。形成在第一线路布线143的侧壁上的金属氧化物可能使第一线路布线143的特性劣化。
为了防止或减小第一线路布线143的特性的劣化的可能性，在用于形成第一线路布线143的蚀刻工艺之后，可以执行用于还原第一线路布线143的表面的还原工艺。
用于还原第一线路布线143的表面的还原工艺可以是例如使用还原气体的热处理工艺、使用还原气体的高温等离子体工艺或使用还原气体的自由基工艺中的至少一种。例如，还原气体可以包括氢(H2)，但不限于此。
作为示例，用于形成第一线路布线143的蚀刻工艺和用于还原第一线路布线143的表面的还原工艺可以原位(例如，在一个腔室内或在一个器械内)执行。作为另一示例，用于形成第一线路布线143的蚀刻工艺和用于还原第一线路布线143的表面的还原工艺可以异位(例如，使用单独的腔室和/或器械)执行。
参照图26，可以在第一线路布线143的侧壁上形成侧壁阻挡层147。
侧壁阻挡层147可以形成在第二线路布线141的侧壁、下阻挡层148的侧壁和上阻挡层149的侧壁上。
这样，可以在衬底100上方形成包括第一线路布线143、第二线路布线141、下阻挡层148、上阻挡层149和侧壁阻挡层147的布线结构140。此外，可以在衬底100上方形成包括布线结构140和布线覆盖层144的位线结构140ST。
可以在位线接触146的侧壁上形成侧壁阻挡层147。此外，可以在通过位线接触开口146_op暴露的衬底100上形成侧壁阻挡层147。
作为示例，可以原位执行侧壁阻挡层147的沉积工艺和用于还原第一线路布线143的表面的还原工艺(参照图25描述)。作为另一示例，可以异位执行侧壁阻挡层147的沉积工艺和用于还原第一线路布线143的表面的还原工艺。
参照图27，可以在位线结构140ST的侧壁上形成布线间隔物150。
可以在其上形成有位线接触146的部分中在元件隔离层105和衬底100上形成布线间隔物150。布线间隔物150可以沿着位线结构140ST的侧壁在第二方向D2(参见图1)上延伸。
可以去除不与位线结构140ST和布线间隔物150交叠的预单元绝缘层130p。在位线结构140ST之间，可以暴露衬底100和元件隔离层105。
随后，参照图18，可以去除位线结构140ST之间的衬底100的一部分和元件隔离层105的一部分以形成存储接触120。随后，可以形成存储焊盘160和信息存储单元190。
与上述不同，可以不形成侧壁阻挡层147、下阻挡层148和上阻挡层149中的一些。
在总结详细描述时，本领域普通技术人员将理解的是，在基本上不背离发明构思的原理的情况下，可以对示例实施例做出许多变化和修改。因此，所公开的发明构思的示例实施例仅以一般性和描述性意义使用，而不是出于限制的目的。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括元件隔离层，所述元件隔离层限定有源区；
多条字线，所述多条字线在第一方向上横贯所述有源区；和
多个位线结构，所述多个位线结构位于所述衬底上并且连接到所述有源区，所述多个位线结构在不同于所述第一方向的第二方向上延伸，
其中，所述多个位线结构中的每一个位线结构包括：
钌线路布线，所述钌线路布线包括底表面和与所述底表面相对的顶表面，
下石墨烯层，所述下石墨烯层与所述钌线路布线的所述底表面接触并且沿着所述钌线路布线的所述底表面延伸，以及
布线覆盖层，所述布线覆盖层沿着所述钌线路布线的所述顶表面延伸。
2.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第一线路布线，所述第一线路布线位于所述下石墨烯层与所述衬底之间，所述第一线路布线沿着所述下石墨烯层延伸。
3.根据权利要求2所述的半导体器件，其中，所述第一线路布线包括掺杂的半导体材料。
4.根据权利要求3所述的半导体器件，所述半导体器件还包括：
金属硅化物线路布线，所述金属硅化物线路布线位于所述第一线路布线与所述下石墨烯层之间。
5.根据权利要求2所述的半导体器件，其中，所述第一线路布线包括导电材料，所述导电材料包括金属。
6.根据权利要求5所述的半导体器件，所述半导体器件还包括：
第二线路布线，所述第二线路布线位于所述第一线路布线与所述衬底之间，并且沿着所述第一线路布线延伸，
其中，所述第二线路布线包括掺杂的半导体材料。
7.根据权利要求1所述的半导体器件，其中，所述多个位线结构中的至少一个位线结构还包括沿着所述钌线路布线的侧壁延伸的侧壁石墨烯层。
8.根据权利要求7所述的半导体器件，其中，所述侧壁石墨烯层的厚度大于或等于所述下石墨烯层的厚度。
9.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括元件隔离层，所述元件隔离层限定有源区；
多条字线，所述多条字线在第一方向上横贯所述有源区；和
多个位线结构，所述多个位线结构在所述衬底上沿不同于所述第一方向的第二方向延伸，并且连接到所述有源区，
其中，所述多个位线结构中的每一个位线结构包括：
钌线路布线，所述钌线路布线包括底表面和与所述底表面相对的顶表面，
上石墨烯层，所述上石墨烯层与所述钌线路布线的所述顶表面接触，并且沿着所述钌线路布线的所述顶表面延伸，以及
布线覆盖层，所述布线覆盖层位于所述上石墨烯层上，并且沿着所述上石墨烯层延伸。
10.根据权利要求9所述的半导体器件，所述半导体器件还包括：
第一线路布线，所述第一线路布线位于所述钌线路布线与所述衬底之间，并且沿着所述钌线路布线延伸，
其中，所述第一线路布线包括掺杂的半导体材料。
11.根据权利要求10所述的半导体器件，所述半导体器件还包括：
金属硅化物线路布线，所述金属硅化物线路布线位于所述第一线路布线与所述钌线路布线之间。
12.根据权利要求9所述的半导体器件，所述半导体器件还包括：
第一线路布线，所述第一线路布线位于所述钌线路布线与所述衬底之间，所述第一线路布线沿着所述钌线路布线延伸，
其中，所述第一线路布线包括导电材料，所述导电材料包括金属。
13.根据权利要求12所述的半导体器件，所述半导体器件还包括：
第二线路布线，所述第二线路布线位于所述第一线路布线与所述衬底之间，并且沿着所述第一线路布线延伸，
其中，所述第二线路布线包括掺杂的半导体材料。
14.根据权利要求9所述的半导体器件，其中，所述多个位线结构中的至少一个位线结构还包括沿着所述钌线路布线的侧壁延伸的侧壁石墨烯层。
15.根据权利要求14所述的半导体器件，其中，所述侧壁石墨烯层的厚度小于或等于所述上石墨烯层的厚度。
16.一种半导体器件，所述半导体器件包括：
衬底，所述衬底包括元件隔离层，所述元件隔离层限定有源区；
多条字线，所述多条字线在第一方向上横贯所述有源区；和
多个位线结构，所述多个位线结构位于所述衬底上并且连接到所述有源区，所述多个位线结构沿不同于所述第一方向的第二方向延伸，
其中，所述多个位线结构中的每一个位线结构包括：
钌线路布线，所述钌线路布线包括底表面和与所述底表面相对的顶表面，
下石墨烯层，所述下石墨烯层接触所述钌线路布线的所述底表面，并且沿着所述钌线路布线的所述底表面延伸，
上石墨烯层，所述上石墨烯层与所述钌线路布线的所述顶表面接触，并且沿着所述钌线路布线的所述顶表面延伸，以及
布线覆盖层，所述布线覆盖层位于所述上石墨烯层上，并且沿着所述上石墨烯层延伸。
17.根据权利要求16所述的半导体器件，所述半导体器件还包括：
第一线路布线，所述第一线路布线位于所述下石墨烯层与所述衬底之间，并且沿着所述下石墨烯层延伸，
其中，所述第一线路布线包括掺杂的半导体材料。
18.根据权利要求17所述的半导体器件，所述半导体器件还包括：
金属硅化物线路布线，所述金属硅化物线路布线位于所述第一线路布线与所述钌线路布线之间。
19.根据权利要求16所述的半导体器件，所述半导体器件还包括：
第一线路布线，所述第一线路布线位于所述下石墨烯层与所述衬底之间，并且沿着所述下石墨烯层延伸，
其中，所述第一线路布线包括导电材料，所述导电材料包括金属。
20.根据权利要求16所述的半导体器件，其中，所述多个位线结构中的至少一个位线结构还包括沿着所述钌线路布线的侧壁延伸的侧壁石墨烯层。
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