TW202349675A - 3d dram結構及製造方法 - Google Patents

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Abstract

描述了併入橋接的字線的記憶體元件。該等記憶體元件包括：複數個有源區域，沿著第一方向、第二方向、及第三方向隔開。複數個導電層被佈置為使得至少一個導電層沿著該第三方向與該等有源區域中的每一者的至少一側相鄰。導電橋接器沿著該第二方向延伸以將該等導電層中的每一者連接到一或更多個相鄰的導電層。一些實施例包括集成的蝕刻停止層。也描述了形成堆疊的記憶體元件的方法。

Description

3D　DRAM結構及製造方法
本揭示內容的實施例與電子元件及電子元件製造的領域相關。更詳細而言，本揭示內容的實施例提供了具有橋接的字線及/或蝕刻停止層的動態隨機存取記憶體。
諸如個人電腦、工作站、電腦伺服器、主機、及諸如印表機、掃描器、及硬碟機之類的其他電腦相關的設備之類的電子元件使用記憶體元件，該等記憶體元件提供強大的資料儲存能力，同時又降低了功耗。存在兩種主要類型（動態及靜態）的隨機存取記憶單元，其非常適合用在電子元件中。動態隨機存取記憶體（DRAM）可以被程式化為儲存表示兩個二進制值中的一者的電壓，但是需要週期性的重新程式化或「刷新」以維持此電壓超過很短的時間。靜態隨機存取記憶體（SRAM）之所以如此命名，是因為它們不需要週期性的刷新。
DRAM記憶體電路是藉由在單個半導體晶圓上複製數百萬個相同的電路構件（稱為DRAM單元）來製造的。每個DRAM均是可定址的位置，其可以儲存一個位元（二進制數字）的資料。最常見形式的DRAM單元由兩個電路元件組成：場效電晶體（FET）及電容器。
DRAM單元的製造包括製造電晶體、電容器、及三個接點：位線、字線、及參考電壓各一個接點。DRAM製造是高度競爭的行業。不斷有壓力要減少個別單元的尺寸及增加記憶單元密度以允許將更多記憶體壓縮到單個記憶體晶片上，特別是對於大於256百萬位元的密度而言。對單元尺寸減少的限制包括有源（active）字線及無源（passive）字線都通過單元、單元電容器的尺寸、及陣列元件與非陣列元件的相容性。
在3D記憶體元件中，應連接單元胞層的字線。然而，不應連接單元胞的有源層。此外，需要在選擇性移除工序干擾期間沒有變化效應的情況下控制電容器的長度。電容器的長度比單元電晶體的閘極長度還長。由於移除速率可變，因此較長的選擇性移除長度會引起較大的長度變化。因此，在本領域中需要記憶體元件及形成記憶體元件的方法，其包括連接的字線、單獨的有源區域、或蝕刻控制中的一或更多者。
本揭示內容的一或更多個實施例涉及記憶體元件，該等記憶體元件包括：複數個有源區域，沿著第一方向、第二方向、及第三方向隔開。複數個導電層被佈置為使得至少一個導電層沿著該第三方向與該等有源區域中的每一者的至少一側相鄰。導電橋接器沿著該第二方向延伸且將每個導電層連接到一或更多個相鄰的導電層。
本揭示內容的附加實施例涉及記憶體元件，該等記憶體元件包括：複數對有源區域，沿著第一方向、第二方向、及第三方向隔開。複數條位線在該第一方向上隔開的該等對有源區域之間沿著該第三方向延伸。複數個導電層被佈置為使得至少一個導電層與該等有源區域中的每一者的至少一側相鄰。該至少一側相對於該有源區域沿著該第三方向定位。導電橋接器沿著該第二方向延伸且將每個導電層連接到一或更多個相鄰的導電層。
本揭示內容的另外實施例涉及形成記憶體元件的方法。圖案化包括犠牲層及通道層的膜堆疊以形成沿著第一方向分離的一對預橋接堆疊及沿著該第一方向延伸的隔離的膜堆疊。該等預橋接堆疊沿著第二方向形成於該隔離的膜堆疊的任一側上，沿著該第一方向在該等預橋接堆疊之間產生開口且在該等預橋接堆疊的外部產生開口，並且沿著該第二方向在該隔離的膜堆疊與相鄰的膜堆疊之間產生間隙。從該等預橋接堆疊移除該等通道層，並使該通道層通過該等開口凹陷到該隔離的膜堆疊中，以在該隔離的膜堆疊中形成凹陷的通道層。用介電體填充該等開口及該等凹陷的通道層。沿著該第二方向在該隔離的膜堆疊中形成溝槽。沿著該第一方向在該對預橋接堆疊之間形成該溝槽。通過該溝槽從該隔離的膜堆疊移除該犠牲層的一部分以形成具有凹陷的犠牲層表面及字線開口的凹陷的犠牲層，及暴露該通道層的表面。在通過該溝槽暴露的該通道層的該表面上的該字線開口中形成閘極氧化物層。在該閘極氧化物層上在該字線開口中沉積導電層。用介電體填充該溝槽。通過該犠牲層及該通道層形成狹縫圖案。在形成該溝槽的位置的相對側上且在該字線開口中的該導電層的外部形成該狹縫圖案。該狹縫圖案暴露該通道層的側壁及該犠牲層的側壁。通過該狹縫圖案移除通道層的一部分以形成電容器開口，該電容器開口暴露該犠牲層及該凹陷的通道層的面。與該凹陷的通道層相鄰地在該電容器開口中形成電容器。
在描述本揭示內容的幾個示例性實施例之前，要瞭解，本揭示內容不限於以下說明中所闡述的構造或工序步驟的細節。本揭示內容能夠包括其他的實施例及用各種方式實行或實現。
如此說明書及隨附請求項中所使用的，用語「前驅物」、「反應物」、「反應氣體」等等被交替使用以指稱可以與基片表面反應的任何氣態物種。
如本文中所使用的，用語「動態隨機存取記憶體」或「DRAM」指的是一種記憶單元，該記憶單元藉由在電容器上儲存電荷包（即二進制的一）或不儲存電荷（即二進制的零）來儲存基準位元。電荷經由存取電晶體被閘控（gate）到電容器上，且藉由導通同一電晶體並查看藉由將電荷包傾倒在電晶體輸出上的互連線上所產生的電壓擾動而被感測。因此，單個DRAM單元是由一個電晶體及一個電容器製成的。DRAM元件是由DRAM單元陣列所形成的。
傳統上，DRAM單元在埋入的字線結構中具有凹陷的高功函數金屬結構。在DRAM元件中，位線形成於位於基片上方的金屬層中，而字線則形成於基片表面處的多晶矽閘極層處。在埋入的字線（bWL）中，使用金屬作為閘極電極來將字線埋入在半導體基片的表面下方。
在一或更多個實施例中，提供了記憶體元件，該等記憶體元件具有堆疊的DRAM單元，從而使得DRAM單元的位元密度增加，該位元密度與多對膜（multi-pair film）的數量成比例。一或更多個實施例的DRAM元件具有垂直的位線，從而最小化位線電容並減少電容器電容的負擔。
一些實施例有利地提供了記憶體元件及形成具有增加的元件密度的記憶體元件的方法。一些實施例提供了元件，在該等元件處，每個單元胞的有源區域均在每個有源區域之間被絕緣體水平地分離。一些實施例為同一列及同一堆疊層的每個單元提供了藉由橋接器連接的字線。在一些實施例中，橋接器小於閘極的寬度。在一些實施例中，有源區域的一側與電容器連接，而另一側則與位線連接。
一些實施例提供了記憶體元件及形成記憶體元件的方法，其改善了製造3D DRAM的集成度。在一些實施例中，控制電容器的長度以消除或最小化由犠牲層的選擇性移除工序引起的變化。在一些實施例中，電容器的長度比單元電晶體的閘極長度還長。
圖1繪示依據本揭示內容的一或更多個實施例的3D DRAM元件10的普通三維結構。元件10具有佈置成列、行、及層的有源區域的三維陣列。在本文中所使用的約定，列稱為X軸線或第一方向20；行稱為Y軸線或第二方向30，而層則稱為Z軸線或第三方向40。第一方向20與第二方向30之間的角度25是在30∘到150∘的範圍中、或在45∘到135∘的範圍中、或在60∘到120∘的範圍中、或在75∘到105∘的範圍中、或在85∘到95∘的範圍中的任何合適的角度。第一方向20與第三方向30之間的角度35是在30∘到150∘的範圍中、或在45∘到135∘的範圍中、或在60∘到120∘的範圍中、或在75∘到105∘的範圍中、或在85∘到95∘的範圍中的任何合適的角度。第二方向30與第三方向40之間的角度45是在30∘到150∘的範圍中、或在45∘到135∘的範圍中、或在60∘到120∘的範圍中、或在75∘到105∘的範圍中、或在85∘到95∘的範圍中的任何合適的角度。在一些實施例中，角度25、35、及45中的每一者均是在85∘到95∘的範圍中。
圖2A到2C繪示了有源區域115、導電層120、及連接相鄰的導電層120的橋接器130的三種佈置。在圖2A中，導電層120及橋接器130位在有源區域115的底部上。如此說明書中所使用的，用語「頂部」、「底部」、「上方」、「下方」等等指的是沿著Z軸線或第三方向40的實體定向，且不應被視為將本揭示內容的範圍限於與法向重力牽引相關的任何特定定向。在圖2B中，導電層120及橋接器130位在有源區域115的頂部上。在圖2C中，導電層120及橋接器130都位於有源區域115上方及下方。
圖3繪示依據本揭示內容的一或更多個實施例的記憶體元件100的平行投影圖。圖4繪示3D記憶體元件100的等軸示意圖。所繪示的元件100具有總共六條位線170及十二條字線160。總共三十六個有源區域115與導電層120及橋接器130連接在一起。圖3中所示的實施例示出了位在位線170的任一側上的兩個單元胞105，且每個單元胞105均包括該位線的一部分。一些實施例的單元胞105中的每一者均獨立地儲存資料。
參照圖3及4，一些實施例的記憶體元件100包括沿著第一方向20（如圖3及4中所示）、第二方向30（如圖4中所示）、及第三方向40（如圖4中所示）隔開的複數個有源區域115。一些實施例的有源區域115包括電晶體。一些實施例的有源區域115包括材料層堆疊（未示出），其包括電荷穿隧層、電荷捕集層、及電荷阻擋層。技術人員將瞭解用於形成電晶體的工序，且為了附圖明確起見，未繪示個別的層。
複數個導電層120被佈置為使得至少一個導電層120沿著第三方向40與有源區域115中的每一者的至少一側相鄰。如用這種方式使用的，用語「與...相鄰」意指緊鄰所述的元件、與所述的元件直接接觸、或在所述的元件之間具有最低限度數量的元件或最低限度的距離。例如，圖3中所繪示的導電層120與有源區域115相鄰，其中閘極氧化物140層介於它們之間。
在一些實施例中，有源區域115中的至少一些具有與其相鄰的一個導電層120，如圖2A、2B、及4中所繪示。在一些實施例中，沿著第三方向，有源區域115中的每一者均具有位於有源區域115的任一側上的導電層120，如圖2C及3中所示。如用這種方式使用的，沿著指定方向的元件的佈置意味著，所述的元件沿著該方向對準。例如，如圖3中所示，有源區域115的任一側上的導電層120意味著，導電層120沿著第三方向40（Z軸線方向）與有源區域115對準。
導電橋接器130沿著第二方向20延伸。導電橋接器130將導電層120連接到一或更多個相鄰的導電層。圖4中所示的導電橋接器130繪示對多個相鄰的導電層120的連接。導電橋接器130沿著第二方向20（Y軸線方向）在導電層120之間形成連接。
在一些實施例中，如圖3中所示，閘極氧化物140定位在有源區域115與導電層120之間。閘極氧化物140可以是任何合適的介電材料，包括低k及高k介電材料。在一些實施例中，閘極氧化物140包括氧化矽、氮化矽、或氮氧化矽中的一或更多者。
一些實施例的記憶體元件100沿著第一方向20在有源區域115的一側上包括電容器180。電容器180與導電層120及導電橋接器130電分離。換言之，電容器180不與導電層120或導電橋接器130直接接觸。
一些實施例的電容器180包括下部電極182、高k介電體184、及上部電極186。下部電極182與有源區域115接觸。高k介電體184與下部電極182相鄰且相較於有源區域115位於下部電極182的相對側上。上部電極186與高k介電體184相鄰且相對於下部電極182位於相對側上。在一些實施例中，高k介電體184直接接觸下部電極182。在一些實施例中，上部電極186直接接觸高k介電體184。
在一些實施例中，摻雜層117沿著第一方向20介於有源區域115與下部電極182之間。摻雜層117可以是技術人員已知的任何合適的材料。在一些實施例中，摻雜層117包括氮化鈦。
在一些實施例中，有源區域119包括與位線170相鄰的源極/汲極區域119。源極/汲極區域119可以藉由技術人員已知的任何合適的技術來形成。
一些實施例的記憶體元件100進一步包括沿著第三方向40延伸的位線170。位線170與有源區域115相鄰，該等有源區域沿著第三方向40隔開（如圖4中所示）。一些實施例的位線170與有源區域115直接接觸。在一些實施例中，位線170藉由導電材料與有源區域115隔開。
為了測量及尺寸關係的均勻性，任何給定元件的長度都是沿著第一方向20（X軸線方向）測量的，寬度都是沿著第二方向30（Y軸線方向）測量的，且高度都是沿著第三方向40（Z軸線方向）測量的。
在一些實施例中，有源區域115沿著第一方向20的長度是在50 nm到300 nm的範圍中，或在約75 nm到約200 nm的範圍中，或在約100 nm到約150 nm的範圍中，或在約110 nm到約130 nm的範圍中。在一些實施例中，源極/汲極區域119位於有源區域115的與位線170相鄰的端部處，且源極/汲極區域119被包括在有源區域115的整體長度中。在一些實施例中，摻雜層117位於有源區域115的與電容器180相鄰的端部處，且摻雜層117被包括在有源區域的整體長度中。在一些實施例中，摻雜層117及源極/汲極區域119都被包括在有源區域115的長度中。
在一些實施例中，有源區域115沿著第二方向30的寬度是在50 nm到300 nm的範圍中，或在約75 nm到約200 nm的範圍中，或在約100 nm到約150 nm的範圍中，或在約110 nm到約130 nm的範圍中。
在一些實施例中，電容器180沿著第一方向20的長度是在200 nm到1500 nm的範圍中，或在約300 nm到約1000 nm的範圍中，或在約400 nm到約750 nm的範圍中，或在約450 nm到約550 nm的範圍中。在一些實施例中，電容器180沿著第二方向30的寬度是在50 nm到300 nm的範圍中，或在約75 nm到約200 nm的範圍中，或在約100 nm到約150 nm的範圍中，或在約110 nm到約130 nm的範圍中。
在一些實施例中，導電層120沿著第一方向20的長度是在50 nm到200 nm的範圍中，或在75 nm到150 nm的範圍中，或在90 nm到125 nm的範圍中。在一些實施例中，導電層120沿著第二方向30的寬度是在40 nm到250 nm的範圍中，或在50 nm到200 nm的範圍中，或在75 nm到150 nm的範圍中，或在90 nm到125 nm的範圍中。
在一些實施例中，導電層120沿著第一方向20與位線170隔開。在一或更多個實施例中，導電層120與位線170之間沿著第一方向20的空間是在5 nm到20 nm的範圍中，或在8 nm到15 nm的範圍中，或為約10 nm。在一些實施例中，導電層120沿著第一方向20與電容器180隔開。在一或更多個實施例中，導電層120與電容器180之間沿著第一方向20的空間是在5 nm到20 nm的範圍中，或在8 nm到15 nm的範圍中，或為約10 nm。
在一些實施例中，導電橋接器130沿著第一方向20長度是在5 nm到180 nm的範圍中，或在5 nm到約180 nm的範圍中，或在10 nm到150 nm的範圍中，或在15 nm到100 nm的範圍中，或在20 nm到80 nm的範圍中，或在30 nm到70 nm的範圍中，或在40 nm到60 nm的範圍中。在一些實施例中，導電橋接器130具有比有源區域115的長度還小的長度。在一些實施例中，導電橋接器130具有比導電層120的長度還小的長度。在一些實施例中，導電橋接器130沿著第一方向20的長度是在導電層120的長度的10%到90%的範圍中。在一些實施例中，導電橋接器130沿著第一方向20的長度是在導電層120的長度的20%到80%、或30%到70%、或40%到60%的範圍中。
在一些實施例中，導電橋接器130沿著第二方向30的寬度是在50 nm到200 nm的範圍中，或在60 nm到150 nm的範圍中，或在70 nm到125 nm的範圍中，或在90 nm到110 nm的範圍中。一些實施例的導電橋接器130的寬度與單元胞105的列之間的間隔相同。
在一些實施例中，位線170沿著第一方向20的長度是在50 nm到150 nm的範圍中，或在60 nm到130 nm的範圍中，或在70 nm到110 nm的範圍中，或在75 nm到90 nm的範圍中。在一些實施例中，位線170沿著第二方向30的寬度是在50 nm到150 nm的範圍中，或在60 nm到130 nm的範圍中，或在70 nm到110 nm的範圍中，或在75 nm到90 nm的範圍中。
在一些實施例中，單元胞105的每個層沿著第三方向40的高度均是在10 nm到50 nm的範圍中，或在15 nm到30 nm的範圍中，或在20 nm到25 nm的範圍中。
在一些實施例中，記憶體元件100包括在第一方向20上隔開的複數對有源區域。圖3繪示一個實施例，其中一對有源區域115沿著第一方向20位在位線170的任一側上。換言之，在一些實施例中，複數條位線170在在第一方向20上隔開的有源區域115對之間沿著第三方向40延伸。如圖3中所示，位線170及兩個有源區域115（形成有源區域對）沿著第一方向20（X軸線方向）對準。
示例實施例在本文中參照橫截面圖來描述，該等橫截面圖是示例實施例（及中間結構）的示意圖。如此，由例如製造技術及/或容差造成的相對於圖示的形狀的變化是可以預期的。因此，不應將示例實施例解釋為限於本文中所說明的特定區域形狀，而是可以包括由例如製造造成的形狀的偏差。
如本文中所使用的「基片」指的是任何基片或形成於基片上的材料表面，膜處理在製造工序期間執行於該基片或材料表面上。例如，取決於應用，可以在上面執行處理的基片表面包括例如為矽、氧化矽、應變矽、絕緣體上矽結構（SOI）、摻碳的氧化矽、非晶矽、摻雜的矽、鍺、砷化鎵、玻璃、藍寶石的材料、以及例如為金屬、氮化金屬、金屬合金、及其他導電材料的任何其他材料。基片包括（但不限於）半導體晶圓。可以將基片暴露於預處理工序以拋光、蝕刻、還原、氧化、羥基化、退火、及/或烘烤基片表面。除了直接在基片本身的表面上進行膜處理以外，在本揭示內容中，也可以如下文更詳細揭露地將所揭露的任何膜處理步驟執行於形成在基片上的底層（under-layer）上，且用語「基片表面」在上下文指示時旨在包括此類底層。因此，例如，若已經將膜/層或部分的膜/層沉積到基片表面上，則新沉積的膜/層的暴露面變成基片表面。一些實施例的基片包括絕緣體、金屬化層、或周邊電路中的一或更多者。例如，在所繪示的實施例中，基片包括絕緣體。
圖5到19繪示用於形成圖3及4中所繪示的記憶體元件100的一或更多個方法。為了易於說明，圖6到13中的每一者均分為5個視圖。編號的視圖（不具有附加字母的視圖（例如圖6））中的每一者均示出在由第一方向20（X軸線）及第二方向30（Y軸線）所形成的平面處沿著第三方向40（Z軸線）向下看的視圖。「A」視圖（例如圖6A）及「B」視圖（例如圖6B）中的每一者均示出在由第一方向20（X軸線）及第三方向40（Z軸線）所形成的平面處沿著第二方向30（Y軸線）看的電子元件。「A」視圖是對應的編號視圖的元件沿著線A-A截取的切片。「B」視圖是對應的編號視圖的元件沿著線B-B截取的切片。「C」視圖（例如圖6C）及「D」視圖（例如圖6D）中的每一者均示出在由第二方向30（Y軸線）及第三方向40（Z軸線）所形成的平面處沿著第一方向20（X軸線）觀看的電子元件。「C」視圖是對應的編號視圖的元件沿著線C-C截取的切片。「D」視圖是對應的編號視圖的元件沿著線D-D截取的切片。圖14-19中的每一者均示出與圖6-13的「B」視圖類似的電子元件的視圖。圖14-19中的圖示示出在由第一方向20（X軸線）及第三方向40（Z軸線）所形成的平面處沿著第二方向30（Y軸線）看的電子元件的切片。
圖5示出基片200，其具有形成於其上的層堆疊201。堆疊201的層大致形成在由第一方向（X軸線）及第二方向（Y軸線）所形成的平面上且沿著第三方向（Z軸線）具有厚度（從印刷頁面的頂部到底部示出），且每個層沿著第三方向40（Z軸線）的高度都比下方的層的高度還大。
所繪示的層的堆疊201包括與通道層204及絕緣體層206交錯的犠牲層202。在所繪示的實施例中，通道層204中的每一者均被夾在犠牲層202之間。在工序期間，有源區域115將位於通道層204所在之處，而犠牲層202將被由導電層120及橋接器130構成的字線125替換。在犠牲層202位於通道層204上方及下方的情況下，有源區域115上方及下方都將存在字線125，如圖3中所示。若通道層204僅在有源區域115下方具有犠牲層202，則會有一條字線形成在有源區域115下方，如圖4中所示。
圖6及6A-6D繪示在圖案化堆疊201以形成隔離的膜堆疊260及一對預橋接堆疊261之後的電子元件。隔離的膜堆疊260沿著第一方向20（X軸線）延伸，如圖6、6B、及6D中所示。如用這種方式使用的，用語「沿著...延伸」意味著，所述元件的較長軸線是所述的軸線或方向。例如，沿著第一方向延伸意味著，元件在X方向上具有較長的軸線。對於膜堆疊而言，是對於個別的膜考慮較長的軸線，而不是對於整個膜堆疊考慮，膜堆疊可以比所繪示的八個層大得多。
預橋接堆疊261形成於隔離的膜堆疊260的任一側或兩側265上，且沿著第二方向30（Y軸線）延伸。沿著第一方向20（X軸線），預橋接堆疊261在預橋接堆疊261與預橋接堆疊261外部的開口264之間產生開口263。開口264在隔離的膜堆疊260與相鄰的隔離的膜堆疊之間沿著第二方向30（Y軸線）形成間隙。
圖案化可以藉由技術人員已知的任何合適的技術來進行。例如，在一些實施例中，圖案化堆疊201包括以下步驟：在堆疊201的頂部上形成圖案化的硬質掩模（未示出），然後藉由圖案化的硬質掩模中的開口蝕刻膜堆疊201（例如藉由各向異性蝕刻來蝕刻）。圖6中所繪示的俯視圖示出在蝕刻在絕緣體層206中留下圖案262之後的元件。一些實施例的圖案化的硬質掩模是圖案的底片，其被形成為使得硬質掩模中的開放區域導致膜堆疊的移除。
預橋接堆疊261對沿著第一方向20（X軸線）分離以在預橋接堆疊261對之間產生開口263。在一些實施例中，圖案化工序在預橋接堆疊261對的外部產生開口264。技術人員將認識到，所繪示的工序會在第一方向20（X軸線）上隔離預橋接堆疊261對。一些實施例的預橋接堆疊261沿著第一方向20（X軸線）的寬度與橋接器130的寬度大約相同。預橋接堆疊261對之間的距離（其為沿著開口263的第一方向20寬度）是橋接器130之間沿著第一方向20的距離。
圖7及7A-7D繪示在從預橋接堆疊261移除通道層204並使通道層204凹陷到隔離的膜堆疊260中以在隔離的膜堆疊260中形成凹陷的通道層270之後的電子元件。移除工序藉由開口263及開口264進行，且留下開口271，通道層204在開口271處被移除。通道層204可以藉由技術人員已知的任何合適的技術來移除。在一些實施例中，通道層204的移除是藉由乾式工序或氧化工序來進行的。圖7A示出，蝕刻工序從預橋接堆疊261移除通道層204以在預橋接堆疊261中形成開口271。圖7C及7D示出，蝕刻工序移除通道層204的一部分以在具有開口271的隔離的膜堆疊260的側面265中形成凹陷的通道層270。隔離的膜堆疊260的側面265在圖7D中被示為虛線。圖7B中所示的隔離的膜堆疊260的中心部分保持不變。
使通道層204凹陷的工序形成有源區域115的內緣，如圖3中所示。如用這種方式使用的，用語「內緣」意指有源區域沿著第一方向20最接近位線170的邊緣。用語「外緣」意指有源區域115沿著第一方向離位線170最遠的邊緣。有源區域115的內緣與外緣之間的距離是有源區域115的長度。
圖8及8A-8D繪示在用介電材料280填充開口264、263、271之後的電子元件。在一些實施例中，介電材料是氧化物填料。介電材料280（也稱為氧化物填料）沉積通過開口264、263，從而填充填料開口271。在一些實施例中，介電材料280被沉積有覆蓋層，然後被平坦化，使得介電材料與隔離的膜堆疊260的頂面實質共面。在一或更多個實施例中，氧化物填料包括以下項目中的一或更多者：氧化物、碳摻雜氧化物、氧化矽（SiO）、多孔二氧化矽（SiO 2）、氮化矽（SiN）、氧化矽/氮化矽、碳化物、碳氧化物、氮化物、氮氧化物、碳氮氧化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽（SiOF）玻璃、或有機矽酸鹽玻璃（SiOCH）。介電材料280可以藉由本領域中的技術人員已知的任何技術來沉積，包括但不限於原子層沉積或化學氣相沉積。
圖9及9A-9D繪示在隔離的膜堆疊260中形成溝槽290之後的電子元件。溝槽290沿著第二方向30（Y軸線）形成，且沿著第一方向20定位在預橋接堆疊261對之間。溝槽290將隔離的膜堆疊260分離成兩個隔離的膜堆疊260a、260b。在以下說明中，除非另有具體陳述，否則隔離的膜堆疊260用來描述隔離的膜堆疊部分260a、260b兩者。最終，位線170將形成於溝槽290中，使得形成兩個單元胞105。溝槽290可以藉由技術人員已知的任何合適的技術來形成。例如，在一些實施例中，施加圖案化的掩模，然後進行蝕刻。
圖10到13中所繪示的C-C線與圖6到9的那些不同。圖6到9中所繪示的部分在圖10到13中所描述的工序中保持不變。圖10及10A-10D繪示在從隔離的膜堆疊260移除犠牲層202的一部分之後的電子元件。通過溝槽290移除犠牲層202以形成凹陷的犠牲層300。使犠牲層202凹陷以形成凹陷的犠牲層300會暴露凹陷的通道層270的至少一個表面301及端面303。在所繪示的實施例中，凹陷的通道層270具有兩個表面301、302、及端面303。在犠牲層202凹陷時，犠牲層202的表面305在第一方向20上背向溝槽290移動並形成字線開口304。字線開口304以凹陷的犠牲層300的表面305、凹陷的通道層270的表面301、302、及溝槽290為界。可以藉由技術人員已知的任何合適的技術來使犠牲層202凹陷。
圖11及11A-11D繪示在字線開口304中形成閘極氧化物層140之後的電子元件。藉由技術人員已知的任何合適的技術通過溝槽290沉積閘極氧化物層140。所繪示的實施例將閘極氧化物層140示為具有均勻形狀的保形層。然而，技術人員將認識到，這僅是出於說明的目的，且閘極氧化物層140可以用各向同性的方式形成，使得閘極氧化物層140具有圓形的外觀。在一些實施例中，在凹陷的通道層270的表面上將閘極氧化物層140選擇性地沉積為保形層。一些實施例的閘極氧化物層140在凹陷的通道層270的端面303上形成。在一些實施例中，藉由各向異性的蝕刻工序來移除形成於端面303上的閘極氧化物層140以暴露端面303並在表面301、302上留下閘極氧化物層140。在一些實施例中，閘極氧化物140是藉由氧化半導體表面來形成的。
在一或更多個實施例中，閘極氧化物層140包括閘極氧化物材料。在一或更多個實施例中，閘極氧化物層140包括氮氧化矽（SiON）、氧化矽、或高k介電材料中的一或更多者。雖然可以使用用語「氧化矽」來描述閘極氧化物層140，但技術人員將認識，本揭示內容不限於特定的化學計量。例如，用語「氧化矽」及「二氧化矽」都可以用來描述具有呈任何合適的化學計量比的矽及氧原子的材料。此揭示內容中所列出的其他材料也是如此，例如氮化矽、氮氧化矽、氧化鎢、氧化鋯、氧化鋁、氧化鉿等等。
圖12及12A-12D繪示在字線開口304中沉積可選的襯墊325及導電層120之後的電子元件。導電層120具有外端121及比外端121更接近溝槽290的內端122。導電層120在閘極氧化物層140上在電子元件中形成字線及橋接器130。所繪示的實施例將可選的襯墊325示為具有均勻形狀的保形層。然而，技術人員將認識到，這僅是出於說明的目的，且可選的襯墊325可以用各向同性的方式形成。圖12A及12D的橫截面圖繪示橋接器130，而圖12B及12C的視圖則繪示導電層120。
在一或更多個實施例中，字線金屬112包括以下項目中的一或更多者：銅（Cu）、鈷（Co）、鎢（W）、鋁（Al）、釕（Ru）、銥（Ir）、鉬（Mo）、鉑（Pt）、鉭（Ta）、鈦（Ti）、或銠（Rh）。導電層120（字線金屬）是使用本領域中的技術人員已知的多種方法中的任一者來沉積的，包括但不限於化學氣相沉積、物理氣相沉積、或原子層沉積。在一些實施例中，用字線金屬填充橋接器部分（示於圖12D中）。
如本文中所使用的「原子層沉積」或「循環沉積」指的是依序暴露二或更多種反應化合物以在基片表面上沉積材料層。基片或基片的一部分單獨暴露於引入到處理腔室的反應區中的該二或更多種反應化合物。在時域ALD工序中，暴露於每種反應化合物的步驟被一定時間延遲分離，以允許每種化合物均在基片表面上黏著及/或起反應，然後從處理腔室清除。這些反應化合物被說是依序暴露於基片。在空間ALD工序中，基片表面（或基片表面上的材料）的不同部分同時暴露於該二或更多種反應化合物，使得基片上任何給定的點實質上都不同時暴露於多於一種反應化合物。如此說明書及隨附請求項中所使用的，如本領域中的技術人員將瞭解的，在這方面所使用的用語「實質上」意味著，存在基片的一小部分可能由於擴散而同時暴露於多種反應氣體的可能性，且同時暴露是不想要的。
在時域ALD工序的一個方面中，將第一反應氣體（即第一前驅物或化合物A，例如鋁前驅物）脈衝到反應區中，然後是第一時間延遲。接下來，將第二前驅物或化合物B（例如氧化劑）脈衝到反應區中，然後是第二延遲。在每個時間延遲期間，均將吹掃氣體（例如氬）引入到處理腔室中以吹掃反應區或用其他方式從反應區移除任何殘餘的反應化合物或反應副產物。或者，吹掃氣體可以在整個沉積工序內連續地流動，使得在反應化合物的脈衝之間的時間延遲期間只有吹掃氣體流動。或者使反應化合物脈衝，直到在基片表面上形成了期望的膜或膜厚度為止。在任一情境中，使化合物A、吹掃氣體、化合物B、及吹掃氣體脈衝的ALD工序是一個循環。循環可以從化合物A或化合物B中的任一者開始，然後繼續循環的相應順序，直到實現具有預定厚度的膜為止。
在空間ALD工序的一個實施例中，第一反應氣體及第二反應氣體（例如氮氣）被同時向反應區遞送，但被惰性氣體幕及/或真空幕分離。基片相對於氣體遞送裝置移動，使得基片上任何給定的點都暴露於第一反應氣體及第二反應氣體。
如本文中所使用的，「化學氣相沉積」指的是一種工序，在該工序中，基片表面同時或實質上同時暴露於前驅物及/或共試劑。如本文中所使用的，「實質上同時」指的是共流或者大部分的前驅物暴露都是重疊的。
由於性價比及膜性質的多功能性，電漿增強化學氣相沉積（PECVD）被廣泛地用來沉積薄膜。在PECVD工序中，例如，將碳氫化合物源（例如已經被夾帶在載體氣體中的氣相碳氫化合物或液相碳氫化合物的蒸氣）引入到PECVD腔室中。也將電漿引發的氣體（一般是氦）引入到腔室中。然後，在腔室中引發電漿以產生激發的CH自由基。激發的CH自由基化學鍵合到定位在腔室中的基片的表面，從而在其上形成期望的膜。本文中參照PECVD工序來描述的實施例可以使用任何合適的薄膜沉積系統來實現。本文中所述的任何裝置說明都是說明性的，且不應被解釋或解讀為限制本文中所述的實施例的範圍。
圖13及13A-13D繪示在用介電體230填充溝槽290之後的電子元件。在一些實施例中，介電體230在字線的內側上形成電邊界。介電材料是使用本領域中的技術人員已知的多種方法中的任一者來沉積的，包括但不限於化學氣相沉積、物理氣相沉積、或原子層沉積。介電材料可以是與電子元件中的其他絕緣材料中的任一者相同的組成。在一些實施例中，介電體230是與介電材料280相同的材料。在一些實施例中，介電體230相對於介電材料280具有蝕刻選擇性。在一些實施例中，在用介電體230填充溝槽之前，對凹陷的通道層270的內端進行摻雜以形成源極/汲極區域119。
圖14-19中的每一者均示出電子元件的沿著圖13的線B-B截取的視圖。這些圖式中的每一者均是在由第一方向20及第三方向40所形成的平面上截取的切片處沿著第二方向30的視圖。圖14繪示在藉由凹陷的犠牲層300及凹陷的通道層270形成狹縫圖案340以形成狹縫圖案340之後的電子元件。狹縫圖案340形成於用介電體230填充溝槽290的位置的相對側上。如用這種方式使用的，「相對側」意味著，一條狹縫在第一方向20上形成到介電體230的一側，而另一條狹縫則在第一方向20上形成於介電體230的另一側上。狹縫圖案340形成在形成於字線開口中的導電層120的外部。如用這種方式使用的，用語「...的外部」意味著，狹縫圖案340相較於介電體230形成於導電層120的相對側上。在圖14的圖示中，介電體230位在附圖的中心，導電層120位在介電體230的左方及右方，而狹縫圖案340則位在附圖的左緣及右緣上（位在介電體230的相對側上且位在導電層120的外部）。狹縫圖案340暴露凹陷的通道層270的側壁346及凹陷的犠牲層300的側壁342。
圖15示出在藉由狹縫圖案340移除凹陷的通道層270的一部分以朝向導電層120移動凹陷的通道層270的側壁346之後的電子元件。此工序使凹陷的通道層270從狹縫圖案340側凹陷。凹陷的通道層270的一部分可以藉由技術人員已知的任何合適的技術來移除。移除凹陷的通道層270的一部分會形成有源區域115及電容器開口350。有源區域115具有與電容器開口350相鄰的外端116及與介電體230相鄰的內端118。此工序也可以稱為「拉回」工序。在一或更多個實施例中，凹陷的通道層270包括多晶矽，且圖15中所示的工序是多晶矽拉回。
圖16示出在可選的氣相摻雜工序之後的電子元件。氣相摻雜工序在有源區域115的外緣上形成摻雜層117。在一些實施例中，在沉積有源區域的期間使用摻雜物源來執行摻雜。例如，將磷摻雜的氧化矽玻璃（PSG）或硼磷摻雜的玻璃（BPSG）擴散到材料中。在一些實施例中，摻雜層117是在1到20 nm厚（從有源區域115的外緣朝向位線測得）的範圍中。
圖17示出圖16的區域17的放大圖，其示出電容器開口350。如圖18中所示，在一些實施例中，電容器180形成於電容器開口350中且與凹陷的通道層270相鄰。在一些實施例中，電容器180是藉由先在電容器開口350中沉積下部電極186來形成的。下部電極186（也稱為底部電極或底部接點）可以藉由技術人員已知的任何合適的技術來形成。在一些實施例中，下部電極186是藉由原子層沉積來沉積的保形膜。在一或更多個實施例中，下部電極186包括選自氮（N）、銅（Cu）、鈷（Co）、鎢（W）、鈦（Ti）、鉬（Mo）、鎳（Ni）、釕（Ru）、銀（Ag）、金（Au）、銥（Ir）、鉭（Ta）、或鉑（Pt）中的一或更多者的材料。在一些實施例中，電容器包括底部電極、電容器介電體、及頂部電極。在一些實施例中，電容器包括雙層。例如，頂部電極是氮化鈦加上矽鍺的雙層。
高k介電體184沉積於電容器開口350內的下部電極186上。一些實施例的高k介電體184包括氧化鉿。在一些實施例中，藉由原子層沉積將高k介電體184沉積為保形膜。頂部電極182形成於高k介電體184內的電容器開口350中。頂部電極182（也稱為頂部接點或上部電極）可以藉由技術人員已知的任何合適的技術來形成。在一或更多個實施例中，頂部電極182包括了包括氮（N）、銅（Cu）、鈷（Co）、鎢（W）、鈦（Ti）、鉬（Mo）、鎳（Ni）、釕（Ru）、銀（Ag）、金（Au）、銥（Ir）、鉭（Ta）、或鉑（Pt）中的一或更多者的導電材料。在一些實施例中，在形成頂部電極182之後沉積介電體188以填充電容器開口350中剩餘的任何開放空間。一些實施例的介電體188將個別的單元胞與相鄰的單元胞分離以防止短路。
圖19繪示本揭示內容的另一個實施例的區域17，其中在形成電容器之前將電容器開口350加寬以產生加寬的電容器開口351。電容器開口350可以藉由技術人員已知的任何合適的技術來加寬。在電容器開口350已經加寬之後，將電容器180形成於其內，如圖20中所示。一些實施例的電容器開口被加寬達隔離層（有源區域之間的層）的厚度的一定百分比。在一些實施例中，電容器被加寬達隔離層的厚度的10%到80%的範圍中的量（作為頂部與底部加寬的組合而測得）。在一些實施例中，電容器被加寬達20%到75%的範圍中或30%到60%的範圍中的量。一些實施例的電容器開口350在第二方向30（Y軸線）及第三方向40（Z軸線）上被加寬。在一些實施例中，使用稀釋HF（水中~1%的HF）的濕蝕刻來加寬電容器開口350。在一些實施例中，加寬電容器開口導致電容器的表面面積在1%到85%的範圍中或在5%到80%的範圍中、或在10%到75%的範圍中、或在20%到60%的範圍中的增加。
圖21繪示圖16的區域21的部分圖。圖22示出在形成有源區域115的凹陷的通道層之間形成位線孔洞360（也稱為位線開口）之後的電子元件。在一些實施例中，將電子元件圖案化以形成該複數個位線孔洞360。位線孔洞360可以藉由技術人員已知的任何合適的工序來形成。在一些實施例中，位線孔洞360藉由以下步驟來形成：定位圖案化的硬質掩模，並藉由硬質掩模蝕刻介電體230。
在所繪示的實施例中，源極/汲極區域119形成於有源區域115的內端上。在一些實施例中，源極/汲極區域119是藉由將端面303暴露於摻雜物氣體來形成的。源極/汲極區域119可以藉由技術人員已知的任何合適的技術來形成。
圖22繪示在位線孔洞360中沉積位線365之後的圖16的區域21的部分圖。在所繪示的實施例中，位線365包括可選的位線襯墊370（也稱為位線屏障層）及位線金屬375。
可選的位線襯墊370可以由藉由技術人員已知的任何合適的技術來沉積的任何合適的材料製成。在一些實施例中，將位線襯墊370保形地沉積在該複數個位線孔洞360中並沉積於介電體231的暴露表面及有源材料115的端面303（或暴露表面）上。在所繪示的實施例中，將位線襯墊370在有源材料115的內端處沉積於源極/汲極區域119上。位線襯墊370可以任何合適的材料，包括但不限於氮化鈦（TiN）或氮化鉭（TaN）。在一些實施例中，可選的位線襯墊370包括氮化鈦（TiN）或基本上由氮化鈦組成。如用這種方式使用的，用語「基本上由...組成」意味著，膜的組成大於或等於約95%、98%、99%、或99.5%的所述物種。在一些實施例中，可選的位線襯墊370包括氮化鉭（TaN）或基本上由氮化鉭組成。在一些實施例中，位線襯墊370是保形層。在一些實施例中，位線襯墊370是藉由原子層沉積來沉積的。
在一些實施例中，位線金屬375包括以下項目中的一或更多者或基本上由以下項目中的一或更多者組成：矽化鎢（WSi）、氮化鎢（WN）、或鎢（W）。位線金屬375可以藉由技術人員已知的任何合適的技術來沉積，且可以是任何合適的材料。在一或更多個實施例中，形成位線金屬375進一步包括以下步驟：在沉積位線金屬375之前形成位線金屬種子層（未示出）。
本揭示內容的一些實施例涉及為了改善工序控制而併入蝕刻停止層（ESL）的電子元件。圖24到33示出與圖3中所繪示的電子元件類似的電子元件的橫截面示意圖。技術人員將認識到圖26-33中所描述的工序與圖5-23中所描述的工序之間的相似之處。圖24的視圖是看著由第一方向20（X軸線）及第三方向40（Z軸線）所形成的平面沿著第二方向30（Y軸線）截取的。圖25示出來自圖24的區域23的放大圖。
在所繪示的實施例中，蝕刻停止層410與有源區域115的外端116相鄰。蝕刻停止層410沿著第三方向40（Z軸線）與電容器的下部電極186相鄰且沿著第三方向40（Z軸線）與有源區域115的外端116相鄰。一些實施例的蝕刻停止層410沿著第三方向40（Z軸線）與摻雜層117相鄰且沿著第三方向40（Z軸線）與有源區域115的外端116相鄰。在一些實施例中，蝕刻停止層410沿著第三方向40（Z軸線）與摻雜層117及電容器的下部電極186相鄰。在一些實施例中，沿著第一方向20在有源區域115的外端116（及/或摻雜區域117）與電容器180之間的區域實質上不存在蝕刻停止層410。如用這種方式使用的，用語「實質上不存在」意味著，蝕刻停止層410沿著第一方向20（X軸線）在有源區域115與下部電極186之間佔據小於25%、20%、10%、或5%的區域。
本揭示內容的一或更多個實施例涉及製造圖24的電子元件的方法。圖26示出電子元件的實施例，其中已經藉由交錯的犠牲層202及替換通道層420的堆疊形成了溝槽290。一些實施例的替換通道420是與圖5-23中所示的通道層204相同的材料。在一些實施例中，替換通道層420是與圖5-23中所示的通道層204不同的材料。替換通道層420的材料不影響所述的工序流程。
如圖26中所示，在形成溝槽290之後，替換通道層420凹陷以形成如所示的凹陷的替換通道層420及在第三方向40（Z軸線）上相鄰的犠牲層202（如果有兩個犠牲層的話）之間的開口425。替換通道層凹陷到一定深度，該深度足以在最終的電子元件中形成具有預定長度的有源材料。在所繪示的實施例中，開口425沿著第一方向20（X軸線）以凹陷的替換通道層420的內端422及溝槽290為界，且沿著第三方向40（Z軸線）以上方及下方的犠牲層202的暴露表面203為界。
如圖27中所示，在形成開口425之後，將蝕刻停止層410形成在犠牲層202的暴露的犠牲表面203及凹陷的替換通道層420的內端422上。蝕刻停止層410的部分432位在犠牲層202的表面203上，且蝕刻停止層410的端壁411形成於凹陷的替換通道層420的內端422上。開口425保留且以蝕刻停止層410為界。一些實施例的開口425的尺寸在形成蝕刻停止層410之後增加、減少、或保持相同。蝕刻停止層410可以是由技術人員已知的任何合適的工序所形成的任何合適的材料。一些實施例的蝕刻停止層410是相對於犠牲層202及替換通道層420有蝕刻選擇性的材料。在一些實施例中，蝕刻停止層410是藉由原子層沉積來沉積的保形膜。
在一些實施例中，在沉積蝕刻停止層410之前藉由技術人員已知的任何合適的技術來加寬開口425。可以調整開口425的尺寸以提供具有預定尺度的有源材料115。
圖28示出在蝕刻停止層410內的開口425內沉積有源材料115之後的圖27的電子元件。有源材料115沿著第一方向20（X軸線）在溝槽290的相對側上形成一對通道層204。
圖29示出在移除犠牲層202的一部分以形成凹陷的犠牲層300（與圖10B中所示的凹陷的犠牲層類似）之後的圖28的電子元件。
在一些實施例中，犠牲層202凹陷到一定深度，該深度小於在形成蝕刻停止層410之前替換通道層420所凹陷的深度。在一些實施例中，犠牲層202凹陷到一定深度，該深度小於足以使得凹陷的替換通道層420的內端422上的蝕刻停止層410的端壁411部分不暴露的深度。在一些實施例中，凹陷的犠牲層300的表面305沿著第一方向20（X軸線）比蝕刻停止層410的端壁411還接近溝槽290 5 nm到20 nm的範圍中。在一些實施例中，凹陷的犠牲層300的表面305沿著第一方向20（X軸線）比有源材料115的外端116還接近溝槽290 5 nm到20 nm的範圍中。
在一些實施例中，如圖29中所示，犠牲層202的表面203上的蝕刻停止層410的部分432被移除。在一些實施例中，與使犠牲層202凹陷以形成凹陷的犠牲層300的步驟同時移除蝕刻停止層410的部分432。在一些實施例中，移除蝕刻停止層410的部分432的步驟是與使犠牲層202凹陷的步驟分開進行的，使得形成了凹陷的犠牲層300，然後才移除蝕刻停止層410的部分432。
圖30示出在有源材料115上形成閘極氧化物140、在與凹陷的犠牲層300一起形成的開口435中形成可選的襯墊325、及在可選的襯墊325內形成導電層120之後的圖29的電子元件。
圖31示出在與關於圖13-16所描述的工序類似的一或更多個工序中用介電體230填充溝槽290、形成狹縫圖案340、及藉由狹縫圖案340移除替換通道層420之後的圖30的電子元件。在移除替換通道層420之後，形成電容器開口350。電容器開口350的內端352（離狹縫圖案最遠的端部）以蝕刻停止層410的端壁411為界。
圖32示出在從電容器開口350的內端352移除蝕刻停止層410的端壁411之後的圖31的電子元件。移除蝕刻停止層410會暴露有源材料115的外端116。在一些實施例中，蝕刻停止層410的部分保持在電容器開口350的內端352上方及下方（相對於第三方向40）。在一些實施例中，蝕刻停止層410的部分跨在有源材料115的外端116與電容器開口350之間的界面上。
圖33示出在藉由電容器開口350摻雜有源材料115的外端116以形成摻雜層117之後的圖32的電子元件。一些實施例的工序如關於圖16到23所繪示及描述地繼續，其中蝕刻停止層410保留在最終的元件中，如圖24中所示。在一些實施例中，與關於圖19及20所論述的類似地加寬電容器開口350。
圖34示出依據本揭示內容的一或更多個實施例的電子元件500。元件500與圖3的元件類似，且添加了沿著第三方向40（Z軸線）形成的蝕刻停止層410。蝕刻停止層410在與電容器開口350的內端352相當的位置處延伸通過元件500。一些實施例的蝕刻停止層410包括介電材料以防止電短路。蝕刻停止層410穿過絕緣體層206及凹陷的犠牲層300。在一些實施例中，蝕刻停止層410中斷絕緣體層206及凹陷的犠牲層300沿著第一方向20（X軸線）的連續性。
本揭示內容的一些實施例涉及形成電子元件500的方法。圖35-39提供了橫截面圖，其繪示依據一或更多個實施例的方法。形成元件500的工序與圖5-23中所繪示的工序類似，繪示了工序中的幾個點以指出差異。
圖35示出與圖5的膜堆疊類似的膜堆疊，其中蝕刻停止層（ESL）開口405沿著第三方向40（Z軸線）藉由堆疊形成。用蝕刻停止層410填充ESL開口405。蝕刻停止層410可以是藉由技術人員已知的任何合適的技術來沉積的任何合適的材料。在一些實施例中，如圖式中所示，ESL開口405在第一方向20（X軸線）上形成於將形成溝槽290的點的相對側上。
圖36示出在與圖9、9A-9D、10、及10A-10D的那些工序類似的工序之後的圖35的電子元件。一些實施例的溝槽290沿著第一方向20（X軸線）形成在兩個ESL開口405之間的大約中間處。
蝕刻犠牲層202以形成凹陷的犠牲層300。在一些實施例中，蝕刻工序背向溝槽290移動凹陷的犠牲層300的表面305達一定距離，該距離小於從溝槽290到ESL開口405的距離。在一些實施例中，蝕刻工序向蝕刻停止層410移動表面305。
圖37示出在與圖11-13（包括A-D子圖）的那些工序類似的工序之後的圖36的電子元件。形成導電層120、可選的襯墊325、閘極氧化物140、及介電體230。繪示的實施例也包括在有源材料115的內端上形成源極/汲極區域119。
圖38示出在與圖14-16（包括A-D子圖）的那些工序類似的工序之後的圖37的電子元件。狹縫圖案化340及蝕刻工序產生電容器開口350。使凹陷的通道層的側壁346（其是電容器開口350的內壁）向ESL開口405中的蝕刻停止層410移動。
圖39示出在藉由電容器開口350移除蝕刻停止層410之後的圖38的電子元件。可選地摻雜有源材料115的外端116以形成摻雜區域119。一些實施例的工序流程終止於在與圖17-20中所描述的那些工序類似的工序之後形成電容器的步驟及在與圖21-23中所描述的那些工序類似的工序之後形成位線金屬375的步驟。
為了易於說明起見，可以在本文中使用空間上相對的用語（例如「下面」、「下方」、「下部」、「上方」、「上部」等等）來描述如圖式中所繪示的一個構件或特徵與另一個或另一些構件或特徵的關係。將瞭解，空間上相對的用語旨在除了圖式中所描繪的定向以外還包含使用時或操作時的元件的不同定向。例如，若圖式中的元件被翻轉，則被描述為在其他構件或特徵「下方」或「下面」的構件會被定向在該等其他構件或特徵「上方」。因此，示例性用語「下方」可以都包含上方及下方的定向。可以用其他方式定向（旋轉90度或用其他定向來定向）元件，並據此解釋本文中所使用的空間上相對的描述詞。
除非在本文中另有指示或明顯抵觸上下文，否則要將用語「一」及「該」及在描述本文中所論述的材料及方法的背景脈絡下（特別是在以下請求項的背景脈絡下）的類似指稱的使用解釋為涵蓋單數及複數。除非在本文中另有指示，否則本文中值的範圍的敘述僅旨在用作個別指稱落在該範圍之內的每個單獨的值的速記法，且每個單獨的值均被併入到本說明書中，好像該值被個別記載在本文中一樣。除非在本文中另有指示或明顯抵觸上下文，否則本文中所述的所有方法都可以用任何合適的順序執行。除非另有主張，否則本文中所提供的任何及所有示例、或示例性語言（例如「例如」）的使用僅旨在更佳地說明材料及方法且不對範圍構成限制。本說明書中的所有語言都不應被解釋為將任何未主張的構件指示為對於所揭露的材料及方法的實行來說是必要的。
整篇此說明書內對於「一個實施例」、「某些實施例」、「一或更多個實施例」、或「一實施例」的指稱意味著，與實施例組合描述的特定特徵、結構、材料、或特性被包括在本揭示內容的至少一個實施例中。因此，整篇此說明書內各種地方中的例如「在一或更多個實施例中」、「在某些實施例中」、「在一個實施例中」、或「在一實施例中」的語句的出現不一定是指本揭示內容的同一實施例。在一或更多個實施例中，特定的特徵、結構、材料、或特性用任何合適的方式組合。 雖然已經參照了詳細的實施例來描述本文中的揭示內容，但要瞭解，這些實施例僅說明本揭示內容的原理及應用。本領域中的技術人員將理解，可以在不脫離本揭示內容的精神及範圍的情況下對本揭示內容的方法及裝置作出各種修改及變化。因此，本揭示內容旨在包括隨附請求項及它們等效物的範圍內的修改及變化。
10:3D DRAM元件 17:區域 20:第一方向 21:區域 25:區域/角度 30:第二方向 35:角度 40:第三方向 45:角度 100:3D記憶體元件 105:單元胞 115:有源區域 116:外端 117:摻雜層 118:內端 119:源極/汲極區域 120:導電層 121:外端 122:內端 125:字線 130:橋接器 140:閘極氧化物 160:橋接器 170:位線 180:電容器 182:頂部電極 184:高k介電體 186:下部電極 188:介電體 200:基片 201:堆疊 202:犠牲層 203:表面 204:通道層 206:絕緣體層 230:介電體 231:介電體 260:隔離的膜堆疊 261:預橋接堆疊 262:圖案 263:開口 264:開口 265:側面 270:凹陷的通道層 271:開口 280:介電材料 290:溝槽 300:凹陷的犠牲層 301:表面 302:表面 303:端面 304:字線開口 305:表面 325:襯墊 340:狹縫圖案 342:側壁 346:側壁 350:電容器開口 351:加寬的電容器開口 352:內端 360:位線孔洞 365:位線 370:位線襯墊 375:位線金屬 405:蝕刻停止層（ESL）開口 410:蝕刻停止層 411:端壁 420:替換通道層 422:內端 425:開口 432:部分 435:開口 500:電子元件
可以藉由參照實施例來獲得上文所簡要概述的本揭示內容的更詳細說明以及可以用來詳細瞭解本揭示內容的上述特徵的方式，附圖中繪示了該等實施例中的一些。然而，要注意，附圖僅繪示此揭示內容的典型實施例，且因此不要將該等附圖視為本揭示內容的範圍的限制，因為本揭示內容可以容許其他同等有效的實施例。如本文中所述的實施例藉由示例而非限制的方式而繪示於附圖的圖示中，在該等附圖中，類似的參考標號指示類似的構件。
圖1繪示依據本揭示內容的一或更多個實施例的記憶體元件的示意平行投影圖，其繪示座標命名；
圖2A到2C繪示依據本揭示內容的一或更多個實施例具有與有源區域相鄰的一或兩條字線的記憶體元件的等軸視圖；
圖3繪示依據本揭示內容的一或更多個實施例的記憶體元件的平行投影圖；
圖4繪示依據本揭示內容的一或更多個實施例的記憶體元件的一部分的等軸視圖；
圖5繪示依據本揭示內容的一或更多個實施例的記憶體元件的膜堆疊的橫截面示意圖；
圖6繪示依據一或更多個實施例在隔離圖案化之後的記憶體元件的示意俯視圖；
圖6A繪示記憶體元件的沿著圖6的線A-A截取的橫截面切片；
圖6B繪示記憶體元件的沿著圖6的線B-B截取的橫截面切片；
圖6C繪示記憶體元件的沿著圖6的線C-C截取的橫截面切片；
圖6D繪示記憶體元件的沿著圖6的線D-D截取的橫截面切片；
圖7繪示依據一或更多個實施例在主動隔離之後的記憶體元件的示意俯視圖；
圖7A繪示記憶體元件的沿著圖7的線A-A截取的橫截面切片；
圖7B繪示記憶體元件的沿著圖7的線B-B截取的橫截面切片；
圖7C繪示記憶體元件的沿著圖7的線C-C截取的橫截面切片；
圖7D繪示記憶體元件的沿著圖7的線D-D截取的橫截面切片；
圖8繪示依據一或更多個實施例在介電體填充之後的記憶體元件的示意俯視圖；
圖8A繪示記憶體元件的沿著圖8的線A-A截取的橫截面切片；
圖8B繪示記憶體元件的沿著圖8的線B-B截取的橫截面切片；
圖8C繪示記憶體元件的沿著圖8的線C-C截取的橫截面切片；
圖8D繪示記憶體元件的沿著圖8的線D-D截取的橫截面切片；
圖9繪示依據一或更多個實施例在溝槽形成之後的記憶體元件的示意俯視圖；
圖9A繪示記憶體元件的沿著圖9的線A-A截取的橫截面切片；
圖9B繪示記憶體元件的沿著圖9的線B-B截取的橫截面切片；
圖9C繪示記憶體元件的沿著圖9的線C-C截取的橫截面切片；
圖9D繪示記憶體元件的沿著圖9的線D-D截取的橫截面切片；
圖10繪示依據一或更多個實施例在介電體拉回（pullback）之後的記憶體元件的示意俯視圖；
圖10A繪示記憶體元件的沿著圖10的線A-A截取的橫截面切片；
圖10B繪示記憶體元件的沿著圖10的線B-B截取的橫截面切片；
圖10C繪示記憶體元件的沿著圖10的線C-C截取的橫截面切片；
圖10D繪示記憶體元件的沿著圖10的線D-D截取的橫截面切片；
圖11繪示依據一或更多個實施例在閘極氧化物形成之後的記憶體元件的示意俯視圖；
圖11A繪示記憶體元件的沿著圖11的線A-A截取的橫截面切片；
圖11B繪示記憶體元件的沿著圖11的線B-B截取的橫截面切片；
圖11C繪示記憶體元件的沿著圖11的線C-C截取的橫截面切片；
圖11D繪示記憶體元件的沿著圖11的線D-D截取的橫截面切片；
圖12繪示依據一或更多個實施例在字線形成之後的記憶體元件的示意俯視圖；
圖12A繪示記憶體元件的沿著圖12的線A-A截取的橫截面切片；
圖12B繪示記憶體元件的沿著圖12的線B-B截取的橫截面切片；
圖12C繪示記憶體元件的沿著圖12的線C-C截取的橫截面切片；
圖12D繪示記憶體元件的沿著圖12的線D-D截取的橫截面切片；
圖13繪示依據一或更多個實施例在氧化物填充之後的記憶體元件的示意俯視圖；
圖13A繪示記憶體元件的沿著圖13的線A-A截取的橫截面切片；
圖13B繪示記憶體元件的沿著圖13的線B-B截取的橫截面切片；
圖13C繪示記憶體元件的沿著圖13的線C-C截取的橫截面切片；
圖13D繪示記憶體元件的沿著圖13的線D-D截取的橫截面切片；
圖14繪示依據一或更多個實施例在狹縫圖案化之後的記憶體元件的橫截面切片；
圖15繪示依據一或更多個實施例在形成電容器開口之後的記憶體元件的橫截面切片；
圖16繪示依據一或更多個實施例在對有源區域進行摻雜之後的記憶體元件的橫截面圖；
圖17繪示圖16的區域17的放大橫截面圖；
圖18繪示依據一或更多個實施例在電容器形成之後的記憶體元件的放大橫截面圖；
圖19繪示依據一或更多個實施例在擴大電容器開口之後的記憶體元件的圖16的區域17的放大橫截面圖；
圖20繪示依據一或更多個實施例在擴大的開口中形成電容器之後的記憶體元件的放大橫截面圖；
圖21繪示圖16的區域21的放大橫截面圖；
圖22繪示依據一或更多個實施例在形成位線開口及源極/汲極區域之後的記憶體元件的放大橫截面圖；
圖23繪示依據一或更多個實施例在形成襯墊及位線之後的記憶體元件的放大橫截面圖；
圖24繪示依據本揭示內容的一或更多個實施例的記憶體元件的示意圖；
圖25繪示圖24的區域23的放大圖；
圖26繪示依據一或更多個實施例在溝槽形成及替換閘極拉回之後的圖24的記憶體元件的橫截面圖；
圖27繪示依據一或更多個實施例在形成蝕刻停止層之後的圖26的記憶體元件的放大橫截面圖；
圖28繪示依據一或更多個實施例在形成有源區域之後的圖27的記憶體元件的放大橫截面圖；
圖29繪示依據一或更多個實施例在使介電體及蝕刻停止層凹陷之後的圖28的記憶體元件的放大橫截面圖；
圖30繪示依據一或更多個實施例在形成字線之後的圖29的記憶體元件的放大橫截面圖；
圖31繪示依據一或更多個實施例在填充溝槽、狹縫圖案化、及替換閘極蝕刻以形成電容器開口之後的圖30的記憶體元件的放大橫截面圖；
圖32繪示依據一或更多個實施例在移除蝕刻停止層之後的圖31的記憶體元件的放大橫截面圖；
圖33繪示依據一或更多個實施例在形成電容器之前在摻雜有源區域之後的圖32的記憶體元件的放大橫截面圖；
圖34繪示依據本揭示內容的一或更多個實施例的記憶體元件的示意圖；
圖35繪示依據一或更多個實施例具有蝕刻層的膜堆疊的橫截面圖；
圖36繪示依據一或更多個實施例在使犠牲層凹陷之後的圖35的記憶體元件的橫截面圖；
圖37繪示依據一或更多個實施例在用來形成字線及有源區域以及進行狹縫圖案化的多個工序之後的圖36的記憶體元件的橫截面圖；
圖38繪示依據一或更多個實施例在對蝕刻停止層進行替換閘極蝕刻之後的圖37的記憶體元件的橫截面圖；及
圖39繪示依據一或更多個實施例在電容器形成之前在移除蝕刻停止層及摻雜有源區域之後的圖38的記憶體元件的橫截面圖。
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國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
20:第一方向
30:第二方向
40:第三方向
100:3D記憶體元件
105:單元胞
115:有源區域
117:摻雜層
119:源極/汲極區域
120:導電層
125:字線
130:橋接器
140:閘極氧化物
160:橋接器
170:位線
180:電容器
182:頂部電極
184:高k介電體
186:下部電極
263:開口

Claims (14)

  1. 一種記憶體元件，包括： 複數個有源區域，沿著一第一方向、一第二方向、及一第三方向隔開； 複數個導電層，被佈置為使得至少一個導電層沿著該第三方向與該等有源區域中的每一者的至少一側相鄰；及 一導電橋接器，沿著該第二方向延伸且將每個導電層連接到一或更多個相鄰的導電層。
  2. 如請求項1所述的記憶體元件，進一步包括：一閘極氧化物層，介於該有源區域與該導電層之間。
  3. 如請求項1所述的記憶體元件，進一步包括：一電容器，沿著該第一方向位於該等有源區域的一側上，該電容器不與該等導電層或該導電橋接器直接接觸。
  4. 如請求項3所述的記憶體元件，其中該電容器包括：一下部電極，與該有源區域接觸；一高k介電體，與該下部電極相鄰且位於該下部電極的一相對側上；及一上部電極，與該高k介電體相鄰且位於該下部電極的一相對側上。
  5. 如請求項1所述的記憶體元件，其中該有源區域包括一電晶體。
  6. 如請求項1所述的記憶體元件，其中該等有源區域中的至少一些與一個導電層相鄰。
  7. 如請求項1所述的記憶體元件，其中該等有源區域中的每一者沿著該第三方向均在該有源區域的任一側上具有一導電層。
  8. 如請求項1所述的記憶體元件，進一步包括：一位線，沿著該第三方向延伸且與沿著該第三方向隔開的該等有源區域相鄰。
  9. 一種記憶體元件，包括： 複數對有源區域，該等對沿著一第一方向、一第二方向、及一第三方向隔開； 複數條位線，在該第一方向上隔開的有源區域對之間沿著該第三方向延伸； 複數個導電層，被佈置為使得至少一個導電層與該等有源區域中的每一者的至少一側相鄰，該至少一側相對於該有源區域沿著該第三方向定位；及 一導電橋接器，沿著該第二方向延伸且將每個導電層連接到一或更多個相鄰的導電層。
  10. 如請求項9所述的記憶體元件，進一步包括：一閘極氧化物層，介於該等有源區域與該等導電層之間。
  11. 如請求項9所述的記憶體元件，進一步包括：一電容器，沿著該第一方向與該位線相對地位於該等有源區域的一側上，該電容器不與該等導電層或該導電橋接器直接接觸。
  12. 如請求項11所述的記憶體元件，其中該電容器包括：一下部電極，與該有源區域接觸；一高k介電體，與該下部電極相鄰且位於該下部電極的一相對側上；及一上部電極，與該高k介電體相鄰且位於該下部電極的一相對側上。
  13. 如請求項12所述的記憶體元件，其中該有源區域包括一電晶體，且一閘極沿著該第三方向介於該電晶體與該等導電層之間。
  14. 如請求項13所述的記憶體元件，其中該電晶體沿著該第一方向具有50 nm到300 nm的範圍中的一長度，且該導電橋接器沿著該第一方向具有5 nm到180 nm的範圍中的一長度，該橋接器的長度小於該電晶體的長度。
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