CN117320434A - 一种半导体结构及其制作方法 - Google Patents
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Abstract
本公开实施例涉及半导体领域，提供一种半导体结构及其制作方法，其中，半导体结构包括：衬底，以及位于衬底上的间隔排列的有源层；多条位线，多条位线沿第一方向间隔排列，位线沿第二方向延伸，每条位线的第一部分覆盖有源层的侧面，每条位线的第二部分位于有源层内；第一方向与第二方向均平行于衬底的表面，且第一方向与第二方向相交。可以提高半导体结构的可靠性。
Description
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及其制作方法。
背景技术
存储器是用来存储程序和各种数据信息的记忆部件。一般计算机系统使用的随机存取内存(Random Access Memory，RAM)可分为动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)与静态随机存取存储器(Static Random-Access Memory，SRAM)两种，动态随机存取存储器是计算机中常用的半导体存储器件，由许多重复的存储单元组成。
存储单元通常包括电容器和晶体管，晶体管的漏极与位线相连、源极与电容器相连，电容器包括电容接触结构和电容，存储单元的字线能够控制晶体管的沟道区的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
然而目前存在难以形成连成线的位线。
发明内容
本公开实施例提供一种半导体结构及其制作方法，至少可以降低形成连成线的位线的难度。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括衬底，以及位于所述衬底上的间隔排列的有源层；多条位线，多条所述位线沿第一方向间隔排列，所述位线沿第二方向延伸，每条所述位线的第一部分覆盖所述有源层的侧面，每条所述位线的第二部分位于所述有源层内；所述第一方向与所述第二方向均平行于所述衬底的表面，且所述第一方向与所述第二方向相交。
在一些实施例中，所述第一部分包括间隔设置的沿所述第二方向延伸的两个第一导电结构，所述第二部分包括多个第二导电结构，多个所述第二导电结构位于所述有源层内，多个所述第二导电结构至少位于两个所述第一导电结构之间，且每个所述第二导电结构均与所述第一导电结构接触电连接。
在一些实施例中，多个所述第二导电结构沿所述位线的延伸方向连接成整体，贯穿所述有源层。
在一些实施例中，所述第二导电结构的材料包括金属硅化物，所述第一导电结构的材料包括导电金属。
在一些实施例中，在所述第一方向上，所述第一导电结构的厚度为1nm-3nm。
在一些实施例中，在垂直于所述衬底的平面上，所述第二导电结构投影与所述第一导电结构投影的重合部分的高度是所述第二导电结构投影高度的0.5～1倍。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制作方法，包括：提供基底，在所述基底中形成沿第一方向间隔排列的有源层；形成沿所述第一方向间隔排列的多条位线，所述位线沿第二方向延伸，每条所述位线的第一部分覆盖所述有源层的侧面，每条所述位线的第二部分位于所述有源层内；所述第一方向与所述第二方向均平行于所述基底的表面，且所述第一方向与所述第二方向相交。
在一些实施例中，形成多条所述位线的方法包括：形成沿所述第二方向延伸的多个第一导电结构，所述第一导电结构位于所述有源层沿所述第一方向间隔的侧面；形成多个第二导电结构，多个所述第二导电结构位于所述有源层内，所述第二导电结构至少位于两个所述第一导电结构之间，且与所述第一导电结构接触电连接。
在一些实施例中，形成所述第一导电结构的步骤包括：提供所述基底；图形化所述基底，以形成沿所述第一方向间隔排布的所述有源层；形成第一隔离层，所述第一隔离层位于相邻所述有源层之间，且所述第一隔离层的顶面低于所述有源层的顶面；在所述第一隔离层上方形成所述第一导电结构。
在一些实施例中，形成所述第一隔离层的步骤包括：在所述基底表面形成第一掩模层，刻蚀所述第一掩模层和所述基底，形成多条沿所述第二方向延伸的第一沟槽，所述第一沟槽位于相邻的所述有源层之间；在所述第一沟槽中填充满绝缘材料，去除部分所述绝缘材料，以在所述第一沟槽中形成所述第一隔离层。
在一些实施例中，在所述第一隔离层上方形成所述第一导电结构的步骤包括：形成第二掩模层，所述第二掩模层位于所述第一隔离层上方，且所述第二掩模层覆盖所述有源层的侧壁；去除部分所述第一隔离层以及位于所述第二掩模层下方的所述有源层的部分侧壁，形成第一凹槽；在所述第一凹槽中沉积第一导电材料，图形化所述第一导电材料，形成间隔排列的第一导电结构。
在一些实施例中，形成所述第二导电结构的步骤包括：刻蚀所述有源层，形成多条沿所述第一方向延伸的第二沟槽，所述第二沟槽的底面高于所述第一导电结构的顶面；在所述第二沟槽中形成第三掩模层，所述第三掩模层覆盖所述第二沟槽的侧壁；在所述第二沟槽的底部沉积第二导电材料，快速热处理以形成所述第二导电结构。
在一些实施例中，所述第二导电材料包括金属材料，在快速热处理过程中，所述金属材料向所述有源层中扩散形成金属硅化物，所述金属硅化物至少位于两个所述第一导电结构之间，以形成所述第二导电结构。
在一些实施例中，所述快速热处理的温度为400℃～800℃。
在一些实施例中，位于两个所述第一导电结构之间的多个所述第二导电结构相互连接，并沿所述第二方向贯穿所述有源层。
本公开实施例提供的技术方案至少具有以下优点：通过设置覆盖有源层侧面的位线的第一部分及位于有源层内的位线的第二部分可以将位线在第二方向连成一条线，从而可以实现位线读写功能，且可以降低形成位线的难度。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的一种半导体结构的俯视图；
图2为本公开一实施例提供的一种半导体结构的剖视图；
图3至图17为本公开另一实施例提供的一种半导体结构的制作方法各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前通过金属硅化物工艺形成的位线难以在第二方向上扩散连成一条线，故会影响半导体结构的可靠性，当位线在第二方向上未连接，形成的位线的功能可能会出现异常，还会影响半导体结构的功能。
本公开实施例提供一种半导体结构，通过在有源层侧面上设置位线的第一部分，在有源层内设置位线的第二部分，从而使得位线在第二方向连成一条线，通过第一部分及第二部分连接使可以提高半导体结构的可靠性，且可以保证位线的传输功能。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
参考图1及图2，图1为本公开一实施例提供的一种半导体结构的俯视图，图2为本公开一实施例沿图1中虚线方向的剖视图。
参考图1，半导体结构包括：衬底100，以及位于衬底100上的间隔排列的有源层110；多条位线120，多条位线120沿第一方向X间隔排列，位线120沿第二方向Y延伸；多条字线130，字线130沿第一方向X延伸，沿第二方向Y间隔排列；介质层140，介质层140位于有源层110的侧壁，用于避免字线130与有源层110直接接触，第一方向X与第二方向Y均平行于衬底100的表面，且第一方向X与第二方向Y相交。
在一些实施例中，衬底100的材料可以是硅、锗或者锗化硅等材料，且还可以在衬底100的材料中进行掺杂，以衬底100的材料是硅为例，在衬底100中掺杂微量的三价元素，例如：硼、铟、镓或铝等，从而可以形成P型基底；同理，在衬底100中掺杂微量的五价元素，例如：磷、锑、砷等，从而可以形成N型基底，衬底100掺杂元素的选择可以根据实际的需求及产品性能等方面进行考量，本公开不对衬底100的材料及掺杂的元素进行限制。
在一些实施例中，字线130可以是多层的叠层结构，例如包括：多晶硅层、金属层及保护层，通过设置多晶硅层可以避免在基底材料的电信号直接传递到字线130的金属层的时候出现异常；通过设置金属层可以提高字线130的信号传递速度，通过设置保护层可以避免字线130的金属层与外界接触导致氧化，避免出现因部分金属层氧化从而降低字线130的导电能力。
在一些实施例中，介质层140的材料可以是氧化硅或氮化硅等绝缘材料，从而避免字线130与有源层110直接接触导致半导体结构异常。
参考图2，在一些实施例中，每条位线120的第一部分覆盖有源层110的侧面，每条位线120的第二部分位于有源层110内，通过设置第一部分覆盖有源层110的侧面，第二部分位于有源层110内可以使得位线120是一个连续的整体，从而保证位线120信号传递的连续性，提高半导体结构的可靠性。
在一些实施例中，第一部分可以包括间隔设置的沿第二方向Y延伸的两个第一导电结构121，第二部分包括多个第二导电结构122，多个第二导电结构122位于有源层110内，多个第二导电结构122至少位于两个第一导电结构121之间，且每个第二导电结构122均与第一导电结构121接触电连接。
通过设置第一导电结构121与第二导电结构122接触电连接可以使得位线120是一个连续的整体，且通过设置第一导电结构121位于有源层110沿第一方向X间隔的两边的侧壁上，可以将第一导电结构121与第二导电结构122在有源层110沿第一方向X间隔的两侧壁上连通，从而提高位线120导通的可靠性。
在一些实施例中，多个第二导电结构122沿位线120的延伸方向连接成整体，贯穿有源层110，可以理解的是，当形成第二导电结构122的工艺，如金属硅化物工艺的效果足够好，可以使第二导电结构122沿位线120的延伸方向贯穿有源层110，则可以使得位线120通过第二导电结构122形成一个连续的整体，此时，第一导电结构121的作用可以作为提高位线120的导电性能，且可以提高位线120连通的可靠性。
需要说明的是，通过金属硅化物工艺较难形成沿位线120的延伸方向贯穿有源层110的第二导电结构122，故通过形成第一导电结构121将在第二方向间隔排布的第二导电结构122连通，以形成连续的位线120，从而提高半导体结构的可靠性。
在一些实施例中，第二导电结构122的材料可以包括金属硅化物，第一导电结构121的材料包括导电金属，例如氮化钛、钨或者钼等金属。通过设置第二导电结构122的材料为金属硅化物可以降低第二导电结构122与有源层110的接触电阻，通过设置第一导电结构121的材料为金属材料可以提高第一导电结构121的传输速率。
在一些实施例中，在第一方向X上，第一导电结构121的厚度为1nm-3nm，例如第一导电结构121的厚度为1.5nm或者2nm等。当第一导电结构121的厚度小于1nm时，第一导电结构121的电阻较大，可能影响位线120的传导性能；当第一导电结构121的厚度大于3nm时，可能导致相邻的位线120连接，或者导致相邻的位线120相互干扰。在另一些实施例中，第一导电结构的厚度也可以是其他尺寸，可以根据实际的需求调整第一导电结构的厚度尺寸。
在一些实施例中，在垂直于衬底100的平面上，第二导电结构122投影与第一导电结构121投影的重合部分的高度是第二导电结构122投影高度的0.5～1倍。可以理解的是，当第二导电结构122投影与第一导电结构121投影的重合部分的高度低于第二导电结构122投影高度的0.5倍，第一导电结构121与第二导电结构122的界面接触电阻较高，通过设置第二导电结构122投影与第一导电结构121投影的重合部分的高度是第二导电结构122投影高度的0.5～1倍，可以降低第一导电结构121与第二导电结构122的界面接触电阻。在另一些实施例中，第二导电结构投影与第一导电结构投影的重合部分的高度是第一导电结构投影高度的0.5～1倍。
可以理解的是，在垂直于衬底100的方向上，第二导电结构122的高度小于或等于第一导电结构121的高度，当第二导电结构122投影位于第一导电结构121投影内，第二导电结构122投影与第一导电结构121投影的重合部分的高度是第二导电结构122投影高度的1倍；在垂直于衬底100的方向上，第二导电结构122的高度大于或等于第一导电结构121的高度，当第一导电结构121投影位于第二导电结构122投影内，第二导电结构122投影与第一导电结构121投影的重合部分的高度是第一导电结构121投影高度的1倍。
在一些实施例中，半导体结构还包括：第一隔离层170，第一隔离层170位于衬底100的表面，且位于有源层110之间；第二隔离层200，第二隔离层200位于第一隔离层170的顶面；第三隔离层240，第三隔离层240位于第二导电结构122的顶面，且第三隔离层240的顶面低于有源层110的顶面，且高于第一导电结构121的顶面或者与第一导电结构121的顶面齐平；第四隔离层250，第四隔离层250位于第三隔离层240的顶面，第四隔离层250位于相邻的字线130之间，且还位于有源层110及字线130的顶面。
本公开实施例通过提供一种半导体结构，包括：设置位线120的第一部分覆盖有源层110的侧面，通过设置位线120的第二部分位于有源层110内，且第一部分和第二部分电连接可以使位线120在第二方向上形成连续的整体，从而提高位线120传输信号的稳定性，进而提高半导体结构的可靠性。
本公开另一实施例还提供一种半导体结构的制作方法，该半导体结构的制作方法可用于形成上述半导体结构，以下将结合附图对本公开另一实施例提供的半导体结构的制作方法进行说明，需要说明的是前述实施例相同或相应的部分，可参考前述实施例的相应说明，以下将不做赘述。
参考图3及图4，提供基底101，在基底101中形成沿第一方向X间隔排列的有源层110。
需要说明的是，图形化基底101后位于有源层110底部的部分基底101可以称为衬底100。
在一些实施例中，形成有源层110的步骤可以包括：在基底101的表面形成第一掩模层150，刻蚀第一掩模层150和基底101，形成多条沿第二方向Y延伸的第一沟槽160，第一沟槽160位于相邻的有源层110之间。即第一沟槽160和有源层110为同一步形成，图形化去除的部分基底101，剩余基底101围成第一沟槽160，部分基底101作为有源层110。通过形成第一沟槽160为后续形成第一导电结构提供工艺基础。
在一些实施例中，可以通过自对准双重图形技术(Self-aligned DoublePatterning，SADP)工艺形成有源层110，在另一些实施例中，还可以通过自对准四重图形技术(Self-aligned Quadruple Patterning，简称SAQP)工艺形成有源层110。通过SADP或者SAQP技术可以使形成的有源层110的图形更精确。
在一些实施例中，在形成有源层110之后保留第一掩模层150，通过保留第一掩模层150可以保护形成的有源层110的顶面，从而可以避免有源层110的顶面被污染，进而可以提高半导体结构的稳定性；在另一些实施例中，形成有源层之后还可以包括：去除第一掩模层。
参考图5及图6，形成第一隔离层170，第一隔离层170位于相邻有源层110之间，且第一隔离层170的顶面低于有源层110的顶面。
具体的，参考图5，在第一沟槽160中填充满绝缘材料以形成第一初始隔离层171。在一些实施例中，第一初始隔离层171的顶面还高于有源层110的顶面，可以通过图形化去除部分第一初始隔离层171，以使第一初始隔离层171的顶面与有源层110的顶面齐平。需要说明的是，这里的齐平可以是指第一初始隔离层171的顶面与有源层110的顶面完全齐平；或者第一初始隔离层171的顶面与有源层110的顶面的高度差在允许范围内，也可以视为第一初始隔离层171的顶面与有源层110的顶面齐平。
在一些实施例中，绝缘材料可以是氧化硅或者氮化硅等。以绝缘材料为氧化硅为例，氧化硅的材质较软，便于填充，便于刻蚀。通过填充氧化硅以形成第一初始隔离层171还可以便于后续图形化第一初始隔离层171。
参考图6，去除部分绝缘材料，以在第一沟槽160中形成第一隔离层170，通过先填充满第一沟槽160再去除的方式可以控制形成的第一隔离层170的厚度，从而可以形成较为精确的第一隔离层170。
在一些实施例中，可以通过湿法刻蚀的方式刻蚀第一初始隔离层171，以形成第一隔离层170，通过控制刻蚀试剂的浓度及刻蚀时间进而控制刻蚀去除的第一初始隔离层171的厚度。
参考图7至图16，形成沿第一方向X间隔排列的多条位线120，位线120沿第二方向Y延伸，每条位线120的第一部分覆盖有源层110的侧面，每条位线120的第二部分位于有源层110内；第一方向X与第二方向Y均平行于基底101的表面，且第一方向X与第二方向Y相交。通过形成第一部分覆盖有源层110的侧面第二部分位于有源层110内的位线120，可以使得位线120是一个连续的整体，从而保证位线120信号传递的连续性，提高半导体结构的可靠性。
参考图7至图10，形成沿第二方向Y延伸的多个第一导电结构121，第一导电结构121位于有源层110沿第一方向间隔的侧面；多个第一导电结构121构成位线120的第一部分。通过形成第一导电结构121可以为后续连通第二导电结构以形成连续的位线120提供基础，进而提高半导体结构的可靠性。
具体的，参考图7，形成第二初始掩模层181，第二初始掩模层181位于第一隔离层170上方，且第二初始掩模层181覆盖有源层110的侧壁；在一些实施例中，可以通过原子层沉积的方式在有源层110的侧壁、第一隔离层170的顶面、第一掩模层150的侧壁及第一掩模层150的顶面形成第二初始掩模层181，第二初始掩模层181可以作为后续刻蚀第一隔离层170的掩模层，通过原子层沉积形成的第二初始掩模层181较为均匀，且便于控制形成的第二初始掩模层181的厚度。
在一些实施例中，第二初始掩模层181的材料可以是碳或者含碳的有机物等，碳或者含碳的有机物材质较软，刻蚀速度快，且作为掩模的图案较为精准，从而可以提高后续成的第一导电结构的准确性。
参考图8，图形化第二初始掩模层181(参考图7)，去除位于第一掩模层150的顶面的及部分第一隔离层170表面的第二初始掩模层181(参考图7)，以形成在第一方向间隔排布的第二掩模层180，第二掩模层180位于第一隔离层170上方，且第二掩模层180覆盖有源层110的侧壁。通过形成第二掩模层180可以作为后续形成间隔的第一导电结构的掩模。
参考图9，去除部分第一隔离层170以及位于第二掩模层180下方的有源层110的部分侧壁，形成第一凹槽190，需要说明的是，在刻蚀第一隔离层170的过程中，不可避免的，刻蚀试剂会接触到有源层110，故刻蚀试剂还会刻蚀部分有源层110；在另一些实施例中，还可以只刻蚀部分第一隔离层170。通过形成第一凹槽190为后续形成第一导电结构提供工艺基础。通过刻蚀部分有源层110可以为后续形成的第一导电结构提供更大的空间，从而提高第一导电结构的宽度，从而降低第一导电结构的电阻。
参考图10，在第一凹槽190中沉积第一导电材料以形成第一初始导电结构，图形化第一导电材料，形成间隔排列的第一导电结构121。在一些实施例中，可以通过在第一凹槽190中填充满第一导电材料，再通过以第二掩模层180为掩模图形化第一初始导电结构，以形成间隔排布的第一导电结构121；在另一些实施例中，还可以通过选择性原子层沉积的方式在第二掩模层的底面形成第一导电结构121。通过形成第一导电结构121为后续形成在第一方向连成线的位线提供基础。
可以理解的是，对一第一初始导电结构图形化形成间隔排列的第一导电结构121为不同位线的第一导电结构121，换句话说，位于同一有源层110两侧的第一导电结构121为同一位线的第一部分。
参考图11至图15，形成多个第二导电结构122，多个第二导电结构122位于有源层110内，第二导电结构122至少位于两个第一导电结构121之间，且与第一导电结构121接触电连接。通过形成与第一导电结构121电连接的第二导电结构122可以形成连续的位线120，从而使得位线120为一个整体，进而提高半导体结构的可靠性。
具体的，参考图11，去除第一掩模层150及第二掩模层180，以暴露有源层110及第一隔离层170的顶面。
参考图12，形成第二隔离层200，第二隔离层200位于第一隔离层170的顶面，且第二隔离层200还位于有源层110之间，通过设置第二隔离层200可以保护第一导电结构121，且还可以避免后续形成的字线与第一导电结构121接触。
在一些实施例中，形成第二隔离层200的步骤可以包括：形成第二初始隔离层，第二初始隔离层还覆盖有源层110的顶面，图形化第二初始隔离层，直至暴露有源层110的顶面，剩余第二初始隔离层作为第二隔离层200。
参考图13，刻蚀有源层110，形成多条沿第一方向X延伸的第二沟槽210，第二沟槽210的底面高于第一导电结构121的顶面，第二沟槽210用于后续形成第三掩模层，通过形成第二沟槽210为后续形成第二导电结构提供工艺基础。
在一些实施例中，还包括：刻蚀部分第二隔离层200。
在一些实施例中，可以通过在有源层110的顶面形成第四掩模层230，并通过以第四掩模层230为掩模图形化有源层110以形成第二沟槽210，通过形成第四掩模层230的方式可以形成图案更加精确的第二沟槽210；在另一些实施例中，还可以采用其他方式形成第二沟槽。
在一些实施例中，形成第二沟槽210后保留第四掩模层230，通过保留第四掩模层230可以保护有源层110在后续的工艺步骤中不被污染，从而可以提高半导体结构的可靠性。
在一些实施例中，第四掩模层230的材料可以与第一掩模层150的材料相同，都可以是氮化硅等材料。
参考图14，在第二沟槽210中形成第三掩模层220，第三掩模层220覆盖第二沟槽210的侧壁；通过形成第三掩模层220可以在后续金属硅化物工艺形成第二导电结构的时候保护有源层110，从而避免第二沟槽210的内壁被污染，通过形成第三掩模层220以提高半导体结构的可靠性。
在一些实施例中，形成第三掩模层220的步骤可以包括：形成第三初始掩模层，第三初始掩模层还覆盖第四掩模层230的顶面及有源层110的表面；图形化第三初始掩模层，以形成间隔的第三掩模层220。图形化第三初始掩模层的过程中第四掩模层230可以作为刻蚀第三初始掩模层的刻蚀停止层，且第四掩模层230还可以避免刻蚀试剂与有源层110的顶面直接接触，从而可以避免有源层110的顶面被污染，进而可以提高半导体结构的可靠性。
在一些实施例中，第三掩模层220与第二掩模层180的材料可以相同，可以是碳或者含碳的有机物等。
参考图15，在第二沟槽210的底部沉积第二导电材料，快速热处理以形成第二导电结构122。在一些实施例中，第二导电材料可以包括金属材料，在快速热处理过程中，金属材料向有源层110中扩散形成金属硅化物，金属硅化物至少位于两个第一导电结构121之间，以形成第二导电结构122，即，采用金属硅化物工艺形成第二导电结构122，以降低形成第二导电结构122的电阻，进而提高半导体结构的性能。在形成第二导电结构122之后还包括：去除第二导电材料以暴露第二导电结构122的顶面。
在一些实施例中，快速热处理可以是快速热退火(RTA rapid thermalannealing)在一些实施例中，可以通过两次快速热退火工艺，通过两次快速热退火处理可以避免第二导电结构122过度生长，导致短路的情况。
具体的，形成第二导电结构122的步骤可以包括：在第二沟槽210的底部沉积第二导电材料，以第二导电材料为钛，有源层的材料为单晶硅为例，沉积第二导电材料之后在钛的表面沉积氮化钛薄膜，氮化钛薄膜可以防止钛在快速热退火处理时流动；进行第一次快速热退火处理，钛与有源层110的单晶硅发生反应，生成高阻态的金属硅化物；可以通过选择性湿法刻蚀去除钛及氮化钛薄膜；进行第二次快速热退火处理，通过第二次快速热退火处理可以将高阻态的金属硅化物转化为低阻态的金属硅化物。低阻态的金属硅化物即第二导电结构。可以理解的是，上述氮化钛薄膜、钛及单晶硅材料仅是为便于说明进行的举例，并不对第二导电材料、第二导电材料上的薄膜及有源层110的材料进行限制，可以根据实际情况进行调整。
在一些实施例中，快速热处理的温度可以为400℃～800℃，当，快速热处理的温度小于400℃时，在形成第二导电结构122的过程中形成的速率较慢，且形成的第二导电结构122的形貌不佳，当快速热处理的温度大于800℃时，在形成第二导电结构122的过程可能会影响第一导电结构121，可能导致第一导电结构121出现异常，故通过设置快速热处理的温度为400℃～800℃可以在保证形成第二导电结构122的速率及形貌的同时避免对半导体结构的其它结构造成影响。
在一些实施例中，快速热处理的次数为两次，且后一次的快速热处理的温度可以高于前一次的快速热处理的温度。
在一些实施例中，位于两个第一导电结构121之间的多个第二导电结构122相互连接，并沿第二方向Y贯穿有源层110。通过形成多个第二导电结构122相互连接，可以使形成的位线120是连续的整体，从而可以提高位线120传输信号的稳定性，进而提高半导体结构的可靠性。
需要说明的是，通过金属硅化物工艺难以保证金属离子扩散后在有源层110内形成一个连续的整体，故通过先形成第一导电结构121，后进行金属硅化物工艺的方式使得即使金属硅化物工艺没有在有源层110内形成一个连续的整体，也可以通过第一导电结构121和第二导电结构122相互连接以使位线120成为一个连续的整体，从而可以保证位线120传输信号的稳定性，进而提高半导体结构的可靠性。
参考图16，去除第三掩模层220及第四掩模层230以暴露有源层110及第二导电结构122的顶面。
参考图17，形成字线130，在一些实施例中，形成字线130的步骤可以包括：在第二沟槽210内形成第三隔离层240，第三隔离层240的顶面低于有源层110的顶面，且高于第一导电结构的顶面或者与第一导电结构121的顶面齐平；形成介质层140，介质层140位于有源层110的侧壁；形成字线130，字线130位于介质层140的侧壁，且相邻的字线130在第二方向Y上间隔；形成第四隔离层250，第四隔离层250填充满第二沟槽210，且还覆盖字线130及有源层110的顶面。
在一些实施例中，形成第三隔离层240的步骤可以包括：形成第三初始隔离层，第三初始隔离层的顶面与有源层110的顶面齐平；图形化第三初始隔离层，剩余的第三初始隔离层作为第三隔离层240。可以通过控制刻蚀第三初始隔离层刻蚀试剂的浓度及刻蚀时间以控制形成的第三隔离层240在垂直于衬底100方向上的高度。通过形成第三隔离层240，可以避免字线130与第一导电结构121接触，避免半导体结构的异常，提高半导体结构的可靠性。
在一些实施例中，形成介质层140的步骤可以包括：通过热氧化法形成介质层140，通过热氧化法形成的介质层140的致密度较高，形成的介质层140的性能较好；在另一些实施例中，还可以通过先沉积后掩模刻蚀的方法形成介质层140，通过先沉积后掩模刻蚀的方法可以较好的控制形成的介质层140的宽度。通过形成介质层140，避免有源层110与字线130直接接触导致半导体结构异常，可以提高半导体结构的可靠性。
在一些实施例中，形成第四隔离层250的步骤可以包括：对半导体结构整面沉积绝缘材料，然后在通过化学机械研磨的方式去除表面不平整的部分以形成第四隔离层250。在一些实施例中，第三隔离层240及第四隔离层250可以与第一隔离层170的材料相同，都可以为氧化硅或者氮化硅材料。通过形成第四隔离层250可以将相邻的字线130间隔开，从而避免相邻字线130之间信号干扰，且还可以作为字线130的保护层，避免字线130与外界直接接触。
本公开实施例通过在形成位线120的时候先形成第一导电结构121，然后再形成第二导电结构122，从而即使第二导电结构122在形成的过程中未连成连续的结构，也可以通过第一导电结构121与第二导电结构122电连接，从而使得位线120是一个连续的整体，从而提高位线120传输信号的稳定性，进而提高半导体结构的可靠性。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。
Claims (15)
1.一种半导体结构，其特征在于，包括：
衬底，以及位于所述衬底上的间隔排列的有源层；
多条位线，多条所述位线沿第一方向间隔排列，所述位线沿第二方向延伸，每条所述位线的第一部分覆盖所述有源层的侧面，每条所述位线的第二部分位于所述有源层内；所述第一方向与所述第二方向均平行于所述衬底的表面，且所述第一方向与所述第二方向相交。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一部分包括间隔设置的沿所述第二方向延伸的两个第一导电结构，所述第二部分包括多个第二导电结构，多个所述第二导电结构位于所述有源层内，多个所述第二导电结构至少位于两个所述第一导电结构之间，且每个所述第二导电结构均与所述第一导电结构接触电连接。
3.根据权利要求2所述的半导体结构，其特征在于，多个所述第二导电结构沿所述位线的延伸方向连接成整体，贯穿所述有源层。
4.根据权利要求2或3所述的半导体结构，其特征在于，所述第二导电结构的材料包括金属硅化物，所述第一导电结构的材料包括导电金属。
5.根据权利要求2所述的半导体结构，其特征在于，在所述第一方向上，所述第一导电结构的厚度为1nm-3nm。
6.根据权利要求2所述的半导体结构，其特征在于，在垂直于所述衬底的平面上，所述第二导电结构投影与所述第一导电结构投影的重合部分的高度是所述第二导电结构投影高度的0.5～1倍。
7.一种半导体结构的制作方法，其特征在于，包括：
提供基底，在所述基底中形成沿第一方向间隔排列的有源层；
形成沿所述第一方向间隔排列的多条位线，所述位线沿第二方向延伸，每条所述位线的第一部分覆盖所述有源层的侧面，每条所述位线的第二部分位于所述有源层内；所述第一方向与所述第二方向均平行于所述基底的表面，且所述第一方向与所述第二方向相交。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，形成多条所述位线的方法包括：
形成沿所述第二方向延伸的多个第一导电结构，所述第一导电结构位于所述有源层沿所述第一方向间隔的侧面；
形成多个第二导电结构，多个所述第二导电结构位于所述有源层内，所述第二导电结构至少位于两个所述第一导电结构之间，且与所述第一导电结构接触电连接。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，形成所述第一导电结构的步骤包括：
提供所述基底；
图形化所述基底，以形成沿所述第一方向间隔排布的所述有源层；
形成第一隔离层，所述第一隔离层位于相邻所述有源层之间，且所述第一隔离层的顶面低于所述有源层的顶面；
在所述第一隔离层上方形成所述第一导电结构。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，形成所述第一隔离层的步骤包括：在所述基底表面形成第一掩模层，刻蚀所述第一掩模层和所述基底，形成多条沿所述第二方向延伸的第一沟槽，所述第一沟槽位于相邻的所述有源层之间；
在所述第一沟槽中填充满绝缘材料，去除部分所述绝缘材料，以在所述第一沟槽中形成所述第一隔离层。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，在所述第一隔离层上方形成所述第一导电结构的步骤包括：
形成第二掩模层，所述第二掩模层位于所述第一隔离层上方，且所述第二掩模层覆盖所述有源层的侧壁；
去除部分所述第一隔离层以及位于所述第二掩模层下方的所述有源层的部分侧壁，形成第一凹槽；
在所述第一凹槽中沉积第一导电材料，图形化所述第一导电材料，形成间隔排列的第一导电结构。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述第二导电结构的步骤包括：
刻蚀所述有源层，形成多条沿所述第一方向延伸的第二沟槽，所述第二沟槽的底面高于所述第一导电结构的顶面；
在所述第二沟槽中形成第三掩模层，所述第三掩模层覆盖所述第二沟槽的侧壁；
在所述第二沟槽的底部沉积第二导电材料，快速热处理以形成所述第二导电结构。
13.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述第二导电材料包括金属材料，在快速热处理过程中，所述金属材料向所述有源层中扩散形成金属硅化物，所述金属硅化物至少位于两个所述第一导电结构之间，以形成所述第二导电结构。
14.根据权利要求12所述的半导体结构的制作方法，其特征在于，所述快速热处理的温度为400℃～800℃。
15.根据权利要求8所述的半导体结构的制作方法，其特征在于，位于两个所述第一导电结构之间的多个所述第二导电结构相互连接，并沿所述第二方向贯穿所述有源层。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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