KR20220132648A - 반도체 구조 및 그 제조 방법 - Google Patents

반도체 구조 및 그 제조 방법 Download PDF

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광수 샤오
더위안 샤오
윤송 추
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창신 메모리 테크놀로지즈 아이엔씨
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Abstract

본 발명의 실시예는 반도체 분야에 관한 것으로서, 반도체 구조 및 그 제조 방법을 제공하고, 여기서, 반도체 구조는, 기판, 상기 기판 위에 위치하는 이격되어 배열된 활성층 및 복수 개의 비트 라인을 포함하며, 상기 복수 개의 비트 라인은 제1 방향을 따라 이격되어 배열되고, 상기 비트 라인은 제2 방향을 따라 연장되며, 각 상기 비트 라인의 제1 부분은 상기 활성층의 측면을 커버하고, 각 상기 비트 라인의 제2 부분은 상기 활성층 내에 위치하며; 상기 제1 방향과 상기 제2 방향은 모두 상기 기판의 표면에 평행되고, 상기 제1 방향과 상기 제2 방향은 서로 교차된다. 반도체 구조의 신뢰성을 향상시킬 수 있다.

Description

반도체 구조 및 그 제조 방법
관련 출원의 상호 참조
본 발명은 2022년 06월 13일에 제출된 발명의 명칭이 “반도체 구조 및 그 제조 방법”이고, 출원번호가 202210664897.2인 중국 특허 출원의 우선권을 주장하는 바, 인용을 통해 본 발명에 모두 통합된다.
본 발명의 실시예는 반도체 기술 분야에 관한 것으로서, 특히 반도체 구조 및 그 제조 방법에 관한 것이다.
메모리는 프로그램 및 다양한 데이터 정보를 저장하기 위한 메모리 부재이다. 일반 컴퓨터 시스템에서 사용되는 랜덤 액세스 메모리(Random Access Memory, RAM)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)와 정적 랜덤 액세스 메모리(Static Random-Access Memory, SRAM) 두 가지로 나뉠 수 있고, 동적 랜덤 액세스 메모리는 컴퓨터에서 흔히 사용되는 반도체 메모리 소자이며, 복수 개의 중복되는 저장 유닛으로 구성된다.
저장 유닛은 일반적으로 축전기 및 트랜지스터를 포함하고, 트랜지스터의 드레인과 비트 라인은 서로 연결되며, 소스와 축전기는 서로 연결되고, 축전기는 커패시터 접촉 구조 및 커패시터를 포함하며, 저장 유닛의 워드 라인은 트랜지스터의 트렌치 영역의 개폐를 제어하여, 비트 라인을 통해 축전기에 저장된 데이터 정보를 판독하거나, 비트 라인을 통해 데이터 정보를 축전기에 기록하여 저장할 수 있다.
하지만 현재 연결된 비트 라인을 형성하기 어렵다.
본 발명의 실시예는 반도체 구조 및 그 제조 방법을 제공하고, 적어도 연결된 비트 라인을 형성하는 난이도를 낮출 수 있다.
본 발명의 일부 실시예에 따라, 본 발명의 실시예는 한편으로 반도체 구조를 제공하고, 상기 반도체 구조는, 기판, 상기 기판 위에 위치하는 이격되어 배열된 활성층 및 복수 개의 비트 라인을 포함하며, 상기 복수 개의 비트 라인은 제1 방향을 따라 이격되어 배열되고, 상기 비트 라인은 제2 방향을 따라 연장되며, 각 상기 비트 라인의 제1 부분은 상기 활성층의 측면을 커버하고, 각 상기 비트 라인의 제2 부분은 상기 활성층 내에 위치하며; 상기 제1 방향과 상기 제2 방향은 모두 상기 기판의 표면에 평행되고, 상기 제1 방향과 상기 제2 방향은 서로 교차된다.
일부 실시예에 있어서, 상기 제1 부분은 이격되어 설치되고 상기 제2 방향을 따라 연장되는 두 개의 제1 전도성 구조를 포함하며, 상기 제2 부분은 복수 개의 제2 전도성 구조를 포함하고, 복수 개의 상기 제2 전도성 구조는 상기 활성층 내에 위치하며, 복수 개의 상기 제2 전도성 구조는 적어도 두 개의 상기 제1 전도성 구조 사이에 위치하고, 각 상기 제2 전도성 구조는 모두 상기 제1 전도성 구조와 접촉되어 전기적 연결된다.
일부 실시예에 있어서, 복수 개의 상기 제2 전도성 구조는 상기 비트 라인의 연장 방향을 따라 전체로 연결되어, 상기 활성층을 관통한다.
일부 실시예에 있어서, 상기 제2 전도성 구조의 재료는 금속 규화물을 포함하고, 상기 제1 전도성 구조의 재료는 전도성 금속을 포함한다.
일부 실시예에 있어서, 상기 제1 방향에서, 상기 제1 전도성 구조의 두께는 1nm-3nm이다.
일부 실시예에 있어서, 상기 기판에 수직되는 평면 위에서, 상기 제2 전도성 구조 투영과 상기 제1 전도성 구조 투영의 중합 부분의 높이는 상기 제2 전도성 구조 투영 높이의 0.5~1 배이다.
본 발명의 일부 실시예에 따라, 본 발명의 실시예는 다른 한편으로 반도체 구조의 제조 방법을 더 제공하고, 상기 반도체 구조의 제조 방법은, 베이스를 제공하되, 상기 베이스에서 제1 방향을 따라 이격되어 배열된 활성층을 형성하는 단계; 상기 제1 방향을 따라 이격되어 배열된 복수 개의 비트 라인을 형성하되, 상기 비트 라인은 제2 방향을 따라 연장되며, 각 상기 비트 라인의 제1 부분은 상기 활성층의 측면을 커버하고, 각 상기 비트 라인의 제2 부분은 상기 활성층 내에 위치하는 단계; 및 상기 제1 방향과 상기 제2 방향은 모두 상기 기판의 베이스에 평행되되, 상기 제1 방향과 상기 제2 방향은 서로 교차되는 단계를 포함한다.
일부 실시예에 있어서, 복수 개의 상기 비트 라인을 생성하는 방법은, 상기 제2 방향을 따라 연장되는 복수 개의 제1 전도성 구조를 형성하되, 상기 제1 전도성 구조는 상기 활성층이 상기 제1 방향에서의 간격의 측면에 위치하는 단계; 및 복수 개의 제2 전도성 구조를 형성하되, 복수 개의 상기 제2 전도성 구조는 상기 활성층 내에 위치하고, 상기 제2 전도성 구조는 적어도 두 개의 상기 제1 전도성 구조 사이에 위치하고, 상기 제1 전도성 구조와 접촉되어 전기적 연결되는 단계를 포함한다.
일부 실시예에 있어서, 상기 제1 전도성 구조를 형성하는 단계는, 상기 베이스를 제공하는 단계; 상기 베이스를 그래픽하여, 상기 제1 방향을 따라 간격을 두고 배열된 상기 활성층을 형성하는 단계; 제1 격리층을 형성하되, 상기 제1 격리층은 인접한 상기 활성층 사이에 위치하고, 상기 제1 격리층의 상단 표면은 상기 활성층의 상단 표면보다 낮은 단계; 및 상기 제1 격리층 위쪽에서 상기 제1 전도성 구조를 형성하는 단계를 포함한다.
일부 실시예에 있어서, 상기 제1 격리층을 형성하는 단계는, 상기 베이스 표면에서 제1 마스크층을 형성하되, 상기 제1 마스크층 및 상기 베이스를 에칭하여, 상기 제2 방향을 따라 연장되는 복수 개의 제1 홈을 형성하고, 상기 제1 홈은 인접한 상기 활성층 사이에 위치하는 단계; 및 상기 제1 홈에 절연 재료를 충진하되, 일부 상기 절연 재료를 제거하여, 상기 제1 홈에서 상기 제1 격리층을 형성하는 단계를 포함한다.
일부 실시예에 있어서, 상기 제1 격리층 위쪽에서 상기 제1 전도성 구조를 형성하는 단계는, 제2 마스크층을 형성하되, 상기 제2 마스크층은 상기 제1 격리층 위쪽에 위치하고, 상기 제2 마스크층은 상기 활성층의 측벽을 커버하는 단계; 일부 상기 제1 격리층 및 상기 제2 마스크층 아래에 위치하는 상기 활성층의 일부 측벽을 제거하여, 제1 오목 홈을 형성하는 단계; 및 상기 제1 오목 홈에 제1 도전 재료를 증착하되, 상기 제1 도전 재료를 그래픽함으로써, 이격되어 배열된 제1 전도성 구조를 형성하는 단계를 포함한다.
일부 실시예에 있어서, 상기 제2 전도성 구조를 형성하는 단계는, 상기 활성층을 에칭하여, 상기 제1 방향을 따라 연장되는 복수 개의 제2 홈을 형성하되, 상기 제2 홈의 바닥면은 상기 제1 전도성 구조의 상단 표면보다 높은 단계; 상기 제2 홈에서 제3 마스크층을 형성하되, 상기 제3 마스크층은 상기 제2 홈의 측벽을 커버하는 단계; 및 상기 제2 홈의 밑부분에서 제2 도전 재료를 증착하고, 빠른 열처리를 수행하여 상기 제2 전도성 구조를 형성하는 단계를 포함한다.
일부 실시예에 있어서, 상기 제2 도전 재료는 금속 재료를 포함하고, 빠른 열처리 과정에 있어서, 상기 금속 재료는 상기 활성층으로 확산되어 금속 규화물을 형성하며, 상기 금속 규화물은 적어도 두 개의 상기 제1 전도성 구조 사이에 위치하여, 상기 제2 전도성 구조를 형성한다.
일부 실시예에 있어서, 상기 빠른 열처리의 온도는 400℃~800℃이다.
일부 실시예에 있어서, 두 개의 상기 제1 전도성 구조 사이에 위치하는 복수 개의 상기 제2 전도성 구조는 서로 연결되고, 상기 제2 방향을 따라 상기 활성층을 관통한다.
본 발명의 실시예에서 제공하는 기술 방안은 활성층 측면을 커버하는 비트 라인의 제1 부분 및 활성층 내에 위치하는 비트 라인의 제2 부분을 설치하는 것을 통해 비트 라인을 제2 방향에서 한 줄로 연결할 수 있어서, 비트 라인의 읽기 쓰기 기능을 구현할 수 있으며, 비트 라인을 형성하는 난이도를 낮출 수 있는 우점을 구비한다.
하나 또는 복수 개의 실시예 이에 대응되는 도면 중의 이미지를 통해 예시적으로 설명되고, 이러한 예시적 설명은 실시예에 대한 한정을 구성하지 않으며, 특별한 설명이 없는 한, 도면 중의 이미지는 비례적 제한을 구성하지 않고, 본 발명의 실시예 또는 고유 기술에서의 기술 방안을 더욱 명확하게 설명하기 위해, 아래에 실시예에서 사용하게 될 도면에 대해 간단히 설명하며, 아래 설명에서의 도면은 단지 본 발명의 일부 실시예일뿐이며, 본 분야의 통상적 기술자는, 창조성 노동을 부여하지 않는 전제하에서도, 이러한 도면에 따라 다른 도면을 획득할 수 있다는 것은 자명한 것이다.
도 1은 본 발명의 일 실시예에서 제공하는 반도체 구조의 평면도이다.
도 2는 본 발명의 일 실시예에서 제공하는 반도체 구조의 단면도이다.
도 3 내지 도 17은 본 발명의 다른 실시예에서 제공하는 반도체 구조의 제조 방법의 각 단계에 대응되는 구조 예시도이다.
본 발명의 실시예는 반도체 구조를 제공하고, 활성층 측면 위에 비트 라인의 제1 부분을 설치하고, 활성층 내에 비트 라인의 제2 부분을 설치하는 것을 통해, 비트 라인으로 하여금 제2 방향에서 한 줄로 연결되도록 하고, 제1 부분 및 제2 부분이 연결되는 것을 통해 반도체 구조의 신뢰성을 향상시킬 수 있으며, 비트 라인의 전송 기능을 보장할 수 있다.
아래에 도면을 결합하여 본 발명의 각 실시예에 대해 상세하게 설명한다. 하지만, 본 분야의 통상의 기술자는, 본 발명의 각 실시예에 있어서, 독자로 하여금 본 발명을 더욱 잘 이해하도록 하기 위해 많은 기술적 세부 사항을 제공한다는 것을 이해할 수 있다. 그러나, 이러한 기술적 세부 사항 및 아래의 각 실시예에 기반하는 다양한 변경 및 수정이 없더라도, 본 발명에서 청구한 기술 방안을 구현할 수 있다.
도 1 및 도 2를 참조하면, 도 1은 본 발명의 일 실시예에서 제공하는 반도체 구조의 평면도이고, 도 2는 본 발명의 일 실시예가 도 1 중 점선 방향에 따른 단면도이다.
도 1을 참조하면, 반도체 구조는, 기판(100), 기판(100) 위에 위치하는 이격되어 배열된 활성층(110), 복수 개의 비트 라인(120), 복수 개의 워드 라인(130) 및 유전층(140)을 포함하고, 복수 개의 비트 라인(120)은 제1 방향(X)을 따라 이격되어 배열되며, 비트 라인(120)은 제2 방향(Y)을 따라 연장되고; 워드 라인(130)은 제1 방향(X)을 따라 연장되며, 제2 방향(Y)을 따라 이격되어 배열되고; 워드 라인(130)과 활성층(110)이 직접 접촉되는 것을 피하기 위해 유전층(140)은 활성층(110)의 측벽에 위치하며, 제1 방향(X)과 제2 방향(Y)은 모두 기판(100)의 표면에 평행되고, 제1 방향(X)과 제2 방향(Y)은 서로 교차된다.
일부 실시예에 있어서, 기판(100)의 재료는 규소, 게르마늄 또는 게르마늄화 규소 등 재료일 수 있고, 기판(100)의 재료에 도핑할 수도 있으며, 기판(100)의 재료가 규소인 것을 예로 들어, 기판(100)에 예를 들어 붕소, 인듐, 갈륨 또는 알루미늄 등과 같은 미량의 3가 원소를 도핑하여, P 타입 베이스를 형성할 수 있고; 마찬가지로, 기판(100)에 예를 들어 인, 안티몬, 비소 등과 같은 미량의 5가 원소를 도핑하여, N 타입 베이스를 형성할 수 있으며, 기판(100) 도핑 원소의 선택은 실제적 수요 및 제품 성능 등 방면에 따라 고려할 수 있고, 본 발명은 기판(100)의 재료 및 도핑된 원소에 대해 한정하지 않는다.
일부 실시예에 있어서, 워드 라인(130)은 다중 계층의 적층 구조일 수 있고, 예를 들어 폴리실리콘 계층, 금속 계층 및 보호 계층을 포함하며, 폴리실리콘 계층을 설치하는 것을 통해 베이스 재료의 전기적 신호가 워드 라인(130)의 금속 계층에 직접 전달될 때 이상이 발생하는 것을 피할 수 있고; 금속 계층을 설치하는 것을 통해 워드 라인(130)의 신호 전달 속도를 향상시킬 수 있으며, 보호 계층을 설치하는 것을 통해 워드 라인(130)의 금속 계층 이 외부와 접촉하여 산화되는 것을 피하고, 일부 금속 계층이 산화되어 워드 라인(130)의 전기 전도 능력이 떨어지는 것을 피할 수 있다.
일부 실시예에 있어서, 유전층(140)의 재료는 산화 규소 또는 질화 규소 등 절연 재료로서, 워드 라인(130)과 활성층(110)이 직접 접촉되어 반도체 구조에 이상이 발생되는 것을 피할 수 있다.
도 2를 참조하면, 일부 실시예에 있어서, 각 비트 라인(120)의 제1 부분은 활성층(110)의 측면을 커버하고, 각 비트 라인(120)의 제2 부분은 활성층(110) 내에 위치하며, 제1 부분은 활성층(110)의 측면을 커버하고, 제2 부분은 활성층(110) 내에 위치하도록 설치하는 것을 통해, 비트 라인(120)으로 하여금 하나의 연속적인 전체로 되어, 비트 라인(120) 신호 전달의 연속성을 보장함으로써, 반도체 구조의 신뢰성을 향상시킬 수 있다.
일부 실시예에 있어서, 제1 부분은 이격되어 설치되고 제2 방향(Y)을 따라 연장되는 두 개의 제1 전도성 구조(121)를 포함할 수 있으며, 제2 부분은 복수 개의 제2 전도성 구조(122)를 포함하고, 복수 개의 제2 전도성 구조(122)는 활성층(110) 내에 위치하며, 복수 개의 제2 전도성 구조(122)는 적어도 두 개의 제1 전도성 구조(121) 사이에 위치하고, 각 제2 전도성 구조(122)는 모두 제1 전도성 구조(121)와 접촉되어 전기적 연결된다.
제1 전도성 구조(121)와 제2 전도성 구조(122)가 접촉되어 전기적 연결되도록 설치하는 것일 통해 비트 라인(120)으로 하여금 하나의 연속적인 전체로 되도록 할 수 있고, 제1 전도성 구조(121)를 활성층(110)의 제1 방향(X)에서의 간격의 양쪽 측벽에 위치하도록 설치하는 것을 통해, 제1 전도성 구조(121)와 제2 전도성 구조(122)를 활성층(110)의 제1 방향(X)에서의 간격 양측 벽에서 연결하여, 비트 라인(120) 연결의 신뢰성을 향상시킬 수 있다.
일부 실시예에 있어서, 복수 개의 제2 전도성 구조(122)는 비트 라인(120)의 연장 방향을 따라 전체로 연결되어, 활성층(110)을 관통하고, 이해할 수 있는 것은, 만약 예를 들어 금속 규화물 공정과 같은 제2 전도성 구조(122)를 형성하는 공정의 효과가 충분히 좋으면, 제2 전도성 구조(122)로 하여금 비트 라인(120)의 연장 방향을 따라 활성층(110)을 관통하도록 할 수 있으며, 비트 라인(120)으로 하여금 제2 전도성 구조(122)를 통해 하나의 연속적인 전체를 형성하도록 할 수 있고, 이때, 제1 전도성 구조(121)의 작용은 비트 라인(120)의 전기 전도 성능을 향상시킬 수 있으며, 비트 라인(120) 연결의 신뢰성을 향상시킬 수 있다.
설명해야 할 것은, 금속 규화물 공정을 통해 비트 라인(120)의 연장 방향을 따라 활성층(110)을 관통하는 제2 전도성 구조(122)를 형성하기 어렵기에, 제1 전도성 구조(121)를 형성하는 것을 통해 제2 방향에서 간격을 두고 배열된 제2 전도성 구조(122)을 연결하여, 연속적인 비트 라인(120)을 형성함으로써, 반도체 구조의 신뢰성을 향상시킬 수 있다.
일부 실시예에 있어서, 제2 전도성 구조(122)의 재료는 금속 규화물을 포함할 수 있고, 제1 전도성 구조(121)의 재료는 예를 들어 질화 티타늄, 텅스텐 또는 몰리브덴 등 금속과 같은 전도성 금속을 포함한다. 제2 전도성 구조(122)의 재료를 금속 규화물로 설치하는 것을 통해 제2 전도성 구조(122)와 활성층(110)의 접촉 저항을 낮출 수 있고, 제1 전도성 구조(121)의 재료를 금속 재료로 설치하는 것을 통해 제1 전도성 구조(121)의 전송 속도를 향상시킬 수 있다.
일부 실시예에 있어서, 제1 방향(X)에서, 제1 전도성 구조(121)의 두께는 1nm-3nm이고, 예를 들어 제1 전도성 구조(121)의 두께는 1.5nm 또는 2nm 등이다. 제1 전도성 구조(121)의 두께가 1nm보다 작을 때, 제1 전도성 구조(121)의 저항이 비교적 커서, 비트 라인(120)의 도전성에 영향줄 수 있고; 제1 전도성 구조(121)의 두께가 3nm보다 클 때, 인접한 비트 라인(120)은 연결되거나 인접한 비트 라인(120)은 서로 간섭할 수 있다. 다른 일부 실시예에 있어서, 제1 전도성 구조의 두께는 다른 사이즈일 수도 있고, 실제적 수요에 따라 제1 전도성 구조의 두께 사이즈를 조정할 수 있다.
일부 실시예에 있어서, 기판(100)에 수직되는 평면 위에서, 제2 전도성 구조(122) 투영과 제1 전도성 구조(121) 투영의 중합 부분의 높이는 제2 전도성 구조(122) 투영 높이의 0.5~1 배이다. 이해할 수 있는 것은, 제2 전도성 구조(122) 투영과 제1 전도성 구조(121) 투영의 중합 부분의 높이가 제2 전도성 구조(122) 투영 높이의 0.5 배보다 낮은 경우, 제1 전도성 구조(121)와 제2 전도성 구조(122)의 계면 접촉 저항은 비교적 높고, 제2 전도성 구조(122) 투영과 제1 전도성 구조(121) 투영의 중합 부분의 높이를 제2 전도성 구조(122) 투영 높이의 0.5~1 배로 설정하는 것을 통해, 제1 전도성 구조(121)와 제2 전도성 구조(122)의 계면 접촉 저항을 낮출 수 있다. 다른 일부 실시예에 있어서, 제2 전도성 구조 투영과 제1 전도성 구조 투영의 중합 부분의 높이는 제1 전도성 구조 투영 높이의 0.5~1 배이다.
이해할 수 있는 것은, 기판(100)에 수직되는 방향에서, 제2 전도성 구조(122)의 높이는 제1 전도성 구조(121)의 높이보다 작거나 같고, 제2 전도성 구조(122) 투영이 제1 전도성 구조(121) 투영 내에 위치하는 경우, 제2 전도성 구조(122) 투영과 제1 전도성 구조(121) 투영의 중합 부분의 높이가 제2 전도성 구조(122) 투영 높이의 1 배이며; 기판(100)에 수직되는 방향에서, 제2 전도성 구조(122)의 높이는 제1 전도성 구조(121)의 높이보다 크거나 같고, 제1 전도성 구조(121) 투영이 제2 전도성 구조(122) 투영 내에 위치하는 경우, 제2 전도성 구조(122) 투영과 제1 전도성 구조(121) 투영의 중합 부분의 높이가 제1 전도성 구조(121) 투영 높이의 1 배이다.
일부 실시예에 있어서, 반도체 구조는, 제1 격리층(170), 제2 격리층(200), 제3 격리층(240) 및 제4 격리층(250)을 더 포함하고, 상기 제1 격리층(170)은 기판(100)의 표면에 위치하며, 활성층(110) 사이에 위치하고; 상기 제2 격리층(200)은 제1 격리층(170)의 상단 표면에 위치하며; 상기 제3 격리층(240)은 제2 전도성 구조(122)의 상단 표면에 위치하고, 제3 격리층(240)의 상단 표면은 활성층(110)의 상단 표면보다 낮으며, 제1 전도성 구조(121)의 상단 표면보다 높거나 제1 전도성 구조(121)의 상단 표면과 같은 높이이고; 상기 제4 격리층(250)은 제3 격리층(240)의 상단 표면에 위치하며, 제4 격리층(250)은 인접한 워드 라인(130) 사이에 위치하고, 또한 활성층(110) 및 워드 라인(130)의 상단 표면에 위치한다.
본 발명의 실시예는 비트 라인(120)의 제1 부분 및 비트 라인(120)의 제2 부분을 포함하는 반도체 구조를 제공하고, 비트 라인(120)의 제1 부분은 활성층(110)의 측면을 커버하고, 비트 라인(120)의 제2 부분은 활성층(110) 내에 위치하도록 설치하며, 제1 부분 및 제2 부분은 전기적 연결되어, 비트 라인(120)으로 하여금 제2 방향에서 연속적인 전체를 형성하도록 하여, 비트 라인(120)이 신호를 전송하는 안정성을 향상시킴으로써, 반도체 구조의 신뢰성을 향상시킬 수 있다.
본 발명의 다른 실시예는 반도체 구조의 제조 방법을 더 제공하고, 상기 반도체 구조의 제조 방법은 상기 반도체 구조를 형성하기 위한 것일 수 있으며, 아래에 도면을 결합하여 본 발명의 다른 실시예에서 제공하는 반도체 구조의 제조 방법에 대해 설명하고, 설명해야 할 것은 전술된 실시예와 동일하거나 상응한 부분은, 전술된 실시예의 관련 설명을 참조할 수 있으며, 아래에 더 이상 설명을 반복하지 않는다.
도 3 및 도 4를 참조하면, 베이스(101)를 제공하되, 베이스(101) 중에서 제1 방향(X)을 따라 이격되어 배열된 활성층(110)을 형성한다.
설명해야 할 것은, 베이스(101)를 그래픽한 다음 활성층(110) 밑부분에 위치하는 일부 베이스(101)는 기판(100)으로 지칭될 수 있다.
일부 실시예에 있어서, 활성층(110)을 형성하는 단계는, 베이스(101)의 표면에서 제1 마스크층(150)을 형성하되, 제1 마스크층(150) 및 베이스(101)를 에칭하여, 제2 방향(Y)를 따라 연장되는 복수 개의 제1 홈(160)을 형성하고, 제1 홈(160)은 인접한 상기 활성층(110) 사이에 위치하는 단계를 포함할 수 있다. 즉 제1 홈(160) 및 활성층(110)은 동일한 단계에서 생성되고, 그래픽으로 제거된 일부 베이스(101), 나머지 베이스(101)는 제1 홈(160)으로 둘러싸이고, 일부 베이스(101)는 활성층(110)으로 사용된다. 제1 홈(160)을 형성하는 것을 통해 후속적으로 제1 전도성 구조를 형성하는 것을 위해 공정 기초를 제공한다.
일부 실시예에 있어서, 자체 정렬 2중 패터닝(Self-aligned Double Patterning, SADP) 공정을 통해 활성층(110)을 형성할 수 있고, 다른 일부 실시예에 있어서, 자체 정렬 4중 패터닝(Self aligned Quadruple Patterning, SAQP) 공정을 통해 활성층(110)을 형성할 수도 있다. SADP 또는 SAQP 기술을 통해 형성된 활성층(110)의 도형으로 하여금 더욱 정밀하도록 할 수 있다.
일부 실시예에 있어서, 활성층(110)을 형성한 다음 제1 마스크층(150)을 유지하고, 제1 마스크층(150)을 유지하는 것을 통해 형성된 활성층(110)의 상단 표면을 보호할 수 있음으로써, 활성층(110)의 상단 표면이 오염되는 것을 피할 수 있어서, 반도체 구조의 안정성을 향상시킬 수 있고; 다른 일부 실시예에 있어서, 활성층을 형성한 다음, 제1 마스크층을 제거하는 단계를 더 포함할 수 있다.
도 5 및 도 6을 참조하면, 제1 격리층(170)을 형성하되, 제1 격리층(170)은 인접한 활성층(110) 사이에 위치하고, 제1 격리층(170)의 상단 표면은 활성층(110)의 상단 표면보다 낮다.
구체적으로, 도 5를 참조하면, 제1 홈(160)에 절연 재료를 충진하여 제1 초기 격리층(171)을 형성한다. 일부 실시예에 있어서, 제1 초기 격리층(171)의 상단 표면은 활성층(110)의 상단 표면보다 더 높고, 그래픽을 통해 일부 제1 초기 격리층(171)을 제거하여, 제1 초기 격리층(171)의 상단 표면으로 하여금 활성층(110)의 상단 표면과 같은 높이가 되도록 할 수 있다. 설명해야 할 것은, 여기서 같은 높이는 제1 초기 격리층(171)의 상단 표면이 활성층(110)의 상단 표면과 완전히 같은 높이인 것을 의미할 수 있거나; 제1 초기 격리층(171)의 상단 표면과 활성층(110)의 상단 표면의 높이 차이가 허용 범위 내에 있는 것도, 제1 초기 격리층(171)의 상단 표면이 활성층(110)의 상단 표면과 같은 높이인 것으로 간주될 수 있다.
일부 실시예에 있어서, 절연 재료는 산화 규소 또는 질화 규소 등일 수 있다. 절연 재료가 산화 규소인 것을 예로 들어, 산화 규소의 재질은 비교적 부드러워, 충진 및 에칭에 편리하다. 산화 규소를 충진하는 것을 통해 제1 초기 격리층(171)을 형성하여 제1 초기 격리층(171)을 후속적으로 그래픽하는데 편리할 수도 있다.
도 6을 참조하여, 절연 재료를 제거하여, 제1 홈(160) 중에서 제1 격리층(170)을 형성하고, 제1 홈(160)을 먼저 충진한 다음 다시 제거하는 방식을 통해 형성된 제1 격리층(170)의 두께를 제어할 수 있음으로써, 비교적 정밀한 제1 격리층(170)을 형성할 수 있다.
일부 실시예에 있어서, 습식 에칭의 방식을 통해 제1 초기 격리층(171)을 에칭하여, 제1 격리층(170)을 형성하고, 에칭 시제의 농도 및 에칭 시간을 제어하는 것을 통해 에칭하여 제거하는 제1 초기 격리층(171)의 두께를 제어할 수 있다.
도 7 내지 도 16을 참조하면, 제1 방향(X)을 따라 이격되어 배열된 복수 개의 비트 라인(120)을 형성하고, 비트 라인(120)은 제2 방향(Y)을 따라 연장되며, 각 비트 라인(120)의 제1 부분은 활성층(110)의 측면을 커버하고, 각 비트 라인(120)의 제2 부분은 활성층(110) 내에 위치하며; 제1 방향(X)과 제2 방향(Y)은 모두 베이스(101)의 표면에 평행되고, 제1 방향(X)과 제2 방향(Y)은 서로 교차된다. 제1 부분은 활성층(110)의 측면을 커버하고 제2 부분은 활성층(110) 내에 위치하는 비트 라인(120)을 형성하는 것을 통해, 비트 라인(120)으로 하여금 하나의 연속적인 전체로 되어, 비트 라인(120) 신호 전달의 연속성을 보장함으로써, 반도체 구조의 신뢰성을 향상시킬 수 있다.
도 7 내지 도 10을 참조하면, 제2 방향(Y)을 따라 연장되는 복수 개의 제1 전도성 구조(121)를 형성하되, 제1 전도성 구조(121)는 활성층(110)이 제1 방향에서의 간격의 측면에 위치하고; 복수 개의 제1 전도성 구조(121)는 비트 라인(120)의 제1 부분을 구성한다. 제1 전도성 구조(121)를 형성하는 것을 통해 후속적으로 제2 전도성 구조를 연결하여 연속적인 비트 라인(120)을 형성하는 것을 위해 기초를 제공함으로써, 반도체 구조의 신뢰성을 향상시킬 수 있다.
구체적으로, 도 7을 참조하면, 제2 초기 마스크층(181)을 형성하되, 제2 초기 마스크층(181)은 제1 격리층(170) 위쪽에 위치하고, 제2 초기 마스크층(181)은 활성층(110)의 측벽을 커버하며; 일부 실시예에 있어서, 원자층 증착의 방식을 통해 활성층(110)의 측벽, 제1 격리층(170)의 상단 표면, 제1 마스크층(150)의 측벽 및 제1 마스크층(150)의 상단 표면에 제2 초기 마스크층(181)을 형성할 수 있고, 제2 초기 마스크층(181)은 제1 격리층(170)을 후속적으로 에칭하는 마스크층으로 사용될 수 있으며, 원자층 증착을 통해 형성된 제2 초기 마스크층(181)은 비교적 균일하고, 형성된 제2 초기 마스크층(181)의 두께를 제어하기 편리하다.
일부 실시예에 있어서, 제2 초기 마스크층(181)의 재료는 탄소 또는 탄소가 함유된 유기물 등일 수 있고, 탄소 또는 탄소가 함유된 유기물의 재질은 비교적 부드러워, 에칭 속도가 빠르며, 마스크로 사용되는 도안이 비교적 정밀하여, 후속적으로 간격을 형성하는 제1 전도성 구조의 정확성을 향상시킬 수 있다.
도 8을 참조하면, 제2 초기 마스크층(181)(도 7을 참조)을 그래픽하여, 제1 마스크층(150)의 상단 표면 및 일부 제1 격리층(170) 표면에 위치하는 제2 초기 마스크층(181)(도 7을 참조)을 제거함으로써, 제1 방향에서 간격을 두고 배열된 제2 마스크층(180)을 형성하고, 제2 마스크층(180)은 제1 격리층(170) 위쪽에 위치하며, 제2 마스크층(180)은 활성층(110)의 측벽을 커버한다. 제2 마스크층(180)을 형성하는 것을 통해 후속적으로 간격을 형성하는 제1 전도성 구조의 마스크로 사용될 수 있다.
도 9를 참조하면, 일부 제1 격리층(170) 및 제2 마스크층(180) 아래에 위치하는 활성층(110)의 일부 측벽을 제거하여, 제1 오목 홈(190)을 형성하고, 설명해야 할 것은, 제1 격리층(170)을 에칭하는 과정에 있어서, 불가피하게, 에칭 시제는 활성층(110)에 접촉되기에, 에칭 시제는 일부 활성층(110)도 에칭하며; 다른 일부 실시예에 있어서, 일부 제1 격리층(170)만 에칭할 수도 있다. 제1 오목 홈(190)을 형성하는 것을 통해 후속적으로 제1 전도성 구조를 형성하는 것을 위해 공정 기초를 제공한다. 일부 활성층(110)을 에칭하는 것을 통해 후속적으로 형성된 제1 전도성 구조에 더욱 큰 공간을 제공하여, 제1 전도성 구조의 폭을 향상시킴으로써, 제1 전도성 구조의 저항을 낮출 수 있다.
도 10을 참조하면, 제1 오목 홈(190) 중에서 제1 도전 재료를 증착하여 제1 초기 전도성 구조를 형성하고, 제1 도전 재료를 그래픽함으로써, 이격되어 배열된 제1 전도성 구조(121)를 형성한다. 일부 실시예에 있어서, 제1 오목 홈(190)에 제1 도전 재료를 충진하고, 제2 마스크층(180)을 마스크로 하여 제1 초기 전도성 구조를 그래픽함으로써, 간격을 두고 배열된 제1 전도성 구조(121)를 형성할 수 있고; 다른 일부 실시예에 있어서, 선택적 원자층 증착의 방식을 통해 제2 마스크층의 바닥면에서 제1 전도성 구조(121)를 형성할 수도 있다. 제1 전도성 구조(121)를 형성하는 것을 통해 후속적으로 제1 방향에서 연결된 비트 라인을 형성하는 것을 위해 기초를 제공한다.
이해할 수 있는 것은, 일 제1 초기 전도성 구조에 대해 그래픽하여 형성하는 이격되어 배열된 제1 전도성 구조(121)는 상이한 비트 라인의 제1 전도성 구조(121)이고, 다시 말하면, 동일한 활성층(110) 양측에 위치하는 제1 전도성 구조(121)는 동일한 비트 라인의 제1 부분이다.
도 11 내지 도 15를 참조하면, 복수 개의 제2 전도성 구조(122)를 형성하되, 복수 개의 제2 전도성 구조(122)는 활성층(110) 내에 위치하고, 제2 전도성 구조(122)는 적어도 두 개의 제1 전도성 구조(121) 사이에 위치하며, 제1 전도성 구조(121)와 접촉되어 전기적 연결된다. 제1 전도성 구조(121)와 전기적 연결된 제2 전도성 구조(122)를 형성하는 것을 통해 연속적인 비트 라인(120)을 형성하여, 비트 라인(120)으로 하여금 하나의 전체가 됨으로써, 반도체 구조의 신뢰성을 향상시킬 수 있다.
구체적으로, 도 11을 참조하면, 제1 마스크층(150) 및 제2 마스크층(180)을 제거하여, 활성층(110) 및 제1 격리층(170)의 상단 표면을 노출한다.
도 12를 참조하면, 제2 격리층(200)을 형성하되, 제2 격리층(200)은 제1 격리층(170)의 상단 표면에 위치하고, 또한 제2 격리층(200)은 활성층(110) 사이에 위치하며, 제2 격리층(200)을 설치하는 것을 통해 제1 전도성 구조(121)를 보호할 수 있고, 후속적으로 형성된 워드 라인이 제1 전도성 구조(121)와 접촉되는 것을 피할 수도 있다.
일부 실시예에 있어서, 제2 격리층(200)을 형성하는 단계는, 제2 초기 격리층을 형성하되, 제2 초기 격리층은 활성층(110)의 상단 표면을 더 커버하는 단계, 및 활성층(110)의 상단 표면이 노출될 때까지 제2 초기 격리층을 그래픽하되, 나머지 제2 초기 격리층을 제2 격리층(200)으로 사용하는 단계를 포함할 수 있다.
도 13을 참조하면, 활성층(110)을 에칭하여, 제1 방향(X)을 따라 연장되는 복수 개의 제2 홈(210)을 형성하되, 제2 홈(210)의 바닥면은 제1 전도성 구조(121)의 상단 표면보다 높고, 제2 홈(210)은 제3 마스크층을 후속적으로 형성하기 위한 것이며, 제2 홈(210)을 형성하는 것을 통해 후속적으로 제2 전도성 구조를 형성하는 것을 위해 공정 기초를 제공한다.
일부 실시예에 있어서, 에칭 일부 제2 격리층(200)을 에칭하는 단계를 더 포함한다.
일부 실시예에 있어서, 활성층(110)의 상단 표면에 제4 마스크층(230)을 형성하고, 제4 마스크층(230)을 마스크로 하여 활성층(110)을 그래픽함으로써 제2 홈(210)을 형성할 수 있으며, 제4 마스크층(230)을 형성하는 방식을 통해 도안이 더욱 정밀한 제2 홈(210)을 형성할 수 있고; 다른 일부 실시예에 있어서, 다른 방식을 사용하여 제2 홈을 형성할 수도 있다.
일부 실시예에 있어서, 제2 홈(210)을 형성한 다음 제4 마스크층(230)을 유지하고, 제4 마스크층(230)을 유지하는 것을 통해 활성층(110)이 후속적인 공정 단계에서 오염되지 않도록 보호할 수 있음으로써, 반도체 구조의 신뢰성을 향상시킬 수 있다.
일부 실시예에 있어서, 제4 마스크층(230)의 재료는 제1 마스크층(150)의 재료와 동일할 수 있고, 모두 질화 규소 등 재료일 수 있다.
도 14를 참조하면, 제2 홈(210)에서 제3 마스크층(220)을 형성하되, 제3 마스크층(220)은 제2 홈(210)의 측벽을 커버하고; 제3 마스크층(220)을 형성하는 것을 통해 후속적인 금속 규화물 공정에서 제2 전도성 구조를 형성할 때 활성층(110)을 보호하여, 제2 홈(210)의 내벽이 오염되는 것을 피하며, 제3 마스크층(220)을 형성하는 것을 통해 반도체 구조의 신뢰성을 향상시킬 수 있다.
일부 실시예에 있어서, 제3 마스크층(220)을 형성하는 단계는, 제3 초기 마스크층을 형성하되, 제3 초기 마스크층은 제4 마스크층(230)의 상단 표면 및 활성층(110)의 표면을 더 커버하는 단계; 및 제3 초기 마스크층을 그래픽하여, 이격된 제3 마스크층(220)을 형성하는 단계를 포함할 수 있다. 제3 초기 마스크층을 그래픽하는 과정에서 제4 마스크층(230)은 제3 초기 마스크층을 에칭하는 에칭 정지층으로 사용될 수 있고, 제4 마스크층(230)은 에칭 시제와 활성층(110)의 상단 표면이 직접 접촉되는 것을 피할 수도 있음으로써, 활성층(110)의 상단 표면이 오염되는 것을 피할 수 있어서, 반도체 구조의 신뢰성을 향상시킬 수 있다.
일부 실시예에 있어서, 제3 마스크층(220)과 제2 마스크층(180)의 재료는 동일할 수 있고, 탄소 또는 탄소가 함유된 유기물 등일 수 있다.
도 15를 참조하면, 제2 홈(210)의 밑부분에서 제2 도전 재료를 증착하고, 빠른 열처리를 수행하여 제2 전도성 구조(122)를 형성한다. 일부 실시예에 있어서, 제2 도전 재료는 금속 재료를 포함할 수 있고, 빠른 열처리 과정에 있어서, 금속 재료는 활성층(110)으로 확산되어 금속 규화물을 형성하며, 금속 규화물은 적어도 두 개의 제1 전도성 구조(121) 사이에 위치하여, 제2 전도성 구조(122)를 형성하고, 즉, 금속 규화물 공정을 사용하여 제2 전도성 구조(122)를 형성함으로써, 제2 전도성 구조(122)의 저항을 낮추어, 반도체 구조의 성능을 향상시킨다. 제2 전도성 구조(122)를 형성한 다음, 제2 도전 재료를 제거하여 제2 전도성 구조(122)의 상단 표면을 노출하는 단계를 더 포함한다.
일부 실시예에 있어서, 빠른 열처리는 급속 열 어닐링(RTA rapid thermal annealing)일 수 있고, 일부 실시예에 있어서, 두 번의 급속 열 어닐링 공정을 통과할 수 있으며, 두 번의 급속 열 어닐링 처리를 통해 제2 전도성 구조(122)가 과도 성장하여, 단락되는 경우를 피할 수 있다.
구체적으로, 제2 전도성 구조(122)를 형성하는 단계는, 제2 홈(210)의 밑부분에서 제2 도전 재료를 증착하되, 제2 도전 재료가 티타늄이고, 활성층의 재료가 단결정 규소인 것을 예로 들어, 제2 도전 재료를 증착한 다음 티타늄의 표면에 질화 티타늄 박막을 증착하며, 질화 티타늄 박막은 급속 열 어닐링 처리할 때 티타늄이 유동되는 것을 방지할 수 있는 단계; 첫 번째 급속 열 어닐링 처리를 수행하여, 티타늄과 활성층(110)의 단결정 규소는 반응함으로써, 고임피던스 금속 규화물을 생성하는 단계; 선택적 습식 에칭을 통해 티타늄 및 질화 티타늄 박막을 제거하는 단계; 및 두 번째 급속 열 어닐링 처리를 수행하되, 두 번째 급속 열 어닐링 처리를 통해 고임피던스 금속 규화물을 저임피던스 금속 규화물로 전환할 수 있는 단계를 포함할 수 있다. 저임피던스 금속 규화물은 즉 제2 전도성 구조이다. 이해할 수 있는 것은, 상기 질화 티타늄 박막, 티타늄 및 단결정 규소 재료는 단지 설명의 편의를 위한 예시일 뿐, 제2 도전 재료, 제2 도전 재료 위의 박막 및 활성층(110)의 재료에 대해 한정하지 않고, 실제 상황에 따라 조정을 진행할 수 있다.
일부 실시예에 있어서, 빠른 열처리의 온도는 400℃~800℃일 수 있고, 빠른 열처리의 온도가 400℃보다 낮을 때, 제2 전도성 구조(122)를 형성하는 과정에서 형성되는 속도가 비교적 늦으며, 형성된 제2 전도성 구조(122)의 모양도 좋지 않고, 빠른 열처리의 온도가 800℃ 보다 높을 때, 제2 전도성 구조(122)를 형성하는 과정에서 제1 전도성 구조(121)에 영향줄 수 있으며, 제1 전도성 구조(121)에서 이상이 발생될 수 있기에, 빠른 열처리의 온도를 400℃~800℃로 설정하는 것을 통해 제2 전도성 구조(122)를 형성하는 속도 및 모양을 보장하는 동시에 반도체 구조의 다른 구조에 대한 영향을 피할 수 있다.
일부 실시예에 있어서, 빠른 열처리의 횟수는 두 번이고, 마지막 빠른 열처리의 온도는 이전 빠른 열처리의 온도보다 높을 수 있다.
일부 실시예에 있어서, 두 개의 제1 전도성 구조(121) 사이에 위치하는 복수 개의 제2 전도성 구조(122)는 서로 연결되고, 제2 방향(Y)을 따라 활성층(110)을 관통한다. 복수 개의 제2 전도성 구조(122)가 서로 연결되도록 형성하는 것을 통해, 형성된 비트 라인(120)으로 하여금 연속적인 전체가 되도록 하여, 비트 라인(120)이 신호를 전송하는 안정성을 향상시킴으로써, 반도체 구조의 신뢰성을 향상시킬 수 있다.
설명해야 할 것은, 금속 규화물 공정을 통해 금속 이온이 확산된 다음 활성층(110) 내에서 연속적인 전체를 형성하는 것을 보장하기 어렵기에, 먼저 제1 전도성 구조(121)를 형성한 다음, 금속 규화물 공정을 수행하는 방식을 통해 금속 규화물 공정으로 활성층(110) 내에서 연속적인 전체가 형성되지 않았더라도, 제1 전도성 구조(121) 및 제2 전도성 구조(122)가 서로 연결되는 것을 통해 비트 라인(120)으로 하여금 연속적인 전체가 되도록 할 수 있음으로써, 비트 라인(120)이 신호를 전송하는 안정성을 향상시켜, 반도체 구조의 신뢰성을 향상시키는 것을 보장할 수 있다.
도 16을 참조하여, 제3 마스크층(220) 및 제4 마스크층(230)을 제거하여 활성층(110) 및 제2 전도성 구조(122)의 상단 표면을 노출한다.
도 17을 참조하여, 워드 라인(130)을 형성하고, 일부 실시예에 있어서, 워드 라인(130)을 형성하는 단계는, 제2 홈(210) 내에서 제3 격리층(240)을 형성하되, 제3 격리층(240)의 상단 표면은 활성층(110)의 상단 표면보다 낮으며, 제1 전도성 구조의 상단 표면보다 높거나 제1 전도성 구조(121)의 상단 표면과 같은 높이인 단계; 유전층(140)을 형성하되, 유전층(140)은 활성층(110)의 측벽에 위치하는 단계; 워드 라인(130)을 형성하되, 워드 라인(130)은 유전층(140)의 측벽에 위치하고, 인접한 워드 라인(130)은 제2 방향(Y)에서 이격되는 단계; 및 제4 격리층(250)을 형성하되, 제4 격리층(250)은 제2 홈(210)을 충진하며, 워드 라인(130) 및 활성층(110)의 상단 표면을 더 커버하는 단계를 포함할 수 있다.
일부 실시예에 있어서, 제3 격리층(240)을 형성하는 단계는, 제3 초기 격리층을 형성하되, 제3 초기 격리층의 상단 표면이 활성층(110)의 상단 표면과 같은 높이인 단계; 및 제3 초기 격리층을 그래픽하되, 나머지 제3 초기 격리층을 제3 격리층(240)으로 사용하는 단계를 포함할 수 있다. 제3 초기 격리층을 에칭하는 에칭 시제의 농도 및 에칭 시간을 제어하는 것을 통해 형성된 제3 격리층(240)이 기판(100)에 수직되는 방향에서의 높이를 제어할 수 있다. 제3 격리층(240)을 형성하는 것을 통해, 워드 라인(130)이 제1 전도성 구조(121)와 접촉되는 것을 피하여, 반도체 구조에 이상이 발생되는 것을 피함으로써, 반도체 구조의 신뢰성을 향상시킬 수 있다.
일부 실시예에 있어서, 유전층(140)을 형성하는 단계는, 열산화 방법을 통해 유전층(140)을 형성하되, 열산화 방법을 통해 형성된 유전층(140)의 밀도는 비교적 높아서, 형성된 유전층(140)의 성능은 비교적 좋은 단계; 다른 일부 실시예에 있어서, 먼저 증착한 다음 마스크 에칭하는 방법을 통해 유전층(140)을 형성할 수도 있고, 먼저 증착한 다음 마스크 에칭하는 방법을 통해 형성된 유전층(140)의 폭을 더 잘 제어할 수 있다. 유전층(140)을 형성하는 것을 통해, 활성층(110)과 워드 라인(130)이 직접 접촉되어 반도체 구조에 이상이 발생되는 것을 피함으로써, 반도체 구조의 신뢰성을 향상시킬 수 있다.
일부 실시예에 있어서, 제4 격리층(250)을 형성하는 단계는, 반도체 구조 전체 면에 대해 절연 재료를 증착한 다음, 화학적 기계적 연마 방식을 통해 표면이 고르지 않은 부분을 제거하여 제4 격리층(250)을 형성하는 단계를 포함할 수 있다. 일부 실시예에 있어서, 제3 격리층(240) 및 제4 격리층(250)은 제1 격리층(170)의 재료와 동일할 수 있고, 모두 산화 규소 또는 질화 규소 재료일 수 있다. 제4 격리층(250)을 형성하는 것을 통해 인접한 워드 라인(130)을 이격하여, 인접한 워드 라인(130) 사이의 신호 간섭을 피할 수 있고, 워드 라인(130)의 보호층으로 사용되어, 워드 라인(130)이 외부와 직접 접촉되는 것을 피할 수도 있다.
본 발명의 실시예는 비트 라인(120)을 형성할 때 먼저 제1 전도성 구조(121)를 형성한 다음, 다시 제2 전도성 구조(122)를 형성하는 것을 통해, 제2 전도성 구조(122)가 형성되는 과정에서 연속적인 구조로 연결되지 않았더라도, 제1 전도성 구조(121)와 제2 전도성 구조(122)의 전기적 연결을 통해, 비트 라인(120)으로 하여금 하나의 연속적인 전체로 되어, 비트 라인(120)이 신호를 전송하는 안정성을 향상시킴으로써, 반도체 구조의 신뢰성을 향상시킬 수도 있다.
본 분야의 통상의 기술자는, 상기 각 실시 형태는 본 발명을 구현하는 구체적 실시예이고, 실제 응용에 있어서, 본 발명의 실시예의 사상 및 범위를 벗어나지 않으면서 형식 및 세부 내용에서 다양하게 변경할 수 있음을 이해할 수 있을 것이다. 임의의 본 분야의 통상의 기술자는, 본 발명의 실시예의 사상 및 범위 내에서 벗어나지 않으면서, 각각의 변경과 수정을 할 수 있기에, 본 발명의 실시예의 보호 범위는 청구 범위가 한정한 범위를 기준으로 해야 한다.

Claims (15)

  1. 반도체 구조로서,
    기판, 상기 기판 위에 위치하는 이격되어 배열된 활성층 및 복수 개의 비트 라인을 포함하고, 상기 복수 개의 비트 라인은 제1 방향을 따라 이격되어 배열되며, 상기 비트 라인은 제2 방향을 따라 연장되고, 각 상기 비트 라인의 제1 부분은 상기 활성층의 측면을 커버하며, 각 상기 비트 라인의 제2 부분은 상기 활성층 내에 위치하고; 상기 제1 방향과 상기 제2 방향은 모두 상기 기판의 표면에 평행되며, 상기 제1 방향과 상기 제2 방향은 서로 교차되는 것을 특징으로 하는 반도체 구조.
  2. 제1항에 있어서,
    상기 제1 부분은 이격되어 설치되고 상기 제2 방향을 따라 연장되는 두 개의 제1 전도성 구조를 포함하며, 상기 제2 부분은 복수 개의 제2 전도성 구조를 포함하고, 복수 개의 상기 제2 전도성 구조는 상기 활성층 내에 위치하며, 복수 개의 상기 제2 전도성 구조는 적어도 두 개의 상기 제1 전도성 구조 사이에 위치하고, 각 상기 제2 전도성 구조는 모두 상기 제1 전도성 구조와 접촉되어 전기적 연결되는 것을 특징으로 하는 반도체 구조.
  3. 제2항에 있어서,
    복수 개의 상기 제2 전도성 구조는 상기 비트 라인의 연장 방향을 따라 전체로 연결되어, 상기 활성층을 관통하는 것을 특징으로 하는 반도체 구조.
  4. 제2항 또는 제3항에 있어서,
    상기 제2 전도성 구조의 재료는 금속 규화물을 포함하고, 상기 제1 전도성 구조의 재료는 전도성 금속을 포함하는 것을 특징으로 하는 반도체 구조.
  5. 제2항에 있어서,
    상기 제1 방향에서, 상기 제1 전도성 구조의 두께는 1nm-3nm인 것을 특징으로 하는 반도체 구조.
  6. 제2항에 있어서,
    상기 기판에 수직되는 평면 위에서, 상기 제2 전도성 구조 투영과 상기 제1 전도성 구조 투영의 중합 부분의 높이는 상기 제2 전도성 구조 투영 높이의 0.5~1 배인 것을 특징으로 하는 반도체 구조.
  7. 반도체 구조의 제조 방법으로서,
    베이스를 제공하되, 상기 베이스에서 제1 방향을 따라 이격되어 배열된 활성층을 형성하는 단계;
    상기 제1 방향을 따라 이격되어 배열된 복수 개의 비트 라인을 형성하되, 상기 비트 라인은 제2 방향을 따라 연장되며, 각 상기 비트 라인의 제1 부분은 상기 활성층의 측면을 커버하고, 각 상기 비트 라인의 제2 부분은 상기 활성층 내에 위치하는 단계; 및 상기 제1 방향과 상기 제2 방향은 모두 상기 기판의 베이스에 평행되되, 상기 제1 방향과 상기 제2 방향은 서로 교차되는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  8. 제7항에 있어서,
    복수 개의 상기 비트 라인을 생성하는 방법은,
    상기 제2 방향을 따라 연장되는 복수 개의 제1 전도성 구조를 형성하되, 상기 제1 전도성 구조는 상기 활성층이 상기 제1 방향에서의 간격의 측면에 위치하는 단계; 및
    복수 개의 제2 전도성 구조를 형성하되, 복수 개의 상기 제2 전도성 구조는 상기 활성층 내에 위치하고, 상기 제2 전도성 구조는 적어도 두 개의 상기 제1 전도성 구조 사이에 위치하고, 상기 제1 전도성 구조와 접촉되어 전기적 연결되는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 전도성 구조를 형성하는 단계는，
    상기 베이스를 제공하는 단계;
    상기 베이스를 그래픽하여, 상기 제1 방향을 따라 간격을 두고 배열된 상기 활성층을 형성하는 단계;
    제1 격리층을 형성하되, 상기 제1 격리층은 인접한 상기 활성층 사이에 위치하고, 상기 제1 격리층의 상단 표면은 상기 활성층의 상단 표면보다 낮은 단계; 및
    상기 제1 격리층 위쪽에서 상기 제1 전도성 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 격리층을 형성하는 단계는, 상기 베이스 표면에서 제1 마스크층을 형성하되, 상기 제1 마스크층 및 상기 베이스를 에칭하여, 상기 제2 방향을 따라 연장되는 복수 개의 제1 홈을 형성하고, 상기 제1 홈은 인접한 상기 활성층 사이에 위치하는 단계; 및
    상기 제1 홈에 절연 재료를 충진하되, 일부 상기 절연 재료를 제거하여, 상기 제1 홈에서 상기 제1 격리층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 격리층 위쪽에서 상기 제1 전도성 구조를 형성하는 단계는,
    제2 마스크층을 형성하되, 상기 제2 마스크층은 상기 제1 격리층 위쪽에 위치하고, 상기 제2 마스크층은 상기 활성층의 측벽을 커버하는 단계;
    일부 상기 제1 격리층 및 상기 제2 마스크층 아래에 위치하는 상기 활성층의 일부 측벽을 제거하여, 제1 오목 홈을 형성하는 단계; 및
    상기 제1 오목 홈에 제1 도전 재료를 증착하되, 상기 제1 도전 재료를 그래픽함으로써, 이격되어 배열된 제1 전도성 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  12. 제11항에 있어서,
    상기 제2 전도성 구조를 형성하는 단계는,
    상기 활성층을 에칭하여, 상기 제1 방향을 따라 연장되는 복수 개의 제2 홈을 형성하되, 상기 제2 홈의 바닥면은 상기 제1 전도성 구조의 상단 표면보다 높은 단계;
    상기 제2 홈에서 제3 마스크층을 형성하되, 상기 제3 마스크층은 상기 제2 홈의 측벽을 커버하는 단계; 및
    상기 제2 홈의 밑부분에서 제2 도전 재료를 증착하고, 빠른 열처리를 수행하여 상기 제2 전도성 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  13. 제11항에 있어서,
    상기 제2 도전 재료는 금속 재료를 포함하고, 빠른 열처리 과정에 있어서, 상기 금속 재료는 상기 활성층으로 확산되어 금속 규화물을 형성하며, 상기 금속 규화물은 적어도 두 개의 상기 제1 전도성 구조 사이에 위치하여, 상기 제2 전도성 구조를 형성하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  14. 제12항에 있어서,
    상기 빠른 열처리의 온도는 400℃~800℃인 것을 특징으로 하는 반도체 구조의 제조 방법.
  15. 제8항에 있어서,
    두 개의 상기 제1 전도성 구조 사이에 위치하는 복수 개의 상기 제2 전도성 구조는 서로 연결되고, 상기 제2 방향을 따라 상기 활성층을 관통하는 것을 특징으로 하는 반도체 구조의 제조 방법.
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