KR20150060092A - 반도체 소자 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 61
- 239000004065 semiconductor Substances 0.000 title claims description 56
- 238000004519 manufacturing process Methods 0.000 title description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 158
- 239000002184 metal Substances 0.000 claims abstract description 158
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 77
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 77
- 238000002955 isolation Methods 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 26
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 229910017052 cobalt Inorganic materials 0.000 claims description 13
- 239000010941 cobalt Substances 0.000 claims description 13
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 10
- 229910052721 tungsten Inorganic materials 0.000 claims description 10
- 239000010937 tungsten Substances 0.000 claims description 10
- 229910021645 metal ion Inorganic materials 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 4
- JUZTWRXHHZRLED-UHFFFAOYSA-N [Si].[Cu].[Cu].[Cu].[Cu].[Cu] Chemical compound [Si].[Cu].[Cu].[Cu].[Cu].[Cu] JUZTWRXHHZRLED-UHFFFAOYSA-N 0.000 claims 2
- 229910021360 copper silicide Inorganic materials 0.000 claims 2
- 239000000463 material Substances 0.000 description 27
- 150000004767 nitrides Chemical class 0.000 description 14
- 238000005520 cutting process Methods 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Layout of the interconnection structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 기술은 사선으로 기울어진 형태로 배치된 라인 타입의 활성영역 및 비트라인 콘택영역의 상기 활성영역 저부에 구비된 금속 실리사이드 패턴과, 인접한 상기 금속 실리사이드 패턴들을 연결시키는 금속 패턴이 교번으로 배치된 매립 비트라인을 포함하는을 포함하는 반도체 소자에 관한 것이다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 매립형 비트라인(Buried Bit Line)을 포함하는 반도체 소자에 관한 것이다.
반도체 메모리 장치의 집적도가 증가함에 따라 평면적으로 각 단위셀이 차지하는 면적을 감소시키기 위해 셀 구조가 8F2 및 6F2에서 4F2로 변화되고 있다. 이와 같이, 단위셀의 면적 감소에 대응하여 트랜지스터, 비트라인, 워드라인, 캐패시터 등의 구성요소들을 형성하기 위한 다양한 방법이 제안되었다. 특히, 4F2 셀 구조를 구현하기 위하여 소스 및 드레인을 상하로 배치하여 수직채널을 유도하는 수직 채널 반도체 장치가 제안되었다.
수직 채널 반도체 장치는 기판의 주면(main surface)에 대하여 수직으로 연장되는 활성필라(active pillar)의 주위에 게이트전극을 형성하고, 게이트전극을 중심으로 하여 활성필라의 상하에 소스 및 드레인영역을 형성함으로써, 기판의 구면에 대하여 수직으로 채널이 형성된다. 따라서, 반도체 장치의 면적을 감소시키더라도 채널길이에 구애받지 않게 된다.
이와 같이 수직 채널 반도체 장치를 구현하는데 있어서, 비트라인을 활성필라 아래 기판에 매립하는 매립비트라인(Buried Bit Line, BBL) 구조가 제안되었다.
4F2 구조에서는 매립 비트라인을 금속실리사이드 라인 패턴으로 형성하고 있다. 이때, 실리사이드층에 뭉침 현상이 발생하여 매립 비트라인이 끊어지는 불량이 발생하고, 이로 인해 매립 비트라인의 저항이 증가되는 문제점이 있다.
또한, 매립 비트라인의 정션 형성을 위한 플라즈마 도핑 공정 시 플라즈마 레지듀에 의해 활성 영역이 휘어지는 벤딩 현상 및 활성영역이 쓰러지는 리닝 현상이 발생하는 문제점이 있다.
6F2 구조에서는 매립 비트라인을 정의하기 위해 활성영역을 식각하는 공정을 진행하는데, 이때 식각된 활성영역은 후속으로 형성되는 워드라인과 활성영역 사이의 콘택 면적 및 저장전극 콘택 면적이 감소된다. 이로 인해 워드라인의 제어능력 및 Iop가 감소하는 문제점이 있다.
본 발명은 금속 실리사이드 패턴과 금속 패턴이 교번으로 연결된 구조의 매립 비트라인을 형성함에 따라 공정 난이도 및 공정 단계가 감소되고, 소자의 저항 특성 및 신뢰성이 향상되는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는 사선으로 기울어진 형태로 배치된 라인 타입의 활성영역과, 비트라인 콘택영역의 상기 활성영역 저부에 구비된 금속 실리사이드 패턴과, 인접한 상기 금속 실리사이드 패턴들을 연결시키는 금속 패턴이 교번으로 배치된 매립 비트라인을 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 바 형태의 활성영역 및 소자분리영역을 형성하는 단계와,
비트라인 예정영역의 상기 소자분리영역을 식각하여 리세스를 형성하는 단계와,
리세스 내에 제 상기 리세스 내에 제 1 금속 패턴을 형성하는 단계와, 상기 제 1 금속 패턴의 금속 이온을 확산시켜 상기 활성영역 내부에 금속 실리사이드 패턴을 형성하는 단계와,
상기 제 1 금속 패턴을 제거하는 단계와,
상기 리세스 내에 제 2 금속 패턴을 매립하여 상기 금속 실리사이드 패턴과 상기 제 2 금속 패턴으로 연결된 매립 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
한편, 본 발명의 실시예에 따른 반도체 소자는 매트릭스 형태로 배치된 필라 타입의 활성영역과, 상기 활성영역 하부에 구비되는 금속 실리사이드 패턴과, 인접한 상기 금속 실리사이드 패턴을 연결하는 금속 패턴이 교번으로 배치된 매립 비트라인을 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 필라 형태의 활성영역 및 소자분리영역을 형성하는 단계와,
비트라인 예정영역의 상기 소자분리영역을 식각하여 리세스를 형성하는 단계와,
상기 리세스 내에 제 상기 리세스 내에 제 1 금속 패턴을 형성하는 단계와,
상기 제 1 금속 패턴의 금속 이온을 확산시켜 상기 활성영역 내부에 금속 실리사이드 패턴을 형성하는 단계와,
상기 제 1 금속 패턴을 제거하는 단계와,
상기 리세스 내에 제 2 금속 패턴을 매립하여 상기 금속 실리사이드 패턴과 상기 제 2 금속 패턴으로 연결된 매립 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 기술은 금속 실리사이드 패턴과 금속 패턴이 교번으로 연결된 구조의 매립 비트라인을 형성함에 따라 다음과 같은 효과를 제공한다.
첫째, 매립 비트라인의 콘택 영역은 금속 실리사이드 패턴으로 형성하고, 콘택 영역 이외의 영역에는 저저항 물질을 적용할 수 있어 소자의 신뢰도가 향상되는 효과가 있다.
둘째, 6F2 구조의 매립 비트라인 형성 시 비트라인 마스크 공정을 생략할 수 있어 공정 단가가 감소되는 효과가 있다.
셋째, 매립 비트라인이 활성영역 또는 필라 패턴 내에 형성됨에 따라 공정 난이도가 감소되는 효과가 있다.
넷째, 매립 비트라인이 포함된 활성영역 또는 필라 패턴에 내측에 벌브가 형성됨에 따라 매립 비트라인들 간의 거리가 증가되어 매립 비트라인 사이의 기생 캐패시턴스가 감소되는 효과가 있다.
도 1은 본 발명에 따른 반도체 소자를 도시한 평면도 및 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도들.
도 3은 본 발명에 따른 반도체 소자를 도시한 평면도 및 단면도.
도 4a 내지 도 4h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도들.
도 5는 본 발명에 따른 반도체 소자를 도시한 평면도 및 단면도.
도 6a 내지 도 6h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도들.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도들.
도 3은 본 발명에 따른 반도체 소자를 도시한 평면도 및 단면도.
도 4a 내지 도 4h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도들.
도 5는 본 발명에 따른 반도체 소자를 도시한 평면도 및 단면도.
도 6a 내지 도 6h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도들.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명에 따른 6F2 구조의 반도체 소자를 도시한 평면도 및 단면도이다. 도 1의 (a)는 평면도를 도시한 것이며, 도 1의 (b), (c) 및 (d)는 각각 (a)의 A - A', B - B' 및 C - C'의 절단면에 따른 단면도를 도시한 것이다.
도 1을 참조하면, 활성영역(10a) 및 소자분리막(47)이 형성된 반도체 기판(10)이 구비된다. 반도체 기판(10)은 단결정의 실리콘함유 재료를 포함하는데, 예를 들어 실리콘기판, 실리콘저마늄기판, SOI(Silicon On Insulator) 기판을 포함할 수 있다. 활성영역(10a)은 평면도 상에서 일정 각도로 기울어진 형태의 라인 패턴일 수 있다. A - A' 방향에 따른 활성영역(10a)의 양끝단 저부에 활성영역(10a) 내측으로 오목한 벌브(40)가 구비된다.
그리고, 활성영역(10a) 저부에 금속 실리사이드 패턴(55a)이 구비된다. 금속 실리사이드 패턴(55a)은 활성영역(10a)의 중앙부인 비트라인 콘택 영역의 저부에 구비되며, 벌브(40)와 같은 레벨 상에 위치된다. 여기서, 금속 실리사이드 패턴(55a)은 코발트 실리사이드(CoSi) 물질을 포함할 수 있다.
그리고, 소자분리막(47) 저부에 금속 패턴(65)이 구비된다. 금속 패턴(65)은 저저항 물질인 텅스텐을 포함할 수 있다. 금속 패턴(65)은 비트라인 콘택 영역과 인접한 비트라인 영역에 구비되며, 금속 실리사이드 패턴(55a)과 동일한 수평 레벨 상에 위치하여 금속 실리사이드 패턴(55a)들을 연결시킨다. 즉, 금속 실리사이드 패턴(55a)과 금속 패턴(65)이 교번으로 연결된 구조의 매립 비트라인(70)이 형성된다.
도 2a 내지 도 2h는 본 발명에 따른 6F2 구조의 반도체 소자 제조 방법을 도시한 평면도 및 단면도들이다. 도 2a 내지 도 2h의 (a)는 평면도를 도시한 것이며, 도 2a 내지 도 2h의 (b), (c) 및 (d)는 각각 (a)의 A - A', B - B' 및 C - C'의 절단면에 따른 단면도를 도시한 것이다.
먼저, 도 2a를 참조하면 반도체 기판(10) 상부에 소자분리영역을 노출시키는 제 1 마스크 패턴(15)를 형성한다. 제 1 마스크 패턴(15)은 질화막으로 형성할 수 있다. 일반적으로 6F2 구조는 활성 영역 사이가 미세한 간격을 갖기 때문에 노광장치의 해상력 한계에 의해 활성 영역 사이의 공간이 매우 작아지게 된다. 이러한 문제를 해결하기 위하여 활성 영역은 일정 각도로 기울어진 형태로 형성하고 있다. 따라서, 제 1 마스크 패턴(15)은 도 2a의 (a)에 도시된 바와 같이 평면도 상에서 일정 각도로 기울어진 형태의 라인 패턴으로 형성할 수 있다.
그 다음, 제 1 마스크 패턴(15)을 식각 마스크로 반도체 기판(10)을 식각하여 제 1 트렌치(미도시)를 형성한다. 그리고, 상기 제 1 트렌치(미도시) 내에 제 1 절연막(20)을 매립한다. 이때, 제 1 절연막(20)은 질화막, 산화막 및 이들의 조합으로 형성할 수 있다.
도 2b를 참조하면, 제 1 마스크 패턴(15)이 일정 간격을 두고 홀 형태로 노출되는 제 2 마스크 패턴(미도시)을 형성한다. 제 2 마스크 패턴(미도시)은 소자분리영역을 노출시키는 라인 패턴을 컷팅하여 활성 영역 장축을 형성하기 위한 컷팅 마스크(Cutting Mask) 역할을 한다. 제 2 마스크 패턴(미도시)은 활성 영역이 형성되지 않는 부분 즉, 소자분리영역이 형성될 부분의 제 1 마스크 패턴(15)이 노출되도록 한다.
그 다음, 제 2 마스크 패턴(미도시)을 식각 마스크로 제 1 마스크 패턴(15) 및 반도체 기판(10)을 식각하여 제 2 트렌치(25)를 형성한다. 이때, 제 2 트렌치(25)에 의해 각각 분리된 활성 영역(10a)이 형성된다.
도 2c를 참조하면, 제 2 트렌치(25) 저부에 제 1 희생막(30a) 및 제 2 희생막(30b)를 순차적으로 형성한다. 이때, 제 1 희생막(30a)과 제 2 희생막(30b)은 서로 다른 식각 선택비를 갖도록 하며, 질화막, 산화막 및 실리콘막을 포함할 수 있다.
그 다음, 제 2 희생막(30b)이 형성된 제 2 트렌치(25)를 포함하는 반도체 기판(10) 전체 표면에 스페이서층(35)을 형성한다. 스페이서층(35)은 질화막으로 형성할 수 있다.
도 2d를 참조하면, 에치 백 공정을 진행하여 제 2 트렌치(25) 내측벽에 스페이서(35a)를 형성한다. 상기 에치-백 공정 시 제 2 희생막(30b)이 제거되거나, 스페이서(35a) 형성 공정 이후 제 2 희생막(30b)을 제거하는 공정을 더 수행할 수 있다. 제 2 희생막(30b)이 제거되면서 제 2 트렌치(25) 내측벽의 반도체 기판(10)이 노출된다. 노출된 반도체 기판(10)을 내측으로 더 식각하여 활성영역(10a) 장축방향(A - A' 방향)의 양측 저부에 벌브(40)를 형성한다.
도 2e를 참조하면, 제 1 희생막(30a) 및 스페이서(35a)를 제거한다. 제 1 희생막(30a) 및 스페이서(35a)는 건식식각 또는 습식식각을 이용하여 제거한다. 그리고, 제 2 트렌치(25) 내에 제 2 절연막(45)을 매립하여 소자분리막(47)을 형성한다. 제 2 절연막(45)은 제 1 절연막(20)과 동일한 물질로 형성하며, 질화막, 산화막으 및 이들의 조합으로 형성할 수 있다.
도 2f를 참조하면, 활성영역(10a) 및 소자분리막(47) 상부에 비트라인 예정영역을 노출시키는 제 3 마스크 패턴(미도시)을 형성한다. 제 3 마스크 패턴(미도시)은 활성영역(10a)과 교차되며, 활성영역(10a) 장축방향 양측 에지부를 가로지르는 라인 패턴으로 형성할 수 있다. 그 다음, 제 3 마스크 패턴(미도시)을 식각 마스크로 소자분리막(47)을 식각하여 제 3 트렌치(50)를 형성한다. 이때, 식각 선택비 차이에 의해 활성영역(10a) 및 제 1 마스크 패턴(15)은 식각되지 않고, 제 1 절연막(20)으로 형성된 소자분리막(47)만 식각된다. 제 3 트렌치(50)는 소자분리막(47)이 일정 두께 남겨지도록 식각하도록 한다. 더욱 바람직하게는, 활성영역(10a) 측벽에 형성된 벌브(40)의 저부가 형성된 깊이만큼 식각한다. 그 다음, 제 3 마스크 패턴(미도시)을 제거한다.
다음으로, 제 3 트렌치(50) 내에 제 1 금속 패턴(55)을 형성한다. 제 1 금속 패턴(55)은 스퍼터링 공정, 화학기상증착(CVD) 공정, 원자층증착(ALD) 공정 등을 통해 형성할 수 있다. 제 1 금속 패턴(55)은 실리사이데이션(Silicidation)이 가능한 금속함유재료를 포함하며, 코발트(Co)를 포함하는 물질로 형성할 수 있다.
그 다음, 제 1 금속 패턴(55)에 대해 열처리 공정을 진행하여 제 1 금속 패턴(55)의 금속 이온이 인접한 활성영역(10a) 내부로 확산되도록 한다. 이 공정으로 활성영역(10a) 저부에 금속 실리사이드 패턴(55a)이 형성된다. 금속 실리사이드 패턴(55a)은 코발트 실리사이드를 포함하는 물질일 수 있다. 이후, 제 1 금속 패턴(55)을 제거한다.
도 2g를 참조하면, 제 3 트렌치(50)를 포함하는 반도체 기판(10) 전체 상부에 금속층을 형성한다. 금속층은 저저항 물질인 텅스텐(W)으로 형성할 수 있다. 비트라인 콘택영역을 제외한 비트라인 영역은 저저항 물질로 형성함에 따라, 매립 비트라인의 저항 특성이 향상되는 효과를 얻을 수 있다.
이후, 제 1 마스크 패턴(15)이 노출될때까지 평탄화 공정을 진행한다. 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 에치-백 공정을 진행하여 제 3 트렌치(50) 저부에만 제 2 금속 패턴(65)이 남겨지도록 한다. 제 2 금속 패턴(65)은 금속 실리사이드층(55a)와 동일한 두께만큼 남겨지도록 한다. 제 2 금속 패턴(65)은 비트라인 방향(C - C' 방향)으로 인접한 금속 실리사이드 패턴(55a) 사이에 형성되어 금속 실리사이드 패턴(55a)과 제 2 금속 패턴(65)이 교번으로 배열된 매립 비트라인(70)을 형성할 수 있다. 다음으로, 제 2 금속 패턴(65)이 형성된 제 3 트렌치(50) 내에 제 3 절연막(60)을 매립한다.
상술한 바와 같이, 반도체 기판의 활성영역을 식각하지 않고, 소자분리영역만을 식각하여 매립 비트라인의 형성이 가능함에 따라 후속으로 형성되는 워드라인과 활성영역 사이의 접촉면적이 증가되어 Iop 및 제어 능력이 향상되고, 저장전극 콘택의 면적이 증가되는 효과를 얻을 수 있다. (도 2h 참조.)
도 3은 본 발명에 따른 4F2 구조의 반도체 소자를 도시한 평면도 및 단면도이다. 도 3의 (a)는 평면도를 도시한 것이며, (b), (c) 및 (d)는 각각 (a)의 A - A', B - B' 및 C - C'의 절단면에 따른 단면도를 도시한 것이다.
도 3을 참조하면, 다수의 필라 패턴(100a)을 포함하는 반도체 기판(100)이 구비된다. 필라 패턴(100a)은 인접한 필라 패턴(100a)과 일정 간격 이격되어 매트릭스 형태로 배치된 구조를 갖는다. A - A' 방향의 필라 패턴(100a) 저부에 필라 패턴(100a) 내측으로 오목한 벌브(140)가 구비된다. 그리고, 필라 패턴(100a)의 벌브(140) 상단에 금속 실리사이드 패턴(155a)이 구비된다. 여기서, 금속 실리사이드 패턴(155a)은 코발트 실리사이드(CoSi) 물질을 포함할 수 있다.
그리고, C - C' 방향으로 배열된 필라 패턴(100a)들 사이의 소자분리막(147) 저부에 금속 패턴(165)이 구비된다. 금속 패턴(165)은 저저항 물질인 텅스텐을 포함할 수 있다. 금속 패턴(165)은 금속 실리사이드 패턴(155a)과 동일한 수평 레벨 상에 위치하여 금속 실리사이드 패턴(155a)들을 연결시킨다. 즉, 금속 실리사이드 패턴(155a)과 금속 패턴(165)이 교번으로 연결된 구조의 매립 비트라인(170)이 형성된다.
도 4a 내지 도 4h는 본 발명에 따른 4F2 구조의 반도체 소자 제조 방법을 도시한 평면도 및 단면도들이다. 도 4a 내지 도 4h의 (a)는 평면도를 도시한 것이며, (b), (c) 및 (d)는 각각 (a)의 A - A', B - B' 및 C - C'의 절단면에 따른 단면도를 도시한 것이다.
먼저, 도 4a를 참조하면 반도체 기판(100) 상부에 라인 패턴인 제 1 마스크 패턴(105)을 형성한다. 제 1 마스크 패턴(105)은 산화막, 질화막 및 이들의 조합으로 형성할 수 있다. 그 다음, 제 1 마스크 패턴(105)을 식각 마스크로 반도체 기판(100)을 식각하여 제 1 트렌치(미도시)를 형성한다. 그리고, 제 1 트렌치(미도시)에 제 1 절연막(120)을 매립한다. 제 1 절연막(120)은 질화막, 산화막 및 이들의 조합으로 형성할 수 있다.
도 4b를 참조하면, 제 1 마스크 패턴(105)과 수직으로 교차하는 제 2 마스크 패턴(미도시)을 형성한다. 제 2 마스크 패턴(미도시)을 식각 마스크로 반도체 기판(100) 및 제 1 마스크 패턴(105)을 식각하여 제 2 트렌치(125)를 형성한다. 제 2 트렌치(125)에 의해 4F2 구조의 필라 패턴(100a)이 형성된다. 필라 패턴(100a)은 인접한 필라 패턴(100a)과 일정 간격 이격되어 매트릭스 형태로 배치된 구조를 갖는다.
도 4c를 참조하면, 제 2 트렌치(125) 저부에 희생막(130)을 형성한다. 희생막(130)은 산화막, 질화막 및 실리콘막을 포함할 수 있다. 그리고, 희생막(130)이 형성된 반도체 기판(100) 전체 표면에 스페이서층(135)을 형성한다. 이때, 스페이서층(135)은 질화막을 포함하는 물질로 형성할 수 있다.
도 4d를 참조하면, 에치 백 공정으로 스페이서층(135)을 식각하여 A - A'방향의 필라 패턴(100a) 측벽에 스페이서(135a)를 형성한다. 그리고, 제 2 트렌치(125) 저부에 형성된 희생막(130)을 제거한다. 희생막(130)은 건식식각 또는 습식식각을 이용하여 제거한다. 희생막(130)이 제거되면서 노출된 필라 패턴(100a)의 측벽을 필라 패턴(100a) 내측으로 더 식각하여 오목한 형태의 벌브(140)를 형성한다. 벌브(140)는 A - A'방향의 필라 패턴(100a) 양측벽에 형성된다. 이와 같은 벌브(140)가 구비됨에 따라 후속으로 형성되는 매립 비트라인와 인접한 매립 비트라인 사이의 거리가 멀어지게 되어 매립 비트라인 간의 기생캐패시턴스(Capacitance, Cb)를 감소시킬 수 있다.
도 4e를 참조하면, 스페이서(135a)를 제거한 후, 제 2 트렌치(125) 내에 제 2 절연막(145)을 매립하여 소자분리영역(147)을 형성한다.
도 4f를 참조하면, C - C'방향으로 인접한 필라 패턴(100a)들 사이의 제 1 절연막(120)을 식각하여 제 3 트렌치(150)를 형성한다. 제 3 트렌치(150) 하부에는 일정 두께의 제 1 절연막(120)이 남겨지도록 한다. 이때, 제 1 절연막(120) 상측이 필라 패턴(100a) 저부에 형성된 벌브(140) 상단과 동일한 높이가 되도록 한다.
도 4g를 참조하면, 제 3 트렌치(150) 저부에 제 1 금속 패턴(155)을 형성한다. 제 1 금속 패턴(155)은 스퍼터링 공정, 화학기상증착(CVD) 공정, 원자층증착(ALD) 공정 등을 통해 형성할 수 있다. 제 1 금속 패턴(155)은 실리사이데이션(Silicidation)이 가능한 금속함유재료를 포함하며, 코발트(Co)를 포함하는 물질로 형성할 수 있다.
그 다음, 제 1 금속 패턴(155)에 대해 열처리 공정을 진행하여 제 1 금속 패턴(155)의 금속 이온이 인접한 필라 패턴(100a) 내부로 확산되도록 한다. 이 공정으로 필라 패턴(100a) 저부에 금속 실리사이드 패턴(155a)이 형성된다. 금속 실리사이드 패턴(155a)은 필라 패턴(100a) 저부에 형성된 벌브(140) 상단에 위치한다. 이때, 금속 실리사이드 패턴(155a)은 코발트 실리사이드를 포함하는 물질일 수 있다.
도 4h를 참조하면, 제 1 금속 패턴(155)을 제거한다. 그리고, 제 3 트렌치(150)를 포함하는 반도체 기판(100) 전체 상부에 금속층을 형성한다. 금속층은 저저항 물질인 텅스텐(W)으로 형성할 수 있다.
이후, 제 1 마스크 패턴(105)이 노출될때까지 평탄화 공정을 진행한다. 연속으로 에치-백 공정을 진행하여 제 3 트렌치(150) 저부에만 제 2 금속 패턴(165)이 남겨지도록 한다. 제 2 금속 패턴(165)은 금속 실리사이드층(155a)와 동일한 두께로 형성할 수 있다. 제 2 금속 패턴(165)은 비트라인 방향(C - C' 방향)으로 인접한 금속 실리사이드 패턴(155a) 사이에 형성되어 금속 실리사이드 패턴(155a)과 제 2 금속 패턴(165)이 교번으로 배열된 매립 비트라인(170)을 형성할 수 있다. 다음으로, 제 2 금속 패턴(165)이 형성된 제 3 트렌치(150) 내에 제 3 절연막(160)을 매립한다.
상술한 바와 같이, 비트라인 콘택 영역만 금속 실리사이드 패턴으로 형성함에 따라, 비트라인 콘택영역을 제외한 비트라인 영역은 저저항 물질로 형성할 수 있다. 또한, 금속 실리사이드 물질의 뭉침 현상으로 인해 발생하던 매립 비트라인이 끊기는 오픈 성 페일을 방지할 수 있다.
또한, 필라 패턴 내부에 금속 실리사이드 패턴 형성 시 절연막들에 의해 필라 패턴이 지지되어 필라 패턴이 쓰러지거나 휘어지는 현상을 방지할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 평면도 및 단면도이다. 도 5의 (a)는 평면도를 도시한 것이며, (b) 및 (c)는 각각 (a)의 A - A' 및 B - B'의 절단면에 따른 단면도를 도시한 것이다.
도 5를 참조하면, 활성영역(210a) 및 소자분리막(247)이 형성된 반도체 기판(200)이 구비된다. 활성영역(210a)은 평면도 상에서 일정 각도로 기울어진 형태의 라인 패턴일 수 있다. A - A' 방향에 따른 활성영역(10a)의 양끝단 저부에 활성영역(10a) 내측으로 오목한 벌브(240)가 구비된다.
그리고, 활성영역(210a) 저부에 금속 실리사이드 패턴(255a)이 구비된다. 금속 실리사이드 패턴(255a)은 활성영역(210a)의 중앙부인 비트라인 콘택 영역의 저부에 구비되며, 벌브(240)와 같은 레벨 상에 위치된다. 여기서, 금속 실리사이드 패턴(255a)은 코발트 실리사이드(CoSi) 물질을 포함할 수 있다.
그리고, 소자분리막(247) 저부에 금속 패턴(265)이 구비된다. 금속 패턴(265)은 저저항 물질인 텅스텐을 포함할 수 있다. 금속 패턴(265)은 비트라인 콘택 영역과 인접한 비트라인 영역에 구비되며, 금속 실리사이드 패턴(255a)과 동일한 수평 레벨 상에 위치하여 금속 실리사이드 패턴(255a)들을 연결시킨다. 즉, 금속 실리사이드 패턴(255a)과 금속 패턴(265)이 교번으로 연결된 구조의 매립 비트라인(270)이 형성된다.
도 6a 내지 도 6h는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 도시한 평면도 및 단면도들이다. 도 6a 내지 도 6h의 (a)는 평면도를 도시한 것이며, (b) 및 (c)는 각각 (a)의 A - A' 및 B - B'의 절단면에 따른 단면도를 도시한 것이다.
먼저, 도 6a를 참조하면 반도체 기판(200) 상부에 소자분리영역을 노출시키는 제 1 마스크 패턴(215)를 형성한다. 제 1 마스크 패턴(215)은 질화막으로 형성할 수 있다. 제 1 마스크 패턴(215)은 도 6a의 (a)에 도시된 바와 같이 평면도 상에서 일정 각도로 기울어진 형태의 라인 패턴으로 형성할 수 있다.
그 다음, 제 1 마스크 패턴(215)을 식각 마스크로 반도체 기판(200)을 식각하여 제 1 트렌치(미도시)를 형성한다. 그리고, 상기 제 1 트렌치(미도시) 내에 제 1 절연막(220)을 매립한다. 이때, 제 1 절연막(220)은 질화막, 산화막 및 이들의 조합으로 형성할 수 있다.
도 6b를 참조하면, 제 1 마스크 패턴(215)과 교차하는 라인 형태의 제 2 마스크 패턴(미도시)를 형성한다. 제 2 마스크 패턴(미도시)은 소자분리영역을 노출시키는 라인 패턴을 컷팅하여 활성 영역 장축을 형성하기 위한 컷팅 마스크(Cutting Mask) 역할을 한다. 컷팅 마스크를 라인 형태로 형성함에 따라 식각 공정의 난이도가 감소된다. 제 2 마스크 패턴(미도시)은 활성 영역이 형성되지 않는 부분 즉, 소자분리영역이 형성될 부분의 제 1 마스크 패턴(215)이 노출되도록 한다.
그 다음, 제 2 마스크 패턴(미도시)을 식각 마스크로 제 1 마스크 패턴(215) 및 반도체 기판(210)을 식각하여 제 2 트렌치(225)를 형성한다. 이때, 제 2 트렌치(225)에 의해 각각 분리된 활성 영역(210a)이 형성된다.
도 6c를 참조하면, 제 2 트렌치(225) 저부에 희생막(230a)을 형성한다. 이때, 희생막(230)은 질화막, 산화막 및 실리콘막을 포함할 수 있다.
그 다음, 희생막(230)이 형성된 제 2 트렌치(225)를 포함하는 반도체 기판(200) 전체 표면에 스페이서층(235)을 형성한다. 스페이서층(235)은 질화막으로 형성할 수 있다.
도 6d를 참조하면, 에치 백 공정을 진행하여 제 2 트렌치(225) 내측벽에 스페이서(235a)를 형성한다. 상기 에치-백 공정 시 희생막(230)이 제거되거나, 스페이서(235a) 형성 공정 이후 희생막(230)을 제거하는 공정을 더 수행할 수 있다. 희생막(230)이 제거되면서 제 2 트렌치(225) 내측벽의 반도체 기판(200)이 노출된다. 노출된 반도체 기판(200)을 내측으로 더 식각하여 활성영역(210a) 장축방향(A - A' 방향)의 양측 저부에 벌브(240)를 형성한다. 이때, 벌브(240)는 비트라인 콘택영역을 제외한 활성영역(210a)의 범위까지 식각할 수 있다.
도 6e를 참조하면, 희생막(230) 및 스페이서(235a)를 제거한다. 희생막(230a) 및 스페이서(235a)는 건식식각 또는 습식식각을 이용하여 제거한다. 그리고, 제 2 트렌치(225) 내에 제 2 절연막(245)을 매립하여 소자분리막(247)을 형성한다. 제 2 절연막(245)은 제 1 절연막(220)과 동일한 물질로 형성하며, 질화막, 산화막 및 이들의 조합으로 형성할 수 있다.
도 6f를 참조하면, 활성영역(210a) 및 소자분리막(247) 상부에 비트라인 예정영역을 노출시키는 제 3 마스크 패턴(미도시)을 형성한다. 제 3 마스크 패턴(미도시)은 활성영역(210a)과 교차되며, 활성영역(210a) 중앙부를 가로지르는 라인 패턴(B - B'의 방향)으로 형성할 수 있다. 그 다음, 제 3 마스크 패턴(미도시)을 식각 마스크로 소자분리막(247)을 식각하여 제 3 트렌치(250)를 형성한다. 이때, 식각 선택비 차이에 의해 활성영역(210a) 및 제 1 마스크 패턴(215)은 식각되지 않고, 제 1 절연막(220)으로 형성된 소자분리막(247)만 식각된다. 제 3 트렌치(250)는 소자분리막(247)이 일정 두께 남겨지도록 식각한다. 더욱 바람직하게는, 활성영역(210a) 측벽에 형성된 벌브(240)의 저부가 형성된 깊이만큼 식각한다. 그 다음, 제 3 마스크 패턴(미도시)을 제거한다.
다음으로, 제 3 트렌치(250) 내에 제 1 금속 패턴(255)을 형성한다. 제 1 금속 패턴(255)은 스퍼터링 공정, 화학기상증착(CVD) 공정, 원자층증착(ALD) 공정 등을 통해 형성할 수 있다. 제 1 금속 패턴(255)은 실리사이데이션(Silicidation)이 가능한 금속함유재료를 포함하며, 코발트(Co)를 포함하는 물질로 형성할 수 있다.
그 다음, 제 1 금속 패턴(255)에 대해 열처리 공정을 진행하여 제 1 금속 패턴(255)의 금속 이온이 인접한 활성영역(210a) 내부로 확산되도록 한다. 이 공정으로 활성영역(210a) 저부에 금속 실리사이드 패턴(255a)이 형성된다. 금속 실리사이드 패턴(255a)은 코발트 실리사이드를 포함하는 물질일 수 있다. 이후, 제 1 금속 패턴(255)을 제거한다.
도 6g를 참조하면, 제 3 트렌치(250)를 포함하는 반도체 기판(200) 전체 상부에 금속층을 형성한다. 금속층은 저저항 물질인 텅스텐(W)으로 형성할 수 있다. 비트라인 콘택영역을 제외한 비트라인 영역은 저저항 물질로 형성함에 따라, 매립 비트라인의 저항 특성이 향상되는 효과를 얻을 수 있다.
이후, 제 1 마스크 패턴(215)이 노출될때까지 평탄화 공정을 진행한다. 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 에치-백 공정을 진행하여 제 3 트렌치(250) 저부에만 제 2 금속 패턴(265)이 남겨지도록 한다. 제 2 금속 패턴(265)은 금속 실리사이드층(255a)와 동일한 두께만큼 남겨지도록 한다. 제 2 금속 패턴(265)은 비트라인 방향(B - B' 방향)으로 인접한 금속 실리사이드 패턴(255a) 사이에 형성되어 금속 실리사이드 패턴(255a)과 제 2 금속 패턴(265)이 교번으로 배열된 매립 비트라인(270)을 형성할 수 있다. 다음으로, 제 2 금속 패턴(265)이 형성된 제 3 트렌치(250) 내에 제 3 절연막(260)을 매립한다.
상술한 바와 같이, 반도체 기판의 활성영역을 식각하지 않고, 소자분리영역만을 식각하여 매립 비트라인의 형성이 가능함에 따라 후속으로 형성되는 워드라인과 활성영역 사이의 접촉면적이 증가되어 Iop 및 제어 능력이 향상되고, 저장전극 콘택의 면적이 증가되는 효과를 얻을 수 있다. (도 6h 참조.)
Claims (24)
- 사선으로 기울어진 형태로 배치된 라인 타입의 활성영역; 및
비트라인 콘택영역의 상기 활성영역 저부에 구비된 금속 실리사이드 패턴과, 인접한 상기 금속 실리사이드 패턴들을 연결시키는 금속 패턴이 교번으로 배치된 매립 비트라인
을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 비트라인 콘택영역은 상기 활성영역의 중앙부인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 금속 실리사이드 패턴과 상기 금속 패턴은 동일한 수평 레벨(Level) 상에 위치하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 활성영역 양끝단의 저부 측벽에 오목한 형태의 벌브(Bulb)를 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 금속 실리사이드 패턴은 상기 벌브 상단의 상기 활성영역 내에 구비되는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 금속 실리사이드 패턴은 코발트 실리사이드를 포함하고, 상기 금속 패턴은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자. - 매트릭스 형태로 배치된 필라 타입의 활성영역; 및
상기 활성영역 하부에 구비되는 금속 실리사이드 패턴과, 인접한 상기 금속 실리사이드 패턴을 연결하는 금속 패턴이 교번으로 배치된 매립 비트라인
을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 7에 있어서,
상기 활성영역의 저부 측벽에 오목한 형태의 벌브(Bulb)를 포함하되, 상기 벌브는 상기 매립 비트라인과 수직한 방향의 활성영역 측벽에 구비되는 것을 특징으로 하는 반도체 소자. - 청구항 7에 있어서,
상기 금속 실리사이드 패턴은 상기 벌브 내측의 상기 활성영역에 구비되는 것을 특징으로 하는 반도체 소자. - 청구항 7에 있어서,
상기 금속 실리사이드 패턴은 코발트 실리사이드를 포함하고, 상기 금속 패턴은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자. - 바 형태의 활성영역 및 소자분리영역을 형성하는 단계;
비트라인 예정영역의 상기 소자분리영역을 식각하여 리세스를 형성하는 단계;
상기 리세스 내에 제 상기 리세스 내에 제 1 금속 패턴을 형성하는 단계;
상기 제 1 금속 패턴의 금속 이온을 확산시켜 상기 활성영역 내부에 금속 실리사이드 패턴을 형성하는 단계;
상기 제 1 금속 패턴을 제거하는 단계; 및
상기 리세스 내에 제 2 금속 패턴을 매립하여 상기 금속 실리사이드 패턴과 상기 제 2 금속 패턴으로 연결된 매립 비트라인을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 11에 있어서,
상기 활성영역 및 소자분리 영역을 형성하는 단계는
상기 사선 방향으로 연장된 라인 패턴을 형성하는 단계;
상기 라인 패턴 상부에 일정 간격을 두고 소자분리 영역이 홀 형태로 노출되는 마스크 패턴을 형성하는 단계;
상기 마스크 패턴에 의해 노출된 상기 라인 패턴을 식각하여 트렌치를 형성하는 단계; 및
상기 트렌치 내에 절연막을 매립하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 12에 있어서,
상기 트렌치를 형성하는 단계 이후,
상기 트렌치 저부에 식각 선택비가 상이한 제 1 희생막 패턴 및 제 2 희생막 패턴을 순차적으로 형성하는 단계;
상기 제 2 희생막 패턴 상부의 상기 제 2 트렌치 내벽에 스페이서를 형성하는 단계;
상기 제 2 희생막 패턴을 제거하여 상기 스페이서 및 상기 제 1 희생막 패턴 사이의 상기 활성영역을 노출시키는 단계; 및
노출된 상기 활성영역을 내측으로 더 식각하여 오목한 형태의 벌브를 형성하는 단계
를 더 포함하는 반도체 소자의 제조 방법. - 청구항 11에 있어서,
상기 제 2 금속 패턴은 상기 금속 실리사이드 패턴과 동일한 수평 레벨(Level) 상에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 13에 있어서,
상기 금속 실리사이드 패턴은 상기 벌브와 동일한 레벨 상에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 11에 있어서,
상기 제 1 금속 패턴은 코발트를 포함하며, 상기 금속 실리사이드 패턴은 코발드 실리사이드를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 11에 있어서,
상기 제 2 금속 패턴은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 필라 형태의 활성영역 및 소자분리영역을 형성하는 단계;
비트라인 예정영역의 상기 소자분리영역을 식각하여 리세스를 형성하는 단계;
상기 리세스 내에 제 상기 리세스 내에 제 1 금속 패턴을 형성하는 단계;
상기 제 1 금속 패턴의 금속 이온을 확산시켜 상기 활성영역 내부에 금속 실리사이드 패턴을 형성하는 단계;
상기 제 1 금속 패턴을 제거하는 단계; 및
상기 리세스 내에 제 2 금속 패턴을 매립하여 상기 금속 실리사이드 패턴과 상기 제 2 금속 패턴으로 연결된 매립 비트라인을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 18에 있어서,
상기 활성영역 및 소자분리영역을 형성하는 단계는
제 1 방향으로 연장된 라인 패턴을 형성하는 단계;
상기 라인 패턴들 사이에 제 1 절연막을 형성하는 단계;
상기 제 1 방향과 교차하는 제 2 방향으로 연장된 라인 형태의 마스크 패턴을 식각 마스크로 상기 라인 패턴 및 제 1 절연막을 식각하여 트렌치를 형성하는 단계; 및
상기 트렌치 내에 제 2 절연막을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 19에 있어서,
상기 트렌치를 형성하는 단계 이후,
상기 트렌치 저부에 희생막 패턴을 형성하는 단계;
상기 희생막 패턴 상부의 상기 트렌치 내벽에 스페이서를 형성하는 단계;
상기 희생막 패턴을 제거하여 상기 트렌치 저부의 상기 활성영역을 노출시키는 단계; 및
상기 노출된 활성영역을 내측으로 식각하여 오목한 형태의 벌브를 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 18에 있어서,
상기 제 2 금속 패턴은 상기 금속 실리사이드 패턴과 동일한 수평 레벨(Level) 상에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 20에 있어서,
상기 금속 실리사이드 패턴은 상기 벌브 상단에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 18에 있어서,
상기 제 1 금속 패턴은 코발트를 포함하며, 상기 금속 실리사이드 패턴은 코발드 실리사이드를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 18에 있어서,
상기 제 2 금속 패턴은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130144091A KR102110464B1 (ko) | 2013-11-25 | 2013-11-25 | 반도체 소자 및 그 제조 방법 |
| US14/269,006 US9230931B2 (en) | 2013-11-25 | 2014-05-02 | Semiconductor device and method for forming the same |
| US14/956,176 US9397044B2 (en) | 2013-11-25 | 2015-12-01 | Semiconductor device and method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130144091A KR102110464B1 (ko) | 2013-11-25 | 2013-11-25 | 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150060092A true KR20150060092A (ko) | 2015-06-03 |
| KR102110464B1 KR102110464B1 (ko) | 2020-05-13 |
Family
ID=53181904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130144091A KR102110464B1 (ko) | 2013-11-25 | 2013-11-25 | 반도체 소자 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US9230931B2 (ko) |
| KR (1) | KR102110464B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3958314B1 (en) | 2020-05-22 | 2024-01-31 | Changxin Memory Technologies, Inc. | Semiconductor structure, and manufacturing method for same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101073073B1 (ko) | 2008-10-17 | 2011-10-12 | 주식회사 하이닉스반도체 | 수직게이트를 구비한 반도체장치 및 그 제조 방법 |
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| KR101172272B1 (ko) * | 2010-12-30 | 2012-08-09 | 에스케이하이닉스 주식회사 | 매립비트라인을 구비한 반도체장치 제조 방법 |
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2013
- 2013-11-25 KR KR1020130144091A patent/KR102110464B1/ko active IP Right Grant
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2014
- 2014-05-02 US US14/269,006 patent/US9230931B2/en active Active
-
2015
- 2015-12-01 US US14/956,176 patent/US9397044B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US9397044B2 (en) | 2016-07-19 |
| US20160086888A1 (en) | 2016-03-24 |
| US20150145013A1 (en) | 2015-05-28 |
| KR102110464B1 (ko) | 2020-05-13 |
| US9230931B2 (en) | 2016-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20131125 |
|
| PG1501 | Laying open of application | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20181115 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20131125 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20191107 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20200408 |
|
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20200507 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20200508 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20230425 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20240425 Start annual number: 5 End annual number: 5 |