KR20120034129A - 높은 항복 전압의 매립된 ｍｉｍ 커패시터 구조 - Google Patents

높은 항복 전압의 매립된 ｍｉｍ 커패시터 구조 Download PDF

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Abstract

복수의 높은 항복 전압의 매립된 커패시터들에 관련된 방법들 및 디바이스들이 제시된다. 반도체 디바이스는 절연체에 매립된 게이트 재료, 복수의 금속 접촉부들, 및 복수의 커패시터들을 포함할 수 있다. 복수의 커패시터들은 하부 전극, 하부 전극의 표면을 커버하도록 형성된 유전체, 및 유전체 상에 형성된 상부 전극을 포함할 수 있다. 또한, 복수의 접촉부들은 복수의 커패시터들의 하부 전극들 각각을 게이트 재료에 접속시킬 수 있다. 복수의 커패시터들은 게이트 재료를 통해 직렬로 접속될 수 있다.

Description

높은 항복 전압의 매립된 ＭＩＭ 커패시터 구조{HIGH BREAKDOWN VOLTAGE EMBEDDED MIM CAPACITOR STRUCTURE}
개시된 실시예들은 일반적으로 반도체 디바이스들의 제조에 관한 것이고, 더욱 구체적으로, 높은 항복 전압의 매립된(embedded) 금속-절연체-금속(MIM) 커패시터 구조들의 제조에 관한 것이다.
병합된(merged) 메모리 및 로직 반도체 디바이스들의 사용 및 이에 대한 관심이 증가하고 있다. 병합된 메모리 및 로직 디바이스는 DRAM과 같은 메모리 및 로직 회로와 같은 로직이 단일 칩으로 구현되는 구조이다. 메모리 및 로직 반도체 디바이스가 병합된 단일 칩으로 메모리 및 로직을 구현하는 것은 설계상 어떠한 특정 변경 없이도 고속 및 저전력 구동이 가능하기에 종래의 칩들보다 유리하다. 또한, 병합된 메모리 및 로직 반도체 디바이스들은 커패시터들을 포함한 다수의 공통 하드웨어 디바이스들을 포함할 수 있다.
커패시터들은 전기 전하를 저장하기 위해 반도체 디바이스들에서 널리 사용되는 엘리먼트들이다. 커패시터들은 본질적으로 절연체에 의해 분리되는 2개의 도전성 플레이트들을 포함한다. 인가된 전압 당 커패시터에 의해 보유되는 전하량 또는 커패시턴스는, 예를 들어, 플레이트들의 면적(area), 플레이트들 사이의 거리, 및 플레이트들 사이의 절연체의 유전 상수값과 같은 다수의 파라미터들에 의존한다. 커패시터들은 필터들, 아날로그-대-디지털 변환기들, 메모리 디바이스들, 제어 애플리케이션들, 및 많은 다른 타입들의 반도체 디바이스들에서 사용될 수 있다.
한가지 타입의 커패시터는, 예를 들면, 혼합된 신호 디바이스들 및 로직 반도체 디바이스들에서 빈번하게 사용되는 금속 절연체 금속(MIM) 커패시터이다. MIM 커패시터들은 다양한 반도체 디바이스들에서 전하를 저장하기 위해 사용된다. MIM 커패시터들은, 예를 들어, 메모리 디바이스 내의 저장 노드들로서 종종 사용된다. MIM 커패시터는 통상적으로 반도체 웨이퍼 상에 수평으로 형성되는데, 2개의 금속 플레이트들이 웨이퍼 표면에 평행한 유전체 층을 사이에 끼고 있다(sandwich). 따라서, MIM 커패시터들은 종종 박막 커패시터들이라 지칭되었다. 그 결과, 단위 면적 당 비교적으로 큰 커패시턴스를 가지는 MIM 커패시터들을 제조하는 것이 어렵다.
또한, 종래의 MIM 커패시터들은 낮은 항복 전압들을 가지며, 통상적으로, 예를 들어, 2.5V보다 더 큰 고전압의 애플리케이션들에서 사용되기에 적합하지 않다. 그 결과, 더 큰 항복 전압 허용오차들을 가지는 더 높은 전압 애플리케이션들을 핸들링할 수 있는 매립된 MIM 커패시터들에 대한 필요성이 존재한다.
예시적인 실시예들은 절연체 내에 매립(embed)된 게이트 재료; 및 제1 및 제2 커패시터들을 포함할 수 있고; 각각의 커패시터가 하부 전극, 하부 전극의 표면을 커버하도록 형성된 유전체, 및 유전체 상에 형성된 상부 전극을 포함하고; 금속 접촉부들이 커패시터들 각각의 하부 전극을 게이트 재료에 커플링시키고; 제1 및 제2 커패시터들이 게이트 재료를 통해 직렬로 접속되는, 반도체 디바이스에 관한 것이다.
다른 실시예는, 절연층에 게이트 재료를 매립하는 단계; 복수의 금속 접촉부들을 형성하는 단계; 제1 및 제2 커패시터들을 형성하는 단계 ? 커패시터들 각각은 제1 금속층으로부터 형성되는 하부 전극, 하부 전극의 표면을 커버하도록 형성되는 유전체, 및 유전체 상에 형성되는 제2 금속층으로부터 형성되는 상부 전극을 포함함 ?; 및 금속 접촉부들을 통해 게이트 재료에 커패시터들의 하부 전극들 각각을 접속시키는 단계를 포함하며, 제1 및 제2 커패시터들이 게이트 재료를 통해 직렬로 접속되는, 복수의 매립된 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법을 포함할 수 있다.
또다른 실시예는, 절연층 내에 게이트 재료를 매립하기 위한 단계; 복수의 금속 접촉부들을 형성하기 위한 단계; 제1 및 제2 커패시터들을 형성하기 위한 단계 ? 커패시터들 각각은 제1 금속층으로부터 형성되는 하부 전극, 하부 전극의 표면을 커버하도록 형성되는 유전체, 및 유전체 상에 형성되는 제2 금속층으로부터 형성되는 상부 전극을 포함함 ? ; 및 금속 접촉부들을 통해 게이트 재료에 커패시터들의 하부 전극들 각각을 접속시키기 위한 단계를 포함하고, 복수의 커패시터들이 게이트 재료를 통해 직렬로 접속되는, 복수의 매립된 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법을 포함할 수 있다.
또다른 실시예는, 게이트 재료를 절연시키기 위한 수단; 및 제1 및 제2 커패시터들; 및 커패시터들 각각을 게이트 재료에 커플링시키기 위한 수단을 포함하고, 각각의 커패시터가 하부 전극, 하부 전극의 표면을 커버하도록 형성된 유전체, 및 유전체 상에 형성된 상부 전극을 포함하고, 커패시터들이 게이트 재료를 통해 직렬로 접속되는, 반도체 디바이스를 포함할 수 있다.
첨부 도면들은 실시예들의 설명을 보조하기 위해 제시되며, 실시예들의 제한이 아니라 오직 실시예들의 예시를 위해 제공된다.
도 1a는 MIM 커패시터들을 사용하는 종래의 반도체를 예시한다.
도 1b는 복수의 MIM 커패시터들의 직렬 등가 회로를 예시한다.
도 2a는 예시적인 MIM 커패시터를 가지는 예시적인 반도체 디바이스의 횡단면도를 예시한다.
도 2b는 도 2a에 도시된 복수의 MIM 커패시터들(C1, C2, C3 및 C4)의 등가 회로를 예시한다.
도 3a 내지 도 3v는 예시적인 실시예에 따라 높은 항복 전압의 매립된 MIM 커패시터를 제조하는 프로세스를 예시하는 횡단면도를 예시한다.
실시예들의 양상들은 이러한 실시예들과 관련된 후속하는 설명 및 관련 도면들에서 개시된다. 대안적인 실시예들이 본 발명의 범위에서 벗어나지 않고 고안될 수 있다. 추가로, 실시예들의 공지된 엘리먼트들은 관련 상세항목들을 불명료하게 하지 않도록 하기 위하여 상세하게 설명되지 않거나 또는 생략될 것이다.
용어 "예시적인"은 여기서 "예, 보기, 예시로서 기능하는" 것을 의미하는 것으로 사용된다. 여기서 "예시적인" 것으로서 설명된 임의의 실시예는 반드시 다른 실시예들보다 바람직하거나 유리한 것으로 해석되지는 않아야 한다. 마찬가지로, 용어 "본 개시내용의 실시예들"은 개시내용의 모든 실시예들이 논의된 특징, 장점 또는 동작 모드를 포함할 것을 요구하지는 않는다.
여기서 사용되는 용어는 오직 특정 실시예들을 설명할 목적이며, 본 발명을 제한하도록 의도되지 않는다. 여기서 사용된 바와 같이, 단수 형태들("a", "an" 및 "the")은, 문맥이 명확하게 달리 표시하지 않는 한, 복수 형태를 또한 포함하도록 의도된다. 용어 "구비하다", "구비하는", "포함하다" 및/또는 "포함하는"은, 여기서 사용될 때, 명시된 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다는 점이 추가로 이해될 것이다.
또한, 많은 실시예들이, 예를 들어, 컴퓨팅 디바이스의 엘리먼트들에 의해 수행될 동작의 시퀀스들의 견지에서 설명된다. 여기서 설명되는 다양한 동작들이, 특정 회로들(예를 들어, 주문형 집적 회로(ASIC)들)에 의해, 하나 이상의 프로세서들에 의해 실행되는 프로그램 명령들에 의해, 또는 이들 모두의 조합에 의해 수행될 수 있다는 점이 인식될 것이다. 추가로, 여기서 설명된 동작들의 이러한 시퀀스는, 실행시 연관된 프로세서로 하여금 여기서 설명된 기능성을 수행하게 할 컴퓨터 명령들의 대응하는 세트가 저장된 임의의 형태의 컴퓨터 판독가능한 저장 매체 내에 완전히 포함되는 것으로 간주될 수 있다. 따라서, 본 발명의 다양한 양상들은 다수의 상이한 형태들로 구현될 수 있으며, 이들 모두는 청구된 요지의 범위 내에 있는 것으로 참작된다. 또한, 여기서 설명된 실시예들 각각에 대해, 임의의 이러한 실시예들의 대응하는 형태는 예를 들어, 기재된 동작을 수행"하도록 구성되는 로직"으로서 여기서 설명될 수 있다.
후속하는 도면들에서, 다양한 층들 및 구조들의 두께 및 영역들은 예시 및/또는 간략함의 목적으로 확대될 수 있다. 추가로, 다른 엘리먼트들 상에 형성된 층들, 막들, 영역들 및 플레이트들이 예시될 때, 이들 사이에 삽입되는 다른 엘리먼트들을 배제하지 않을 수 있다. 또한, 용어 "접속하다", "접속된", "접속", "커플링", "커플링된" 및 그 변형들은 엘리먼트들이 직접 접속되는 것(즉, 어떠한 중간 엘리먼트들도 가지지 않는 것)을 요구하지 않으며, 또한, 엘리먼트들이 직접 접속될 수 있음을 배제하지 않는다.
도 1a를 참조하면, MIM 커패시터들(100)을 사용하는 종래의 반도체가 예시된다. 도 1a에 예시된 MIM 커패시터들(100)은 병렬로 배열된다. 복수의 MIM 커패시터들의 직렬 등가 회로가 도 1b에 도시된다. 도 1a에 도시된 MIM 커패시터 구조는 병렬로 접속된 2개의 커패시터들(C1 및 C3)을 사용한다. 또한, 종래에는 병렬 커패시터들을 외부에서 직렬로 접속시킨다.
MIM 커패시터(100)는 병렬 커패시터들(C1 및 C3)을 포함할 수 있다. 커패시터들(C1 및 C3)은 금속으로 만들어진 하부 전극(109), 하부 전극(109) 상에 적층된, 산화물 절연체로 형성된 유전체(111) 및 유전체(111) 상에 적층된, 통상적으로 플레이트 금속으로 만들어진 상부 전극(113)을 포함할 수 있다.
MIM 커패시터(100)는 반도체 기판(101) 상에 형성된다. 확산 영역(103)이 기판(101) 상에 형성되고, NiSi 접합(105)이 확산 영역(103) 위에 형성된다. 확산 영역(103)은 n-타입 또는 p-타입 반도체 재료일 수 있다. 확산 영역(103)의 수직 두께는 누설 전류량을 증가 또는 감소시키기 위해 사용될 수 있다. 따라서, 확산 영역(103)의 수직 두께가 더 작을수록, 결과적인 누설 전류가 더 커진다. 종래의 MIM 구조에서, 누설 전류는 확산 영역(103)에 집중될 수 있다.
NiSi 접합(105)은 접촉부들(107a 및 107b)에 접속될 수 있다. 또한, 접촉부들(107a)은 병렬 커패시터들(C1 및 C3)을 NiSi 접합(105)에 접속시키기 위해 활용될 수 있다. 접촉부들(107b)은 듀얼-접촉 버라이어티(variety)일 수 있고, NiSi 접합(105)을 최상부 플레이트 금속(115a 및 115b)에 접속시키기 위해 활용될 수 있다.
종래의 확산 접합들은 통상적으로 큰 직렬 시트 및 접촉 저항들을 가질 수 있다. 또한, MIM 커패시터 타입들은 무선 주파수(RF) 애플리케이션들에 대해 사용되는 것을 포함한, CMOS 타입 회로의 설계에 있어서의 어려움들이 존재할 수 있는 낮은 항복 전압들을 가질 수 있다.
MIM 커패시터 디바이스들의 낮은 항복 전압들을 해결하기 위해, 도 1a에 도시된 MIM 커패시터들은 직렬로 접속될 수 있다. 그러나, MIM 커패시터 네트워크들 각각은 시트 및 접촉 저항을 증가시키고 MIM 커패시터 형성/제조 프로세스를 복잡하게 하는 외부 직렬 접속을 통해 서로 접속될 것이다. 또한, Si 기판 상에 확산 영역(105)을 형성하기 위해 활용되는 프로세스는 트랜지스터 소스/드레인 설계에 의해 제한된다. 확산 영역을 활용하는, 도 1a에 도시된 예시적인 MIM 커패시터 디바이스(100)의 커패시턴스 누설은 NiSi 확산 영역에서 집중된 접합 누설을 가질 수 있다.
도 1b는 복수의 MIM 커패시터들의 직렬 등가 회로이다. 커패시터들(C1 및 C2(C1과 유사하게 구성됨))은 직렬 접속으로 서로 접속될 수 있고, 커패시터들(C3 및 C4(C3과 유사하게 구성됨))은 직렬로 서로 접속될 수 있다. 또한, C1 및 C2의 직렬 접속은 커패시터들(C3 및 C4)과 병렬일 수 있다. 도 1b는 상부 전극(113)이 포지티브 전압 단자(미도시)에 접속될 수 있고, 하부 전극(109)이 접지에 접속될 수 있다는 것을 예시한다. 그러나, 최상부 전극(113)이 접지(미도시)에 접속될 수 있고, 하부 전극(109)이 포지티브 전압 단자(미도시)에 접속될 수 있다는 점이 이해된다.
도 2a는 적어도 하나의 실시예에 따라 예시적인 MIM 커패시터를 가지는 예시적인 반도체 디바이스의 횡단면도이다.
도 2a에 개시된 바와 같이, 예시적인 MIM 커패시터(200)는 하부 전극(217), 하부 전극(217)의 표면을 커버하도록 형성되는 유전체(219), 및 유전체(219) 상에 형성되는 상부 전극(221)을 포함할 수 있다. 하부 전극(217)은 임의의 적절한 금속(예를 들어, TiN)으로 형성될 수 있다. 마찬가지로, 유전체(219)는 높은 k 유전체, 산화물 등과 같은 임의의 적절한 재료로 형성될 수 있다. 상부 전극(221)은 임의의 적절한 금속(예를 들어, TiN)으로 형성될 수 있다. 도 2a에 예시된 바와 같이, 예시적인 MIM 커패시터(200)는 우물-타입 구조(well-type structure)이다. 따라서, 하부 전극(217), 유전체 층(219) 및 상부 전극(221)은 더 높은 밀도의 커패시턴스를 허용하는 더 큰 영역을 커버할 수 있다.
예시적인 MIM 커패시터(200)는 기판(201) 상에 형성될 수 있다. 예를 들어, 기판(201)은 p-타입 반도체 재료 또는 n-타입 반도체 재료일 수 있다. 제1 절연층(203)은 기판(201) 위에 형성된다. 예를 들어, 제1 절연층(203)은 상부층들(예를 들어, 게이트 재료(204))로부터 기판(201)을 절연시키기 위해 산화물 기반 재료로 만들어질 수 있다. 게이트 재료(204)는 섬 형상(island shape)으로 제1 절연층(203) 상에 형성될 수 있다. 게이트 재료(204)는 다수의 층들을 포함할 수 있거나, 단일 층일 수 있다. 예시적인 실시예는 도핑된 층(205) 및 제1 금속층(207)을 포함하는 게이트 재료(204)를 예시한다. 예를 들어, 도핑된 층(205)은 n+ 도핑된 재료 또는 p+ 도핑된 재료를 사용하여 형성될 수 있고, 제1 금속층(207)은 실리사이드화(silicidation) 프로세스에 의해 NiSi로 형성될 수 있다. 실리사이드화는 접촉부로서 작용하기 위한 금속-Si 합금(실리사이드), 예를 들어 NiSi을 형성하는, Si 상에 증착된 Ni의 형성을 초래하는 어닐(anneal)(소결) 프로세스이다. 도핑된 층(205)은 제1 절연층(203) 상에 형성될 수 있고, 제1 금속층(207)은 도핑된 층(205) 상에 형성될 수 있다. 또한, 예를 들어, 게이트 재료(204)는 커패시터들(C1 및 C2)을 직렬로 접속시킬 수 있고, 커패시터들(C3 및 C4)을 직렬로 접속시킬 수 있다. 따라서, 게이트 재료(204)는 직렬 시트 및 접촉 저항을 낮출 수 있고, 또한 매립된 커패시터들의 직렬 접속을 통해 항복 전압을 2배로 할 수 있다. 또한, 게이트 재료(204)는 제1 절연층(203)보다 실질적으로 더 두꺼워서 더 큰 항복 전압을 초래할 수 있다. 예를 들어, 게이트 재료(204)은 제1 절연층(203)보다 적어도 3배 더 두꺼울 수 있다.
게이트 재료(204)는 제2 절연층(209)에 의해 커버될 수 있다. 예를 들어, 제2 절연층(209)은, 게이트 재료(204)가 제1 절연층(203) 또는 제2 절연층(209)에 의해 캡슐화되도록, 제1 절연층(203)과 동일한 재료로 이루어질 수 있다.
제2 절연층(209)은 제3 절연층(211)에 의해 커버될 수 있다. 예를 들어, 제3 절연층(211)은, 게이트 재료(204)가 제1 절연층(203), 제2 절연층(209) 또는 제3 절연층(211) 중 임의의 것에 의해 캡슐화되도록, 제1 절연층(203) 또는 제2 절연층(209)과 동일한 재료로 이루어질 수 있다. 따라서, 일 실시예에서, 예시된 다양한 절연층들은 하나의 층으로 고려될 수 있다. 게이트 재료(204)에 추가하여, 제2 절연층(209) 및 제3 절연층(211)은 복수의 접촉부들(213)을 포함할 수 있다.
접촉부들(213)은 제2 절연층(209) 및 제3 절연층(211)에 형성될 수 있다. 접촉부들은 커패시터들(C1, C2, C3 및 C4)에 게이트 재료(204)를 접속시키기 위해 사용될 수 있다. 예를 들어, 접촉부들(213)은 게이트 재료(204)를 커패시터들(C1 및 C2)과 직렬로 접속시킬 수 있고, 또한, 게이트 재료(204)를 커패시터들(C3 및 C3)과 직렬로 접속시킬 수 있다.
제4 절연층(215)은 제3 절연층(211)의 최상부 상에 형성될 수 있다. 제4 절연층(215)은 커패시터들(C1, C2, C3 및 C4)을 전기적으로 절연시키기 위해 사용될 수 있다. 또한, 예를 들어, 제4 절연층(215)은, 접촉부들(213)이 캡슐화될 수 있도록, 다른 절연층들(203, 209 및/또는 211) 중 임의의 것과 동일한 재료로 이루어질 수 있다. 또한, 제1 절연층(203), 제2 절연층(209), 제3 절연층(211) 및/또는 제4 절연층(215)은 임의의 산화재료로 형성될 수 있다.
복수의 하부 전극들(217)은 제4 절연층(215)에 형성될 수 있다. 하부 전극들(217) 각각은 커패시터들(C1, C2, C3 및 C4)을 형성하기 위해 사용될 수 있다. 유전체 층(219)은 복수의 하부 전극들(219) 상에 형성될 수 있다. 추가로, 유전체 층(219)은 또한 커패시터들(C1, C2, C3 및 C4) 각각에 대한 표면적을 최대화하기 위해 하부 전극들(219) 각각의 상부 표면 및 우물(well) 모두 상에 형성될 수 있다.
복수의 상부 전극들(221b-d)은 제4 절연층(215) 상에 증착된 금속층으로부터 그리고 유전체 층(219)의 최상부 상에 형성될 수 있다. 상부 전극들(221b-d) 각각은 커패시터들(C1, C2, C3 및 C4)을 형성하기 위해 사용될 수 있다. 추가로, 예시된 바와 같이, 상부 전극들(221b)이 커패시터들(C2 및 C4)을 공통 접촉부(227)에 접속시키고, 커패시터들(C1 및 C2)과 커패시터들(C3 및 C4)의 병렬 접속을 용이하게 하도록, 복수의 상부 전극들이 배열된다.
복수의 접촉부들(223)은 복수의 저장 금속 플레이트들(225) 및 공통 플레이트(227)를 상부 전극들(221)에 접속시킬 수 있다. 접촉부들(223), 저장 금속 플레이트들(225) 및 공통 플레이트(227)는 임의의 금속 재료 또는 금속성 특징들을 가지는 재료들의 임의의 조합으로 형성될 수 있다.
복수의 저장 금속 플레이트들(225)은 접촉부들(223)의 최상부 상에 직접 형성될 수 있다. 또한, 복수의 저장 금속 플레이트들(225)은 커패시터들(C1, C2, C3 및 C4)과 임의의 전압원들(미도시) 사이에 전기 접속을 제공할 수 있다. 또한, 저장 금속 플레이트들(225)은 상부 전극들(221)에 직교할 수 있다. 또다른 예시적인 실시예에서, 저장 금속 플레이트들(225) 및 접촉부들(223) 사이의 접속이 MIM 커패시터(200) 외부에 위치될 수 있다.
공통 플레이트(227)는 접촉부들(223) 중 하나의 접촉부의 최상부 상에 직접 형성될 수 있다. 또한, 공통 플레이트(227)는 커패시터들(C1, C2, C3 및 C4)과 임의의 공통 또는 접지 소스들(미도시) 사이에 전기 접속을 제공할 수 있다. 또한, 공통 플레이트(227)는 상부 전극(221)에 직교할 수 있다. 또다른 예시적인 실시예에서, 공통 플레이트(227) 및 접촉부들(223) 사이의 접속이 MIM 커패시터(200) 외부에 위치될 수 있다.
그 결과, 도 2a에 도시된 MIM 커패시터는 종래의 MIM 커패시터와 비교시 다수의 유리한 특징들을 보일 수 있다. 예를 들어, (종래의 확산 접합 대신에) 바닥부 직렬 접속을 위해 예시적인 게이트 재료(204)로서 NiSi를 사용하는 것은 확산 접합과 비교시 직렬 시트 및 접촉 저항을 감소시킬 수 있다. 또한, 예시적인 게이트 재료(204) 및 접촉부들(213)을 제조하기 위해 이용되는 프로세스는, 기판이 트랜지스터 소스/드레인 설계에 의해 제한되므로, Si 기판 상에 확산 영역을 형성하는 것보다 덜 복잡하다.
또한, 게이트 재료(204)/접촉부들(213) 인터페이스에서 어떠한 MIM 접촉 접합 누설도 존재하지 않으므로, 도 2a에 도시된 예시적인 MIM 커패시터 디바이스(200)의 커패시턴스 누설은 확산 영역을 이용하는 종래의 MIM 접촉(예를 들어, 도 1a)과 비교시 감소된다; 반면, 확산 영역을 이용하는 종래의 MIM 접촉은 NiSi 확산 영역에서 집중된 접합 누설을 가진다. 또한, MIM 커패시터(200)의 예시적인 실시예는 매립된 MIM 커패시터의 항복 전압을 개선시킬 수 있고, 종래의 CMOS 기술 프로세스들에 관련된 어려움들을 극복할 수 있다.
도 2b는 도 2a에 도시된 복수의 MIM 커패시터들(C1, C2, C3 및 C4)의 등가 회로이다. 커패시터들(C1 및 C2)은 서로 직렬 접속으로 접속될 수 있고, 커패시터들(C3 및 C4)은 서로 직렬로 접속될 수 있다. 도 2b는 저장 플레이트 금속(225)이 포지티브 전압 단자(미도시)에 접속될 수 있고, 공통 플레이트(227)가 접지에 접속될 수 있다는 것을 예시한다. 그러나, 저장 플레이트 금속(225)이 접지(미도시)에 접속될 수 있고, 공통 플레이트(227)가 포지티브 금속 단자(미도시)에 접속될 수 있다는 점이 이해된다.
예시적인 실시예에 따라 높은 항복 전압의 매립된 MIM 커패시터를 제조하는 방법이 아래에 설명된다.
도 3a 내지 도 3v는 예시적인 실시예에 따라 높은 항복 전압의 매립된 MIM 커패시터의 제조 프로세스를 예시하는 횡단면도를 예시한다. 먼저, 도 3a 및 3b에 도시된 바와 같이, 제1 절연층(203)이 기판(201) 상에 위치될 수 있다. 예를 들어, 제1 절연층(203)은 산화물 기반 재료로 형성될 수 있다.
도 3c 및 도 3d에 도시된 바와 같이, 게이트 재료(204)(도핑된 층(205) 및 제1 금속층(207))은 제1 절연층(203) 상에 증착될 수 있다. 게이트 재료(204)는 다수의 층들(도핑된 층(205) 및 제1 금속층(207))을 포함할 수 있거나 단일층(미도시)으로 형성될 수 있다.
도 3e에 도시된 바와 같이, 제1 홀 부분들(209a)은 제1 절연층(203) 및 게이트 재료(204)로 형성될 수 있고, 따라서, 복수의 게이트 부분들이 기판(201) 상에 패터닝되거나 형성된다. 또한, 제1 홀 부분들(209a)은 종래의 리소그래피 방법들에 의해 패터닝/형성될 수 있다. 예를 들어, 마스크(들)는 게이트 재료(204)의 표면의 일부분들을 커버하도록 적용될 수 있고, 에천트(etchant)가 도포되어 제1 홀 부분들(209a)을 형성한다.
도 3f에 도시된 바와 같이, 제2 절연층(209)은 게이트 재료(204) 및 기판(201)의 표면 위에 증착될 수 있다. 예를 들어, 제2 절연층(209)은 산화물 기반 재료일 수 있다. 또한, 제2 절연층(209)은, 게이트 재료(204)가 제1 절연층(203) 또는 제2 절연층(209)에 의해 캡슐화되도록, 제1 절연층(203)과 동일한 재료로 이루어질 수 있다.
도 3g에 예시된 바와 같이, 기판(201) 상에 형성된 복수의 게이트 부분들이 제1 절연층(203) 및 제2 절연층(209)에 의해 캡슐화되도록, 제2 홀 부분들(209b)이 종래의 에칭 프로세스를 통해 제2 절연층(209)에서 형성될 수 있다. 또한, 제2 홀 부분들(209b)은 종래의 에칭 프로세스를 통해 형성될 수 있다. 예를 들어, 포지티브 또는 네거티브 마스크(들)가 제2 절연층(209)의 표면의 일부분들을 커버하도록 적용될 수 있고, 에천트가 도포되어 제2 홀 부분들(209b)을 형성한다.
도 3h에 도시된 바와 같이, 제3 절연층(211)은 제2 절연층(209) 및 게이트 재료(204)의 표면 위에 증착될 수 있다. 또한, 증착된 제3 절연층(211)은 화학적 기계적 연마(CMP) 프로세스를 통해 평탄화될 수 있다. 예를 들어, 제3 절연층(211)은 산화물 기반 재료일 수 있다. 또한, 제3 절연층(211)은, 게이트 재료(204)가 제1 절연층(203), 제2 절연층(209) 또는 제3 절연층(211) 중 임의의 것에 의해 캡슐화되도록 제1 절연층(203) 또는 제2 절연층(209)과 동일한 재료로 이루어질 수 있다.
도 3i에 도시된 바와 같이, 제3 홀 부분들(213a)은 종래의 에칭 프로세스를 통해 제2 절연층(209)과 제3 절연층(211)의 표면에 형성될 수 있다. 또한, 제3 홀 부분들(213a)은 접촉 부분들(예를 들어, 도 3j의 213)을 커버하는 임의의 산화물의 일부분을 제거하기 위해 산화물 에칭 프로세스를 포함하는 종래의 리소그래피 방법들에 의해 형성될 수 있다. 예를 들어, 포지티브 또는 네거티브 마스크(들)는 제3 절연층(211)의 표면의 일부분들을 커버하도록 적용될 수 있고, 에천트가 도포되어 제3 홀 부분들(213a)을 형성한다.
도 3j에 도시된 바와 같이, 접촉부들(213)은 제3 홀 부분들(213a)에서 형성되고 그리고/또는 증착될 수 있다(따라서, 접촉부들(213)은 제2 절연층(209) 및 제3 절연층(211) 모두에서 형성될 수 있다). 접촉부들(213)은 게이트 재료(204)를 커패시터들(C1, C2, C3 및 C4)에 접속시키기 위해 사용될 수 있다. 예를 들어, 접촉부들(213)은 게이트 재료(204)를 커패시터들(C1 및 C2)과 직렬로 접속시킬 수 있고, 또한, 게이트 재료(204)를 커패시터들(C3 및 C4)과 직렬로 접속시킬 수 있다. 또한, 접촉부들(213)은 제3 절연층(211) 및 제2 절연층(209)에 의해 캡슐화될 수 있다. 접촉부들(213)의 표면은 기계적 화학적 연마(CMP) 프로세스에 의해 평탄화될 수 있다.
도 3k에 도시된 바와 같이, 제4 절연층(215)은 제3 절연층(211)의 최상부에 증착/형성될 수 있다. 예를 들어, 제4 절연층(215)은 산화물 기반 재료로 형성될 수 있다. 제4 절연층(215)은 커패시터들(C1, C2, C3 및 C4)을 전기적으로 절연시키기 위해 사용될 수 있다. 또한, 제4 절연층(215)은 제1 절연층(203), 제2 절연층(209) 또는 제3 절연층(211)과 동일한 재료로 이루어질 수 있다.
도 3l에 도시된 바와 같이, 제4 홀 부분들(215a)이 종래의 에칭 프로세스를 통해 제4 절연층(215)의 표면에 형성될 수 있다. 또한, 제4 홀 부분들(215a)은 접촉 부분들(213)을 커버하는 임의의 산화물의 일부분들을 제거하기 위해 산화물 에칭 프로세스를 포함하는 종래의 리소그래피 방법들에 의해 형성될 수 있다. 예를 들어, 포지티브 또는 네거티브 마스크(들)가 제4 절연층(215)의 표면의 일부분들을 커버하도록 적용될 수 있고, 에천트가 도포되어 제4 홀 부분들(215a)을 형성한다. 제4 절연층(215)이 에칭된 후, 제4 홀 부분들(215a)은 제4 절연층(215)에 우물-타입 구조를 형성한다.
도 3m에 도시된 바와 같이, 복수의 하부 전극들(217)이 제4 절연층(215) 및 접촉부들(213) 상에 증착/형성될 수 있다. 하부 전극들(217) 각각은 커패시터들(C1, C2, C3 및 C4)을 형성하기 위해 사용될 수 있다. 하부 전극들(217)의 표면은 CMP 프로세스에 의해 평탄화될 수 있다.
도 3n에 도시된 바와 같이, 유전체 층(219)은 복수의 하부 전극들(217) 상에 증착/형성될 수 있다. 또한, 유전체 층(219)은 커패시터들(C1, C2, C3 및 C4) 각각에 대한 플레이트들의 표면적을 최대화하기 위해 하부 전극들(217) 각각의 상부 표면 상에 증착/형성될 수 있다. 예를 들어, 유전체 층(219)은 높은-k 산화물 타입일 수 있다. 추가로, 유전체 층(219)은 또한 제4 절연층(215) 상에 형성될 수 있다. 그러나, 유전체 층(219)은 제4 절연층(215)을 커버하는 부분들(미도시)로부터 제거될 수 있다.
도 3o에 도시된 바와 같이, 단일 상부 전극(220)은 제4 절연층(215) 상에, 그리고 직접적으로 유전체 층(219)의 일부분들의 최상부상에 형성될 수 있다. 또한, 이러한 예시적인 실시예에서, 단일 상부 전극(220)은 단일 금속층이다. 단일 상부 전극(220)의 표면은 CMP 프로세스에 의해 평탄화될 수 있다.
도 3p에 도시된 바와 같이, 단일 상부 전극(220)은 후속적으로 복수의 상부 전극들(221)로 분할될 수 있으며, 이들 중 일부는 종래의 에칭 프로세스를 통해 제5 홀 부분들(221a)에 의해 분리된다. 그러나, 상부 전극들의 일부분들은 또한 서로 접속된 채 유지될 수 있다(221b). 예를 들어, 포지티브 또는 네거티브 마스크(들)는 단일 상부 전극(220)의 표면의 일부분들을 커버하도록 적용될 수 있고, 에천트가 도포되어 제5 홀들(221a)을 형성한다. 또한, 상부 전극들(221) 각각은 커패시터들(C1, C2, C3 및 C4)을 형성하기 위해 사용될 수 있다. 또한, 예를 들어, 접속된 채 유지되는(221b) 상부 전극들의 일부분은 (도 2a에 도시된 바와 같이) 커패시터들(C1 및 C2)을 커패시터들(C3 및 C4)과 병렬로 접속시킬 수 있다.
도 3q에 도시된 바와 같이, 제5 절연층(222)은 제4 절연층(215) 및 복수의 상부 전극들(221)의 최상부에 증착/형성될 수 있다. 예를 들어, 제5 절연층(222)은 산화물 기반 재료로 형성될 수 있다. 제5 절연층(222)은 커패시터들(C1, C2, C3 및 C4)을 전기적으로 절연시키기 위해 사용될 수 있다. 또한, 제5 절연층(222)은 이전의 절연층들(예를 들어, 203, 209, 211 및/또는 215) 중 임의의 것과 동일한 재료로 이루어질 수 있다.
도 3r에 도시된 바와 같이, 제6 홀 부분들(222a)은 종래의 에칭 프로세스를 통해 제5 절연층(222)의 표면에 형성될 수 있다. 또한, 제6 홀 부분들(222a)은 접속 부분들(예를 들어, 도 3s의 복수의 접촉부들(223))을 커버하는 임의의 산화물의 일부분들을 제거하기 위해 산화물 에칭 프로세스를 포함하는 종래의 리소그래피 방법들에 의해 형성될 수 있다. 예를 들어, 포지티브 또는 네거티브 마스크(들)는 제5 절연층(222)의 표면의 일부분들을 커버하도록 적용될 수 있고, 에천트가 도포되어 제6 홀 부분들(222a)을 형성한다. 또한, 제6 홀 부분들(222a)은 임의의 기울기의 경사진 측벽들을 가질 수 있다.
도 3s에 도시된 바와 같이, 저장 금속 플레이트들(225) 및 공통 플레이트(227)(도 3v에 도시됨)를 상부 전극들(221)에 접속시킬 수 있는 복수의 접촉부들(223)이 형성될 수 있다. 복수의 접촉부들(223)은 제6 절연층(222) 및 제6 절연 홀 부분들(222a) 상에 증착/형성될 수 있다. 접촉부들(223)의 표면은 CMP 프로세스에 의해 평탄화될 수 있다.
도 3t에 도시된 바와 같이, 제6 절연층(224)은 제5 절연층(222) 및 복수의 접촉부들(223)의 최상부에 증착/형성될 수 있다. 예를 들어, 제6 절연층(224)은 산화물 기반 재료로 형성될 수 있다. 또한, 제6 절연층(224)은 이전의 절연층들(예를 들어, 203, 209, 211, 215 및/또는 222) 중 임의의 것과 동일한 재료로 이루어질 수 있다.
도 3u에 도시된 바와 같이, 제7 홀 부분들(224a)은 종래의 에칭 프로세스를 통해 제6 절연층(224)의 표면에서 형성될 수 있다. 또한, 제7 홀 부분들(224a)은 복수의 접속 부분들(223)을 커버하는 임의의 산화물의 일부분을 제거하기 위해 산화물 에칭 프로세스를 포함하는 종래의 리소그래피 방법들에 의해 형성될 수 있다. 예를 들어, 포지티브 또는 네거티브 마스크(들)는 제6 절연층(224)의 표면의 일부분들을 커버하도록 적용될 수 있고, 에천트가 도포되어 제7 홀 부분들(224a)을 형성한다.
도 3v에 도시된 바와 같이, 복수의 저장 금속 플레이트들(225) 및 공통 플레이트(227)는 접촉부들(223)의 최상부 상에 직접, 그리고 제7 홀 부분들(224a) 내에 형성될 수 있다. 또한, 복수의 저장 금속 플레이트들(225) 및 공통 플레이트(227)는 커패시터들(C1, C2, C3 및 C4) 및 임의의 전압원들(미도시) 사이에 전기 접속을 제공할 수 있다. 또한, 저장 금속 플레이트들(225) 및 공통 플레이트(227)는 상부 전극들(221)에 직교할 수 있다. 또다른 예시적인 실시예에서, 저장 금속 플레이트들(225)/금속 플레이트(227)와 접촉부들(223) 사이의 접속이 MIM 커패시터(200)의 외부에 위치될 수 있다. 저장 금속 플레이트들(225)과 공통 플레이트(227)의 표면이 CMP 프로세스에 의해 평탄화될 수 있다.
전술된 바와 같이, 플레이트들(225 및 227)이 상부 전극들에 직교할 수 있고, 복수의 MIM 커패시터들(200)이 플레이트들(225 및 227)에 의해 상호접속되는 어레이 패턴(array pattern)으로 접속될 수 있어서 상호접속된 MIM 커패시터들(200)의 수를 증가시킴으로써 커패시턴스가 증가될 수 있다는 점이 인식될 것이다. 예를 들어, MIM 커패시터들의 어레이들 C1a, C2a, C3a, C4a; C1b, C2b, C3b, C4b; 및 C1c, C2c, C3c, C4c는 각각 플레이트들(225 및 227)에 접속될 수 있다. 구체적으로, 저장 금속 플레이트(225)의 제1 부분은 C1a-c의 최상부 전극들에 접속될 수 있다. 마찬가지로, 저장 금속 플레이트(225)의 제2 부분은 C3a-c의 최상부 전극들에 접속되고, 저장 금속 플레이트(225)의 제1 및 제2 부분들은 함께(예를 들어, 커패시터 어레이의 외부의 제3 부분 또는 임의의 다른 적절한 접속에 의해) 커플링될 수 있다. 추가로, C2a-c 및 C4a-c의 공통 최상부 전극 부분(도 2a의 221b)은 공통 플레이트(227)에 접속될 수 있다. 따라서, 플레이트들(225 및 227) 사이의 커패시턴스가 증가될 수 있다.
예를 들어, 도 2a에 예시된 바와 같은 높은 항복 전압의 매립된 커패시터 구조들을 사용하는 반도체 디바이스들이 모바일 전화, 휴대용 컴퓨터, 핸드헬드 개인용 통신 시스템(PCS) 유닛, PDA(personal data assistant)와 같은 휴대용 데이터 유닛들, GPS 인에이블 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 음악 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 검색하는 임의의 다른 디바이스들, 또는 이들의 조합 내에 포함될 수 있다는 점이 인식될 것이다. 따라서, 본 개시내용의 실시예들은 이러한 높은 항복 전압의 매립된 커패시터 구조들을 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
당업자는 정보 및 신호가 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 점을 인식할 것이다. 예를 들어, 위의 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 자기 입자, 광학장 또는 광학 입자, 또는 이들의 임의의 조합으로 표현될 수 있다.
이전에 개시된 디바이스들 및 방법들이 통상적으로 설계되며, 컴퓨터 판독가능 매체에 저장되는 GDSII 및 GERBER 컴퓨터 파일들로 구성된다. 이들 파일들은 이들 파일들에 기초하여 디바이스들을 제조하는 제조 관리자(handler)들에게 차례로 제공된다. 결과적인 물건(product)들은 반도체 웨이퍼들이며, 상기 반도체 웨이퍼들은 이후 반도체 다이들로 절단되어 반도체 칩으로 패키지화된다. 이후 칩들은 전술된 디바이스들에서 사용된다.
이전의 개시내용들이 예시적인 실시예들을 도시하지만, 다양한 변경들 및 수정들이 첨부된 청구항들에 의해 정의되는 본 발명의 범위에서 벗어나지 않고 여기에서 이루어질 수 있다는 점에 유의해야 한다. 여기서 설명된 실시예들에 따른 방법 청구항들의 기능들, 단계들 및/또는 동작들이 임의의 특정 순서로 수행될 필요는 없다. 또한, 엘리먼트들이 단수로 기재되고 청구될 수 있지만, 단수에 대한 제한이 명시적으로 언급되지 않는 한, 복수가 참작된다.

Claims (35)

  1. 반도체 디바이스로서,
    절연체 내에 매립(embed)된 게이트 재료; 및
    제1 및 제2 커패시터들을 포함하고;
    각각의 커패시터는,
    하부 전극,
    상기 하부 전극의 표면을 커버하도록 형성되는 유전체, 및
    상기 유전체 상에 형성되는 상부 전극을 포함하고;
    금속 접촉부들은 상기 커패시터들 각각의 상기 하부 전극을 상기 게이트 재료에 커플링시키고, 상기 제1 및 제2 커패시터들은 상기 게이트 재료를 통해 직렬로 접속되는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 게이트 재료는 제1층 및 제2층을 포함하는, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 게이트 재료의 제1층은 NiSi 재료인, 반도체 디바이스.
  4. 제2항에 있어서,
    상기 게이트 재료의 제2층은 n+ 도핑된 재료인, 반도체 디바이스.
  5. 제2항에 있어서,
    상기 게이트 재료의 제2층은 p+ 도핑된 재료인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 게이트 재료는 제1 절연층 상에 형성되고, 상기 게이트 재료는 상기 제1 절연층보다 적어도 3배 더 두꺼운, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 커패시터들은 금속 절연체 금속(MIM) 커패시터 타입인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 유전체는 높은(high) k 유전체 타입인, 반도체 디바이스.
  9. 제1항에 있어서,
    제3 및 제4 커패시터들을 더 포함하고;
    각각의 커패시터는,
    하부 전극,
    상기 하부 전극의 표면을 커버하도록 형성되는 유전체, 및
    상기 유전체 상에 형성되는 상부 전극을 포함하고;
    상기 제3 및 제4 커패시터들은 제2 게이트 재료를 통해 직렬로 접속되고,
    상기 제1 및 제2 커패시터들 중 하나 및 상기 제3 및 제4 커패시터들 중 하나는 상기 상부 전극들을 형성하는 공통 금속 부분을 공유하는, 반도체 디바이스.
  10. 제1항에 있어서,
    셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 디지털 정보 단말(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 구성된 그룹 중에서 선택되는 디바이스를 더 포함하며, 선택되는 디바이스에는 상기 반도체 디바이스가 통합되는, 반도체 디바이스.
  11. 복수의 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법으로서,
    절연층에 게이트 재료를 매립하는 단계;
    복수의 금속 접촉부들을 형성하는 단계;
    제1 및 제2 커패시터들을 형성하는 단계 ? 상기 커패시터들 각각은, 제1 금속층으로부터 형성되는 하부 전극, 상기 하부 전극의 표면을 커버하도록 형성되는 유전체, 및 상기 유전체 상에 형성되는 제2 금속층으로부터 형성되는 상부 전극을 포함함 ? ; 및
    상기 금속 접촉부들을 통해 상기 게이트 재료에 상기 커패시터들의 상기 하부 전극들 각각을 접속시키는 단계를 포함하고, 상기 제1 및 제2 커패시터들은 상기 게이트 재료를 통해 직렬로 접속되는, 복수의 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  12. 제11항에 있어서,
    제3 및 제4 커패시터들을 형성하는 단계를 더 포함하고;
    각각의 커패시터는,
    하부 전극,
    상기 하부 전극의 표면을 커버하도록 형성되는 유전체, 및
    상기 유전체 상에 형성되는 상부 전극을 포함하고;
    상기 제3 및 제4 커패시터들은 제2 게이트 재료를 통해 직렬로 접속되는, 복수의 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  13. 제12항에 있어서,
    상기 제1 및 제2 커패시터들 중 하나 및 상기 제3 및 제4 커패시터들 중 하나는 상기 상부 전극들을 형성하는 공통 금속 부분을 공유하는, 복수의 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  14. 제11항에 있어서,
    상기 게이트 재료는 제1층 및 제2층을 포함하는, 복수의 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  15. 제14항에 있어서,
    상기 게이트 재료의 제1층은 NiSi 재료인, 복수의 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  16. 제14항에 있어서,
    상기 게이트 재료의 제2층은 n+ 도핑된 재료인, 복수의 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  17. 제14항에 있어서,
    상기 게이트 재료의 제2층은 p+ 도핑된 재료인, 복수의 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  18. 제11항에 있어서,
    상기 복수의 커패시터들은 금속 절연체 금속(MIM) 커패시터 타입인, 복수의 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  19. 제11항에 있어서,
    상기 유전체는 높은(high) k 유전체 타입인, 복수의 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  20. 복수의 매립된 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법으로서,
    절연층 내에 게이트 재료를 매립하기 위한 단계;
    복수의 금속 접촉부들을 형성하기 위한 단계;
    제1 및 제2 커패시터들을 형성하기 위한 단계 ? 상기 커패시터들 각각은, 제1 금속층으로부터 형성되는 하부 전극, 상기 하부 전극의 표면을 커버하도록 형성되는 유전체, 및 상기 유전체 상에 형성되는 제2 금속층으로부터 형성되는 상부 전극을 포함함 ? ; 및
    상기 금속 접촉부들을 통해 상기 게이트 재료에 상기 커패시터들의 상기 하부 전극들 각각을 접속시키기 위한 단계를 포함하고, 상기 복수의 커패시터들은 상기 게이트 재료를 통해 직렬로 접속되는, 복수의 매립된 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  21. 제20항에 있어서,
    제3 및 제4 커패시터들을 형성하기 위한 단계를 더 포함하고;
    각각의 커패시터는,
    하부 전극,
    상기 하부 전극의 표면을 커버하도록 형성되는 유전체, 및
    상기 유전체 상에 형성되는 상부 전극을 포함하고;
    상기 제3 및 제4 커패시터들은 제2 게이트 재료를 통해 직렬로 접속되는, 복수의 매립된 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  22. 제21항에 있어서,
    상기 제1 및 제2 커패시터들 중 하나 및 상기 제3 및 제4 커패시터들 중 하나는 상기 상부 전극들을 형성하는 공통 금속 부분을 공유하는, 복수의 매립된 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  23. 제20항에 있어서,
    상기 게이트 재료는 제1층 및 제2층을 포함하는, 복수의 매립된 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  24. 제23항에 있어서,
    상기 게이트 재료의 제1층은 NiSi 재료인, 복수의 매립된 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  25. 제23항에 있어서,
    상기 게이트 재료의 제2층은 n+ 도핑된 재료인, 복수의 매립된 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  26. 제23항에 있어서,
    상기 게이트 재료의 제2층은 p+ 도핑된 재료인, 복수의 매립된 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  27. 제20항에 있어서,
    상기 복수의 커패시터들은 금속 절연체 금속(MIM) 커패시터 타입인, 복수의 매립된 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  28. 제20항에 있어서,
    상기 유전체는 높은(high) k 유전체 타입인, 복수의 매립된 커패시터들을 가지는 반도체 디바이스를 제조하기 위한 방법.
  29. 반도체 디바이스로서,
    게이트 재료를 절연시키기 위한 수단;
    제1 및 제2 커패시터들 ? 각각의 커패시터는, 하부 전극, 상기 하부 전극의 표면을 커버하도록 형성된 유전체, 및 상기 유전체 상에 형성된 상부 전극을 포함함 ?; 및
    상기 커패시터들 각각을 상기 게이트 재료에 커플링시키기 위한 수단을 포함하고, 상기 커패시터들은 게이트 재료를 통해 직렬로 접속되는, 반도체 디바이스.
  30. 제29항에 있어서,
    상기 게이트 재료는 제1층 및 제2층을 포함하는, 반도체 디바이스.
  31. 제30항에 있어서,
    상기 게이트 재료의 제1층은 NiSi 재료인, 반도체 디바이스.
  32. 제30항에 있어서,
    상기 게이트 재료의 제2층은 n+ 도핑된 재료인, 반도체 디바이스.
  33. 제30항에 있어서,
    상기 게이트 재료의 제2층은 p+ 도핑된 재료인, 반도체 디바이스.
  34. 제29항에 있어서,
    상기 게이트 재료는 제1 절연층 상에 형성되고, 상기 게이트 재료는 상기 제1 절연층보다 적어도 3배 더 두꺼운, 반도체 디바이스.
  35. 제29항에 있어서,
    제3 및 제4 커패시터들을 더 포함하고;
    각각의 커패시터는,
    하부 전극,
    상기 하부 전극의 표면을 커버하도록 형성되는 유전체, 및
    상기 유전체 상에 형성되는 상부 전극을 포함하고;
    상기 제3 및 제4 커패시터들은 제2 게이트 재료를 통해 서로 직렬로 접속되고;
    상기 제1 및 제2 커패시터들 중 하나 및 상기 제3 및 제4 커패시터들 중 하나는 상기 상부 전극들을 형성하는 공통 금속 부분을 공유하는, 반도체 디바이스.
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